KR20200012749A - 에칭 방법 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

에칭 방법은, 공급 공정과, 제1 에칭 공정과, 정지 공정과, 제2 에칭 공정을 포함한다. 공급 공정에서는, 반도체 소자를 형성하기 위해서, 산화물 반도체 상에 Al을 포함하는 배선층이 적층된 구조를 갖는 피처리 기판이 수용된 챔버 내에, 환원성 가스 및 염소 함유 가스가 공급된다. 제1 에칭 공정에서는, 챔버 내에 공급된 환원성 가스 및 염소 함유 가스로 이루어지는 혼합 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층이 에칭된다. 정지 공정에서는, 제1 에칭 공정에 의해 배선층이 소정의 두께까지 에칭된 경우에, 챔버 내로의 환원성 가스의 공급이 정지된다. 제2 에칭 공정에서는, 챔버 내에 공급된 염소 함유 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층이 더 에칭된다.

Description

에칭 방법 {ETCHING METHOD}
본 개시의 여러 가지 측면 및 실시 형태는, 에칭 방법에 관한 것이다.
FPD(Flat Panel Display)에 사용되는 박막 트랜지스터(TFT: Thin Film Transistor)는, 유리 기판 등의 기판 상에, 게이트 배선층이나 게이트 절연층, 반도체층 등을 패터닝하면서 순차 적층해 감으로써 형성된다. TFT의 채널에는, 전자 이동도의 높음이나, 소비 전력의 낮음 등의 관점에서, 인듐(In), 갈륨(Ga), 및 아연(Zn)으로 이루어지는 산화물 반도체가 사용된다. 이러한 산화물 반도체는, 아몰퍼스 상태여도 비교적 높은 전자 이동도를 갖는다. 그 때문에, 산화물 반도체를 TFT의 채널에 사용함으로써 고속의 스위칭 동작을 실현하는 것이 가능해진다.
예를 들어, 백 채널 에치형 보텀 게이트 구조의 TFT에서는, 유리 기판 상에 게이트 배선층, 게이트 절연층, 및 산화물 반도체가 순차 형성된 후, 산화물 반도체의 위에 배선층이 형성된다. 그리고, 그 배선층을 플라스마 등으로 에칭함으로써, 소스 배선 및 드레인 배선이 형성된다. 소스 배선 및 드레인 배선으로 되는 배선층으로서는, 예를 들어 티타늄(Ti)층, 알루미늄(Al)층, 및 Ti층이 적층된 금속층이 다용되고 있고, 그 경우의 에칭 가스로서는, Cl2 가스 등의 염소 함유 가스가 사용된다. 또한, 배선층의 에칭에서는, 에칭에 의한 반응 부생성물을 억제하기 위해서, Cl2 가스에 BCl3 가스가 첨가되는 경우가 있다.
일본 특허 공개 평10-335313호 공보
그런데, 배선층의 에칭에서는, 배선층이 점차 깎여 가서, 배선층의 하층의 산화물 반도체가 점차 노출된다. 배선층에 소스나 드레인 등을 형성하고, 이들의 전기적인 도통을 차단하기 위해서는, 배선층의 하층의 산화물 반도체가 충분히 노출될 때까지 배선층의 에칭이 계속된다. 그 때문에, 산화물 반도체가 충분히 노출될 때까지는, 배선층의 에칭에 의해 산화물 반도체의 표면이 플라스마에 노출되게 된다. 배선층의 에칭에 BCl3 가스가 사용되면, 산화물 반도체 중의 산소 원자가 플라스마에 포함되는 붕소 원자와 결부되어, 산화물 반도체로부터 이탈한다. 이에 의해, 산화물 반도체의 절연 성능이 저하되고, 산화물 반도체의 특성이 열화된다.
본 개시의 일 측면은, 에칭 방법이며, 공급 공정과, 제1 에칭 공정과, 정지 공정과, 제2 에칭 공정을 포함한다. 공급 공정에서는, 반도체 소자를 형성하기 위해서, 산화물 반도체 상에 Al을 포함하는 배선층이 적층된 구조를 갖는 피처리 기판이 수용된 챔버 내에, 환원성 가스 및 염소 함유 가스가 공급된다. 제1 에칭 공정에서는, 챔버 내에 공급된 환원성 가스 및 염소 함유 가스로 이루어지는 혼합 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층이 에칭된다. 정지 공정에서는, 제1 에칭 공정에 의해 배선층이 소정의 두께까지 에칭된 경우에, 챔버 내로의 환원성 가스의 공급이 정지된다. 제2 에칭 공정에서는, 챔버 내에 공급된 염소 함유 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층이 더 에칭된다.
본 개시의 다양한 측면 및 실시 형태에 따르면, 배선층의 에칭에 사용되는 가스에 의한 산화물 반도체의 특성 열화를 억제할 수 있다.
도 1은, 본 개시의 제1 실시 형태에 있어서의 에칭 장치의 일례를 나타내는 개략 단면도이다.
도 2는, 보텀 게이트 구조의 TFT인 반도체 소자의 배선 형성 공정의 일례를 나타내는 모식도이다.
도 3은, 보텀 게이트 구조의 TFT인 반도체 소자의 배선 형성 공정의 일례를 나타내는 모식도이다.
도 4는, 처리 가스별 반도체층의 저항값 및 반도체층의 에칭 레이트의 일례를 나타내는 도면이다.
도 5는, 제1 실시 형태에 있어서의 BCl3 가스의 공급 정지의 타이밍의 일례를 설명하기 위한 도면이다.
도 6은, 제1 실시 형태에 있어서의 에칭 처리의 일례를 나타내는 흐름도이다.
도 7은, 본 개시의 제2 실시 형태에 있어서의 에칭 장치의 일례를 나타내는 개략 단면도이다.
도 8은, 제2 실시 형태에 있어서의 BCl3 가스의 공급 정지의 타이밍의 일례를 설명하기 위한 도면이다.
도 9는, 제2 실시 형태에 있어서의 에칭 처리의 일례를 나타내는 흐름도이다.
도 10은, 제어 장치의 하드웨어의 일례를 나타내는 도면이다.
이하에, 개시하는 에칭 방법의 실시 형태에 대해서, 도면을 참조하면서 상세하게 설명한다. 또한, 이하의 본 실시 형태에 의해, 개시되는 에칭 방법이 한정되는 것은 아니다.
(제1 실시 형태)
[에칭 장치(1)의 구성]
도 1은, 본 개시의 제1 실시 형태에 있어서의 에칭 장치(1)의 일례를 나타내는 개략 단면도이다. 에칭 장치(1)는, 본체(10) 및 제어 장치(20)를 갖는다. 에칭 장치(1)는, 피처리 기판(G) 상에 형성된 복수의 반도체 소자의 배선층을 플라스마에 의해 에칭하는 장치이다. 본 실시 형태에 있어서, 피처리 기판(G)은, 예를 들어 FPD 패널용 유리 기판이며, 에칭 장치(1)에 의한 에칭 처리를 포함하는 여러 가지 공정을 거쳐, 피처리 기판(G) 상에 복수의 TFT가 형성된다. 또한, 이하에서는, 피처리 기판(G) 상에 형성되는 각각의 TFT를, 반도체 소자(D)라고 기재한다.
본체(10)는, 예를 들어 내벽면이 양극 산화 처리된 알루미늄 등에 의해 형성된 각통 형상의 기밀한 챔버(101)를 갖는다. 챔버(101)는 접지되어 있다. 챔버(101)는, 유전체벽(102)에 의해 상하로 구획되어 있고, 유전체벽(102)의 상면측이, 안테나가 수용되는 안테나실(103)로 되어 있고, 유전체벽(102)의 하면측이, 플라스마가 생성되는 처리실(104)로 되어 있다. 유전체벽(102)은 Al2O3 등의 세라믹스 또는 석영 등으로 구성되어 있고, 처리실(104)의 천장벽을 구성한다.
챔버(101)에 있어서의 안테나실(103)의 측벽(103a)과 처리실(104)의 측벽(104a)의 사이에는 내측으로 돌출되는 지지 선반(105)이 마련되어 있어, 유전체벽(102)은, 당해 지지 선반(105)에 의해 지지되어 있다.
유전체벽(102)의 하측 부분에는, 처리 가스를 처리실(104) 내에 공급하기 위한 긴 샤워 하우징(111)이 배치되어 있다. 샤워 하우징(111)은, 유전체벽(102)을 지지하는 지지빔을 겸하고 있고, 예를 들어 복수의 서스펜더(도시하지 않음)에 의해 챔버(101)의 천장에 매달린 상태로 되어 있다.
샤워 하우징(111)은, 예를 들어 표면이 양극 산화 처리된 알루미늄 등의 도전성 재료로 구성되어 있다. 샤워 하우징(111)의 내부에는 수평 방향으로 넓어지는 가스 확산실(112)이 형성되어 있고, 가스 확산실(112)에는, 하방을 향해서 뻗은 복수의 가스 토출 구멍(112a)이 연통하고 있다.
샤워 하우징(111)에는, 가스 확산실(112)에 연통되도록 가스 공급관(124)이 마련되어 있다. 가스 공급관(124)은, 챔버(101)의 천장으로부터 챔버(101)의 외부에 관통하여, 가스 공급 기구(120)에 접속되어 있다.
가스 공급 기구(120)는, 가스 공급원(121a), 가스 공급원(121b), MFC(Mass Flow Controller)(122a), MFC(122b), 밸브(123a), 및 밸브(123b)를 갖는다. MFC(122a)는, 예를 들어 Cl2 가스를 공급하는 가스 공급원(121a)에 접속되고, 가스 공급원(121a)으로부터 공급되는 가스의 유량을 제어한다. 밸브(123a)는, MFC(122a)에 의해 유량이 제어된 가스의 가스 공급관(124)으로의 공급 및 공급 정지를 제어한다. Cl2 가스는, 염소 함유 가스의 일례이다.
MFC(122b)는, 예를 들어 BCl3 가스를 공급하는 가스 공급원(121b)에 접속되고, 가스 공급원(121b)으로부터 공급되는 가스의 유량을 제어한다. 밸브(123b)는, MFC(122b)에 의해 유량이 제어된 가스의 가스 공급관(124)으로의 공급 및 공급 정지를 제어한다. BCl3 가스는, 환원성 가스의 일례이다.
가스 공급 기구(120)로부터 공급된 가스는, 가스 공급관(124)을 거쳐, 샤워 하우징(111) 내의 가스 확산실(112)에 공급되어, 가스 확산실(112) 내를 확산한다. 그리고, 가스 확산실(112) 내에서 확산된 가스는, 샤워 하우징(111)의 하면의 가스 토출 구멍(112a)으로부터 처리실(104) 내의 공간으로 토출된다.
안테나실(103) 내에는, 안테나(113)가 배치되어 있다. 안테나(113)는, 구리나 알루미늄 등의 도전성이 높은 금속에 의해 형성된 안테나 선(113a)을 갖는다. 안테나 선(113a)은, 환형이나 와권형 등의 임의의 형상으로 형성된다. 안테나(113)는 절연 부재로 구성된 스페이서(117)에 의해 유전체벽(102)으로부터 이격되어 있다.
안테나 선(113a)의 단자(118)에는, 안테나실(103)의 상방으로 뻗은 급전 부재(116)의 일단부가 접속되어 있다. 급전 부재(116)의 타단부에는, 급전선(119)의 일단부가 접속되어 있고, 급전선(119)의 타단부에는, 정합기(114)를 통해 고주파 전원(115)이 접속되어 있다. 고주파 전원(115)은, 정합기(114), 급전선(119), 급전 부재(116) 및 단자(118)를 통해, 안테나(113)에, 예를 들어 13.56MHz의 주파수의 고주파 전력을 공급한다. 이에 의해, 안테나(113)의 하방에 있는 처리실(104) 내에 유도 전계가 형성되고, 이 유도 전계에 의해, 샤워 하우징(111)으로부터 공급된 가스가 플라스마화되어, 처리실(104) 내에 유도 결합 플라스마가 생성된다.
처리실(104) 내의 저벽에는, 절연성 부재에 의해 직사각형으로 형성된 스페이서(126)를 통해, 피처리 기판(G)을 적재하는 적재대(130)가 마련되어 있다. 적재대(130)는, 스페이서(126)의 위에 마련된 기재(131)와, 기재(131)의 위에 마련된 정전 척(132)과, 절연성 부재로 형성되고, 기재(131) 및 정전 척(132)의 측벽을 덮는 보호 부재(133)를 갖는다. 기재(131) 및 정전 척(132)은 피처리 기판(G)의 형상에 대응한 직사각형을 이루고, 적재대(130)의 전체가 사각 판형 또는 기둥형으로 형성되어 있다. 스페이서(126) 및 보호 부재(133)는, 알루미나 등의 절연성 세라믹스로 구성되어 있다.
정전 척(132)은, 기재(131)의 상면에 마련되어 있다. 정전 척(132)은, 세라믹스 용사막으로 이루어지는 유전체층(145)과, 유전체층(145)의 내부에 마련된 전극(146)을 갖는다. 전극(146)은, 예를 들어 판형, 막형, 격자형, 망형 등 여러 가지 형태를 취할 수 있다. 전극(146)에는, 급전선(147)을 통해 직류 전원(148)이 접속되어 있어, 직류 전원(148)으로부터 공급된 직류 전압이 인가된다. 직류 전원(148)으로부터 급전선(147)을 통해 전극(146)에 인가되는 직류 전압은, 스위치(도시하지 않음)에 의해 제어된다. 직류 전원(148)으로부터 인가되는 직류 전압에 의해, 전극(146)에 쿨롱력 등의 정전 흡착력이 발생하고, 정전 척(132) 상에 적재된 피처리 기판(G)이 정전 척(132)의 상면에 흡착 보유 지지된다. 정전 척(132)의 유전체층(145)으로서는, Al2O3이나 Y2O3 등을 사용할 수 있다.
기재(131)에는, 급전선(151)을 통해 정합기(152) 및 고주파 전원(153)이 접속되어 있다. 고주파 전원(153)은, 정합기(152) 및 급전선(151)을 통해 기재(131)에, 소정의 주파수의 고주파 전력을 공급한다. 급전선(151) 및 정합기(152)를 통해 기재(131)에 고주파 전력이 공급됨으로써, 기재(131)의 상방에 배치된 피처리 기판(G)에 이온이 인입된다. 고주파 전원(153)에 의해 기재(131)에 공급되는 고주파 전력의 주파수는, 예를 들어 50kHz 내지 10MHz의 범위의 주파수이고, 예를 들어 3.2MHz이다.
또한, 적재대(130)의 기재(131) 내에는, 피처리 기판(G)의 온도를 제어하기 위한 온도 조절 기구 및 온도 센서(모두 도시하지 않음)가 마련되어 있다. 또한, 본체(10)에는, 정전 척(132)으로부터 피처리 기판(G)으로의 열전달량을 조절하기 위한 예를 들어 He 가스 등의 전열 가스를, 피처리 기판(G)과 정전 척(132)의 사이에 공급하는 전열 가스 공급 기구(도시하지 않음)가 마련되어 있다. 또한, 적재대(130)에는, 피처리 기판(G)의 전달을 행하기 위한 복수의 승강 핀(도시하지 않음)이 정전 척(132)의 상면에 대해서 돌출 함몰 가능하게 마련되어 있다.
처리실(104)의 측벽(104a)에는, 피처리 기판(G)을 반입 및 반출하기 위한 개구(155)가 마련되어 있고, 개구(155)는 게이트 밸브(V)에 의해 개폐 가능하게 되어 있다. 게이트 밸브(V)가 열림으로써, 개구(155)를 통해 피처리 기판(G)의 반입 및 반출이 가능해진다.
처리실(104)의 저벽의 모서리부 또는 구석부에는 복수의 배기구(159)가 형성되어 있고, 각 배기구(159)에는 배기 기구(160)가 마련되어 있다. 배기 기구(160)는, 배기구(159)에 접속된 배기관(161)과, 개방도를 조정함으로써 처리실(104) 내의 압력을 제어하는 APC(Auto Pressure Controller) 밸브(162)와, 처리실(104) 내를 배기하기 위한 진공 펌프(163)를 갖는다. 진공 펌프(163)에 의해 처리실(104) 내가 배기되어, APC 밸브(162)의 개방도가 조정됨으로써, 처리실(104) 내의 압력이 소정의 압력으로 유지된다.
제어 장치(20)는, 메모리 및 프로세서를 갖는다. 제어 장치(20) 내의 프로세서는, 제어 장치(20) 내의 메모리에 저장된 프로그램을 판독하여 실행함으로써, 본체(10)의 각 부를 제어한다. 제어 장치(20)에 의해 행해지는 구체적인 처리에 대해서는, 후술한다.
[반도체 소자(D)의 형성 과정]
여기서, 피처리 기판(G) 상에 형성되는 반도체 소자(D)의 형성 과정의 일부에 대해서 설명한다. 도 2 및 도 3은, 보텀 게이트 구조의 TFT인 반도체 소자(D)의 배선 형성 공정의 일례를 나타내는 모식도이다. 피처리 기판(G) 상의 반도체 소자(D)의 배선 형성 공정에서는, 먼저, 유리 기판 등의 기판 상에 게이트 배선(도시하지 않음)이 형성되고, 게이트 배선 상에 게이트 절연막(30)이 적층된다. 그리고, 예를 들어 도 2에 나타내는 바와 같이, 게이트 절연막(30) 상에 반도체층(31)이 적층된다. 본 실시 형태에 있어서, 반도체층(31)은, 예를 들어 인듐(In), 갈륨(Ga) 및 아연(Zn)으로 이루어지는 산화물 반도체이다. 산화물 반도체인 반도체층(31)은, TFT의 채널을 구성한다.
그리고, 반도체층(31)이 소정의 형상으로 패터닝된 후, 반도체층(31)을 덮도록, Al을 포함하는 배선층(32)이 적층된다. 배선층(32)은, 예를 들어 도 2에 나타내는 바와 같이, Ti를 포함하는 Ti층(320) 상에, Al을 포함하는 Al층(321)이 적층되고, Al층(321) 상에, Ti를 포함하는 Ti층(322)이 적층됨으로써 형성된다. Ti층(320)은, 제1 배선층의 일례이고, Al층(321)은, 제2 배선층의 일례이다. 그리고, 배선층(32) 상에, 포토레지스트(33)가 적층되어, 소스 배선 및 드레인 배선을 소정의 형상으로 에칭하기 위해서 포토레지스트(33)가 패터닝된다.
다음으로, BCl3 가스 및 Cl2 가스를 포함하는 혼합 가스의 플라스마를 사용하여, 포토레지스트(33)에 덮여 있지 않은 배선층(32)이 에칭에 의해 제거되고, 예를 들어 도 3에 나타내는 바와 같이, 소스 배선 및 드레인 배선이 형성된다. 이때, 배선층(32)이 에칭됨으로써, 반도체층(31)이 노출되고, 반도체층(31)의 표면(31a)이 플라스마에 노출된다.
본 실시 형태에서는, 처리 가스로서 BCl3 가스 및 Cl2 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 개시된다. 여기서, 반도체층(31)의 표면(31a)이 노출되어도, 환원성 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 계속되면, 환원성 가스에 접촉하는 반도체층(31)의 표면(31a)이 환원되어, 반도체층(31)의 표면(31a)으로부터 산소 원자가 이탈한다. 이에 의해, 반도체층(31)의 저항값이 저하되어서 도체화하여, 반도체층(31)의 성능이 열화된다.
여기서, 반도체층(31)이 플라스마에 노출되었을 경우의 영향을 검증하기 위해서, 플라스마에 일정 시간 노출되었을 경우의 반도체층(31)의 저항값을, 처리 가스마다 측정한바, 예를 들어 도 4와 같이 되었다. 아울러, 반도체층(31)의 플라스마에 의한 에칭 레이트에 대해서도 측정하였다. 도 4는, 처리 가스별 반도체층(31)의 저항값 및 반도체층(31)의 에칭 레이트의 일례를 나타내는 도면이다.
예를 들어 도 4에 나타나는 바와 같이, 반도체층(31)이 Cl2 가스의 플라스마에 일정 시간 노출되어도, 반도체층(31)의 저항값은, 오버 레인지(O.R.), 구체적으로는 1000MΩ 이상이고, 양호하게 반도체로서의 성능이 유지되고 있다. 한편, 반도체층(31)이 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마에 일정 시간 노출되었을 경우에는, 반도체층(31)의 저항값은, 약 900kΩ 정도까지 저하되었다. BCl3 가스에 포함되는 붕소 원자에 의해 반도체층(31)을 형성하는 산화물이 환원되어, 반도체층(31)이 도체화하여 반도체층(31)의 저항값이 저하되었기 때문이라고 생각된다.
또한, 처리 가스로서 Cl2 가스를 사용한 경우, 및 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스를 사용한 경우의 어느 경우든, 반도체층(31)의 에칭 레이트는, 20nm/min 전후의 값이고, 거의 동일 정도였다. 또한, 환원성이 있는 BCl3 가스가 포함되어 있지 않으면, 반도체층(31)이 Cl2 가스 및 Ar 가스를 포함하는 혼합 가스의 플라스마에 일정 시간 노출되어도, 반도체층(31)은 양호하게 반도체로서의 성능이 유지되고 있었다. 또한, 처리 가스로서 Cl2 가스 및 Ar 가스를 포함하는 혼합 가스를 사용한 경우도, 반도체층(31)의 에칭 레이트는 20nm/min 전후의 값이고, 처리 가스로서 Cl2 가스를 사용한 경우와 동일 정도였다. 따라서, 반도체층(31)의 도체화를 피하기 위해서 가스를 전환해도, 특별히 절삭량이 증가할 것이라는 걱정은 없다. 또한, 각각의 가스에 대한 Al층의 에칭 레이트도 반도체층(31)의 에칭 레이트와 동일 정도이다.
이와 같이, 반도체층(31)이 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마에 노출되었을 경우에는, BCl3 가스에 포함되는 붕소 원자에 의해 반도체층(31)의 성능이 열화된다. 그래서, 본 실시 형태의 에칭 장치(1)는, 반도체층(31)의 성능 열화를 억제하기 위해서, 배선층(32)의 에칭에 있어서, 반도체층(31)의 표면(31a)이 노출되기 전에, BCl3 가스의 공급을 정지한다. 그리고, 에칭 장치(1)는, BCl3 가스를 포함하지 않는 Cl2 가스의 플라스마를 사용하여, 나머지 두께의 배선층(32)의 에칭을 행한다. 이에 의해, 배선층(32)의 에칭에 사용되는 가스에 의한 반도체층(31)의 특성 열화를 억제할 수 있다.
또한, 배선층(32)의 에칭을 처음부터 Cl2 가스만을 사용하여 행하는 것도 생각할 수 있지만, Cl2 가스에 BCl3 가스가 첨가됨으로써, 챔버(101) 내의 부재에 부착되는 반응 부생성물(소위 데포)이 억제된다. 챔버(101) 내의 부재에 부착되는 데포가 적으면, 챔버(101) 내의 클리닝의 빈도를 낮게 할 수 있어, 처리의 스루풋을 향상시킬 수 있다. 그 때문에, 반도체층(31)의 표면(31a)이 배선층(32)으로 덮여 있는 동안은, 최대한 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)을 에칭하는 것이 바람직하다.
또한, BCl3 가스의 공급을 정지해도, 챔버(101) 내로부터 BCl3 가스의 분자가 없어지기까지는 다소의 시간이 걸린다. 그 때문에, 반도체층(31)이 노출되기 직전에 BCl3 가스의 공급을 정지하였다고 해도, 챔버(101) 내에 잔류하는 BCl3 가스의 분자에 의해, 반도체층(31)의 표면(31a)이 환원되는 경우가 있다. 그 때문에, 본 실시 형태의 에칭 장치(1)에서는, 배선층(32)이 소정의 두께로 된 단계에서 BCl3 가스의 공급이 정지된다. 「소정의 두께」는, 예를 들어 BCl3 가스의 공급이 정지되고 나서, 처리 가스가 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스로부터 BCl3 가스를 포함하지 않는 가스로 치환되는 데 요하는 치환 시간 내에 에칭되는 배선층(32)의 두께보다도 두껍다.
여기서, 피처리 기판(G) 상에는, 전체면에 걸쳐 복수의 반도체 소자(D)가 형성되기 때문에, 배선층(32)은 피처리 기판(G)의 전체면에 걸쳐 균일하게 에칭되는 것이 바람직하다. 그러나, 챔버(101) 내에서는, 배선층(32)의 에칭 레이트가 비교적 높은 영역과 비교적 낮은 영역이 존재한다. 그 때문에, 챔버(101) 내에 있어서 배선층(32)의 에칭 레이트가 높은 영역에서는, 에칭 레이트가 낮은 영역보다도, 조기에 반도체층(31)이 노출된다. 그 때문에, 「소정의 두께」는, 챔버(101) 내에 있어서 에칭 레이트가 가장 높은 영역에 있어서, 상기 치환 시간 내에 에칭되는 배선층(32)의 두께보다도 두꺼운 것이 바람직하다. 이에 의해, 피처리 기판(G) 상의 모든 영역에 있어서 반도체층(31)이 노출되기 전에, 챔버(101) 내의 가스를 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스로부터 BCl3 가스를 포함하지 않는 가스로 치환할 수 있다.
[BCl3 가스의 제어 타이밍]
본 실시 형태의 제어 장치(20)는, 예를 들어 도 5에 나타나는 바와 같이 BCl3 가스의 공급을 제어한다. 도 5는, 제1 실시 형태에 있어서의 BCl3 가스의 정지 타이밍의 일례를 설명하기 위한 도면이다. 예를 들어 도 5에 있어서, 시각 t0은, 에칭에 의해 피처리 기판(G) 상의 모든 배선층(32)의 에칭이 완료되는 시각이다. 또한, 시각 t1은, 에칭 레이트가 가장 높은 영역에 있어서 반도체층(31)의 표면(31a)이 노출되는 시각이다. 또한, 시각 t3은, BCl3 가스의 공급이 정지되는 시각이고, 시각 t2는, 시각 t3으로부터 치환 시간 Δte가 경과한 후의 시각이다.
본 실시 형태에 있어서, 제어 장치(20)는, 기간 Δta에 있어서 피처리 기판(G) 상의 배선층(32)을 플라스마에 의해 에칭한다. 그때, 제어 장치(20)는, 배선층(32)의 에칭의 개시부터 시각 t3까지의 기간 Δtb에서는, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 에칭을 행한다. 그리고, 제어 장치(20)는, 시각 t3에 있어서 BCl3 가스의 공급을 정지한다. 시각 t3 이후의 기간 Δtc에서는, 주로 Cl2 가스의 플라스마에 의해 배선층(32)의 에칭이 행해진다.
시각 t3에 있어서 BCl3 가스의 공급이 정지되면, 예를 들어 도 5에 나타나는 바와 같이, 챔버(101) 내의 BCl3 가스의 분자의 농도는 점차 감소하고, 시각 t3에서 치환 시간 Δte가 경과한 시각 t2에 있어서 챔버(101) 내의 BCl3 가스의 분자의 농도가 0이 된다. 그리고, 시각 t3에서, 치환 시간 Δte보다도 긴 기간 Δtd가 경과한 시각 t1에 있어서, 에칭 레이트가 가장 높은 영역의 반도체층(31)의 표면(31a)이 노출된다. 그 때문에, 챔버(101) 내에 BCl3 가스의 분자가 잔류하고 있는 상태에서, 반도체층(31)의 표면(31a)이 노출되는 것을 방지할 수 있다.
여기서, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 에칭을 시작하고 나서 기간 Δtb가 경과한 시각 t3에서는, 에칭 레이트가 가장 높은 영역의 배선층(32)은, 「소정의 두께」까지 에칭되어 있다. 그리고, 시각 t3에 있어서 BCl3 가스의 공급이 정지된 후는 에칭 레이트가 가장 높은 영역에서는, 기간 Δtd 내에 「소정의 두께」의 배선층(32)이 에칭되고, 시각 t1에 있어서 반도체층(31)의 표면(31a)이 노출된다. 기간 Δtd 내에 에칭되는 배선층(32)의 「소정의 두께」는, 에칭 레이트가 가장 높은 영역에 있어서, 치환 시간 Δte 내에 에칭되는 배선층(32)의 두께보다도 두껍다. 이에 의해, 에칭 레이트가 가장 높은 영역에 있어서 반도체층(31)의 표면(31a)이 노출되기 전에, 가스의 치환을 완료할 수 있다.
또한, 기간 Δtb 및 Δtc의 길이는, Ti층(322), Al층(321), 및 Ti층(320)의 두께와, 각각의 층의 에칭 레이트의 관계에 의해 결정된다. 그 때문에, Al층(321)이 에칭되고 있는 도중에 BCl3 가스의 공급이 정지되는 경우나, Ti층(320)이 에칭되고 있는 도중에 BCl3 가스의 공급이 정지되는 경우가 있을 수 있다. 기간 Δtb 및 Δtc의 값은, 실험 등에 의해 미리 결정되어, 제어 장치(20)의 메모리 내에 미리 저장된다.
[에칭 처리]
도 6은, 제1 실시 형태에 있어서의 에칭 처리의 일례를 나타내는 흐름도이다. 도 6에 예시된 에칭 처리는, 제어 장치(20)의 제어에 의해 실행된다. 도 6에 나타난 처리는, 에칭 방법의 일례이다.
먼저, 게이트 밸브(V)가 열리고, 복수의 반도체 소자(D)가 예를 들어 도 2와 같은 형성 과정에 있는 상태의 피처리 기판(G)이 처리실(104) 내에 반입된다(S100). 그리고, 피처리 기판(G)이, 정전 척(132) 상에 적재되고, 게이트 밸브(V)가 폐쇄된다. 그리고, 제어 장치(20)는, 도시하지 않은 스위치를 제어하여 직류 전원(148)으로부터의 직류 전압을 급전선(147)을 통해 전극(146)에 인가시킨다. 이에 의해, 피처리 기판(G)이 정전 척(132)의 상면에 흡착 보유 지지된다. 그리고, 제어 장치(20)는, 도시하지 않은 온도 조정 기구를 제어하여, 피처리 기판(G)을 소정의 온도로 조절한다.
다음으로, 제어 장치(20)는, APC 밸브(162) 및 진공 펌프(163)를 제어하여, 처리실(104) 내를 소정의 진공도까지 배기한다. 그리고, 제어 장치(20)는, 밸브(123a)를 열어서, 가스 공급원(121a)으로부터 공급되는 Cl2 가스가 소정의 유량으로 되도록 MFC(122a)를 제어한다. 또한, 제어 장치(20)는, 밸브(123b)를 열어서, 가스 공급원(121b)으로부터 공급되는 BCl3 가스가 소정의 유량으로 되도록 MFC(122b)를 제어한다. 이에 의해, 가스 공급관(124)을 통해, 처리실(104) 내에 Cl2 가스 및 BCl3 가스의 공급이 개시된다(S101). 스텝 S101은, 공급 공정의 일례이다.
다음으로, 제어 장치(20)는, 고주파 전원(115)을 제어하여, 예를 들어 13.56MHz의 고주파 전력을 안테나(113)에 인가시킨다. 이에 의해, 안테나(113)의 주위에 발생한 자계가 유전체벽(102)을 투과하여, 안테나(113)의 하방의 처리실(104) 내에 도달하고, 도달한 자계에 의해 처리실(104) 내에 유도 전계가 발생한다. 이에 의해, 유도 전계에 의해 처리실(104) 내의 전자가 가속되고, 가속된 전자가, 처리실(104) 내에 도입된 Cl2 가스 및 BCl3 가스의 분자나 원자와 충돌함으로써, 처리실(104) 내에 유도 결합 플라스마가 생성된다(S102).
그리고, 제어 장치(20)는, 고주파 전원(153)를 제어하여, 예를 들어 3.2MHz의 고주파 전력을 기재(131)에 공급시킨다. 이에 의해, 피처리 기판(G) 상에 이온이 인입되어, 피처리 기판(G) 상의 배선층(32)의 에칭이 개시된다.
본 실시 형태의 에칭 장치(1)는, 일례로서, G4.5 세대의 사이즈(예를 들어, 730mm×920mm)의 피처리 기판(G)을 처리한다. 스텝 S102에 있어서 개시되는 플라스마 에칭 처리의 주된 조건은, 예를 들어 이하와 같다.
처리실(104) 내의 압력: 10 내지 20mT
플라스마 생성용 고주파 전력: 2k 내지 4kW
바이어스 생성용 고주파 전력: 1k 내지 3kW
Cl2 가스의 유량: 400 내지 1000sccm
BCl3 가스의 유량: 200 내지 600sccm
또한, G6 세대의 사이즈(예를 들어, 1500mm×1850mm)의 피처리 기판(G)을 처리하는 에칭 장치(1)에서는, 플라스마 생성용 고주파 전력, 바이어스 생성용 고주파 전력, Cl2 가스의 유량, 및 BCl3 가스의 유량이, 각각 상기한 4배의 값이 된다.
다음으로, 제어 장치(20)는, 배선층(32)의 에칭의 개시부터 소정 시간 Δtb가 경과했는지 여부를 판정한다(S103). 배선층(32)의 에칭의 개시부터 소정 시간 Δtb가 경과하면, 배선층(32)의 두께가 「소정의 두께」로 된다. 소정 시간 Δtb가 경과하기까지 행해지는 배선층(32)의 플라스마 에칭 처리는, 제1 에칭 공정의 일례이다. 배선층(32)의 에칭의 개시부터 소정 시간 Δtb가 경과하지 않은 경우(S103: "아니오"), 즉, 배선층(32)의 두께가 「소정의 두께」로 되지 않은 경우, 제어 장치(20)는, 다시 스텝 S103의 처리를 실행한다.
한편, 배선층(32)의 에칭의 개시부터 소정 시간 Δtb가 경과한 경우(S103: "예"), 즉, 배선층(32)의 두께가 「소정의 두께」로 되었을 경우, 제어 장치(20)는, 밸브(123b)를 닫는다. 이에 의해, 가스 공급원(121b)으로부터의 BCl3 가스의 공급이 정지된다(S104). 스텝 S104는, 정지 공정의 일례이다. 그 이후의 배선층(32)의 에칭은, 주로 Cl2 가스의 플라스마에 의해 행해진다.
다음으로, 제어 장치(20)는, BCl3 가스의 공급이 정지되고 나서 소정 시간 Δtc가 경과했는지 여부를 판정한다(S105). BCl3 가스의 공급이 정지되고 나서 소정 시간 Δtc가 경과하기까지 행해지는 배선층(32)의 플라스마 에칭 처리는, 제2 에칭 공정의 일례이다. BCl3 가스의 공급이 정지되고 나서 소정 시간 Δtc가 경과하지 않은 경우(S105: "아니오"), 즉, 피처리 기판(G) 상의 적어도 일부의 영역의 배선층(32)의 에칭이 완료되지 않은 경우, 제어 장치(20)는, 다시 스텝 S105의 처리를 실행한다.
한편, BCl3 가스의 공급이 정지되고 나서 소정 시간 Δtc가 경과한 경우(S105: "예"), 즉, 피처리 기판(G) 상의 모든 영역의 배선층(32)의 에칭이 완료된 경우, 제어 장치(20)는, 밸브(123a)를 닫도록 제어한다. 이에 의해, 가스 공급원(121a)으로부터의 Cl2 가스의 공급이 정지된다(S106).
다음으로, 제어 장치(20)는, 고주파 전원(115) 및 고주파 전원(153)으로부터의 고주파 전력의 공급을 정지함으로써, 처리실(104) 내에서의 플라스마의 생성을 정지한다(S107). 그리고, 제어 장치(20)는, APC 밸브(162) 및 진공 펌프(163)의 동작을 정지시킨다. 그리고, 제어 장치(20)는, 도시하지 않은 스위치를 제어하여 직류 전원(148)으로부터 전극(146)으로의 직류 전압의 인가를 정지시켜, 도시하지 않은 복수의 승강 핀을 상승시킨다. 그리고, 게이트 밸브(V)가 열려서, 피처리 기판(G)이 처리실(104) 내로부터 반출된다(S108).
이상, 제1 실시 형태에 대해서 설명하였다. 본 실시 형태에 있어서의 에칭 방법은, 공급 공정과, 제1 에칭 공정과, 정지 공정과, 제2 에칭 공정을 포함한다. 공급 공정에서는, 반도체 소자(D)를 형성하기 위해서, 반도체층(31) 상에 Al을 포함하는 배선층(32)이 적층된 구조를 갖는 피처리 기판(G)이 수용된 챔버(101) 내에, 환원성 가스의 일례인 BCl3 가스, 및 염소 함유 가스의 일례인 Cl2 가스가 공급된다. 제1 에칭 공정에서는, 챔버 내에 공급된 BCl3 가스 및 Cl2 가스로 이루어지는 혼합 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층(32)이 에칭된다. 정지 공정에서는, 제1 에칭 공정에 의해 배선층(32)이 소정의 두께까지 에칭된 경우에, 챔버(101) 내로의 BCl3 가스의 공급이 정지된다. 제2 에칭 공정에서는, 챔버(101) 내에 공급된 Cl 가스를 포함하는 처리 가스의 플라스마에 의해, 배선층이 더 에칭된다. 이에 의해, 배선층(32)의 에칭에 사용되는 가스에 의한 반도체층(31)의 특성 열화를 억제할 수 있다.
또한, 본 실시 형태에 있어서, 「소정의 두께」는, BCl3 가스의 공급이 정지되고 나서 BCl3 가스를 포함하는 처리 가스가 BCl3 가스를 포함하지 않는 가스로 치환되는 데 요하는 시간 내에 배선층(32)이 에칭되는 두께보다도 두껍다. 이에 의해, 반도체층(31)의 표면(31a)이 BCl3 가스에 노출되는 것을 방지할 수 있다.
또한, 본 실시 형태에 있어서, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마에 의해 배선층(32)이 소정의 두께로 될 때까지 에칭되는 데 요하는 시간으로서 미리 혼합 가스 처리 시간이 설정되고, 제1 에칭 공정이 혼합 가스 처리 시간 실행된 후에 정지 공정이 실행된다. 이에 의해, 반도체층(31)의 표면(31a)이 BCl3 가스에 노출되는 것을 방지하기 위한 BCl3 가스의 공급 정지를 용이하게 실현할 수 있다.
(제2 실시 형태)
제1 실시 형태에서는, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 개시되고, 배선층(32)의 두께가 소정의 두께로 되는 시각 t3에 있어서, BCl3 가스의 공급이 정지된다. 즉, 제1 실시 형태에서는, 플라스마를 사용한 처리 시간에 기초하여, BCl3 가스의 공급 정지가 제어된다. 이에 비해, 제2 실시 형태에서는, 플라스마로부터 발해지는 특정한 파장의 광의 강도의 변화에 기초하여, BCl3 가스의 공급 정지가 제어된다.
[에칭 장치(1)의 구성]
도 7은, 본 개시의 제2 실시 형태에 있어서의 에칭 장치(1)의 일례를 나타내는 개략 단면도이다. 또한, 이하에 설명하는 점을 제외하고, 도 7에 있어서, 도 1과 동일한 부호를 붙인 구성은, 도 1에 있어서의 구성과 동일 또는 마찬가지의 기능을 갖기 때문에 설명을 생략한다.
본 실시 형태의 에칭 장치(1)에 있어서, 처리실(104)의 측벽(104a)에는, 예를 들어 석영 등에 의해 형성된 창(106)이 마련되어 있다. 처리실(104) 내에서 생성된 플라스마 중의 이온이나 라디칼 등이 발하는 광은, 창(106)을 통해 처리실(104)의 외부로 방사된다. 창(106)의 외부에는, 발광 모니터(170)가 마련되어 있다. 발광 모니터(170)는, 창(106)으로부터 누설된 광을 수광하고, 수광한 광에 기초하여, 플라스마 중의 각각의 원소에 특유한 파장의 광의 강도를 측정한다. 제어 장치(20)는, 발광 모니터(170)에 의해 측정된 특정한 파장의 광의 강도의 변화에 기초하여, BCl3 가스의 정지 타이밍을 제어한다.
도 8은, 제2 실시 형태에 있어서의 BCl3 가스의 정지 타이밍의 일례를 설명하기 위한 도면이다. 또한, 도 8에 있어서, 기간 Δta 내지 Δte 및 시각 t0 내지 t3은, 도 5을 사용하여 설명된 기간 Δta 내지 Δte 및 시각 t0 내지 t3과 마찬가지이다.
예를 들어 도 8에 나타나는 바와 같이, 배선층(32)의 에칭이 시작되면, 먼저 Ti층(322)의 에칭에 의해, Ti층(322)으로부터 이탈한 Ti 원소를 포함하는 반응 생성물이 처리실(104) 내에 떠돌기 시작하여, Ti 원소에 대응하는 파장의 광의 발광 강도가 증가한다. 또한, Ti층(322)의 에칭에 의해 Cl 원소가 소비되어, Cl 원소에 대응하는 파장의 광의 강도가 감소한다.
그리고, 에칭 레이트가 가장 높은 영역에 있어서 Al층(321)이 노출되면, 처리실(104) 내에 있어서 Ti 원소에 대응하는 파장의 광의 발광 강도가 감소로 전환됨과 함께, Al 원소의 파장에 대응하는 광의 발광 강도가 증가하기 시작한다. 또한, Ti층(322)의 에칭에 의해 소비되는 Cl 원소의 양과, Al층(321)의 에칭에 의해 소비되는 Cl 원소의 양은 상이하다. 그 때문에, Al층(321)의 에칭의 개시에 수반하여, Cl 원소에 대응하는 광의 발광 강도가 변화(예를 들어 더 감소)한다.
그리고, 에칭 레이트가 가장 낮은 영역에 있어서도 Al층(321)이 노출되면, 처리실(104) 내에 있어서 Ti 원소를 대응하는 파장의 광의 발광 강도가 최소로 되고, Al 원소의 파장에 대응하는 광의 발광 강도가 최대로 된다.
그리고, 에칭이 더 진행되어, 에칭 레이트가 가장 높은 영역에 있어서 Ti층(320)이 노출되면, Al 원소에 대응하는 파장의 광의 발광 강도가 감소로 전환됨과 함께, Ti 원소의 파장에 대응하는 광의 발광 강도가 다시 증가하기 시작한다. 또한, Ti층(320)의 에칭의 개시에 수반하여, Cl 원소에 대응하는 광의 발광 강도가 증가한다.
그리고, 에칭 레이트가 가장 낮은 영역에 있어서도 Ti층(320)이 노출되면, 처리실(104) 내에 있어서 Al 원소를 대응하는 파장의 광의 발광 강도가 최소로 되고, Ti 원소의 파장에 대응하는 광의 발광 강도가 최대로 된다.
그리고, 에칭이 더 진행되어, 에칭 레이트가 가장 높은 영역에 있어서 반도체층(31)이 노출되기 시작하는 시각 t1에 있어서, Ti 원소에 대응하는 파장의 광의 발광 강도가 감소로 전환된다. 또한, 소비되는 Cl 원소가 감소하기 때문에, Cl 원소에 대응하는 광의 발광 강도가 더 증가하기 시작한다.
그리고, 모든 배선층(32)의 에칭이 종료된 시각 t0에 있어서, Ti 원소에 대응하는 파장의 광의 발광 강도가 최소로 되고, Cl 원소의 파장에 대응하는 광의 발광 강도가 최대로 된다. 또한, 설명을 간단하게 하기 위해서, Cl2 가스와 BCl3 가스의 비의 변화를 고려하지 않고 설명을 행했지만, 도중에 BCl3의 공급을 정지한 경우도 경향적으로는 변함없다.
본 실시 형태에 있어서도, 에칭 레이트가 가장 높은 영역에 있어서 반도체층(31)이 노출되기 시작하는 시각 t1보다 전에, 챔버(101) 내의 가스가 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스로부터 BCl3 가스를 포함하지 않는 가스로 치환된다. 구체적으로는, 시각 t1보다도 기간 Δtd 전의 시각 t3에 있어서 BCl3 가스의 공급이 정지된다. 기간 Δtd는, 챔버(101) 내의 가스가 Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스로부터 BCl3 가스를 포함하지 않는 가스로 치환되는 치환 시간 Δte보다도 길다.
여기서, 에칭 레이트가 가장 높은 영역의 Ti층(320)의 에칭에 요하는 시간이, 가스의 치환 시간보다도 긴 경우에는, Ti 원소에 대응하는 파장의 광의 발광 강도가 다시 증가로 전환된 시각 t3에 있어서, BCl3 가스의 공급이 정지된다. 이에 의해, 반도체층(31)의 표면(31a)이 노출되기 전에, 가스의 치환을 완료할 수 있다. 또한, Al 원소에 대응하는 파장의 광의 발광 강도가 감소로 전환된 시각이나, Cl 원소에 대응하는 파장의 광의 발광 강도가 증가로 전환된 시각이 시각 t3으로서 검출되어도 된다.
또한, 에칭 레이트가 가장 높은 영역의 Ti층(320)의 에칭에 요하는 시간이 가스의 치환 시간보다도 짧은 경우에는, Ti 원소에 대응하는 파장의 광의 발광 강도가 최소가 된 시각 t4로부터 소정 시간이 경과한 시각이 시각 t3으로서 검출되어도 된다.
[에칭 처리]
도 9, 제2 실시 형태에 있어서의 에칭 처리의 일례를 나타내는 흐름도이다. 도 9에 예시된 에칭 처리는, 제어 장치(20)의 제어에 의해 실행된다. 또한, 도 9에 있어서, 도 6과 동일 부호가 붙여진 처리는, 도 6에 있어서 설명된 처리와 마찬가지이기 때문에, 설명을 생략한다.
스텝 S102에 있어서 처리실(104) 내에 플라스마가 생성된 후, 제어 장치(20)는, 발광 모니터(170)에 의해 측정된 특정한 파장의 광의 발광 강도에 기초하여, 특정한 파장의 광의 발광 강도가 소정의 변화를 나타낸 것인지 여부를 판정한다(S110). 제어 장치(20)는, 예를 들어 Ti 원소에 대응하는 파장의 광의 발광 강도가 다시 증가로 전환되었는지 여부를 판정함으로써, 특정한 파장의 광의 발광 강도가 소정의 변화를 나타냈는지 여부를 판정한다. 특정한 파장의 광의 발광 강도가 소정의 변화를 나타내지 않는 경우(S110: "아니오"), 다시 스텝 S110의 처리가 실행된다. 한편, 특정한 파장의 광의 발광 강도가 소정의 변화를 나타낸 경우(S110: "예"), 스텝 S104에 나타난 처리가 실행된다.
이상, 제2 실시 형태에 대해서 설명하였다. 본 실시 형태에 있어서, 정지 공정에서는, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마로부터 발해지는 광에 포함되는 특정한 파장의 광의 발광 강도가 소정의 변화를 나타낸 경우에, 챔버(101) 내로의 BCl3 가스의 공급이 정지된다. 이에 의해, 실제의 배선층(32)의 에칭의 진행 상황에 따라 BCl3 가스의 공급 정지를 제어할 수 있다.
[제어부의 하드웨어]
상기한 제1 및 제2 실시 형태에 있어서의 에칭 장치(1)의 제어 장치(20)는, 예를 들어 도 10에 나타나는 바와 같은 하드웨어에 의해 실현된다. 도 10은, 제어 장치(20)의 하드웨어의 일례를 나타내는 도면이다. 제어 장치(20)는, 예를 들어 도 10에 나타나는 바와 같이, CPU(Central Processing Unit)(21), RAM(Random Access Memory)(22), ROM(Read Only Memory)(23), 및 보조 기억 장치(24)를 구비한다. 또한, 제어 장치(20)는, 예를 들어 도 10에 나타나는 바와 같이, 통신 인터페이스(I/F)(25), 입출력 인터페이스(I/F)(26), 및 미디어 인터페이스(I/F)(27)를 구비한다. CPU(21)는, 프로세서의 일례이며, RAM(22), ROM(23), 및 보조 기억 장치(24)는, 메모리의 일례이다.
CPU(21)는, ROM(23) 또는 보조 기억 장치(24)에 저장된 프로그램에 기초하여 동작하고, 각 부의 제어를 행한다. ROM(23)은, 제어 장치(20)의 기동 시에 CPU(21)에 의해 실행되는 부트 프로그램이나, 제어 장치(20)의 하드웨어에 의존하는 프로그램 등을 저장한다.
보조 기억 장치(24)는, 예를 들어 HDD(Hard Disk Drive) 또는 SSD(Solid State Drive) 등이며, CPU(21)에 의해 실행되는 프로그램 및 당해 프로그램에 의해 사용되는 데이터 등을 저장한다. CPU(21)는, 보조 기억 장치(24) 내에 저장된 프로그램을, 예를 들어 보조 기억 장치(24)로부터 판독하여 RAM(22) 상에 로드하고, 로드된 프로그램을 실행한다. 통신 I/F(25)는, 통신 케이블을 통해 본체(10)의 각 부로부터 신호를 수신하여 CPU(21)로 보내고, CPU(21)가 생성한 신호를, 통신 케이블을 통해 본체(10)의 각 부로 송신한다.
CPU(21)는, 입출력 I/F(26)를 통해, 디스플레이 등의 출력 장치, 및 키보드나 마우스 등의 입력 장치를 제어한다. CPU(21)는, 입출력 I/F(26)를 통해, 입력 장치로부터 데이터를 취득한다. 또한, CPU(21)는, 생성한 데이터를, 입출력 I/F(26)를 통해 출력 장치로 출력한다.
미디어 I/F(27)는, 기록 매체(28)에 저장된 프로그램 또는 데이터 등을 판독하여, 보조 기억 장치(24)에 저장한다. 기록 매체(28)는, 예를 들어 DVD(Digital Versatile Disc), PD(Phase change rewritable Disk) 등의 광학 기록 매체, MO(Magneto-Optical disk) 등의 광자기 기록 매체, 테이프 매체, 자기 기록 매체 또는 반도체 메모리 등이다. 또한, 제어 장치(20)는, 보조 기억 장치(24)에 저장되는 프로그램 등을, 다른 장치로부터, 통신 회선 등을 통해 취득하고, 취득한 프로그램 등을 보조 기억 장치(24)에 저장해도 된다.
[기타]
또한, 본원에 개시된 기술은, 상기한 실시 형태에 한정되는 것은 아니며, 그 요지의 범위 내에서 여러 가지 변형이 가능하다.
예를 들어, 상기한 각 실시 형태에서는, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 행해지고, 배선층(32)이 소정의 두께로 되었을 경우에 BCl 가스의 공급이 정지되지만, 개시의 기술은 이것에 한정되지 않는다. 예를 들어, Cl2 가스 및 BCl3 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 행해져, 배선층(32)이 소정의 두께로 되었을 경우에 BCl 가스의 공급이 정지됨과 함께, BCl3 가스 대신에 불활성 가스가 처리실(104) 내에 공급되어도 된다. 즉, BCl 가스의 공급이 정지된 후는 염소 함유 가스와 불활성 가스를 포함하는 혼합 가스의 플라스마를 사용하여 배선층(32)의 에칭이 행해지게 된다.
Cl2 가스에 Ar 가스 등의 불활성 가스가 첨가됨으로써, 에칭에 의해 형성되는 홈의 형상 제어 등이 가능해진다. 불활성 가스로서는, 예를 들어 Ar 가스나 N2 가스 등을 들 수 있다. 또한, 예를 들어 도 4에 예시된 바와 같이, Cl2 가스에 Ar 가스 등의 불활성 가스가 첨가된 경우라도, 반도체층(31)의 저항값 저하는 보이지 않고, 반도체층(31)의 에칭 레이트에 대해서도, 처리 가스로서 Cl2 가스를 사용한 경우와 동일 정도이다.
또한, 상기한 각 실시 형태에서는, 환원성 가스의 일례로서 BCl3 가스를 예로 들어 설명했지만, 개시의 기술은 이것에 한정되지 않고, 환원성의 가스로서는, BCl3 가스 이외에, HCl 가스 등이 사용되어도 된다.
또한, 상기한 각 실시 형태에서는, 에칭 시간의 경과에 의해 「소정의 두께」로의 도달의 유무를 판정했지만, 개시의 기술은 이것에 한정되지 않는다. 예를 들어, 기계적 방법(예를 들어, 촉침식 단차계), 광학적 방법(예를 들어, 광학식 막 두께 측정기), 고유 진동수에 의한 방법(예를 들어, 수정 진동자) 등으로 직접적 혹은 간접적으로 막 두께를 계측하여 「소정의 두께」로의 도달의 유무를 판정해도 된다.
또한, 상기한 각 실시 형태에 있어서의 에칭 장치(1)는, 피처리 기판(G)으로서 FPD 패널에 사용되는 유리 기판을 예로 들어 설명했지만, 개시의 기술은 이것에 한정되지 않고, 피처리 기판(G)은, 예를 들어 실리콘 웨이퍼 등의 반도체 기판이어도 된다.
또한, 상기한 각 실시 형태에서는, 플라스마원의 일례로서 유도 결합 플라스마를 사용하여 피처리 기판(G)이 처리되지만, 개시의 기술은 이것에 한정되지 않고, 유도 결합 플라스마 이외의 플라스마원을 사용하여 피처리 기판(G)을 처리하는 장치에 대해서도 개시의 기술을 적용할 수 있다. 유도 결합 플라스마 이외의 플라스마원으로서는, 예를 들어 용량 결합형 플라스마(CCP), 마이크로파 여기 표면파 플라스마(SWP), 전자 사이클로트론 공명 플라스마(ECP), 및 헬리콘파 여기 플라스마(HWP) 등을 들 수 있다.
또한, 금회 개시된 실시 형태는 모든 점에서 예시이며, 제한적인 것은 아니라고 생각되어야 한다. 실제로, 상기한 실시 형태는 다양한 형태로 구현될 수 있다. 또한, 상기 실시 형태는, 첨부의 특허 청구 범위 및 그 취지를 벗어나지 않고, 여러 가지 형태로 생략, 치환, 변경되어도 된다.

Claims (7)

  1. 반도체 소자를 형성하기 위해서, 산화물 반도체 상에 Al을 포함하는 배선층이 적층된 구조를 갖는 피처리 기판이 수용된 챔버 내에, 환원성 가스 및 염소 함유 가스를 공급하는 공급 공정과,
    상기 챔버 내에 공급된 상기 환원성 가스 및 상기 염소 함유 가스로 이루어지는 혼합 가스를 포함하는 처리 가스의 플라스마에 의해, 상기 배선층을 에칭하는 제1 에칭 공정과,
    상기 제1 에칭 공정에 의해 상기 배선층이 소정의 두께까지 에칭된 경우에, 상기 챔버 내로의 상기 환원성 가스의 공급을 정지하는 정지 공정과,
    상기 챔버 내에 공급된 상기 염소 함유 가스를 포함하는 처리 가스의 플라스마에 의해, 상기 배선층을 더 에칭하는 제2 에칭 공정
    을 포함하는 것을 특징으로 하는 에칭 방법.
  2. 제1항에 있어서,
    상기 소정의 두께는,
    상기 환원성 가스의 공급이 정지되고 나서 상기 환원성 가스를 포함하는 처리 가스가 상기 환원성 가스를 포함하지 않는 처리 가스로 치환되는 데 요하는 시간 내에 상기 배선층이 에칭되는 두께보다도 두꺼운 것을 특징으로 하는 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 혼합 가스의 플라스마에 의해 상기 배선층이 상기 소정의 두께로 될 때까지 에칭되는 데 요하는 시간으로서 미리 혼합 가스 처리 시간이 설정되고,
    상기 정지 공정은,
    상기 제1 에칭 공정이 상기 혼합 가스 처리 시간 실행된 후에, 실행되는 것을 특징으로 하는 에칭 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 배선층은,
    상기 산화물 반도체 상에 적층되고, Al을 포함하지 않는 제1 배선층과,
    상기 제1 배선층 상에 적층되고, Al을 포함하는 제2 배선층
    을 포함하고,
    상기 정지 공정에서는,
    상기 혼합 가스의 플라스마로부터 발해지는 광에 포함되는 특정한 파장의 광의 발광 강도가 소정의 변화를 나타낸 경우에, 상기 챔버 내로의 상기 환원성 가스의 공급이 정지되는 것을 특징으로 하는 에칭 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 환원성 가스는, BCl3 가스이며,
    상기 염소 함유 가스는, Cl2 가스인 것을 특징으로 하는 에칭 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 정지 공정에서는,
    상기 제1 에칭 공정에 의해 상기 배선층이 소정의 두께까지 에칭된 경우에, 상기 환원성 가스 대신에 불활성 가스가 상기 챔버 내로 공급되고,
    상기 제2 에칭 공정에서는, 상기 챔버 내에 공급된 상기 염소 함유 가스 및 상기 불활성 가스를 포함하는 혼합 가스의 플라스마에 의해, 상기 배선층이 더 에칭되는 것을 특징으로 하는 에칭 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 산화물 반도체는, TFT(Thin Film Transistor)의 채널을 구성하는 것을 특징으로 하는 에칭 방법.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2023070771A (ja) 2021-11-10 2023-05-22 東京エレクトロン株式会社 プラズマ処理装置及びプラズマ処理方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335313A (ja) 1997-06-03 1998-12-18 Hitachi Ltd プラズマエッチング方法
JP2009003434A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009032794A (ja) * 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010109351A (ja) * 2008-10-01 2010-05-13 Semiconductor Energy Lab Co Ltd 半導体装置
JP2013138195A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2015186602A1 (ja) * 2014-06-03 2015-12-10 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04103123A (ja) * 1990-08-23 1992-04-06 Nec Corp 配線形成方法
US5202291A (en) * 1990-09-26 1993-04-13 Intel Corporation High CF4 flow-reactive ion etch for aluminum patterning
JPH04288827A (ja) * 1991-03-18 1992-10-13 Sony Corp ドライエッチング方法
JPH0567612A (ja) * 1991-09-06 1993-03-19 Nippon Telegr & Teleph Corp <Ntt> 配線層形成法
JP3360404B2 (ja) * 1994-04-01 2002-12-24 ソニー株式会社 プラズマエッチング方法
JP2953974B2 (ja) * 1995-02-03 1999-09-27 松下電子工業株式会社 半導体装置の製造方法
JPH09232284A (ja) * 1996-02-22 1997-09-05 Hitachi Ltd Al配線のエッチング方法及びエッチング装置
US5827437A (en) * 1996-05-17 1998-10-27 Lam Research Corporation Multi-step metallization etch
JP4583533B2 (ja) * 1999-12-27 2010-11-17 株式会社半導体エネルギー研究所 金属配線の形成方法
JP3526546B2 (ja) * 2000-08-30 2004-05-17 シャープ株式会社 液晶表示装置の製造方法
JP3733021B2 (ja) * 2000-12-15 2006-01-11 シャープ株式会社 プラズマプロセス方法
JP2002237485A (ja) * 2001-02-08 2002-08-23 Sony Corp 半導体装置の製造方法
US7521369B2 (en) * 2006-10-23 2009-04-21 Interuniversitair Microelektronica Centrum (Imec) Selective removal of rare earth based high-k materials in a semiconductor device
TWI462180B (zh) * 2009-06-26 2014-11-21 United Microelectronics Corp 蝕刻複合膜的方式
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP6531422B2 (ja) * 2014-03-11 2019-06-19 東京エレクトロン株式会社 プラズマ処理装置、基板処理システム、薄膜トランジスターの製造方法及び記憶媒体
JP6326312B2 (ja) * 2014-07-14 2018-05-16 株式会社ジャパンディスプレイ 表示装置
JP6785101B2 (ja) * 2016-09-09 2020-11-18 東京エレクトロン株式会社 プラズマエッチング方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10335313A (ja) 1997-06-03 1998-12-18 Hitachi Ltd プラズマエッチング方法
JP2009003434A (ja) * 2007-05-18 2009-01-08 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009032794A (ja) * 2007-07-25 2009-02-12 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2010109351A (ja) * 2008-10-01 2010-05-13 Semiconductor Energy Lab Co Ltd 半導体装置
KR20110066956A (ko) * 2008-10-01 2011-06-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013138195A (ja) * 2011-11-30 2013-07-11 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
WO2015186602A1 (ja) * 2014-06-03 2015-12-10 シャープ株式会社 半導体装置およびその製造方法

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