JP2009003434A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2009003434A
JP2009003434A JP2008126139A JP2008126139A JP2009003434A JP 2009003434 A JP2009003434 A JP 2009003434A JP 2008126139 A JP2008126139 A JP 2008126139A JP 2008126139 A JP2008126139 A JP 2008126139A JP 2009003434 A JP2009003434 A JP 2009003434A
Authority
JP
Japan
Prior art keywords
layer
semiconductor
electrode
unit cell
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2008126139A
Other languages
English (en)
Other versions
JP5552216B2 (ja
JP2009003434A5 (ja
Inventor
Shunpei Yamazaki
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2008126139A priority Critical patent/JP5552216B2/ja
Publication of JP2009003434A publication Critical patent/JP2009003434A/ja
Publication of JP2009003434A5 publication Critical patent/JP2009003434A5/ja
Application granted granted Critical
Publication of JP5552216B2 publication Critical patent/JP5552216B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259Multistep manufacturing methods
    • H01L27/1262Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10OLED displays
    • H10K59/12Active-matrix OLED [AMOLED] displays

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

【課題】1枚のマザーガラス基板と複数枚の半導体基板を用いて、半導体基板よりも大きな面積を有する表示部を作製し、表示部を有する半導体装置の作製方法を提供する。
【解決手段】矩形の半導体基板を複数枚用意し、1枚のマザーガラス基板と貼り合わせて接着を行う。貼り合わせの際に複数枚の半導体基板間の境界線で間隔または重畳部分が生じてもそれらの間隔または重畳部分に単結晶半導体層が重ならない画素構成とする。第1の発光素子を含む第1の単位セルは、2個のTFTが配置され、第2の発光素子を含む第2の単位セルは4個のTFTが配置され、第3の発光素子を含む第3の単位セルにはTFTが配置されない。第3の単位セルと第4の単位セルの間に境界線が位置する。
【選択図】図1

Description

本発明は薄膜トランジスタ(以下、TFTという)で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示パネルに代表される電気光学装置や有機発光素子を有する発光表示装置を部品として搭載した電子機器に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。薄膜トランジスタはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
この画像表示装置のスイッチング素子は、高精細な画像表示を得るために、面積効率よく配置することができる高精細なフォトリソグラフィ技術が要求される。大面積の基板に精度よくスイッチング素子を形成するために大型一括露光機やステッパ露光機などが用いられている。
大型一括露光機では一度に広い面積を露光することができるが、光線の照度強度や平行度のバラツキが大きいという問題があるため、光学系を用いるステッパ露光機がよく用いられている。
ステッパ露光機は、一度に露光できる領域が限られており、その領域を超える面積に対して露光する場合、数ショットに分けて繰り返し露光を行わなければならない。
また、単結晶半導体のインゴットを薄く切断して作製されるシリコンウエハーに代わり、絶縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータと呼ばれる半導体基板(SOI基板)が開発されており、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、SOI基板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである。
SOI基板を製造する方法としては、イオン注入装置を用いた水素イオン注入剥離法が知られている(例えば、特許文献1参照)。イオン注入装置を用いた水素イオン注入剥離法は、シリコンウエハーに水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで、別のシリコンウエハーに薄いシリコン層(SOI層)を接合する。さらにSOI層を剥離する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりSOI層に酸化膜を形成した後に該酸化膜を除去し、次に1000乃至1300℃の還元性雰囲気下で熱処理を行って接合強度を高める必要があるとされている。
一方、ガラスなどの絶縁基板にSOI層を形成しようとする試みもなされている。ガラス基板上にSOI層を形成したSOI基板の一例として、イオン注入装置を用いた水素イオン注入剥離法を用いて、コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られている(特許文献2参照)。この場合にも、単結晶シリコン片に水素イオンを注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶シリコン片を貼り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、ガラス基板上に薄いシリコン層(SOI層)を形成している。
米国特許第6372609号 米国特許第7119365号
イオン注入装置を用いた水素イオン注入剥離法によって、単結晶シリコン層をシリコンウエハーから剥離するためには600℃以上の高温で熱処理をする必要があった。しかし、基板コストを下げるために液晶パネルなどで使われるガラス基板に単結晶シリコンを接着させてSOI基板を形成する場合、このような高温で熱処理をすると、ガラス基板が反ってしまうという問題が生じていた。ガラス基板が反ってしまうと、単結晶シリコン層との接合強度(接着強度とも呼ぶ)の低下が懸念される。また、単結晶シリコン層に歪み応力が加わり、トランジスタの特性に悪影響を与えるといった問題もある。すなわち、従来の技術では、ガラス基板上に単結晶シリコン層を設け、その単結晶シリコン層でトランジスタを作製しても、十分な特性を出すことが出来なかった。
単結晶シリコン層を用いたスイッチング素子をガラス基板上に設けて、大量生産に適した半導体装置の作製方法を提供することを課題の一つとする。また、また、1枚のマザーガラス基板と複数枚の半導体基板を用いて、半導体基板よりも大きな面積を有する表示部を作製する半導体装置の作製方法を提供することも課題の一つとする。また、半導体基板の加工精度や、シートの位置合わせ精度にもよるが、並べられた隣接するシート間に隙間が形成される問題がある。この問題を解決することも課題の一つとする。
ガラス基板は矩形形状であり、1990年初頭における第1世代の300×400mmから、2000年には第4世代となり680×880mm若しくは730×920mmへと大型化している。
一方、半導体基板は、CZ法(チョクラルスキ法)を用いて直径20cm〜30cmのインゴットを形成し、ダイヤモンドブレードなどで0.5mm〜1.5mm程度にスライスし、1枚の円形のウェハとする工程で作製され、ウェハサイズは限られていると言える。
従って、半導体基板よりも大きいガラス基板を用いてアクティブマトリクス型の表示装置を作製する場合、1枚のガラス基板に対して複数枚の半導体基板を用いることになる。
また、アクティブマトリクス型の表示装置の表示部とする領域は矩形であるため、円形の半導体基板を矩形に加工したシートを複数並べる。即ち、ガラス基板の一辺に沿って矩形のシートをマトリクス状に並べる。ここでは円形の半導体基板を矩形に加工した半導体基板をシートと呼ぶ。
シートの一部を分離して絶縁表面を有する支持基板上に単結晶半導体層を形成する。また、分離後のシートの残り部分は、分離された面を研磨して平坦にし、再利用することが好ましい。
絶縁表面を有する支持基板、代表的にはガラス基板に対して、加工した単結晶半導体をその歪み点以下の温度で接着する。接着後の工程においても、支持基板の歪み点以下の温度をプロセス温度の上限とすることで熱によるガラス基板の反りを低減する。接着するための接着層としては、化学気相成長法により堆積される酸化珪素層を接着層とすることができる。この場合、有機シランガスを用いて化学気相成長法により作製される酸化珪素層が好ましい。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC)、テトラメチルシラン(TMS:化学式Si(CH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC)、トリスジメチルアミノシラン(SiH(N(CH)等のシリコン含有化合物を用いることができる。この場合、接着層は、ガラス基板側又は半導体基板の一方又は双方に成膜されていれば良い。この単結晶半導体(以下「LTSS」ともいう。LTSS:Low Temperature Single crystal Semiconductor)層は複数回の熱処理工程を経て形成される。
また、ステッパ露光機は、一度に露光できる領域が限られており、その領域を超える面積に対して露光する場合、数ショットに分けて繰り返し露光を行なう。また、異なる複数のマスクを用いて、数ショットに分けて露光を行い、組み合わせる分割露光方式を用いる。一枚のマザーガラスから効率よく複数のパネルを作製するためには、ステッパ露光機の1ショット当たりの露光領域(矩形)を基本単位として半導体基板の直径、さらにはその半導体基板を加工して得る1枚のシートのサイズを決定する。
また、半導体基板の加工精度や、シートの位置合わせ精度にもよるが、並べられた隣接するシート間に隙間が形成される恐れがある。
隣接するシート間の隙間の近傍には半導体層を配置しない画素構成とする。また、スイッチング素子の半導体層に限らず、保持容量などの一方の電極として用いる場合も隙間の近傍には半導体層を配置しない。ただし、ここでいう半導体層とは、半導体基板から得られたものを指す。
本明細書で開示する発明の構成は、絶縁表面を有する基板上にマトリクス状に配列された単位セルを複数含む表示部を有し、前記表示部には、第1の間隔でそれぞれ配置された複数の半導体層が配置された第1の領域と、第2の間隔でそれぞれ配置された複数の半導体層が配置された第2の領域とが行方向或いは列方向に並べられており、前記第1の領域の半導体層と前記第2の領域の半導体層との間隔は、前記第1の間隔及び前記第2の間隔よりも離れている半導体装置である。
前記表示部において、前記複数の単位セルはそれぞれ一つの発光領域を有し、該発光領域はそれぞれ同じ大きさである。
また、第1の間隔でそれぞれ配置された複数の半導体層は第1のシートから形成されており、第2の間隔でそれぞれ配置された複数の半導体層は、第2のシートから形成されている。なお、第1のシートと第2のシートは、隣接して絶縁表面を有する基板上に接着されたものである。
また、第1の間隔でそれぞれ配置された複数の半導体層は、ステッパ露光機での1ショットで露光してパターニングが行われており、第2の間隔でそれぞれ配置された複数の半導体層は、異なる1ショットで露光してパターニングが行われている。
半導体装置の表示部は、スイッチング素子となる半導体素子が複数配置されており、例えば、スイッチング素子と電気的に接続する素子を利用して液晶を駆動させる液晶表示素子であってもよい。また、スイッチング素子と電気的に接続する素子を利用して電子インクを駆動させる電子ペーパーであってもよい。また、スイッチング素子と電気的に接続する素子は、発光層に有機化合物を有する発光素子(有機EL素子とも呼ばれる)であってもよいし、発光層に無機化合物層を有する発光素子(無機EL素子とも呼ばれる)であってもよい。
なお、無機EL素子は、素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分類され、どちらを用いてもよい。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速された電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオンの内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機EL素子ではドナー−アクセプター再結合型発光、薄膜型無機EL素子では局在型発光である場合が多い。また、発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。硫化物としては、例えば、硫化亜鉛、硫化カドミウム、硫化カルシウム、硫化イットリウム、硫化ガリウム、硫化ストロンチウム、硫化バリウム等を用いることができる。また、酸化物としては、例えば、酸化亜鉛、酸化イットリウム等を用いることができる。また、窒化物としては、例えば、窒化アルミニウム、窒化ガリウム、窒化インジウム等を用いることができる。さらに、セレン化亜鉛、テルル化亜鉛等も用いることができ、硫化カルシウム−ガリウム、硫化ストロンチウム−ガリウム、硫化バリウム−ガリウム等の3元系の混晶であってもよい。また、局在型発光の発光中心として、マンガン、銅、サマリウム、テルビウム、エルビウム、ツリウム、ユーロピウム、セリウム、プラセオジウムなどを用いることができる。なお、フッ素、塩素などのハロゲン元素が添加されていてもよい。上記ハロゲン元素は電荷補償として機能することができる。
本発明は、上記課題の少なくとも一つを解決する。
また、隣接するシート間の隙間の近傍において、等間隔で発光領域を配置し、隙間から半導体層の位置を離し、隙間を挟んで隣り合う発光領域にそれぞれ電気的に接続する半導体層間の距離を離すことが好ましい。他の発明の構成は、絶縁表面を有する基板上にマトリクス状に配列された単位セルを複数含む表示部を有し、行方向に隣接して並べられた第1の単位セルと第2の単位セルにそれぞれ第1の電極が配置され、前記第1の単位セル及び前記第2の単位セルには、前記第1の電極と重なる発光層と、前記発光層と重なる第2の電極をそれぞれ有し、前記第1の単位セルには、第1の単位セルの第1の電極と接続する第1のスイッチング素子の半導体層と、第2の単位セルの第1の電極と接続する第2のスイッチング素子の半導体層とを有する半導体装置である。
隙間と隣り合う発光領域の近傍には半導体層を配置せず、隙間とは逆の側にその発光領域と隣接する発光領域の近傍に半導体層を配置する。前記第1の単位セルには、複数の半導体層を有し、前記第2の単位セルには半導体層が配置されていない。
また、他の発明の構成は、絶縁表面を有する基板上にマトリクス状に配列された単位セルを複数含む表示部を有し、行方向に隣接して並べられた第1の単位セルと第2の単位セルと第3の単位セルと第4の単位セルにそれぞれ第1の電極が配置され、前記第1の単位セル、前記第2の単位セル、前記第3の単位セル、及び第4の単位セルには、前記第1の電極と重なる発光層と、前記発光層と重なる第2の電極をそれぞれ有し、前記第1の単位セルには、第1の単位セルの第1の電極と接続する第1のスイッチング素子の半導体層と、第2の単位セルの第1の電極と接続する第2のスイッチング素子の半導体層とを有し、前記第4の単位セルには、第4の単位セルの第1の電極と接続する第4のスイッチング素子の半導体層と、第3の単位セルの第1の電極と接続する第3のスイッチング素子の半導体層とを有する半導体装置である。
隙間を挟んで隣り合う2つの発光領域の近傍には半導体層を配置せず、それら2つの発光領域を挟んで配置される2つの発光領域の近傍に半導体層を配置する。上記構成において、前記第1の単位セル及び前記第4の単位セルには、複数の半導体層を有し、前記第2の単位セル及び前記第3の単位セルには半導体層が配置されていない。すなわち、隙間を挟んで隣り合う2つの発光領域の近傍には半導体層が配置されない一方、それら2つの発光領域を挟んで配置される2つの発光領域の近傍には、複数の半導体層が集積される。従って、発光領域の面積を確保するため、絶縁表面を有する基板を通過させて発光する発光パネルでなく、発光層上に重なる第2の電極を通過させて発光する発光パネルであることが好ましい。
また、上記構造を実現するための発明の構成は、イオンドーピング装置を用いて矩形状の複数の半導体基板に水素を添加して分離層を形成し、絶縁表面を有する基板上に矩形状の複数の半導体基板を並べ、加熱処理を行い、絶縁表面を有する基板と矩形状の複数の半導体基板とを接着させ、分離層を境として半導体基板の一部を分離させて、絶縁表面を有する基板上に複数の単結晶半導体層を残存させ、前記複数の単結晶半導体層上にマスクを形成し、選択的に前記複数の単結晶半導体層をエッチングする半導体装置の作製方法である。
前記複数の単結晶半導体層上にマスクを形成する際、レジストの露光にステッパ露光機を用い、1ショットの露光サイズと矩形形状の半導体基板のサイズとがほぼ同じまたは、露光サイズが矩形形状の半導体基板のサイズより大きいものを用いる。また、半導体装置は表示部を有し、その表示部は、複数の単結晶半導体層をスイッチング素子の半導体層として用い、矩形状の半導体基板の一つの面積よりも大きい。
複数の単結晶半導体層はもともと基板毎のバラツキが少ない半導体基板の一部であるため、絶縁表面を有する基板上に接着された複数の単結晶半導体層間でのバラツキが少ない。従って、半導体装置の表示部の表示ムラなどが低減できる。また、複数の単結晶半導体層はもともと半導体基板の一部であるため、表示部のスイッチング素子の半導体層や表示部を駆動する駆動回路の半導体層として用いれば、特に有効である。例えば、単結晶半導体層を用いたスイッチング素子は、高い電気特性(電界効果移動度など)を示し、表示部を有する半導体装置の低消費電力化を図ることができる。また、単結晶半導体層を用いた駆動回路は、高速駆動させることができる。
また、本発明は、絶縁表面を有する基板として透光性の基板を用いることができるため、透過型の液晶表示装置や、反射型の液晶表示装置や、絶縁表面を有する基板面を表示面とする発光表示装置、絶縁表面を有する基板面を照射面とする照明器具に有効である。また、絶縁表面を有する基板に対向して配置する封止基板に同じ熱膨張係数を有する基板を用いれば、何らかの熱が表示部に加えられた時、熱膨張係数が同じため、一対の基板間の気密性を維持できる。
また、ガラス基板などの支持基板に接着する前に、単結晶半導体層中の不純物を低減するため、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。例えば、酸素に対しHClを0.5〜10体積%(好ましくは3体積%)の割合で含む雰囲気中で、700℃以上の温度で熱処理を行う。好適には950℃〜1100℃の温度で熱酸化を行うと良い。処理時間は0.1〜6時間、好ましくは0.5〜1時間とすれば良い。形成される酸化膜の膜厚としては、10nm〜1000nm(好ましくは50nm〜200nm)、例えば100nmの厚さとする。ハロゲンを含むものとしてはHClの他に、HF、NF、HBr、Cl、ClF、BCl、F、Brなどから選ばれた一種又は複数種を適用することができる。
このような温度範囲で熱処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。ハロゲンを添加した酸化を行う工程は、不純物が混入する恐れのある工程の後に行うことが好ましく、例えば半導体基板の表面を化学的機械研磨(CMP)処理を行った後や、半導体基板を矩形状に加工処理した後に行うと、特に有効である。また、水素は半導体基板と酸化膜の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。
また、酸化雰囲気中にハロゲンを添加した酸化により形成される酸化膜は、水素イオン照射の際に他の不純物となる元素をブロックする機能を有している。水素イオン照射の際には、水素イオンとともにチャンバー内壁材料や電極部材材料からの重金属元素が半導体基板に添加されるような表面汚染が発生する恐れがある。表面汚染の影響を低減するため、ウェットエッチングまたはドライエッチングにより表面を薄く除去してもよい。
また、この熱処理により形成される酸化膜中にハロゲンを含ませることができる。ハロゲン元素は1×1017/cm〜5×1020/cmの濃度で含まれることにより金属などの不純物を捕獲して半導体基板の汚染を防止する保護膜としての機能を発現させることができる。また、チャンバー内壁材料や電極部材材料からの重金属元素は、水素イオンよりも浅い領域に添加されるため、半導体基板表面にハロゲンを含ませた酸化膜を形成することは有効である。重金属元素が酸化膜に添加された後に熱処理を行っても酸化膜中のハロゲンと反応して重金属が拡散しないようにすることができる。ハロゲンを含ませた酸化膜の形成により、ガラス基板上に単結晶半導体層を設け、単結晶半導体層を用いたスイッチング素子における電気特性の向上、例えばオフ電流値の低減を図ることができる。
1枚のマザーガラス基板と複数枚の半導体基板を用いて、半導体基板よりも大きな面積を有する表示部を作製し、表示部を有する半導体装置の大量生産をすることができる。
本発明の実施形態について、以下に説明する。
(実施の形態1)
まず、図3(A)に薄板円盤形状の半導体基板200の上面図を示す。図3(A)に示すように半導体基板200には、外周の一部に結晶方位を示すオリエンテーションフラットが形成されている。ここでは、5インチのシリコンウェハ(直径125mm)を例に用いる。なお、必要があれば、8インチのシリコンウェハ(直径200mm)や12インチのシリコンウェハ(直径300mm)を用いることができる。
次いで、半導体基板200上に酸化窒化珪素層201を形成する。酸化窒化珪素層201の膜厚は実施者が適宜決定すれば良いが、10〜500nm(好ましくは10〜150nm)とすれば良い。酸化窒化珪素層201は後にSOI基板の絶縁層の一部として機能する。なお、酸化窒化珪素層201はプラズマCVD法や低圧CVD法などのCVD法、スパッタ法などの方法を用いて形成することができる。例えば、酸素を含むガス雰囲気下でのプラズマ放電により生成された酸素ラジカル(OHラジカルを含む場合もある)によって単結晶シリコン基板の表面を処理し、窒素を含むガス雰囲気下でのプラズマ放電により生成された窒素ラジカル(NHラジカルを含む場合もある)によって単結晶シリコン基板の表面を処理することにより、半導体基板200上に酸化窒化珪素層201を形成することができる。これにより、後に支持基板210と接着する際の接着強度を強めることができる。
次いで、酸化窒化珪素層201上に窒化酸化珪素層202を形成する。窒化酸化珪素層202の膜厚は実施者が適宜決定すれば良いが、10〜500nm(好ましくは10〜200nm)とすれば良い。窒化酸化珪素層202も後にSOI基板の絶縁層の一部として機能する。なお、窒化酸化珪素層202はプラズマCVD法や低圧CVD法などのCVD法、スパッタ法などの方法を用いて形成することができる。不純物の混入を防ぐため、酸化窒化珪素層201と窒化酸化珪素層202は、大気に触れることなく連続的に積層させることが好ましい。
なお、酸化窒化珪素層とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法(RBS:Rutherford Backscattering Spectrometry)及び水素前方散乱法(HFS:Hydrogen Forward Scattering)を用いて測定した場合に、濃度範囲として酸素が50〜70原子%、窒素が0.5〜15原子%、Siが25〜35原子%、水素が0.1〜10原子%の範囲で含まれるものをいう。また、窒化酸化珪素層とは、その組成として、酸素よりも窒素の含有量が多いものであって、RBS及びHFSを用いて測定した場合に、濃度範囲として酸素が5〜30原子%、窒素が20〜55原子%、Siが25〜35原子%、水素が10〜30原子%の範囲で含まれるものをいう。但し、酸化窒化珪素層または窒化酸化珪素層を構成する原子の合計を100原子%としたとき、窒素、酸素、Si及び水素の含有比率が上記の範囲内に含まれるものとする。
次いで、図2(A)に示すように、窒化酸化珪素層202上に第1の接着層203を形成する。第1の接着層203としては、酸化珪素層が適している。特に有機シランガスを用いて化学気相成長法により作製される酸化珪素層が好ましい。有機シランガスとしては、珪酸エチル、テトラメチルシラン、テトラメチルシクロテトラシロキサン、オクタメチルシクロテトラシロキサン、ヘキサメチルジシラザン、トリエトキシシラン、トリスジメチルアミノシラン等のシリコン含有化合物を用いることができる。また、第1の接着層203として単結晶半導体基板を高温で加熱処理して形成した熱酸化層や、ケミカルオキサイドを適用することもできる。ケミカルオキサイドは、例えばオゾン含有水で単結晶半導体基板表面を処理することで形成することができる。ケミカルオキサイドは単結晶半導体基板の表面の平坦性を反映して形成されるので好ましい。
上記平滑であり活性化された表面を形成する第1の接着層203は、1nm乃至600nm、好ましくは5nm乃至500nm、更に好ましくは5nm乃至200nmの厚さで設けられる。この厚さであれば、被成層表面の表面荒れを平滑化すると共に、当該層の成長表面の平滑性を確保することが可能である。また、接着する支持基板との歪みを緩和することができる。後の工程で絶縁表面を有する基板を用いた支持基板にSOI層を接着するに際し、支持基板またはSOI層の接合面の一方若しくは双方に、酸化珪素層、好ましくは熱酸化層、単結晶半導体基板の表面をオゾン水で処理して形成した酸化珪素層、または有機シランを原材料として成層した酸化珪素層でなる第1の接着層203を設けることで、支持基板及びSOI層を強固に接着することができる。
次いで、図2(B)に示すように、半導体基板200を研削または切断して矩形のシート206に加工する。なお、本実施の形態では第1の接着層203を形成した後、半導体基板200を矩形に加工する例を示すが、特に限定されず、酸化窒化珪素層201を形成する前に半導体基板200を矩形に加工してもよいし、第1の接着層203を形成する前に半導体基板200を矩形に加工してもよい。
具体的には、ダイヤモンドホイールやメタルホイールを用いた研削装置やダイシング装置などを用いて半導体基板を矩形のシート206に研削する。5インチウェハから矩形を取り出そうとすると対角5インチの領域を最大サイズとすることができる。
ダイシング装置を用いて矩形のシートに加工するため、5インチのシリコンウェハに対するダイシングラインを考慮すると、ステッパ露光機の1ショットの露光領域サイズとほぼ同じサイズとすることが好ましい。
本実施の形態では、使用するステッパ露光機の1ショットの露光領域サイズを90mm×110mmのものを用いる。なお、必要があれば1ショットの露光領域サイズが140mm×140mmのものを用いてもよい。
ダイシングラインは2通りあり、図3(A)に示した上面図中にダイシングライン204と、図3(B)に示した上面図中にダイシングライン205とが挙げられる。図3(A)に示した矩形のシート206の長辺は、オリエンテーションフラットに平行となっている。また、図3(B)に示した矩形のシート207の短辺は、オリエンテーションフラットに平行となっている。オリエンテーションフラットは、イオン照射の際に基準となるため、矩形のシートの長辺または短辺がその代用となるようにする。
次いで、イオンドーピング装置を用いて、被処理物の表面から所定の深さまで達するように、電界で加速されたイオンを照射して分離層を形成する。分離層は、水素、ヘリウム若しくはフッ素に代表されるハロゲンのイオンを照射することで形成する。分離層を形成する前に、第1の接着層203の表面は洗浄して十分に清浄化しておくことが好ましい。
本実施の形態では、図2(C)に示すように矩形のシート206に対して、水素イオンを照射して分離層208を形成する。水素イオンを照射する場合には、H、H 、及びH イオンをソースガスに含ませると共に、H イオンの割合を高めておくことが好ましい。H イオンの割合を高めておくと効率を高めることができ、照射時間を短縮することができる。このようなプロセスとすることで、後に行われる分離層での分離を容易に行うことができる。
以下において、イオンの照射方法について考察する。
本実施の形態では、水素(H)に由来するイオン(以下「水素イオン種」と呼ぶ)を単結晶半導体基板に対して照射している。より具体的には、水素ガス又は水素を組成に含むガスを原材料として用い、水素プラズマを発生させ、該水素プラズマ中の水素イオン種を単結晶半導体基板に対して照射している。
(水素プラズマ中のイオン)上記のような水素プラズマ中には、H、H 、H といった水素イオン種が存在する。ここで、各水素イオン種の反応過程(生成過程、消滅過程)について、以下に反応式を列挙する。
e+H→e+H+e (1)
e+H→e+H +e (2)
e+H→e+(H→e+H+H (3)
e+H →e+(H →e+H+H (4)
+H→H +H (5)
+H→H+H+H (6)
e+H →e+H+H+H (7)
e+H →H+H (8)
e+H →H+H+H (9)
図14に、上記の反応の一部を模式的に表したエネルギーダイアグラムを示す。なお、図14に示すエネルギーダイアグラムは模式図に過ぎず、反応に係るエネルギーの関係を厳密に規定するものではない点に留意されたい。
(H の生成過程)上記のように、H は、主として反応式(5)により表される反応過程により生成される。一方で、反応式(5)と競合する反応として、反応式(6)により表される反応過程が存在する。H が増加するためには、少なくとも、反応式(5)の反応が、反応式(6)の反応より多く起こる必要がある(なお、H が減少する反応としては他にも(7)、(8)、(9)が存在するため、(5)の反応が(6)の反応より多いからといって、必ずしもH が増加するとは限らない。)。反対に、反応式(5)の反応が、反応式(6)の反応より少ない場合には、プラズマ中におけるH の割合は減少する。
上記反応式における右辺(最右辺)の生成物の増加量は、反応式の左辺(最左辺)で示す原料の密度や、その反応に係る速度係数などに依存している。ここで、H の運動エネルギーが約11eVより小さい場合には(5)の反応が主要となり(すなわち、反応式(5)に係る速度係数が、反応式(6)に係る速度係数と比較して十分に大きくなり)、H の運動エネルギーが約11eVより大きい場合には(6)の反応が主要となることが実験的に確認されている。
荷電粒子は電場から力を受けて運動エネルギーを得る。該運動エネルギーは、電場によるポテンシャルエネルギーの減少量に対応している。例えば、ある荷電粒子が他の粒子と衝突するまでの間に得る運動エネルギーは、その間に通過した電位差分のポテンシャルエネルギーに等しい。つまり、電場中において、他の粒子と衝突することなく長い距離を移動できる状況では、そうではない状況と比較して、荷電粒子の運動エネルギー(の平均)は大きくなる傾向にある。このような、荷電粒子に係る運動エネルギーの増大傾向は、粒子の平均自由行程が大きい状況、すなわち、圧力が低い状況で生じ得る。
また、平均自由行程が小さくとも、その間に大きな運動エネルギーを得ることができる状況であれば、荷電粒子の運動エネルギーは大きくなる。すなわち、平均自由行程が小さくとも、電位差が大きい状況であれば、荷電粒子の持つ運動エネルギーは大きくなると言える。
これをH に適用してみる。プラズマの生成に係るチャンバー内のように電場の存在を前提とすれば、該チャンバー内の圧力が低い状況ではH の運動エネルギーは大きくなり、該チャンバー内の圧力が高い状況ではH の運動エネルギーは小さくなる。つまり、チャンバー内の圧力が低い状況では(6)の反応が主要となるため、H は減少する傾向となり、チャンバー内の圧力が高い状況では(5)の反応が主要となるため、H は増加する傾向となる。また、プラズマ生成領域における電場(又は電界)が強い状況、すなわち、ある二点間の電位差が大きい状況ではH の運動エネルギーは大きくなり、反対の状況では、H の運動エネルギーは小さくなる。つまり、電場が強い状況では(6)の反応が主要となるためH は減少する傾向となり、電場が弱い状況では(5)の反応が主要となるため、H は増加する傾向となる。
ここで、イオン種の割合(特にH の割合)が異なる例を示す。図15は、100%水素ガス(イオン源の圧力:4.7×10−2Pa)から生成されるイオンの質量分析結果を示すグラフである。なお、上記質量分析は、イオン源から引き出されたイオンを測定することにより行った。横軸はイオンの質量である。スペクトル中、質量1、2、3のピークは、それぞれ、H、H 、H に対応する。縦軸は、スペクトルの強度であり、イオンの数に対応する。図15では、質量が異なるイオンの数量を、質量3のイオンを100とした場合の相対比で表している。図15から、上記イオン源により生成されるイオンの割合は、H:H :H =1:1:8程度となることが分かる。なお、このような割合のイオンは、プラズマを生成するプラズマソース部(イオン源)と、当該プラズマからイオンビームを引き出すための引出電極などから構成されるイオンドーピング装置によっても得ることが出来る。
図16は、図15とは異なるイオン源を用いた場合であって、イオン源の圧力がおおよそ3×10−3Paの時に、PHから生成したイオンの質量分析結果を示すグラフである。上記質量分析結果は、水素イオン種に着目したものである。また、質量分析は、イオン源から引き出されたイオンを測定することにより行った。図15と同様、横軸はイオンの質量を示し、質量1、2、3のピークは、それぞれH、H 、H に対応する。縦軸はイオンの数量に対応するスペクトルの強度である。図16から、プラズマ中のイオンの割合はH:H :H =37:56:7程度であることが分かる。なお、図16はソースガスがPHの場合のデータであるが、ソースガスとして100%水素ガスを用いたときも、水素イオン種の割合は同程度になる。
図16のデータを得たイオン源の場合には、H、H 及びH のうち、H が7%程度しか生成されていない。他方、図15のデータを得たイオン源の場合には、H の割合を50%以上(上記の条件では80%程度)とすることが可能である。これは、上記考察において明らかになったチャンバー内の圧力及び電場に起因するものと考えられる。
(H の照射メカニズム)図15のような複数のイオン種を含むプラズマを生成し、生成されたイオン種を質量分離しないで単結晶半導体基板に照射する場合、単結晶半導体基板の表面には、H、H 、H の各イオンが照射される。イオンの照射からイオン導入領域形成にかけてのメカニズムを再現するために、以下の5種類のモデルを考える。1.照射されるイオン種がHで、照射後もH(H)である場合。2.照射されるイオン種がH で、照射後もH (H)のままである場合。3.照射されるイオン種がH で、照射後に2個のH(H)に分裂する場合。4.照射されるイオン種がH で、照射後もH (H)のままである場合。5.照射されるイオン種がH で、照射後に3個のH(H)に分裂する場合。
(計算結果と実測値との比較)上記のモデルを基にして、水素イオン種をSi基板に照射する場合の計算を行った。計算用のソフトウェアとしては、SRIM(the Stopping and Range of Ions in Matter:モンテカルロ法によるイオン導入過程のシミュレーションソフトウェア、TRIM(the Transport of Ions in Matter)の改良版)を用いている。なお、計算の関係上、モデル2ではH を質量2倍のHに置き換えて計算した。また、モデル4ではH を質量3倍のHに置き換えて計算した。さらに、モデル3ではH を運動エネルギー1/2のHに置き換え、モデル5ではH を運動エネルギー1/3のHに置き換えて計算を行った。
なお、SRIMは非晶質構造を対象とするソフトウェアではあるが、高エネルギー、高ドーズの条件で水素イオン種を照射する場合には、SRIMを適用可能である。水素イオン種とSi原子の衝突により、Si基板の結晶構造が非単結晶構造に変化するためである。
図17に、モデル1乃至モデル5を用いて水素イオン種を照射した場合(H換算で10万個照射時)の計算結果を示す。また、図15の水素イオン種を照射したSi基板中の水素濃度(SIMS(Secondary Ion Mass Spectroscopy)のデータ)をあわせて示す。モデル1乃至モデル5を用いて行った計算の結果については、縦軸を水素原子の数で表しており(右軸)、SIMSデータについては、縦軸を水素原子の密度で表している(左軸)。横軸はSi基板表面からの深さである。実測値であるSIMSデータと、計算結果とを比較した場合、モデル2及びモデル4は明らかにSIMSデータのピークから外れており、また、SIMSデータ中にはモデル3に対応するピークも見られない。このことから、モデル2乃至モデル4の寄与は、相対的に小さいことが分かる。イオンの運動エネルギーがkeV単位であるのに対して、H−Hの結合エネルギーは数eV程度に過ぎないことを考えれば、モデル2及びモデル4の寄与が小さいのは、Si元素との衝突により、大部分のH やH が、HやHに分離しているためと思われる。
以上より、モデル2乃至モデル4については、以下では考慮しない。図18乃至図20に、モデル1及びモデル5を用いて水素イオン種を照射した場合(H換算で10万個照射時)の計算結果を示す。また、図15の水素イオン種を照射したSi基板中の水素濃度(SIMSデータ)及び、上記計算結果をSIMSデータにフィッティングさせたもの(以下フィッティング関数と呼ぶ)を合わせて示す。ここで、図18は加速電圧を80kVとした場合を示し、図19は加速電圧を60kVとした場合を示し、図20は加速電圧を40kVとした場合を示している。なお、モデル1及びモデル5を用いて行った計算の結果については、縦軸を水素原子の数で表しており(右軸)、SIMSデータ及びフィッティング関数については、縦軸を水素原子の密度で表している(左軸)。横軸はSi基板表面からの深さである。
フィッティング関数はモデル1及びモデル5を考慮して以下の計算式により求めることとした。なお、計算式中、X、Yはフィッティングに係るパラメータであり、Vは体積である。[フィッティング関数]=X/V×[モデル1のデータ]+Y/V×[モデル5のデータ]。
現実に照射されるイオン種の割合(H:H :H =1:1:8程度)を考えればH の寄与(すなわち、モデル3)についても考慮すべきであるが、以下に示す理由により、ここでは除外して考えた。モデル3に示される照射過程により導入される水素は、モデル5の照射過程と比較して僅かであるため、除外して考えても大きな影響はない(SIMSデータにおいても、ピークが現れていない)。モデル5とピーク位置の近いモデル3は、モデル5において生じるチャネリング(結晶の格子構造に起因する元素の移動)により隠れてしまう可能性が高い。すなわち、モデル3のフィッティングパラメータを見積もるのは困難である。これは、本計算が非晶質Siを前提としており、結晶性に起因する影響を考慮していないことによるものである。
図21に、上記のフィッティングパラメータをまとめる。いずれの加速電圧においても、導入されるHの数の比は、[モデル1]:[モデル5]=1:42〜1:45程度(モデル1におけるHの数を1とした場合、モデル5におけるHの数は42以上45以下程度)であり、照射されるイオン種の数の比は、[H(モデル1)]:[H (モデル5)]=1:14〜1:15程度(モデル1におけるHの数を1とした場合、モデル5におけるH の数は14以上15以下程度)である。モデル3を考慮していないことや非晶質Siと仮定して計算していることなどを考えれば、実際の照射に係るイオン種の比(H:H :H =1:1:8程度)に近い値が得られていると言える。
(H を用いる効果)図15に示すようなH の割合を高めた水素イオン種を基板に照射することで、H に起因する複数のメリットを享受することができる。例えば、H はHやHなどに分離して基板内に導入されるため、主にHやH を照射する場合と比較して、イオンの導入効率を向上させることができる。これにより、半導体基板の生産性向上を図ることができる。また、同様に、H が分離した後のHやHの運動エネルギーは小さくなる傾向にあるから、薄い半導体層の製造に向いている。
なお、本明細書では、H を効率的に照射するために、図15に示すような水素イオン種を照射可能なイオンドーピング装置を用いる方法について説明している。イオンドーピング装置は廉価で、大面積処理に優れているため、このようなイオンドーピング装置を用いてH を照射することで、半導体特性の向上、大面積化、低コスト化、生産性向上などの顕著な効果を得ることができる。一方で、H の照射を第一に考えるのであれば、イオンドーピング装置を用いることに限定して解釈する必要はない。
また、矩形のシート206にイオンを照射する場合、イオンを高ドーズ条件で照射する必要があり、このため矩形のシート206の表面が粗くなってしまう場合がある。そのためイオンが照射される表面に、イオン照射に対する保護層を50nm乃至200nmの厚さで設けておくことで、イオンドーピング装置を用いたイオン照射によって表面がダメージを受け、平坦性が損なわれるのを防ぐことができるため好ましい。なお、本実施の形態では、酸化窒化珪素層、及び窒化酸化珪素層が保護層として機能する。
次いで、複数の矩形のシート206を支持基板210上に並べて配置し、互いに密接させる。図2(D)では2枚のシートを密接させる前の状態を示す断面を示している。支持基板210は、絶縁性を有するもの又は絶縁表面を有するものであり、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われるガラス基板(「無アルカリガラス基板」とも呼ばれる)が適用される。すなわち、熱膨張係数が25×10−7/℃から50×10−7/℃(好ましくは、30×10−7/℃から40×10−7/℃)であって歪み点が580℃から680℃(好ましくは、600℃から680℃)のガラス基板を適用することができる。接着強度を高めるため、この支持基板210上には第2の接着層211を形成しておくことが好ましい。さらに、接着強度を高めるため、密接させる互いの表面は十分に清浄化しておくことが好ましい。
本実施の形態では支持基板210として、600mm×720mmのサイズのガラス基板を用いる例を示す。図3(C)に示すように効率よく矩形のシート206を配置する。図3(C)は一枚の支持基板に対して36枚の矩形のシート206を並べて配置している上面図の一例を示している。ここでは9枚の矩形のシート206を一組として1つの表示パネルを作製するため、4組の互いの間に30mmのマージンを設けているが、本発明は、図3(C)に示す配置に限定されない。また、図3(C)には支持基板の分断ラインを鎖線で示している。
また、600mm×720mmのサイズのガラス基板を用いて大面積の表示部、例えば対角15インチの表示部を有する半導体装置を作製する場合には、図5に示すように支持基板210に対して35枚の矩形のシート207を一組として一つの表示パネルを形成すればよい。矩形のシート207は、図3(B)に示した矩形のシート207に相当する。また、このような大面積の表示部であっても、分割露光方式を用いれば、36枚より少ない枚数、具体的には21枚のフォトマスクで露光することができる。
図3(C)では、一組を構成する9枚の矩形のシート206の間に隙間がないように図示されているが、実際には矩形のシート206の位置合わせ精度により、隣り合うシート間に間隔が生じる。この生じた間隔が画素回路に影響しないように単結晶半導体層の位置を工夫した画素構成とする。
矩形のシート206を支持基板210と対向させて、少なくとも一箇所を外部から軽く押しつけると、局所的に接合面同士の距離が縮まる事によって、ファン・デル・ワールス力が強まり、さらに水素結合も寄与し、お互いに引きつけ合い、矩形のシート206と支持基板210が接着する。更に、隣接した領域でも対向する基板間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、ボンディングが進行し接合面全域に接合が広がる。圧接する際の加圧は、支持基板210及び矩形のシート206の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。
また、分離層が脆弱となる温度で熱処理を行う。ここでの熱処理の温度は、400℃未満、好ましくは350℃未満、更に好ましくは300℃未満とする。この熱処理により、分離層の微小な空洞の体積変化が生じて、分離層に歪みが生じ、分離層に沿って半導体基板であるシートが部分的に脆弱化する。さらにここでの熱処理により、接着層の接着強度が高まる。熱処理は、加熱するための炉やレーザビームの照射で行うことができる。レーザビームの照射による熱処理を行う場合は、支持基板を通過させて矩形のシート206を加熱することができる。また、レーザビームの照射は、水素イオン照射時のダメージを回復することができる。
レーザビームは、エキシマレーザに代表される気体レーザ、YAGレーザに代表される固体レーザを光源として用いることができる。レーザビームの波長としては、紫外光から可視光域であることが好ましく、波長190nmから700nmが適用される。光源から放射されるレーザビームは光学系にて矩形状若しくは線状に集光されたものであることが好ましく、このレーザビームを被照射面に走査して処理を行えば良い。その他、同様な目的においては、ハロゲンランプ若しくはキセノンランプなどを用いて行われるフラッシュランプアニールを適用しても良い。
上述した熱処理を行うことにより、図2(E)で示すように、水素含有層である分離層208の層内または界面を境界(劈開面とも呼ぶ)として半導体基板の一部212を支持基板210から分離する。支持基板210上には、第3の接着層213、窒化酸化珪素層202、酸化窒化珪素層201、及び単結晶半導体層214が順に積層形成される。この単結晶半導体層214はSOI層とも呼ぶことができる。また、このSOI層を有する支持基板をSOI基板と呼ぶこともできる。なお、第1の接着層203と第2の接着層211とを密接させて接着した領域を第3の接着層213と呼ぶ。
また、図2(D)から図2(F)では、複数のシートの接着を行った後、半導体基板の一部の分離を行う例を示しているが特に限定されず、1枚目のシートの接着を行った後、半導体基板の一部の分離を行い、そして2枚目のシートの接着を行った後、半導体基板の一部の分離を行い、引き続き3枚目以降のシートの接着を行ってもよい。
なお、分離層の層内または界面を境界として半導体基板の一部212を支持基板210から分離する前に、分離をスムーズに行うためのきっかけをつくることが好ましい。具体的には、分離層及びSOI層の密着性を選択的(部分的)に低下させる前処理を行うことで、分離不良が少なくなり、さらに歩留まりも向上する。前処理として、代表的には、矩形のシート206に対して局所的な圧力による衝撃を与える、或いは、分離層に向かって支持基板210にレーザビームまたはダイサーで溝を形成する、或いは分離層に向かって矩形のシート206にレーザビームまたはダイサーで溝を形成する。
また、良好な接着を行うために、表面を活性化することが好ましい。例えば、接着を行う面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。また、支持基板、またはシートの少なくとも一方の接合面を、酸素プラズマによる処理や、オゾン水洗浄により、親水化してもよい。このような表面処理により400℃未満の温度であっても異種材料間の接着を行うことが容易となる。
図2(E)で示した状態の支持基板とした後、その表面を平坦化するため、化学的機械的研磨(Chemical Mechanical Polishing:CMP)を行うことが好ましい。また、CMP等の物理的研磨手段を用いず、SOI層の表面にレーザビームを照射して平坦化を行ってもよい。なお、レーザビームを照射する際は、酸素濃度が10ppm以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザビームの照射を行うとSOI層表面が荒れる恐れがあるからである。また、得られたSOI層の薄層化を目的として、CMP等を行ってもよい。
最後に、図2(F)に示すように、フォトリソグラフィ技術を用いて単結晶半導体層214のパターニングを行って第1の島状の半導体層215と第2の島状の半導体層216を形成する。なお、フォトリソグラフィ技術は、レジストを形成した後、フォトマスクを用いて露光を行い、現像した後、得られたレジストマスクを用いて選択的にエッチングする技術である。本実施の形態ではステッパ露光装置を用いて、1枚のシートに対して1ショットの露光を行う。即ち、図3(C)に示す支持基板に対して36ショットの露光を行う。1枚のシートにはアライメントマーカがそれぞれ設けられており、そのマーカに合わせてそれぞれ露光が行われる。1枚のシートサイズと1ショットの露光サイズがほぼ同じため、それぞれのアライメントマーカを用いれば、露光によるずれはほとんど生じない。もし、1枚のシートサイズに比べて1ショットの露光サイズが大幅に小さい場合、隣り合う2枚のシートの境界を含む領域に1ショットの露光が行われる恐れがある。この場合、2枚のシートの境界は、図2(E)に示すように実際には貼り合わせで間隔が空いてしまうため、その間隔分の露光位置がずれてしまう。また、1枚のシートサイズに比べて1ショットの露光サイズが大幅に大きい場合においても露光位置がずれてしまう。
また、図3(C)に示した分断ラインで支持基板を切断し、300mm×360mmのサイズとした基板300に対して並べられた9枚のシート毎にそれぞれ9枚のフォトマスクを用いて9ショットの露光を行う例を図4(A)に示す。なお、切断するタイミングは、露光前に限定されず、スイッチング素子や発光素子などを形成した後に切断を行ってもよい。露光領域A〜Iがシートに対応して露光している。
ここでは、矩形のシート206の位置合わせ精度により、隣り合うシート間に間隔が生じる例を示す。この生じた間隔が画素回路に影響しないように単結晶半導体層の位置を図2(F)に示すような位置にパターニングする。単結晶半導体層を隣り合うシートの境界、即ち、第2の接着層211が露呈している領域217から離す画素構成とする。また、第2の接着層211が露呈している領域217に配線が位置する画素構成とする。領域217の幅は可能な限り小さくすることが好ましく、望ましくは10μm未満とすることが好ましい。図2(F)では領域217は幅を有しているように示しているが、支持基板のサイズに比べれば非常に小さく、図3(C)では、線として図示しており、境界線124に相当する。
画素構成の一例を図1に示す。図1は、発光素子を有する表示部の一部、具体的には6画素分を拡大した上面図である。なお、図1では、簡略化のため、有機化合物を含む発光層およびその上に形成する一方の電極は図示しておらず、発光素子のもう一方の電極(画素電極)しか図示していない。
図1において、第1の半導体層101は、スイッチング用TFTの活性層となる層であり、ゲート配線113と重なる領域がチャネル形成領域、ソース配線125と接続する領域がソース領域(またはドレイン領域)、接続電極140と接続する領域がドレイン領域(またはソース領域)である。なお、スイッチング用TFTは、1つのチャネル形成領域を有するシングルゲート構造である。また、オフ電流値の低減のため、スイッチング用TFTは、複数のチャネル形成領域を有するマルチゲート構造としてもよい。
また、第7の半導体層107は、第1の発光素子に電流を供給するTFTの活性層となる層であり、ゲート電極114と重なる領域がチャネル形成領域である。第1の発光素子に電流を供給するTFTのゲート電極114は、接続電極140と接続している。また、第1の発光素子に電流を供給するTFTのソース領域(またはドレイン領域)と電源供給線131とが接続され、第1の発光素子に電流を供給するTFTのドレイン領域(またはソース領域)と接続電極141とが接続され、該接続電極141と電気的に接続する第1の発光素子の画素電極160が形成されている。また、ゲート電極114の上方には、電源供給線131が一部重なるように配置されている。このゲート電極114と電源供給線131との間で形成される容量は、第1の発光素子の保持容量として利用することができる。
第1の発光素子の画素電極160の周縁部は隔壁と呼ばれる絶縁物で覆われ、隣り合う画素電極との短絡を防止している。第1の発光素子の画素電極160において隔壁で覆われていない領域が第1の発光素子の発光領域170となる。
上述した第1の発光素子は、基本の画素構成の画素であり、この画素構成が行列方向に並べられて表示部を構成する。従来では、1種類の画素構成を用いて表示部を構成する、或いはフルカラーの3色に合わせて3種類の画素構成を用いて表示部を構成している。本発明においては、図3(C)に示したように複数の矩形のシート206を支持基板210上に並べる構成とするため、1枚のシートと、その隣り合うシートとの境界線124における位置ずれを許容範囲内に納める画素構成としている。また、矩形状に加工する際やシートの搬送の際にはシートの側面は露呈しており、シートの側面から不純物が混入する恐れがあるため、素子の半導体層は、シートの端面からある程度離れた領域を使用することが好ましい。このことも考慮した画素構成としている。
その画素構成とは、図1に示すように6つの発光素子を一方向に並べ、第3の発光素子と第4の発光素子の間に境界線124が位置するようにし、境界線124が電源供給線133と重なるようにする。そして、境界線124に隣り合う第3の発光素子を駆動するTFTの半導体層を境界線124から距離M以上離した位置に配置する。距離Mは第3の発光素子の発光領域172の幅Xよりも長いものとする。
第3の発光素子の発光領域172はソース線127と電源供給線133の間に配置されているが、半導体層はソース線127と電源供給線133の間に配置されていない画素構成となっている。第3の発光素子の画素電極162は、ソース線126と電源供給線132の間に配置された接続電極146を介して第9の半導体層109と電気的に接続している。また、第9の半導体層109は、ゲート電極116と重なるチャネル形成領域を有している。また、第9の半導体層109は、接続電極147及び接続電極118を介して電源供給線133と電気的に接続している。ゲート電極116は接続電極144を介して第3の半導体層103と電気的に接続される。このゲート電極116と電源供給線132との間で形成される容量は、第3の発光素子の保持容量として利用することができる。第3の半導体層103は、ゲート配線113と重なるチャネル形成領域を有している。また、第3の半導体層103は、接続電極145及び接続電極117を介してソース配線127と電気的に接続している。また、なお、接続電極117及び接続電極118は、ゲート配線113と同じ材料で形成されており、電源供給線132及びソース配線127の下方に配置されている。
また、第2の発光素子の発光領域171は、ソース線126と電源供給線132の間に配置され、第2の発光素子の画素電極161は、接続電極143を介して第8の半導体層108と電気的に接続している。また、第8の半導体層108は、ゲート電極115と重なるチャネル形成領域を有している。また、第9の半導体層109は、電源供給線132と電気的に接続している。ゲート電極115は接続電極142を介して第2の半導体層102と電気的に接続される。また、このゲート電極115と電源供給線132との間で形成される容量は、第2の発光素子の保持容量として利用することができる。第2の半導体層102は、ゲート配線113と重なるチャネル形成領域を有している。また、第2の半導体層102は、ソース配線126と電気的に接続している。
また、図1において、一方向に並べられた第1の発光素子、第2の発光素子、及び第3の発光素子は、同じアライメントマーカを用いて同じ1ショットで露光される領域に含まれている。また、一方向に並べられた第4の発光素子、第5の発光素子、及び第6の発光素子は、同じアライメントマーカを用いて同じ1ショットで露光される領域に含まれている。境界線124を挟んでマーカ及びフォトマスクの異なる2ショットの露光が行われ、2ショット間で互いに露光の位置ズレが生じても、図1の画素構成とすることでその位置ずれを許容範囲に収めることができ、表示部を作製することができる。
また、境界線124に隣り合う第4の発光素子を駆動するTFTの半導体層も境界線124から距離N以上離した位置に配置する。距離Nは第4の発光素子の発光領域173の幅Xよりも長いものとする。
また、境界線124と重なる位置に配置する電源供給線133と、その電源供給線133と隣り合う電源供給線134との間隔は間隔Yであり、間隔Yよりも距離Mは長い。また間隔Yよりも距離Nは長い。
第4の発光素子の発光領域173はソース線128と電源供給線134の間に配置されているが、半導体層はソース線128と電源供給線134の間に配置されていない画素構成となっている。第4の発光素子の画素電極163は、ソース線129と電源供給線135の間に配置された接続電極151を介して第10の半導体層110と電気的に接続している。また、第10の半導体層110は、ゲート電極120と重なるチャネル形成領域を有している。また、第10の半導体層110は、接続電極150及び接続電極121を介して電源供給線134と電気的に接続している。ゲート電極120は接続電極149を介して第4の半導体層104と電気的に接続される。このゲート電極120と電源供給線134との間で形成される容量は、第4の発光素子の保持容量として利用することができる。第4の半導体層104は、ゲート配線113と重なるチャネル形成領域を有している。また、第4の半導体層104は、接続電極148及び接続電極119を介してソース配線128と電気的に接続している。また、なお、接続電極121及び接続電極119は、ゲート配線113と同じ材料で形成されており、電源供給線134及びソース配線129の下方に配置されている。
また、第5の発光素子の発光領域174は、ソース線129と電源供給線135の間に配置され、第5の発光素子の画素電極164は、接続電極153を介して第11の半導体層111と電気的に接続している。また、第11の半導体層111は、ゲート電極122と重なるチャネル形成領域を有している。また、第11の半導体層111は、電源供給線135と電気的に接続している。ゲート電極122は接続電極152を介して第5の半導体層105と電気的に接続される。また、このゲート電極122と電源供給線135との間で形成される容量は、第5の発光素子の保持容量として利用することができる。第5の半導体層105は、ゲート配線113と重なるチャネル形成領域を有している。また、第5の半導体層105は、ソース配線129と電気的に接続している。
また、第6の発光素子は、第1の発光素子と同じ構成であり、第6の発光素子の発光領域175は、ソース線130と電源供給線136の間に配置され、第6の発光素子の画素電極165は、接続電極155を介して第12の半導体層112と電気的に接続している。また、第12の半導体層112は、ゲート電極123と重なるチャネル形成領域を有している。また、第12の半導体層112は、電源供給線136と電気的に接続している。ゲート電極123は接続電極154を介して第6の半導体層106と電気的に接続される。また、このゲート電極123と電源供給線136との間で形成される容量は、第6の発光素子の保持容量として利用することができる。第6の半導体層106は、ゲート配線113と重なるチャネル形成領域を有している。また、第6の半導体層106は、ソース配線130と電気的に接続している。
図1では、境界線124を挟んで配置された第8の半導体層108と第4の半導体層104の間隔は、M+Nとしている。図2(F)の断面図にも第1の島状の半導体層215と第2の島状の半導体層216の間隔を距離(M+N)とすることを図示している。
なお、上述した各半導体層は矩形のシート206をパターニングして得られた単結晶半導体層を指している。
なお、図1に示す画素構成の上面図は、図4(B)に示す点線で囲まれた領域302の拡大図に相当する。領域302は、基板300上に形成された1つのパネルの表示部301の一部である。また、領域302は、2つのシートが隣り合う境界を含む領域である。また、領域302は、露光領域Aと露光領域Bの境界を含む領域である。
また、図1では保持容量をゲート電極と電源供給線との間で形成される容量とする例を示したが、保持容量として、半導体層を一方の電極とする容量、半導体層を用いたメモリ(SRAM、DRAMなど)を設ける場合には、例えば、その半導体層も同様に境界線124から距離Nまたは距離M離した配置とする。
また、同一基板上に表示部と駆動回路を形成する場合にも、例えばCMOS回路を構成する半導体層も同様に境界線124から距離Nまたは距離M離した配置とする。
また、図1に示す画素構成は一例であって、境界線124の近傍に半導体層が配置されなければ、特に限定されないことは言うまでもない。境界線124を挟んで最も間隔が狭く配置される2つの半導体層が少なくとも距離Yよりも隔離されていればよく、好ましくは幅Xの2倍隔離されていればよい。
なお、繰り返し並べられる画素単位を単位セルとも呼び、一つの単位セルの幅が間隔Yと同じに相当する。図1は、同じ幅の単位セルが一方向に並べられていると言える。図1において、第1の発光素子を含む第1の単位セルは、2個のTFTが配置され、第2の発光素子を含む第2の単位セルは4個のTFTが配置され、第3の発光素子を含む第3の単位セルにはTFTが配置されない。このように等間隔で配置されている複数の単位セルのうち、異なる数のTFTを配置している単位セルを有していることも特徴の一つである。
また、図1では、第2の単位セルに4個のTFTを配置した例を示したが、そのうちの1個のTFTを第1の単位セルに配置して第1の単位セルに3個のTFTとしてもよい。また、図1では半導体層を電源供給線とソース線の間に配置した例を示したが特に限定されず、電源供給線やソース線と重なる半導体層を有するTFTを配置する画素構成としてもよい。
さらに1つの画素に複数(5個以上)のTFTや様々な回路(カレントミラー回路など)を組み込んだ構造としてもよい。
また、フルカラー表示が可能な表示部を構成する場合には、第1の発光素子及び第4の発光素子を赤色発光素子とし、第2の発光素子及び第5の発光素子を青色発光素子とし、第3の発光素子及び第6の発光素子を緑色発光素子として配置すればよい。また、3種類の発光素子だけでなく白色発光素子を加えた4種類の発光素子でフルカラー表示ができる表示部を作製してもよい。
また、図1では、ソース配線と電源供給線が平行に位置し、電源供給線とゲート配線が交差する画素構成としたが、特に限定されず、例えば、ゲート配線と電源供給線とを平行に配置し、電源供給線とソース線が交差する画素構成としてもよい。
また、図1では境界線124を挟んで隣合う単位セルに半導体層を配置しない例を示したが、矩形のシート206の位置合わせ精度が高く、そ位置合わせ精度に対して一つの単位セルの幅である間隔Yが十分に大きい場合には、境界線124を挟んで隣合う単位セルに半導体層を配置してもよく、例えば、ソース線127の近傍に半導体層を有するTFTを配置し、電源供給線134の近傍に半導体層を有するTFTを配置すればよい。
また、本実施の形態では、アクティブマトリクス型の発光装置を一例として説明したため、部分的に複雑な画素構成となっているが、アクティブマトリクス型の液晶表示装置のように1つの単位セルに1つのTFTしか配置しない場合にも本発明を適用することが可能である。その場合、例えば、第1の液晶素子を含む第1の単位セルは、1個のTFTが配置され、第2の液晶素子を含む第2の単位セルは2個のTFTが配置され、第3の液晶素子を含む第3の単位セル及び第4の液晶素子を含む第4の単位セルにはTFTが配置されない画素構成とすればよい。なお、第3の液晶素子の画素電極と第4の液晶素子の画素電極との間に境界線124が位置するようにする。
また、図1に示す画素構成は、図4(B)に示したように、基板300の短辺方向に並べられた2つのシート間の一部302について説明したものであるが、勿論、基板300の長辺方向に並べられた2つのシート間においても同様の課題、即ち貼り合わせの位置ずれや側面からの不純物の汚染の問題を有している。ここでは図示しないが、基板300の長辺方向に並べられた2つのシート間においてもシートの端面からある程度離れた領域を使用する画素構成とする。例えば、基板300の長辺方向に並べられた2つのシートの境界線にゲート配線が重なるようにする。
以上の工程により、複数の半導体基板を用いて、半導体基板よりも面積の大きい表示部を有する半導体装置を作製することができる。
また、ここではトップゲート型TFTを例として説明したが、TFT構造に関係なく本発明を適用することが可能であり、例えばボトムゲート型(逆スタガ型)TFTや順スタガ型TFTに適用することが可能である。
(実施の形態2)
本実施の形態では、図2で示した工程とは異なるSOI基板の作製方法について以下に説明する。
図6(A)において、半導体基板400として、代表的にはp型若しくはn型の単結晶シリコン基板(シリコンウエハー)が用いられる。
次いで、半導体基板400を研削または切断して矩形のシート406に加工する。
次いで、シート406表面に対して脱脂洗浄をし、表面の酸化膜を除去して熱酸化を行う。熱酸化としては通常のドライ酸化でも良いが、酸化雰囲気中にハロゲンを添加した酸化を行うことが好ましい。例えば、酸素に対しHClを0.5〜10体積%(好ましくは3体積%)の割合で含む雰囲気中で、700℃以上の温度で熱処理を行う。好適には950℃〜1100℃の温度で熱酸化を行うと良い。処理時間は0.1〜6時間、好ましくは0.5〜1時間とすれば良い。形成される酸化膜の膜厚としては、10nm〜1000nm(好ましくは50nm〜200nm)、例えば100nmの厚さとする。
ハロゲンを含むものとしてはHClの他に、HF、NF、HBr、Cl、ClF、BCl、F、Brなどから選ばれた一種又は複数種を適用することができる。
このような温度範囲で熱処理を行うことで、ハロゲン元素によるゲッタリング効果を得ることができる。ゲッタリングとしては、特に金属不純物を除去する効果がある。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して除去される。半導体基板400の表面を化学的機械研磨(CMP)処理をしたものに対して特に有効である。また、水素はシートと酸化膜の界面の欠陥を補償して界面の局在準位密度を低減する作用を奏する。
この熱処理により形成される酸化層401中にハロゲンを含ませることができる。ハロゲン元素は1×1017/cm〜5×1020/cmの濃度で含まれることにより金属などの不純物を捕獲してシートの汚染を防止する保護膜としての機能を発現させることができる。
次いで、酸化層401上にブロッキング層402を形成する。ブロッキング層402としては、窒化珪素層又は窒化酸化珪素層を気相成長法で50nm〜200nmの厚さで形成する。例えば、窒化珪素層はSiHとNHをソースガスとしてプラズマCVD法で形成する。窒化酸化珪素層はSiH、NO及びNHを用いてプラズマCVD法で形成する。ブロッキング層402は、このシート406から形成される単結晶半導体層に対する不純物の拡散防止効果を発現する。また、後に分離層を形成する際に、イオンの照射により半導体基板の表面がダメージを受け、平坦性が損なわれるのを防ぐ効果がある。
次いで、図6(B)に示すように、ブロッキング層402上に第1の接着層403を形成する。第1の接着層403としては酸化珪素層を形成することが好ましい。酸化珪素層の厚さは10nm乃至200nm、好ましくは10nm乃至100nm、より好ましくは20nm乃至50nmとすれば良い。酸化珪素層としては有機シランガスを用いて化学気相成長法により作製される酸化珪素層が好ましい。有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC)、テトラメチルシラン(TMS:化学式Si(CH)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC)、トリスジメチルアミノシラン(SiH(N(CH)等のシリコン含有化合物を用いることができる。その他に、シランガスを用いて化学気相成長法により作製される酸化珪素層を適用することもできる。化学気相成長法による成膜では、後に形成する分離層から脱ガスが起こらない温度として、例えば350℃以下の成膜温度が適用される。また、単結晶若しくは多結晶半導体基板から単結晶半導体層を分離する熱処理は、成膜温度よりも高い熱処理温度が適用される。
次いで、図6(C)に示すように、第1の接着層403で覆われている半導体基板面に対して電界で加速されたイオンを表面から所定の深さに達するように照射し、分離層408を形成する。イオンの照射はイオンドーピング装置を用いて行うことが好ましい。すなわち、ソースガスをプラズマ化して生成された複数のイオン種を質量分離しないで照射するドーピング方式を用いる。イオンドーピング装置の照射方法は点順次スキャンで走査する方法のイオン注入装置とは異なり、広い照射面に照射することができる。イオンドーピングは、加速電圧10kVから100kV、好ましくは30kVから80kV、ドーズ量は1×1016/cmから4×1016/cm、ビーム電流密度が2μA/cm以上、好ましくは5μA/cm以上、より好ましくは10μA/cm以上とすれば良く、イオン照射によって半導体層に生成される欠陥を低減することができる。
なお、酸化層401は、1×1017/cm〜5×1020/cmの濃度でハロゲン元素を含ませており、イオン照射時に他の不純物となる元素をブロックする機能を有している。水素イオン照射の際には、水素イオンとともにチャンバー内壁材料や電極部材材料からの重金属元素が半導体基板に添加されるような表面汚染が発生する恐れがある。表面汚染の影響を低減するため、ウェットエッチングまたはドライエッチングにより表面を薄く除去してもよい。また、チャンバー内壁材料や電極部材材料からの重金属元素は、水素イオンよりも浅い領域にドーピングされるため、半導体基板表面にハロゲンを含ませた酸化層401を形成することは有効である。重金属元素が酸化層401に添加された後に熱処理を行っても酸化膜中のハロゲンと反応して重金属が拡散しないようにすることができる。ハロゲンを含ませた熱酸化膜の形成により単結晶半導体層を用いたスイッチング素子における電気特性の向上、例えばオフ電流値の低減を図ることができる。
なお、本実施の形態では、第1の接着層403を形成した後、分離層408を形成する例を示すが、特に限定されず、分離層408を形成した後、ブロッキング層402と第1の接着層403を形成しても良い。この工程によれば、ブロッキング層402と第1の接着層403を大気に触れさせることなく連続的に形成することができ、異物の混入やカリウム、ナトリウムなどの汚染を防ぐことができる。
また、半導体基板400を矩形に加工した後、酸化層401を形成する例を示すが、特に限定されず、酸化層401を形成した後、半導体基板400を矩形に加工してもよい。また、ブロッキング層402を形成する前に半導体基板400を矩形に加工してもよいし、第1の接着層403を形成する前に半導体基板400を矩形に加工してもよい。
次いで、複数の矩形のシート406を支持基板410上に並べて配置し、互いに密接させる。図6(D)では2枚のシートを密接させる前の状態を示す断面を示している。支持基板410は、絶縁性を有するもの又は絶縁表面を有するものである。接着強度を高めるため、この支持基板410上には第2の接着層411を形成しておくことが好ましい。また、接着強度を高めるため、密接させる互いの表面は十分に清浄化しておくことが好ましい。
シート406を支持基板410と対向させて、少なくとも一箇所を外部から軽く押しつけると、局所的に接合面同士の距離が縮まる事によって、ファン・デル・ワールス力が強まり、さらに水素結合も寄与し、お互いに引きつけ合い、シート406と支持基板410が接着する。更に、隣接した領域でも対向する基板間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、ボンディングが進行し接合面全域に接合が広がる。圧接する際の加圧は、支持基板410及びシート406の耐圧性を考慮して接合面に垂直な方向に圧力が加わるように行う。
また、分離層408の層内または界面を境界として分離する温度未満であり、且つ分離層が脆弱となる温度で熱処理を行う。ここでの熱処理の温度は、400℃未満、好ましくは350℃未満、更に好ましくは300℃未満とする。この熱処理により、分離層の微小な空洞の体積変化が生じて、分離層408に歪みが生じ、分離層408に沿って半導体基板であるシートが部分的に脆弱化する。熱処理は、加熱するための炉やレーザビームの照射で行うことができる。レーザビームの照射による熱処理を行う場合は、支持基板を通過させてシート406を加熱することができる。従って、レーザビームを照射する際、後に単結晶半導体層となる領域に含まれる欠陥(水素イオン照射の際に形成された欠陥)を回復することもできる。
上述した加圧または熱処理の一方または両方を行うことにより、図6(E)で示すように、分離層408の層内または界面を境界として半導体基板の一部412を支持基板410から分離する。支持基板410上には、第3の接着層413、ブロッキング層402、酸化層401、及び単結晶半導体層414が順に積層形成される。単結晶半導体層414はSOI層とも呼ぶことができる。なお、第1の接着層403と第2の接着層411とを密接させて接着した領域を第3の接着層413と呼ぶ。
また、図6(D)から図6(F)では、複数のシートの接着を行った後、半導体基板の一部の分離を行う例を示しているが特に限定されず、1枚目のシートの接着を行った後、半導体基板の一部の分離を行い、そして2枚目のシートの接着を行った後、半導体基板の一部の分離を行い、引き続き3枚目以降のシートの接着を行ってもよい。
なお、分離層の層内または界面を境界として半導体基板の一部412を支持基板410から分離する前に、分離をスムーズに行うためのきっかけをつくることが好ましい。
また、良好な接着を行うために、表面を活性化することが好ましい。例えば、接着を行う面に原子ビーム若しくはイオンビームを照射する。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビーム若しくは不活性ガスイオンビームを用いることができる。その他に、プラズマ照射若しくはラジカル処理を行う。また、支持基板、またはシートの少なくとも一方の接合面を、酸素プラズマによる処理や、オゾン水洗浄により、親水化してもよい。このような表面処理により400℃未満の温度であっても異種材料間の接着を行うことが容易となる。
図6(E)で示した状態の支持基板とした後、その表面を平坦化するため、CMP処理を行うことが好ましい。また、SOI層の表面にレーザビームを照射して平坦化を行ってもよい。なお、レーザビームを照射する際は、酸素濃度が10ppm以下の窒素雰囲気下で行うことが好ましい。これは、酸素雰囲気下でレーザビームの照射を行うとSOI層表面が荒れる恐れがあるからである。また、得られたSOI層の薄層化を目的として、CMP等を行ってもよい。
最後に、図6(F)に示すように、フォトリソグラフィ技術を用いて単結晶半導体層414のパターニングを行って第1の島状の半導体層415と第2の島状の半導体層416を形成する。
また、実際にはシート406の位置合わせ精度により、隣り合うシート間に間隔が生じる。この生じた間隔が画素回路に影響しないように単結晶半導体層の位置を図6(F)に示すような位置にパターニングする。単結晶半導体層を隣り合うシートの境界、即ち、第2の接着層411が露呈している領域417から離す画素構成とする。また、第2の接着層411が露呈している領域417に配線が位置する画素構成とする。
画素構成は、実施の形態1に示した図1と同じものを用いることができる。
図6(F)の断面図に示すように、第1の島状の半導体層415と第2の島状の半導体層416の間隔を距離(M+N)とする。
また、本実施の形態は、実施の形態1と自由に組み合わせることができる。
(実施の形態3)
本実施の形態は、実施の形態1または実施の形態2で作製される支持基板上に形成された複数の単結晶半導体層を用いて半導体装置を作製する一例について示す。
本発明を適用して発光素子を有する半導体装置を形成することができるが、該発光素子から発せられる光は、下面放射、上面放射、両面放射のいずれかを行う。本実施の形態では、下面放射型、両面放射型、上面放射型の高性能及び高信頼性を付与された半導体装置として表示機能を有する半導体装置(表示装置、発光装置ともいう)を歩留まり良く生産することを目的とした半導体装置の作製方法の例を、図7及び図8を用いて説明する。
まず、実施の形態1に従って、ガラス基板である支持基板600上に島状の単結晶半導体層を形成する。なお、詳細な方法は、実施の形態1に記載してあるため、ここでは省略し、簡略に示すこととする。
ここでは、第1の窒化酸化珪素層601を形成し、その上に第1の接着層を形成した支持基板600を用意する。また、酸化窒化珪素層を形成し、その上に第2の窒化酸化珪素層を形成した積層603、さらにその上に第2の接着層を形成した半導体基板を用意する。なお、支持基板1枚に対して少なくとも2枚以上の半導体基板を用意し、半導体基板は矩形にそれぞれ加工し、基板内部には分離層をそれぞれ設けておく。そして、第1の接着層と第2の接着層とが接着するように支持基板と半導体基板を貼り合わせる。接着すると第1の接着層と第2の接着層との界面は明確でなくなるため、図7では接着層604として図示する。
そして分離層の層内または界面を境界として半導体基板の一部を分離させて、支持基板600上に単結晶半導体層を形成する。そして、フォトリソグラフィ技術を用いて単結晶半導体層のエッチング加工を行い、島状の単結晶半導体層を形成する。本実施の形態においても、実施の形態1と同様にステッパ露光装置を用いて、1枚の矩形状の半導体基板(シートとも呼ぶ)に対してほぼ同じ面積の露光面積で1ショットの露光を行う。なお、島状の単結晶半導体層の配置も実施の形態1に従って位置を決定すればよい。
ここでは、実施の形態1に従って接着させた例を示したが、実施の形態1に代えて、実施の形態2に従って形成した場合には、接着層604と単結晶半導体層の間に単結晶半導体層と接するハロゲン元素を含む熱酸化膜が形成される。
次いで、島状の単結晶半導体層を覆うゲート絶縁層607を形成する。ゲート絶縁層607はプラズマCVD法またはスパッタ法などを用い、厚さを10〜150nmとして珪素を含む絶縁膜で形成する。ゲート絶縁層607としては、窒化珪素、酸化珪素、酸化窒化珪素、窒化酸化珪素に代表される珪素の酸化物材料又は窒化物材料等の材料で形成すればよく、積層でも単層でもよい。また、ゲート絶縁層607は窒化珪素膜、酸化珪素膜、窒化珪素膜の3層の積層でも良い。好適には、緻密な膜質を有する窒化珪素膜を用いるとよい。さらに単結晶半導体層とゲート絶縁層の間に、膜厚1〜100nm、好ましくは1〜10nm、さらに好ましくは2〜5nmである膜厚の薄い酸化珪素膜を形成してもよい。薄い酸化珪素膜の形成方法としては、GRTA法、LRTA法等を用いて半導体領域表面を酸化し、熱酸化膜を形成することで、膜厚の薄い酸化珪素膜を形成することができる。なお、低い成膜温度でゲートリーク電流の少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。
次いで、ゲート絶縁層607上にゲート電極層や接続電極として用いる膜厚20〜100nmの第1の導電膜と、膜厚100〜400nmの第2の導電膜とを積層して形成する。第1の導電膜及び第2の導電膜は、スパッタリング法、蒸着法、CVD法等の手法により形成することができる。第1の導電膜及び第2の導電膜はタンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、アルミニウム(Al)、銅(Cu)、クロム(Cr)、ネオジム(Nd)から選ばれた元素、又は前記元素を主成分とする合金材料もしくは化合物材料で形成すればよい。また、第1の導電膜及び第2の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜や、AgPdCu合金を用いてもよい。また、2層構造に限定されず、例えば、第1の導電膜として膜厚50nmのタングステン膜、第2の導電膜として膜厚500nmのアルミニウムとシリコンの合金(Al−Si)膜、第3の導電膜として膜厚30nmの窒化チタン膜を順次積層した3層構造としてもよい。また、3層構造とする場合、第1の導電膜のタングステンに代えて窒化タングステンを用いてもよいし、第2の導電膜のアルミニウムとシリコンの合金(Al−Si)膜に代えてアルミニウムとチタンの合金膜(Al−Ti)を用いてもよいし、第3の導電膜の窒化チタン膜に代えてチタン膜を用いてもよい。また、単層構造であってもよい。
次に、フォトリソグラフィ法を用いてレジストからなるマスクを形成し、第1の導電膜及び第2の導電膜を所望の形状に加工する。ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング条件(コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等)を適宜調節することにより、第1の導電膜及び第2の導電膜を所望のテーパー形状を有するようにエッチングすることができる。なお、エッチング用ガスとしては、Cl、BCl、SiClもしくはCClなどを代表とする塩素系ガス、CF、SFもしくはNFなどを代表とするフッ素系ガス又はOを適宜用いることができる。本実施の形態では、CF、Cl、Oからなるエッチング用ガスを用いて第2の導電膜のエッチングを行い、連続してCF、Clからなるエッチング用ガスを用いて第1の導電膜をエッチングする。
次いで、上述のエッチング加工で用いたレジストからなるマスクと同じマスクを用いて、第2の導電膜をさらに加工して第1の導電膜の側面のテーパ角度よりも大きいテーパ角度を有する第2の導電膜を形成する。本実施の形態では、テーパ形状を有する導電層を形成するためのエッチング用ガスとしてCl、SF、Oを用いる。テーパー形状を有することによって、その上に積層する膜の被覆性が向上し、欠陥が軽減されるので信頼性が向上する。こうして、図7に示すような形状、即ち、第1の導電膜上に第1の導電膜の幅より狭い第2の導電膜を有し、第2の導電膜の側面がテーパ角度を有する電極を形成する。この電極は、島状の単結晶半導体層上に形成されてゲート電極、または他の配線と接続するための接続電極として機能する。
また、ゲート電極の形状は図7に示す形状に限定されず、単層構造でもよいし、サイドウォール構造を側壁に有する電極構造としてもよい。
次に、テーパ形状を有する電極をマスクとして、n型を付与する不純物元素を添加し、第1のn型不純物領域を形成する。本実施の形態では、不純物元素を含むドーピングガスとしてホスフィン(PH)(ドーピングガスはPHを水素(H)で希釈しており、ガス中のPHの比率は5%)を用いてドーピングを行う。本実施の形態では、n型を付与する不純物元素としてリン(P)を用いる。
本実施の形態では、不純物領域がゲート絶縁層を介してゲート電極層と重なる領域をLov領域と示し、不純物領域がゲート絶縁層を介してゲート電極層と重ならない領域をLoff領域と示す。図7では、不純物領域においてハッチングと白地(または点々のハッチング)で示されているが、これは、白地(または点々のハッチング)部分に不純物元素が添加されていないということを示すのではなく、この領域の不純物元素の濃度分布がマスクやドーピング条件を反映していることを直感的に理解できるようにしたためである。なお、このことは本明細書の他の図面においても同様である。
次にpチャネル型のTFTとなる単結晶半導体層、及び画素部のスイッチング用のTFTとなる単結晶半導体層を一部覆うマスクを形成する。そして、n型を付与する不純物元素を添加し、第2のn型不純物領域を形成する。本実施の形態では、不純物元素を含むドーピングガスとしてPH(ドーピングガスはPHを水素(H)で希釈しており、ガス中のPHの比率は5%)を用いてドーピングを行う。第2のn型不純物領域は、高濃度n型不純物領域であり、ソース、ドレインとして機能する。また、第1の導電膜を介してドーピングされた第3のn型不純物領域は低濃度不純物領域であり、LDD(LightlyDoped Drain)領域となる。第3のn型不純物領域はLov領域であり、ドレイン近傍の電界を緩和し、ホットキャリアによるオン電流の劣化を抑制することが可能である。
次に、レジストからなるマスクを除去し、nチャネル型TFTとなる単結晶半導体層を覆うレジストからなるマスクを形成する。そして、p型を付与する不純物元素を添加してp型不純物領域を形成する。本実施の形態では、不純物元素としてボロン(B)を用いるため、イオンドーピング装置を用い、不純物元素を含むドーピングガスとしてジボラン(B)(ドーピングガスはBを水素(H)で希釈しており、ガス中のBの比率は15%)を用いてドーピングを行う。p型不純物領域は高濃度p型不純物領域であり、ソース、ドレインとして機能する。
次に、レジストからなるマスクをOアッシングやレジスト剥離液により除去し、酸化膜も除去する。その後、ゲート電極層の側面を覆うように、絶縁膜、いわゆるサイドウォールを形成してもよい。サイドウォールは、プラズマCVD法や減圧CVD(LPCVD)法を用いて、珪素を有する絶縁膜により形成することができる。
次いで、不純物元素を活性化するために加熱処理、強光の照射、又はレーザ光の照射を行ってもよい。活性化と同時にゲート絶縁層へのプラズマダメージやゲート絶縁層と単結晶半導体層との界面へのプラズマダメージを回復することができる。
次いで、2層構造を有する電極層、及びゲート絶縁層607を覆う第1の層間絶縁層を形成する。本実施の形態では、絶縁膜667と絶縁膜668との積層構造とする。絶縁膜667として窒化酸化珪素層を膜厚100nm形成し、絶縁膜668として酸化窒化珪素層を膜厚900nm形成し、積層構造とする。本実施の形態では、絶縁膜667及び絶縁膜668を下地膜と同様にプラズマCVD法を用いて連続的に形成する。絶縁膜667と絶縁膜668は上記材料に限定されるものでなく、スパッタ法、またはプラズマCVDを用いた窒化珪素層、窒化酸化珪素層、酸化窒化珪素層、酸化珪素層でもよく、他の珪素を含む絶縁膜を単層または3層以上の積層構造として用いても良い。
絶縁膜667、絶縁膜668としては他に窒化アルミニウム(AlN)、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、アリール基)が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテン、ポリシラザンを用いることができる。平坦性のよい塗布法によってされる塗布膜を用いてもよい。
次いで、レジストからなるマスクを用いて絶縁膜667、絶縁膜668、ゲート絶縁層607を選択的にエッチングして、単結晶半導体層、またはゲート電極層に達するコンタクトホール(開口部)を複数形成する。エッチングは、用いる材料の選択比によって、一回で行っても複数回行っても良い。
次いで、開口部を覆うように導電膜を形成し、導電膜をエッチングして各ソース領域又はドレイン領域の一部とそれぞれ電気的に接続する接続電極を形成する。
接続電極は、PVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、液滴吐出法、印刷法、電解メッキ法等により、所定の場所に選択的に導電層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。接続電極の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属、及びSi、Ge、又はその合金、若しくはその窒化物を用いて形成する。また、これらの積層構造としても良い。本実施の形態では、チタン(Ti)を膜厚60nm形成し、窒化チタン膜を膜厚40nm形成し、アルミニウムを膜厚700nm形成し、チタン(Ti)を膜厚200nm形成して積層構造とし、所望な形状に加工する。
以上の工程で周辺駆動回路領域634には、Lov領域にp型不純物領域を有するpチャネル型薄膜トランジスタであるトランジスタ673、Lov領域にnチャネル型不純物領域を有するnチャネル型薄膜トランジスタであるトランジスタ674、画素領域636にはLoff領域にn型不純物領域を有するマルチチャネル型のnチャネル型薄膜トランジスタであるトランジスタ675、pチャネル型薄膜トランジスタであるトランジスタ677を有するアクティブマトリクス基板を作製することができる(図7参照。)。そして、アクティブマトリクス基板は、発光素子690を有する表示装置に用いることができる。
なお、本実施の形態で示した薄膜トランジスタの作製方法に限らず、トップゲート型(プレーナー型)、ボトムゲート型(逆スタガ型)、あるいはチャネル領域の上下にゲート絶縁膜を介して配置された2つのゲート電極層を有する、デュアルゲート型やその他の構造においても適用できる。
次に第2の層間絶縁層681を形成する。第2の層間絶縁層681としては酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)、PSG(リンガラス)、BPSG(リンボロンガラス)、アルミナ膜、ポリシラザン、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。また、シロキサン樹脂を用いてもよい。また、有機絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良く、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロブテンを用いることができる。
本実施の形態では、平坦化のために設ける層間絶縁層としては、耐熱性および絶縁性が高く、且つ、平坦化率の高いものが要求されるので、第2の層間絶縁層681の形成方法としては、スピンコート法で代表される塗布法を用いると好ましい。
第2の層間絶縁層681は、ディップ、スプレー塗布、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター、CVD法、蒸着法等を採用することができる。液滴吐出法により第2の層間絶縁層681を形成してもよい。液滴吐出法を用いた場合には材料液を節約することができる。また、液滴吐出法のようにマスクを用いることなくパターンが形成できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。
次に、画素領域636における第2の層間絶縁層681の一部をエッチングしてpチャネル型トランジスタ677の接続電極に達する開口部、つまりコンタクトホールを形成する。
次に、接続電極と電気的に接続する画素電極層630を形成する。画素電極層630は、発光素子690を構成する部材である2つの電極のうち、一方の第1の電極として機能する。画素電極層630は、インジウム錫酸化物、酸化インジウムに酸化亜鉛を混合したIZO(indium zinc oxide)、酸化インジウムに酸化珪素を混合した導電性材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、または酸化チタンを含むインジウム錫酸化物を用いて形成することができる。
また、画素電極層630に導電性高分子(導電性ポリマーともいう)を含む導電性組成物を用いることができる。導電性組成物は、画素電極層として薄膜を形成する場合、薄膜におけるシート抵抗が10000Ω/□以下、波長550nmにおける透光率が70%以上であることが好ましい。また、含まれる導電性高分子の抵抗率が0.1Ω・cm以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリン及びまたはその誘導体、ポリピロール及びまたはその誘導体、ポリチオフェン及びまたはその誘導体、これらの2種以上の共重合体などがあげられる。
共役導電性高分子の具体例としては、ポリピロ−ル、ポリ(3−メチルピロ−ル)、ポリ(3−ブチルピロ−ル)、ポリ(3−オクチルピロ−ル)、ポリ(3−デシルピロ−ル)、ポリ(3,4−ジメチルピロ−ル)、ポリ(3,4−ジブチルピロ−ル)、ポリ(3−ヒドロキシピロ−ル)、ポリ(3−メチル−4−ヒドロキシピロ−ル)、ポリ(3−メトキシピロ−ル)、ポリ(3−エトキシピロ−ル)、ポリ(3−オクトキシピロ−ル)、ポリ(3−カルボキシルピロ−ル)、ポリ(3−メチル−4−カルボキシルピロ−ル)、ポリN−メチルピロール、ポリチオフェン、ポリ(3−メチルチオフェン)、ポリ(3−ブチルチオフェン)、ポリ(3−オクチルチオフェン)、ポリ(3−デシルチオフェン)、ポリ(3−ドデシルチオフェン)、ポリ(3−メトキシチオフェン)、ポリ(3−エトキシチオフェン)、ポリ(3−オクトキシチオフェン)、ポリ(3−カルボキシルチオフェン)、ポリ(3−メチル−4−カルボキシルチオフェン)、ポリ(3,4−エチレンジオキシチオフェン)、ポリアニリン、ポリ(2−メチルアニリン)、ポリ(2−オクチルアニリン)、ポリ(2−イソブチルアニリン)、ポリ(3−イソブチルアニリン)、ポリ(2−アニリンスルホン酸)、ポリ(3−アニリンスルホン酸)等が挙げられる。
上記導電性高分子を、単独で導電性組成物として画素電極層に使用してもよいし、導電性組成物の膜強度等の膜特性を調整するために有機樹脂を添加して使用することができる。
有機樹脂としては、導電性高分子と相溶または混合分散可能であれば熱硬化性樹脂であってもよく、熱可塑性樹脂であってもよく、光硬化性樹脂であってもよい。例えば、ポリエチレンテレフタレ−ト、ポリブチレンテレフタレ−ト、ポリエチレンナフタレ−ト等のポリエステル系樹脂、ポリイミド、ポリアミドイミド等のポリイミド系樹脂、ポリアミド6、ポリアミド6,6、ポリアミド12、ポリアミド11等のポリアミド樹脂、ポリフッ化ビニリデン、ポリフッ化ビニル、ポリテトラフルオロエチレン、エチレンテトラフルオロエチレンコポリマ−、ポリクロロトリフルオロエチレン等のフッ素樹脂、ポリビニルアルコ−ル、ポリビニルエ−テル、ポリビニルブチラ−ル、ポリ酢酸ビニル、ポリ塩化ビニル等のビニル樹脂、エポキシ樹脂、キシレン樹脂、アラミド樹脂、ポリウレタン系樹脂、ポリウレア系樹脂、メラミン樹脂、フェノ−ル系樹脂、ポリエ−テル、アクリル系樹脂及びこれらの共重合体等が挙げられる。
さらに、導電性組成物の電気伝導度を調整するために、導電性組成物にアクセプタ性またはドナ−性ド−パントをド−ピングすることにより、共役導電性高分子の共役電子の酸化還元電位を変化させてもよい。
アクセプタ性ド−パントとしては、ハロゲン化合物、ルイス酸、プロトン酸、有機シアノ化合物、有機金属化合物等を使用することができる。ハロゲン化合物としては、塩素、臭素、ヨウ素、塩化ヨウ素、臭化ヨウ素、フッ化ヨウ素等が挙げられる。ルイス酸としては五フッ化燐、五フッ化ヒ素、五フッ化アンチモン、三フッ化硼素、三塩化硼素、三臭化硼素等が挙げられる。プロトン酸としては、塩酸、硫酸、硝酸、リン酸、ホウフッ化水素酸、フッ化水素酸、過塩素酸等の無機酸と、有機カルボン酸、有機スルホン酸等の有機酸を挙げることができる。有機カルボン酸及び有機スルホン酸としては、前記カルボン酸化合物及びスルホン酸化合物を使用することができる。有機シアノ化合物としては、共役結合に二つ以上のシアノ基を含む化合物が使用できる。例えば、テトラシアノエチレン、テトラシアノエチレンオキサイド、テトラシアノベンゼン、テトラシアノキノジメタン、テトラシアノアザナフタレン等を挙げられる。
ドナー性ドーパントとしては、アルカリ金属、アルカリ土類金属、4級アミン化合物等を挙げることができる。
導電性組成物を、水または有機溶剤(アルコール系溶剤、ケトン系溶剤、エステル系溶剤、炭化水素系溶剤、芳香族系溶剤など)に溶解させて、湿式法により画素電極層となる薄膜を形成することができる。
導電性組成物を溶解する溶媒としては、特に限定することはなく、上記した導電性高分子及び有機樹脂などの高分子樹脂化合物を溶解するものを用いればよく、例えば、水、メタノール、エタノール、プロピレンカーボネート、N‐メチルピロリドン、ジメチルホルムアミド、ジメチルアセトアミド、シクロヘキサノン、アセトン、メチルエチルケトン、メチルイソブチルケトン、トルエンなどの単独もしくは混合溶剤に溶解すればよい。
導電性組成物の成膜は上述のように溶媒に溶解した後、塗布法、コーティング法、液滴吐出法(インクジェット法ともいう)、印刷法等の湿式法を用いて行うことができる。溶媒の乾燥は、熱処理を行ってもよいし、減圧下で行ってもよい。また、有機樹脂が熱硬化性の場合は、さらに加熱処理を行い、光硬化性の場合は、光照射処理を行えばよい。
次いで、画素電極層630の端部を覆う隔壁となる絶縁物686を形成する。
次いで、画素電極層630上に有機化合物を含む層688を蒸着法やインクジェット法などを用いて選択的に形成する。
次いで、有機化合物を含む層688上に第2の電極689を形成する。第2の電極は、発光素子690の第1の電極と一対の電極を構成し、その間に配置された有機化合物を含む層688を発光させる電極である。
図7の半導体装置において、画素電極層685は、発光素子690より射出する光を透過できるように、透光性を有する導電性材料を用い、一方第2の電極689は発光素子690より射出する光を反射する、反射性を有する導電性材料を用いて形成する。第2の電極689としては、反射性を有すればよいので、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いればよい。好ましくは、可視光の領域で反射性が高い物質を用いることがよく、本実施の形態では、アルミニウム膜を用いる。
こうして得られた発光素子690を封止基板695で封止する。支持基板600と封止基板695は、シール材692を用いて接着する。
図7は、半導体装置の平面図及び断面図を示しており、図7(A)は半導体装置の平面図、図7(B)は図7(A)において線E−Fの断面図である。FPC694の貼り付け部である外部端子接続領域632、接続領域655、周辺駆動回路領域634、画素領域636である。外部端子接続領域632には、外部端子と接続する端子電極層678が設けられている。FPC694は異方性導電層696及び画素電極層685を介して端子電極層678と接続する。画素電極層685は画素電極層630と同じ工程で形成される。接続領域655は、第2の電極689が下層の配線と接続させている領域である。
また、エッチング加工は、プラズマエッチング(ドライエッチング)又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、CF、NF、Cl、BCl、などのフッ素系又は塩素系のガスを用い、HeやArなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
また、配線層若しくは電極層を形成する導電層や、所定のパターンを形成するためのマスク層などを、液滴吐出法のような選択的にパターンを形成できる方法により形成してもよい。液滴吐出(噴出)法(その方式によっては、インクジェット法とも呼ばれる。)は、特定の目的に調合された組成物の液滴を選択的に吐出(噴出)して所定のパターン(導電層や絶縁層など)を形成することができる。この際、被形成領域にぬれ性や密着性を制御する処理を行ってもよい。また、エッチング加工を行うことなくパターンが形成できる方法、例えば印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)なども用いることができる。
また、フォトリソグラフィ技術で用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、ポジ型レジスト、ネガ型レジストなどを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整する、界面活性剤等を加えるなどを行い適宜調整する。
また、図7の半導体装置は、矢印の方向に下面射出する構造であるが、特に限定されず、上面射出する構造としてもよいし、上面および下面の両方に射出する構造としてもよい。
図8に上面射出する構造の一例を示す。なお、図8は図7(B)と発光素子の電極構造及び絶縁物686の大きさなどが異なっているが、他の部分は同じであるため、ここでは同じ部分の説明は省略する。なお、図8において図7(B)と同一の符号を用いる。
発光素子690の第1の電極617の下に、反射性を有する金属層である配線層624を形成する。配線層624の上に透明導電膜である第1の電極617を形成する。配線層624としては、反射性を有すればよいので、チタン、タングステン、ニッケル、金、白金、銀、銅、タンタル、モリブデン、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いればよい。好ましくは、可視光の領域で反射性が高い物質を用いることがよい。また、第1の電極617としてこれらの導電膜を用いてもよく、その場合、積層する必要がなければ、単層とし、反射性を有する配線層624は設けなくてもよい。
第1の電極617及び第2の電極689に、具体的には透光性を有する導電性材料からなる透明導電膜を用いればよく、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物などを用いることができる。勿論、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物なども用いることができる。
また、第2の電極689は、透光性を有さない金属膜のような材料であっても膜厚を薄く(好ましくは、5nm〜30nm程度の厚さ)して光を透過可能な状態としておくことで、第2の電極689を通過させて光を放射することが可能となる。また、第2の電極689に用いることのできる金属薄膜としては、チタン、タングステン、ニッケル、金、白金、銀、アルミニウム、マグネシウム、カルシウム、リチウム、およびそれらの合金からなる導電膜などを用いることができる。
図8に示すような上面射出する構造とすると、開口率、即ち発光領域の面積を広くとりやすいため、1つのパネルの中で、1つの単位セルに4個のTFTを設け、ある1つの単位セルに2つのTFTを設けても発光領域の面積を同じにすることができる。従って、実施の形態1に示したような画素構造よりも発光領域の大きいパネルを作製することができる。
また、本実施の形態は、実施の形態1または実施の形態2と自由に組み合わせることができる。
(実施の形態4)
本実施の形態では、本発明の半導体装置の表示素子として適用することのできる発光素子の構成を、図9を用いて説明する。
図9は発光素子の素子構造であり、第1の電極870と第2の電極850との間に、EL層860が挟持されている発光素子である。EL層860は、図示した通り、第1の層804、第2の層803、第3の層802から構成されている。図9において第2の層803は発光層であり、第1の層804及び第3の層802は機能層である。
第1の層804は、第2の層803に正孔(ホール)を輸送する機能を担う層である。図9では第1の層804に含まれる正孔注入層は、正孔注入性の高い物質を含む層である。モリブデン酸化物やバナジウム酸化物、ルテニウム酸化物、タングステン酸化物、マンガン酸化物等を用いることができる。この他、フタロシアニン(略称:HPc)や銅フタロシアニン(CuPC)等のフタロシアニン系の化合物、4,4’−ビス[N−(4−ジフェニルアミノフェニル)−N−フェニルアミノ]ビフェニル(略称:DPAB)、4,4’−ビス(N−{4−[N−(3−メチルフェニル)−N−フェニルアミノ]フェニル}−N−フェニルアミノ)ビフェニル(略称:DNTPD)等の芳香族アミン化合物、或いはポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)(PEDOT/PSS)等の高分子等によっても第1の層804を形成することができる。
また、正孔注入層として、有機化合物と無機化合物とを複合してなる複合材料を用いることができる。特に、有機化合物と、有機化合物に対して電子受容性を示す無機化合物とを含む複合材料は、有機化合物と無機化合物との間で電子の授受が行われ、キャリア密度が増大するため、正孔注入性、正孔輸送性に優れている。
また、正孔注入層として有機化合物と無機化合物とを複合してなる複合材料を用いた場合、電極層とオーム接触をすることが可能となるため、仕事関数に関わらず電極層を形成する材料を選ぶことができる。
複合材料に用いる無機化合物としては、遷移金属の酸化物であることが好ましい。また元素周期表における第4族乃至第8族に属する金属の酸化物を挙げることができる。具体的には、酸化バナジウム、酸化ニオブ、酸化タンタル、酸化クロム、酸化モリブデン、酸化タングステン、酸化マンガン、酸化レニウムは電子受容性が高いため好ましい。中でも特に、酸化モリブデンは大気中で安定であり、吸湿性が低く、扱いやすいため好ましい。
複合材料に用いる有機化合物としては、芳香族アミン化合物、カルバゾール誘導体、芳香族炭化水素、高分子化合物(オリゴマー、デンドリマー、ポリマー等)など、種々の化合物を用いることができる。なお、複合材料に用いる有機化合物としては、正孔輸送性の高い有機化合物であることが好ましい。具体的には、10−6cm/Vs以上の正孔移動度を有する物質であることが好ましい。但し、電子よりも正孔の輸送性の高い物質であれば、これら以外のものを用いてもよい。以下では、複合材料に用いることのできる有機化合物を具体的に列挙する。
例えば、芳香族アミン化合物としては、N,N’−ジ(p−トリル)−N,N’−ジフェニル−p−フェニレンジアミン(略称:DTDPPA)、4,4’−ビス[N−(4−ジフェニルアミノフェニル)−N−フェニルアミノ]ビフェニル(略称:DPAB)、4,4’−ビス(N−{4−[N−(3−メチルフェニル)−N−フェニルアミノ]フェニル}−N−フェニルアミノ)ビフェニル(略称:DNTPD)、1,3,5−トリス[N−(4−ジフェニルアミノフェニル)−N−フェニルアミノ]ベンゼン(略称:DPA3B)等を挙げることができる。
複合材料に用いることのできるカルバゾール誘導体としては、具体的には、3−[N−(9−フェニルカルバゾール−3−イル)−N−フェニルアミノ]−9−フェニルカルバゾール(略称:PCzPCA1)、3,6−ビス[N−(9−フェニルカルバゾール−3−イル)−N−フェニルアミノ]−9−フェニルカルバゾール(略称:PCzPCA2)、3−[N−(1−ナフチル)−N−(9−フェニルカルバゾール−3−イル)アミノ]−9−フェニルカルバゾール(略称:PCzPCN1)等を挙げることができる。
また、4,4’−ジ(N−カルバゾリル)ビフェニル(略称:CBP)、1,3,5−トリス[4−(N−カルバゾリル)フェニル]ベンゼン(略称:TCPB)、9−[4−(N−カルバゾリル)]フェニル−10−フェニルアントラセン(略称:CzPA)、1,4−ビス[4−(N−カルバゾリル)フェニル]−2,3,5,6−テトラフェニルベンゼン等を用いることができる。
また、複合材料に用いることのできる芳香族炭化水素としては、例えば、2−tert−ブチル−9,10−ジ(2−ナフチル)アントラセン(略称:t−BuDNA)、2−tert−ブチル−9,10−ジ(1−ナフチル)アントラセン、9,10−ビス(3,5−ジフェニルフェニル)アントラセン(略称:DPPA)、2−tert−ブチル−9,10−ビス(4−フェニルフェニル)アントラセン(略称:t−BuDBA)、9,10−ジ(2−ナフチル)アントラセン(略称:DNA)、9,10−ジフェニルアントラセン(略称:DPAnth)、2−tert−ブチルアントラセン(略称:t−BuAnth)、9,10−ビス(4−メチル−1−ナフチル)アントラセン(略称:DMNA)、2−tert−ブチル−9,10−ビス[2−(1−ナフチル)フェニル]アントラセン、9,10−ビス[2−(1−ナフチル)フェニル]アントラセン、2,3,6,7−テトラメチル−9,10−ジ(1−ナフチル)アントラセン、2,3,6,7−テトラメチル−9,10−ジ(2−ナフチル)アントラセン、9,9’−ビアントリル、10,10’−ジフェニル−9,9’−ビアントリル、10,10’−ビス(2−フェニルフェニル)−9,9’−ビアントリル、10,10’−ビス[(2,3,4,5,6−ペンタフェニル)フェニル]−9,9’−ビアントリル、アントラセン、テトラセン、ルブレン、ペリレン、2,5,8,11−テトラ(tert−ブチル)ペリレン等が挙げられる。また、この他、ペンタセン、コロネン等も用いることができる。このように、1×10−6cm/Vs以上の正孔移動度を有し、炭素数14〜42である芳香族炭化水素を用いることがより好ましい。
なお、複合材料に用いることのできる芳香族炭化水素は、ビニル骨格を有していてもよい。ビニル基を有している芳香族炭化水素としては、例えば、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(略称:DPVBi)、9,10−ビス[4−(2,2−ジフェニルビニル)フェニル]アントラセン(略称:DPVPA)等が挙げられる。
また、ポリ(N−ビニルカルバゾール)(略称:PVK)やポリ(4−ビニルトリフェニルアミン)(略称:PVTPA)等の高分子化合物を用いることもできる。
図9では第1の層804に含まれる正孔輸送層を形成する物質としては、正孔輸送性の高い物質、具体的には、芳香族アミン(すなわち、ベンゼン環−窒素の結合を有するもの)の化合物であることが好ましい。広く用いられている材料として、4,4’−ビス[N−(3−メチルフェニル)−N−フェニルアミノ]ビフェニル、その誘導体である4,4’−ビス[N−(1−ナフチル)−N−フェニルアミノ]ビフェニル(以下、NPBと記す)、4,4’,4’’−トリス(N,N−ジフェニル−アミノ)トリフェニルアミン、4,4’,4’’−トリス[N−(3−メチルフェニル)−N−フェニルアミノ]トリフェニルアミンなどのスターバースト型芳香族アミン化合物が挙げられる。ここに述べた物質は、主に10−6cm/Vs以上の正孔移動度を有する物質である。但し、電子よりも正孔の輸送性の高い物質であれば、これら以外のものを用いてもよい。なお、正孔輸送層は、単層のものだけでなく、上記物質の混合層、あるいは二層以上積層したものであってもよい。
第3の層802は、第2の層803に電子を輸送、注入する機能を担う層である。図9では第3の層802に含まれる電子輸送層について説明する。電子輸送層は、電子輸送性の高い物質を用いることができる。例えば、トリス(8−キノリノラト)アルミニウム(略称:Alq)、トリス(4−メチル−8−キノリノラト)アルミニウム(略称:Almq)、ビス(10−ヒドロキシベンゾ[h]キノリナト)ベリリウム(略称:BeBq)、ビス(2−メチル−8−キノリノラト)(4−フェニルフェノラト)アルミニウム(略称:BAlq)など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる層である。また、この他ビス[2−(2−ヒドロキシフェニル)ベンゾオキサゾラト]亜鉛(略称:Zn(BOX))、ビス[2−(2−ヒドロキシフェニル)ベンゾチアゾラト]亜鉛(略称:Zn(BTZ))などのオキサゾール系、チアゾール系配位子を有する金属錯体なども用いることができる。さらに、金属錯体以外にも、2−(4−ビフェニリル)−5−(4−tert−ブチルフェニル)−1,3,4−オキサジアゾール(略称:PBD)や、1,3−ビス[5−(p−tert−ブチルフェニル)−1,3,4−オキサジアゾール−2−イル]ベンゼン(略称:OXD−7)、3−(4−ビフェニリル)−4−フェニル−5−(4−tert−ブチルフェニル)−1,2,4−トリアゾール(略称:TAZ)、バソフェナントロリン(略称:BPhen)、バソキュプロイン(略称:BCP)なども用いることができる。ここに述べた物質は、主に10−6cm/Vs以上の電子移動度を有する物質である。なお、正孔よりも電子の輸送性の高い物質であれば、上記以外の物質を電子輸送層として用いても構わない。また、電子輸送層は、単層のものだけでなく、上記物質からなる層が二層以上積層したものとしてもよい。
図9では第3の層802に含まれる電子注入層について説明する。電子注入層は、電子注入性の高い物質を用いることができる。電子注入層としては、フッ化リチウム(LiF)、フッ化セシウム(CsF)、フッ化カルシウム(CaF)等のようなアルカリ金属又はアルカリ土類金属又はそれらの化合物を用いることができる。例えば、電子輸送性を有する物質からなる層中にアルカリ金属又はアルカリ土類金属又はそれらの化合物を含有させたもの、例えばAlq中にマグネシウム(Mg)を含有させたもの等を用いることができる。なお、電子注入層として、電子輸送性を有する物質からなる層中にアルカリ金属又はアルカリ土類金属を含有させたものを用いることにより、電極層からの電子注入が効率良く行われるためより好ましい。
次に、発光層である第2の層803について説明する。発光層は発光機能を担う層であり、発光性の有機化合物を含む。また、無機化合物を含む構成であってもよい。発光層は、種々の発光性の有機化合物、無機化合物を用いて形成することができる。ただし、発光層は、膜厚は10nm〜100nm程度が好ましい。
発光層に用いられる有機化合物としては、発光性の有機化合物であれば特に限定されることはなく、例えば、9,10−ジ(2−ナフチル)アントラセン(略称:DNA)、9,10−ジ(2−ナフチル)−2−tert−ブチルアントラセン(略称:t−BuDNA)、4,4’−ビス(2,2−ジフェニルビニル)ビフェニル(略称:DPVBi)、クマリン30、クマリン6、クマリン545、クマリン545T、ペリレン、ルブレン、ペリフランテン、2,5,8,11−テトラ(tert−ブチル)ペリレン(略称:TBP)、9,10−ジフェニルアントラセン(略称:DPA)、5,12−ジフェニルテトラセン、4−(ジシアノメチレン)−2−メチル−[p−(ジメチルアミノ)スチリル]−4H−ピラン(略称:DCM1)、4−(ジシアノメチレン)−2−メチル−6−[2−(ジュロリジン−9−イル)エテニル]−4H−ピラン(略称:DCM2)、4−(ジシアノメチレン)−2,6−ビス[p−(ジメチルアミノ)スチリル]−4H−ピラン(略称:BisDCM)等が挙げられる。また、ビス[2−(4’,6’−ジフルオロフェニル)ピリジナト−N,C2’]イリジウム(ピコリナート)(略称:FIrpic)、ビス{2−[3’,5’−ビス(トリフルオロメチル)フェニル]ピリジナト−N,C2’}イリジウム(ピコリナート)(略称:Ir(CFppy)(pic))、トリス(2−フェニルピリジナト−N,C2’)イリジウム(略称:Ir(ppy))、ビス(2−フェニルピリジナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(ppy)(acac))、ビス[2−(2’−チエニル)ピリジナト−N,C3’]イリジウム(アセチルアセトナート)(略称:Ir(thp)(acac))、ビス(2−フェニルキノリナト−N,C2’)イリジウム(アセチルアセトナート)(略称:Ir(pq)(acac))、ビス[2−(2’−ベンゾチエニル)ピリジナト−N,C3’]イリジウム(アセチルアセトナート)(略称:Ir(btp)(acac))などの燐光を放出できる化合物用いることもできる。
発光層を一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
また、発光層においては、上述した発光を示す有機化合物だけでなく、さらに他の有機化合物が添加されていてもよい。添加できる有機化合物としては、例えば、先に述べたTDATA、MTDATA、m−MTDAB、TPD、NPB、DNTPD、TCTA、Alq、Almq、BeBq、BAlq、Zn(BOX)、Zn(BTZ)、BPhen、BCP、PBD、OXD−7、TPBI、TAZ、p−EtTAZ、DNA、t−BuDNA、DPVBiなどの他、4,4’−ビス(N−カルバゾリル)ビフェニル(略称:CBP)、1,3,5−トリス[4−(N−カルバゾリル)フェニル]ベンゼン(略称:TCPB)などを用いることができるが、これらに限定されることはない。なお、このように有機化合物以外に添加する有機化合物は、有機化合物を効率良く発光させるため、有機化合物の励起エネルギーよりも大きい励起エネルギーを有し、かつ有機化合物よりも多く添加されていることが好ましい(それにより、有機化合物の濃度消光を防ぐことができる)。あるいはまた、他の機能として、有機化合物と共に発光を示してもよい(それにより、白色発光なども可能となる)。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、R(赤)、G(緑)、B(青)の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素領域の鏡面化(映り込み)の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素領域(表示画面)を見た場合に起こる色調の変化を低減することができる。
発光層で用いることのできる材料は低分子系有機発光材料でも高分子系有機発光材料でもよい。高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系には、ポリ(パラフェニレンビニレン) [PPV] の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレンビニレン) [RO−PPV]、ポリ(2−(2’−エチル−ヘキソキシ)−5−メトキシ−1,4−フェニレンビニレン)[MEH−PPV]、ポリ(2−(ジアルコキシフェニル)−1,4−フェニレンビニレン)[ROPh−PPV]等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン[PPP]の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレン)[RO−PPP]、ポリ(2,5−ジヘキソキシ−1,4−フェニレン)等が挙げられる。ポリチオフェン系には、ポリチオフェン[PT]の誘導体、ポリ(3−アルキルチオフェン)[PAT]、ポリ(3−ヘキシルチオフェン)[PHT]、ポリ(3−シクロヘキシルチオフェン)[PCHT]、ポリ(3−シクロヘキシル−4−メチルチオフェン)[PCHMT]、ポリ(3,4−ジシクロヘキシルチオフェン)[PDCHT]、ポリ[3−(4−オクチルフェニル)−チオフェン][POPT]、ポリ[3−(4−オクチルフェニル)−2,2ビチオフェン][PTOPT]等が挙げられる。ポリフルオレン系には、ポリフルオレン[PF]の誘導体、ポリ(9,9−ジアルキルフルオレン)[PDAF]、ポリ(9,9−ジオクチルフルオレン)[PDOF]等が挙げられる。
発光層で用いられる無機化合物としては、有機化合物の発光を消光しにくい無機化合物であれば何であってもよく、種々の金属酸化物や金属窒化物を用いることができる。特に、周期表第13族または第14族の金属酸化物は、第2の有機化合物の発光を消光しにくいため好ましく、具体的には酸化アルミニウム、酸化ガリウム、酸化ケイ素、酸化ゲルマニウムが好適である。ただし、これらに限定されることはない。
なお、発光層は、上述した有機化合物と無機化合物の組み合わせを適用した層を、複数積層して形成していてもよい。また、他の有機化合物あるいは他の無機化合物をさらに含んでいてもよい。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、電子注入用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する半導体装置の画素は、単純マトリクス方式、若しくはアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光素子を有する半導体装置の信頼性を向上させることができる。また、デジタル駆動、アナログ駆動どちらでも適用可能である。
よって、封止基板にカラーフィルタ(着色層)を形成してもよい。カラーフィルタ(着色層)は、蒸着法や液滴吐出法によって形成することができ、カラーフィルタ(着色層)を用いると、高精細な表示を行うこともできる。カラーフィルタ(着色層)により、各RGBの発光スペクトルにおいてブロードなピークが鋭いピークになるように補正できるからである。
単色の発光を示す材料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ(着色層)や色変換層は、例えば封止基板に形成し、素子基板へ張り合わせればよい。
もちろん単色発光の表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの半導体装置を形成してもよい。
第1の電極870及び第2の電極850は仕事関数を考慮して材料を選択する必要があり、そして第1の電極870及び第2の電極850は、画素構成によりいずれも陽極(電位が高い電極層)、又は陰極(電位が低い電極層)となりうる。駆動用薄膜トランジスタの極性がpチャネル型である場合、図9(A)のように第1の電極870を陽極、第2の電極850を陰極とするとよい。また、駆動用薄膜トランジスタの極性がnチャネル型である場合、図9(B)のように、第1の電極870を陰極、第2の電極850を陽極とすると好ましい。第1の電極870および第2の電極850に用いることのできる材料について述べる。第1の電極870、第2の電極850が陽極として機能する場合は仕事関数の大きい材料(具体的には4.5eV以上の材料)が好ましく、第1の電極、第2の電極850が陰極として機能する場合は仕事関数の小さい材料(具体的には3.5eV以下の材料)が好ましい。しかしながら、第1の層804の正孔注入、正孔輸送特性や、第3の層802の電子注入性、電子輸送特性が優れているため、第1の電極870、第2の電極850共に、ほとんど仕事関数の制限を受けることなく、種々の材料を用いることができる。
図9(A)、(B)における発光素子は、第1の電極870より光を取り出す構造のため、第2の電極850は、必ずしも光透光性を有する必要はない。第2の電極850としては、Ti、Ni、W、Cr、Pt、Zn、Sn、In、Ta、Al、Cu、Au、Ag、Mg、Ca、LiまたはMoから選ばれた元素、または窒化チタン、TiSi、WSi、窒化タングステン、WSi、NbNなどの前記元素を主成分とする合金材料もしくは化合物材料を主成分とする膜またはそれらの積層膜を総膜厚100nm〜800nmの範囲で用いればよい。
また、第2の電極850に第1の電極870で用いる材料のような透光性を有する導電性材料を用いると、第2の電極850からも光を取り出す構造となり、発光素子から放射される光は、第1の電極870と第2の電極850との両方より放射される両面放射構造とすることができる。
なお、第1の電極870や第2の電極850の種類を変えることで、本発明の発光素子は様々なバリエーションを有する。
図9(B)は、EL層860が、第1の電極870側から第3の層802、第2の層803、第1の層804の順で構成されているケースである。
図9(C)は、図9(A)において、第1の電極870に反射性を有する電極層を用い、第2の電極850に透光性を有する電極を用いており、発光素子より放射された光は第1の電極870で反射され、第2の電極850を透過して放射される。同様に図9(D)は、図9(B)において、第1の電極870に反射性を有する電極を用い、第2の電極850に透光性を有する電極を用いており、発光素子より放射された光は第1の電極870で反射され、第2の電極850を透過して放射される。
なお、EL層860に有機化合物と無機化合物が混合させて設ける場合、その形成方法としては種々の手法を用いることができる。例えば、有機化合物と無機化合物の両方を抵抗加熱により蒸発させ、共蒸着する手法が挙げられる。その他、有機化合物を抵抗加熱により蒸発させる一方で、無機化合物をエレクトロンビーム(EB)により蒸発させ、共蒸着してもよい。また、有機化合物を抵抗加熱により蒸発させると同時に、無機化合物をスパッタリングし、両方を同時に堆積する手法も挙げられる。その他、湿式法により成膜してもよい。
第1の電極870および第2の電極850の作製方法としては、抵抗加熱による蒸着法、EB蒸着法、スパッタリング法、CVD法、スピンコート法、印刷法、ディスペンサ法または液滴吐出法などを用いることができる。
本実施の形態は、実施の形態1乃至3のいずれか一と自由に組み合わせることができる。実施の形態1に示す作製方法を用いれば、大型の半導体装置であっても高スループットで生産性よく高性能及び高信頼性の発光素子を有する半導体装置を作製することができる。
(実施の形態5)
実施の形態3では、発光素子を用いた半導体装置の作製例を示したが、ここでは、液晶素子を用いた半導体装置の作製例を図10(B)を用いて説明する。
まず、実施の形態2に従って、ガラス基板である支持基板900上に島状の単結晶半導体層を形成する。なお、詳細な方法は、実施の形態2に記載してあるため、ここでは省略し、簡略に示すこととする。
ここでは、第1の窒化酸化珪素層901を形成し、その上に第1の接着層を形成した支持基板900を用意する。また、酸素に対しHClを0.5〜10体積%(好ましくは3体積%)の割合で含む雰囲気中で、700℃以上の温度で熱処理を行って酸化膜903を形成し、さらにその上に第2の接着層を形成した半導体基板を用意する。なお、支持基板1枚に対して少なくとも2枚以上の半導体基板を用意し、半導体基板は矩形にそれぞれ加工し、基板内部には分離層をそれぞれ設けておく。そして、第1の接着層と第2の接着層とが接着するように支持基板と半導体基板を貼り合わせる。接着すると第1の接着層と第2の接着層との界面は明確でなくなるため、図10(B)では接着層904として図示する。
そして分離層の層内または界面を境界として半導体基板の一部を分離させて、支持基板900上に単結晶半導体層を形成する。そして、フォトリソグラフィ技術を用いて単結晶半導体層のエッチング加工を行い、島状の単結晶半導体層を形成する。本実施の形態においても、実施の形態1と同様にステッパ露光装置を用いて、1枚の矩形状の半導体基板(シートとも呼ぶ)に対してほぼ同じ面積の露光面積で1ショットの露光を行う。なお、島状の単結晶半導体層の配置も実施の形態1に従って位置を決定すればよい。
以降の工程、即ち単結晶半導体層を用いたTFTの作製方法は、実施の形態3とほぼ同じであるため、ここでは詳細な説明は省略する。ただし、発光装置で用いるTFTと液晶表示装置に用いるTFTは使用用途が異なるため、チャネル長やチャネル幅などが適宜調節されて、発光装置と液晶表示装置では設計が異なっている。特に、発光装置は、1つの単位セル内に2つ以上のTFTを作製するが、液晶表示装置においては、1つの単位セル内に1つのTFTで作製することができる。また、発光装置では電源供給線を用いているが、液晶表示装置では用いず、容量線を用いる。液晶表示装置においては、同一基板上に駆動回路を形成しないのであれば、nチャネル型TFTのみで作製することもできる。
図10(A)に画素上面図の一例を示す。図10(A)中に鎖線で示された境界線924は、異なる半導体基板が貼り合わせられたつなぎ目である。画素電極層961が一方向に並べられ、その間に境界線924が位置するようにする。境界線924を境に画素構成が対称となるようにしている。こうすることで境界線924から単結晶半導体層を遠ざけている。境界線924を挟んで隣合う単位セルに単結晶半導体層を配置しているが、十分な距離離されている。
また、容量線931は、単結晶半導体層と絶縁膜を介して重なり保持容量を形成し、容量部976が形成されている。マルチチャネル型のnチャネル型薄膜トランジスタであるトランジスタ975が、ゲート配線930とソース配線960の交点付近に配置されている。ゲート配線930は単結晶半導体層と絶縁膜を介して重なり、重なる部分がTFTのチャネル形成領域となっている。また、単結晶半導体層は、ソース配線960とコンタクトホールを介して電気的に接続している。また、単結晶半導体層は、画素電極層961とコンタクトホールを介して電気的に接続している。
透過型の液晶表示装置とする場合、画素電極層961は、インジウム錫酸化物、酸化インジウムに酸化亜鉛を混合したIZO(indium zinc oxide)、酸化インジウムに酸化珪素を混合した導電性材料、有機インジウム、有機スズ、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物を用いることができる。また、反射型の液晶表示装置とする場合には、画素電極層961は、アルミニウムまたは銀またはそれらの合金を用いる。
また、点線C−Dで切断した断面図が、図10(B)の画素領域936に相当する。なお、図10(A)は画素電極まで作製した段階の上面図を示しており、図10(B)は、シール材992で封止基板995を貼り合わせ、偏光子まで設けられた断面図である。
図10(B)に示す液晶表示装置において、封止領域933、駆動回路領域934、画素領域936を有している。画素電極層961上には、印刷法や液滴吐出法により、配向膜と呼ばれる絶縁層981を形成する。その後、ラビング処理を行う。なお、液晶のモード、例えばVAモードのときにはラビング処理を行わないときがある。封止基板995に設けられる配向膜として機能する絶縁層983も絶縁層981と同様である。封止基板995には絶縁層983の他に、対向電極として機能する導電層984、カラーフィルタとして機能する着色層985、偏光子991(偏光板ともいう)を設ける。さらに封止基板995には、遮蔽膜(ブラックマトリクス)などが形成されていても良い。
また、本実施の形態の液晶表示装置は透過型とするため、支持基板900の素子を有する面の反対側にも偏光子(偏光板)993を設ける。偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。また、外光の視認側への反射を防ぐ反射防止膜を最も使用者に近い視認側に設けても良い。
なお、バックライトにRGBの発光ダイオード(LED)等を配置し、時分割によりカラー表示する継時加法混色法(フィールドシーケンシャル法)を採用するときには、カラーフィルタを設けない場合がある。ブラックマトリクスは、トランジスタやCMOS回路の配線による外光の反射を低減するため、トランジスタやCMOS回路と重なるように設けるとよい。なお、ブラックマトリクスは、容量素子に重なるように形成してもよい。容量素子を構成する金属膜による反射を防止することができるからである。
液晶層を形成する方法として、ディスペンサ式(滴下式)や、素子を有する支持基板900と封止基板995とを貼り合わせてから毛細管現象を用いて液晶を注入する注入法を用いることができる。滴下法は、注入法を適用することが困難な大型基板を扱うときに適用するとよい。
スペーサは数μmの粒子を散布して設ける方法でも良く、基板全面に樹脂膜を形成した後これをエッチング加工して形成する方法でもよい。
本実施の形態においては、酸化膜903にハロゲン元素を含ませており、金属などの不純物を捕獲して単結晶半導体層への汚染を防止する保護膜としての機能を発現させることができ、信頼性を向上させることができる。
本実施の形態は、実施の形態1乃至3のいずれか一と自由に組み合わせることができる。
(実施の形態6)
実施の形態1では、貼り合わせの際の誤差により、隣り合うシート間に間隔が生じて第2の接着層211が露呈している領域217が形成される例を示したが、本実施の形態では、露呈している領域217が形成されないように隣り合うシートが一部重ねて貼り合わせる場合の例を示す。本実施の形態においても重ね合わされた領域の2つの端は2つの境界線と呼べる。本実施の形態の画素構成は、隣り合うシートが一部重なることにより生じる2つの境界線と重なる位置に半導体層が配置されない構成とする。また、2つの境界線から離れる位置に半導体層が配置されるような画素構成とする。本実施の形態では、2つの境界線の間にも単結晶半導体層を形成する。
以下に作製方法の一例を図11及び図12を用いて説明する。なお、接着層の材料やブロッキング層や分離層などの詳細な材料、作製方法などは、実施の形態1に記載してあるため、ここでは省略し、手順を説明する。
ガラス基板である支持基板700上に第1の窒化酸化珪素層701を形成し、その上に第1の接着層702を形成する。
また、矩形の半導体基板706は、酸化窒化珪素層703を形成し、その上に第2の窒化酸化珪素層704、さらにその上に第2の接着層705を形成した半導体基板を用意する。なお、支持基板1枚に対して少なくとも2枚以上の半導体基板を用意し、半導体基板は予め矩形にそれぞれ加工し、基板内部には分離層708をそれぞれ設けておく。
分離層が形成された矩形の半導体基板706の作製方法は特に限定されず、実施の形態1に示した様々な手順での作製が可能である。
そして、第1の接着層702と第2の接着層705とが接着するように支持基板700と矩形の半導体基板706を重ね合わせる。図11(A)では支持基板700に対して1枚目の矩形の半導体基板706を密接させる前の状態を示す断面を示している。
重ね合わせて、少なくとも一箇所を外部から軽く押しつけると、局所的に接合面同士の距離が縮まる事によって、ファン・デル・ワールス力が強まり、さらに水素結合も寄与し、お互いに引きつけ合い、矩形の半導体基板706と支持基板700が接着する。更に、隣接した領域でも対向する基板間の距離が縮まるので、ファン・デル・ワールス力が強く作用する領域や水素結合が関与する領域が広がる事によって、ボンディングが進行し接合面全域に接合が広がる。
次いで、分離層708の層内または界面を境界として半導体基板の一部を支持基板700から分離する。支持基板700上には、第1の窒化酸化珪素層701、第1の接着層702、第2の接着層705、第2の窒化酸化珪素層704、酸化窒化珪素層703、及び第1の単結晶半導体層709が順に積層形成される。分離させるために熱処理を行ってもよい。また、分離する前に、分離をスムーズに行うためのきっかけをつくってもよい。
次いで、2枚目の矩形の半導体基板を第1の単結晶半導体層709と一部重なるように重ねて密接させる。そして同様に、分離層の層内または界面を境界として半導体基板の一部716を支持基板700から分離する。第1の単結晶半導体層709上に第3の接着層715を介して第2の単結晶半導体層719が重なる領域720が形成される。なお、この重なる領域720には、2枚目の矩形の半導体基板に設けられた第3の接着層715が第1の単結晶半導体層709上に接して固定されている。
なお、第3の接着層715が第1の単結晶半導体層709上に接して接着するが、その接着強度は、第1の接着層702と第2の接着層705との接着における接着強度に比べて弱い。
また、重なる領域720における積層を説明すると、支持基板700上に、第1の窒化酸化珪素層701、第1の接着層702、第2の接着層705、第2の窒化酸化珪素層704、酸化窒化珪素層703、第1の単結晶半導体層709、第3の接着層715、第3の窒化酸化珪素層714、酸化窒化珪素層713、及び第2の単結晶半導体層719の順で積層されている。この段階での断面図が図11(B)に相当する。なお、図11(B)においては重なる領域720が分かりやすいように大きく図示しており、例えば、約100mmの一辺を有する矩形の半導体基板に対して重なる領域720の幅は5mm未満である。
そして、3枚目以降の矩形の半導体基板を同様の手順で重ねていく。この段階での支持基板に対するそれぞれの接着は、後に行われる熱処理後の接着に比べて弱い接着強度と言えるため、仮接着状態と言える。
次いで、フォトリソグラフィ技術を用いて各単結晶半導体層の加工を行う。
フォトリソグラフィ技術で用いるマスクは、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いる。また、ベンゾシクロブテン、パリレン、フッ化アリーレンエーテル、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いることもできる。或いは、ポジ型レジスト、ネガ型レジストなどを用いてもよい。液滴吐出法を用いる場合、いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整する、界面活性剤等を加えるなどを行い適宜調整する。本実施の形態ではレジストを用いてマスクを形成して、ステッパ露光機を用いて露光を行う。
本実施の形態では、実施の形態1と同様に、1枚の矩形の半導体基板に対して1ショットの露光を行う。そして現像を行う。現像後の断面図が図11(C)に相当する。露光されて残存したマスク721が、重なる領域720の両端には少なくとも重ならないような画素構成とする。なお、図11(C)においては重なる領域720が分かりやすいように大きく図示しており、例えば、重なる領域720の幅は5mmとすると、マスク721の幅は10μm程度である。
次いで、プラズマエッチング(ドライエッチング)又はウエットエッチングを行って図12(A)に示すような島状の単結晶半導体層を形成する。
次いで、マスク721をOアッシングやレジスト剥離液により除去し、表面の自然酸化膜も除去する。このマスク721を除去する際に第3の接着層715が第1の単結晶半導体層709上に接して接着している面を分離面として分離させ、第2の単結晶半導体層719を除去する。仮接着の状態であったため、分離を生じさせることができる。こうして、第1の接着層702と第2の接着層705との接着により支持基板700に固定された単結晶半導体層のみを残存させる。この段階での断面図を図12(B)に示す。
その後、さらに第1の接着層702と第2の接着層705との接着を強める熱処理を行う。熱処理は、加熱するための炉やレーザビームの照射で行うことができる。その他、同様な目的においては、ハロゲンランプ若しくはキセノンランプなどを用いて行われるフラッシュランプアニールを適用しても良い。この熱処理によって仮接着状態から本接着状態となる。本接着状態になると第1の接着層と第2の接着層との界面は明確でなくなるため、図12(C)では接着層707として図示する。
また、仮接着状態の図11(B)の状態においても熱処理を行ってもよいが、図12(C)における熱処理での加熱温度よりも低い温度で行う。または図12(C)における熱処理での熱エネルギーよりも弱い熱エネルギーとする。
こうして得られた島状の単結晶半導体層を用いて表示素子などの半導体素子を作製する。
以上の工程により、複数の半導体基板を用いて、半導体基板よりも面積の大きい表示部を有する半導体装置を作製することができる。
本実施の形態は、実施の形態1乃至5のいずれか一と自由に組み合わせることができる。
(実施の形態7)
本発明を適用して、様々な表示機能を有する半導体装置を作製することができる。即ち、それら表示機能を有する半導体装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。本実施の形態では、高性能でかつ高信頼性を付与することを目的とした表示機能を有する半導体装置を有する電子機器の例を説明する。
その様な本発明に係る電子機器として、テレビジョン装置(単にテレビ、又はテレビジョン受信機ともよぶ)、デジタルカメラ、デジタルビデオカメラ等のカメラ、携帯電話装置(単に携帯電話機、携帯電話ともよぶ)、PDA等の携帯情報端末、携帯型ゲーム機、コンピュータ用のモニタ、コンピュータ、カーオーディオ等の音響再生装置、家庭用ゲーム機等の記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等が挙げられる。その具体例について、図13を参照して説明する。
本発明によって形成される表示素子を有する半導体装置によって、テレビジョン装置を完成させることができる。高性能で、かつ高信頼性を付与することを目的としたテレビジョン装置の例を図13(A)に説明する。
表示モジュールを、筐体に組みこんで、テレビジョン装置を完成させることができる。FPCまで取り付けられた図7のような表示パネルのことを一般的にはEL表示モジュールともいう。よって図7のようなEL表示モジュールを用いると、ELテレビジョン装置を完成することができ、図10のような液晶表示モジュールを用いると、液晶テレビジョン装置を完成することができる。表示モジュールにより主画面2003が形成され、その他付属設備としてスピーカー部2009、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。
図13(A)に示すように、筐体2001に表示素子を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。
また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面2003を視野角の優れたEL表示用パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面2003を液晶表示用パネルで形成し、サブ画面をEL表示用パネルで形成し、サブ画面は点滅可能とする構成としても良い。本発明を用いると、このような大型基板を用いて、多くのTFTや電子部品を用いても、高性能で、かつ信頼性の高い半導体装置を生産性よく作製することができる。
本発明により、表示機能を有する高性能かつ高信頼性の半導体装置を、生産性よく作製することができる。よって高性能、高信頼性のテレビジョン装置を生産性よく作製することができる。
また、図13(B)に示す携帯型のテレビジョン装置は、本体9301、表示部9302等を含んでいる。表示部9302は、本発明の半導体装置を適用することができる。その結果、高性能でかつ信頼性の高い携帯型のテレビジョン装置を提供することができる。またテレビジョン装置としては、持ち運びをすることができる中型のものから、また、大型のもの(例えば40インチ以上)まで、幅広いものに、本発明の半導体装置を適用することができる。
また、図13(C)に示す携帯型のコンピュータは、本体9401、表示部9402等を含んでいる。表示部9402は、本発明の半導体装置を適用することができる。実施の形態1に従って作製すれば、15インチの表示部を有する半導体装置を作製することができる。その結果、高性能でかつ信頼性の高い携帯型のコンピュータを提供することができる。
本実施の形態は、実施の形態1乃至6のいずれか一と自由に組み合わせることができる。
画素部の一部を示す上面図。 作製工程を示す断面図。 作製工程を示す上面図。 作製工程を示す上面図。 ガラス基板上の単結晶半導体層の配置を示す上面図。 作製工程を示す断面図。 アクティブマトリクス型EL表示装置の構成を示す上面図および断面図。 アクティブマトリクス型EL表示装置の構成を示す断面図。 発光素子の積層を示す図。 アクティブマトリクス型液晶表示装置の構成を示す上面図および断面図。 作製工程を示す断面図。 作製工程を示す断面図。 電子機器の一例を示す図。 水素イオン種のエネルギーダイアグラムについて示す図である。 イオンの質量分析結果を示す図である。 イオンの質量分析結果を示す図である。 加速電圧を80kVとした場合の水素元素の深さ方向のプロファイル(実測値及び計算値)を示す図である。 加速電圧を80kVとした場合の水素元素の深さ方向のプロファイル(実測値、計算値、及びフィッティング関数)を示す図である。 加速電圧を60kVとした場合の水素元素の深さ方向のプロファイル(実測値、計算値、及びフィッティング関数)を示す図である。 加速電圧を40kVとした場合の水素元素の深さ方向のプロファイル(実測値、計算値、及びフィッティング関数)を示す図である。 フィッティングパラメータの比(水素元素比及び水素イオン種比)をまとめた図である。
符号の説明
101:第1の半導体層
102:第2の半導体層
103:第3の半導体層
104:第4の半導体層
105:第5の半導体層
106:第6の半導体層
107:第7の半導体層
108:第8の半導体層
109:第9の半導体層
110:第10の半導体層
111:第11の半導体層
112:第12の半導体層
113:ゲート配線
114〜116:ゲート電極
117〜119:接続電極
120〜123:ゲート電極
124:境界線
125〜130:ソース配線
131〜136:電源供給線
140〜155:接続電極
160:第1の発光素子の画素電極
161:第2の発光素子の画素電極
162:第3の発光素子の画素電極
163:第4の発光素子の画素電極
164:第5の発光素子の画素電極
165:第6の発光素子の画素電極
170:第1の発光素子の発光領域
171:第2の発光素子の発光領域
172:第3の発光素子の発光領域
173:第4の発光素子の発光領域
174:第5の発光素子の発光領域
175:第6の発光素子の発光領域
200:半導体基板
201:酸化窒化珪素層
202:窒化酸化珪素層
203:第1の接着層
204、205:ダイシングライン
206、207:シート
208:分離層
210:支持基板
211:第2の接着層
212:半導体基板の一部
213:第3の接着層
214:単結晶半導体層
215:第1の島状の半導体層
216:第2の島状の半導体層
217:露呈している領域
300:基板
301:表示部
302:領域
400:半導体基板
401:酸化層
402:ブロッキング層
403:第1の接着層
406:シート
408:分離層
410:支持基板
411:第2の接着層
412:半導体基板の一部
413:第3の接着層
414:単結晶半導体層
415:第1の島状の半導体層
416:第2の島状の半導体層
417:露呈している領域
600:支持基板
601:窒化酸化珪素層
603:積層
604:接着層
607:ゲート絶縁層
617:第1の電極
624:配線層
630:画素電極層
632:外部端子接続領域
634:周辺駆動回路領域
636:画素領域
655:接続領域
667:絶縁膜
668:絶縁膜
673:トランジスタ
674:トランジスタ
675:トランジスタ
677:トランジスタ
678:端子電極層
681:第2の層間絶縁層
685:画素電極層
686:絶縁物
688:有機化合物を含む層
689:第2の電極
690:発光素子
692:シール材
694:FPC
695:封止基板
696:異方性導電層
700:支持基板
701:窒化酸化珪素層
702:接着層
703:酸化窒化珪素層
704:窒化酸化珪素層
705:接着層
706:半導体基板
707:接着層
708:分離層
709:単結晶半導体層
713:酸化窒化珪素層
714:窒化酸化珪素層
715:接着層
716:半導体基板の一部
719:単結晶半導体層
720:重なる領域
721:マスク
802:第3の層
803:第2の層
804:第1の層
850:第2の電極
860:EL層
870:第1の電極
900:支持基板
901:窒化酸化珪素層
903:酸化膜
904:接着層
924:境界線
930:ゲート配線
931:容量線
933:封止領域
934:駆動回路領域
936:画素領域
960:ソース配線
961:画素電極層
975:トランジスタ
976:容量部
981、983:絶縁層
984:導電層
985:着色層
991:偏光子
992:シール材
993:偏光子(偏光板)
995:封止基板
995:対向基板

Claims (8)

  1. 絶縁表面を有する基板上にマトリクス状に配列された複数の単位セルを含む表示部を有し、
    前記表示部には、第1の間隔でそれぞれ配置された複数の半導体層が配置された第1の領域と、第2の間隔でそれぞれ配置された複数の半導体層が配置された第2の領域とが行方向或いは列方向に並べられており、
    前記第1の領域の半導体層と前記第2の領域の半導体層との間隔は、前記第1の間隔及び前記第2の間隔よりも離れている半導体装置。
  2. 前記表示部において、前記複数の単位セルはそれぞれ一つの発光領域を有し、該発光領域はそれぞれ同じ大きさである半導体装置。
  3. 絶縁表面を有する基板上にマトリクス状に配列された複数の単位セルを含む表示部を有し、
    行方向に隣接して並べられた第1の単位セルと第2の単位セルにそれぞれ第1の電極が配置され、
    前記第1の単位セル及び前記第2の単位セルには、前記第1の電極と重なる発光層と、前記発光層と重なる第2の電極をそれぞれ有し、
    前記第1の単位セルには、第1の単位セルの第1の電極と接続する第1のスイッチング素子の半導体層と、第2の単位セルの第1の電極と接続する第2のスイッチング素子の半導体層とを有する半導体装置。
  4. 請求項3において、前記第1の単位セルには、複数の半導体層を有し、前記第2の単位セルには半導体層が配置されていない半導体装置。
  5. 絶縁表面を有する基板上にマトリクス状に配列された複数の単位セルを含む表示部を有し、
    行方向に隣接して並べられた第1の単位セルと第2の単位セルと第3の単位セルと第4の単位セルにそれぞれ第1の電極が配置され、
    前記第1の単位セル、前記第2の単位セル、前記第3の単位セル、及び第4の単位セルには、前記第1の電極と重なる発光層と、前記発光層と重なる第2の電極をそれぞれ有し、
    前記第1の単位セルには、第1の単位セルの第1の電極と接続する第1のスイッチング素子の半導体層と、第2の単位セルの第1の電極と接続する第2のスイッチング素子の半導体層とを有し、
    前記第4の単位セルには、第4の単位セルの第1の電極と接続する第4のスイッチング素子の半導体層と、第3の単位セルの第1の電極と接続する第3のスイッチング素子の半導体層とを有する半導体装置。
  6. 請求項5において、前記第1の単位セル及び前記第4の単位セルには、複数の半導体層を有し、前記第2の単位セル及び前記第3の単位セルには半導体層が配置されていない半導体装置。
  7. 請求項1乃至6のいずれか一において、前記半導体層は、単結晶半導体層である半導体装置。
  8. 矩形状の複数の半導体基板に水素を添加して分離層を形成し、
    絶縁表面を有する基板上に矩形状の複数の半導体基板を並べ、
    加熱処理を行い、絶縁表面を有する基板と矩形状の複数の半導体基板とを接着させ、分離層を境として半導体基板の一部を分離させて、絶縁表面を有する基板上に複数の単結晶半導体層を残存させ、
    前記複数の単結晶半導体層上にマスクを形成し、選択的に前記複数の単結晶半導体層をエッチングする半導体装置の作製方法。
JP2008126139A 2007-05-18 2008-05-13 半導体装置 Expired - Fee Related JP5552216B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008126139A JP5552216B2 (ja) 2007-05-18 2008-05-13 半導体装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007133500 2007-05-18
JP2007133500 2007-05-18
JP2008126139A JP5552216B2 (ja) 2007-05-18 2008-05-13 半導体装置

Publications (3)

Publication Number Publication Date
JP2009003434A true JP2009003434A (ja) 2009-01-08
JP2009003434A5 JP2009003434A5 (ja) 2011-06-23
JP5552216B2 JP5552216B2 (ja) 2014-07-16

Family

ID=40026600

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008126139A Expired - Fee Related JP5552216B2 (ja) 2007-05-18 2008-05-13 半導体装置

Country Status (4)

Country Link
US (2) US7795627B2 (ja)
JP (1) JP5552216B2 (ja)
KR (1) KR101634970B1 (ja)
WO (1) WO2008142911A1 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010161671A (ja) * 2009-01-09 2010-07-22 Murata Mfg Co Ltd 圧電デバイスの製造方法
JP2012043803A (ja) * 2000-07-25 2012-03-01 Semiconductor Energy Lab Co Ltd 発光装置
JP2014120731A (ja) * 2012-12-19 2014-06-30 Mitsubishi Electric Corp 半導体装置
US9087490B2 (en) 2010-10-29 2015-07-21 Samsung Display Co., Ltd. Liquid crystal display
JP2018515901A (ja) * 2015-05-01 2018-06-14 イマジン・コーポレイション 大面積oledマイクロディスプレイおよびその製造方法
KR20200012749A (ko) * 2018-07-26 2020-02-05 도쿄엘렉트론가부시키가이샤 에칭 방법
JP2022023858A (ja) * 2010-06-04 2022-02-08 株式会社半導体エネルギー研究所 表示装置

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법
CN101681807B (zh) * 2007-06-01 2012-03-14 株式会社半导体能源研究所 半导体器件的制造方法
KR101404781B1 (ko) * 2007-06-28 2014-06-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제조 방법
US8431451B2 (en) * 2007-06-29 2013-04-30 Semicondutor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP5498670B2 (ja) 2007-07-13 2014-05-21 株式会社半導体エネルギー研究所 半導体基板の作製方法
TWI493609B (zh) * 2007-10-23 2015-07-21 Semiconductor Energy Lab 半導體基板、顯示面板及顯示裝置的製造方法
US8278713B2 (en) 2008-03-28 2012-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and manufacturing method thereof
JP5700617B2 (ja) * 2008-07-08 2015-04-15 株式会社半導体エネルギー研究所 Soi基板の作製方法
JP4871378B2 (ja) * 2009-08-24 2012-02-08 株式会社沖データ 半導体発光素子アレイ装置、画像露光装置、画像形成装置、及び画像表示装置
US9443984B2 (en) 2010-12-28 2016-09-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8759197B2 (en) 2011-06-15 2014-06-24 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8598016B2 (en) 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8703581B2 (en) 2011-06-15 2014-04-22 Applied Materials, Inc. Water soluble mask for substrate dicing by laser and plasma etch
US8557683B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-step and asymmetrically shaped laser beam scribing
US8557682B2 (en) 2011-06-15 2013-10-15 Applied Materials, Inc. Multi-layer mask for substrate dicing by laser and plasma etch
US9129904B2 (en) 2011-06-15 2015-09-08 Applied Materials, Inc. Wafer dicing using pulse train laser with multiple-pulse bursts and plasma etch
US9029242B2 (en) 2011-06-15 2015-05-12 Applied Materials, Inc. Damage isolation by shaped beam delivery in laser scribing process
KR20140023142A (ko) * 2012-08-17 2014-02-26 삼성디스플레이 주식회사 표시 장치의 제조 방법 및 표시 장치를 제조하기 위한 캐리어 기판
US9224650B2 (en) * 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
JP6341345B1 (ja) * 2017-03-07 2018-06-13 富士ゼロックス株式会社 発光装置、画像形成装置及び光照射装置
US10516075B2 (en) 2017-09-11 2019-12-24 Nichia Corporation Method of manufacturing a light emitting element

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10135479A (ja) * 1996-09-03 1998-05-22 Toshiba Corp 薄膜トランジスタアレイ、およびこれを用いた画像表示装置
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2000214438A (ja) * 1991-06-07 2000-08-04 Semiconductor Energy Lab Co Ltd 電気光学装置
JP2001284342A (ja) * 2000-01-25 2001-10-12 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP2003029667A (ja) * 2001-07-19 2003-01-31 Sharp Corp 表示装置およびその製造方法
JP2003228301A (ja) * 2002-02-06 2003-08-15 Fujitsu Ltd フラットパネル表示装置およびその製造方法
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Soi基板、表示装置およびsoi基板の製造方法
US20040135149A1 (en) * 2002-12-31 2004-07-15 Cho Yong Jin Thin film transistor liquid crystal display
JP2006303201A (ja) * 2005-04-21 2006-11-02 Sumco Corp Soi基板の製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000124092A (ja) 1998-10-16 2000-04-28 Shin Etsu Handotai Co Ltd 水素イオン注入剥離法によってsoiウエーハを製造する方法およびこの方法で製造されたsoiウエーハ
US20010053559A1 (en) * 2000-01-25 2001-12-20 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating display device
US7119365B2 (en) 2002-03-26 2006-10-10 Sharp Kabushiki Kaisha Semiconductor device and manufacturing method thereof, SOI substrate and display device using the same, and manufacturing method of the SOI substrate
US6818529B2 (en) 2002-09-12 2004-11-16 Applied Materials, Inc. Apparatus and method for forming a silicon film across the surface of a glass substrate
US7508034B2 (en) * 2002-09-25 2009-03-24 Sharp Kabushiki Kaisha Single-crystal silicon substrate, SOI substrate, semiconductor device, display device, and manufacturing method of semiconductor device
KR100579550B1 (ko) * 2003-12-31 2006-05-12 엘지.필립스 엘시디 주식회사 듀얼 플레이트 타입 유기전계 발광소자
US7199397B2 (en) 2004-05-05 2007-04-03 Au Optronics Corporation AMOLED circuit layout
WO2006062180A1 (en) * 2004-12-06 2006-06-15 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101634970B1 (ko) * 2007-05-18 2016-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치 제조 방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000214438A (ja) * 1991-06-07 2000-08-04 Semiconductor Energy Lab Co Ltd 電気光学装置
JPH10135479A (ja) * 1996-09-03 1998-05-22 Toshiba Corp 薄膜トランジスタアレイ、およびこれを用いた画像表示装置
JPH11163363A (ja) * 1997-11-22 1999-06-18 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2000150905A (ja) * 1998-09-04 2000-05-30 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001284342A (ja) * 2000-01-25 2001-10-12 Semiconductor Energy Lab Co Ltd 電気光学装置の作製方法
JP2003029667A (ja) * 2001-07-19 2003-01-31 Sharp Corp 表示装置およびその製造方法
JP2003228301A (ja) * 2002-02-06 2003-08-15 Fujitsu Ltd フラットパネル表示装置およびその製造方法
JP2003324188A (ja) * 2002-04-30 2003-11-14 Ishikawajima Harima Heavy Ind Co Ltd 大面積単結晶シリコン基板の製造方法
JP2004134675A (ja) * 2002-10-11 2004-04-30 Sharp Corp Soi基板、表示装置およびsoi基板の製造方法
US20040135149A1 (en) * 2002-12-31 2004-07-15 Cho Yong Jin Thin film transistor liquid crystal display
JP2006303201A (ja) * 2005-04-21 2006-11-02 Sumco Corp Soi基板の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012043803A (ja) * 2000-07-25 2012-03-01 Semiconductor Energy Lab Co Ltd 発光装置
JP2010161671A (ja) * 2009-01-09 2010-07-22 Murata Mfg Co Ltd 圧電デバイスの製造方法
JP2022023858A (ja) * 2010-06-04 2022-02-08 株式会社半導体エネルギー研究所 表示装置
US9087490B2 (en) 2010-10-29 2015-07-21 Samsung Display Co., Ltd. Liquid crystal display
US9341907B2 (en) 2010-10-29 2016-05-17 Samsung Display Co., Ltd. Liquid crystal display
US9606406B2 (en) 2010-10-29 2017-03-28 Samsung Display Co., Ltd. Liquid crystal display
JP2014120731A (ja) * 2012-12-19 2014-06-30 Mitsubishi Electric Corp 半導体装置
JP2018515901A (ja) * 2015-05-01 2018-06-14 イマジン・コーポレイション 大面積oledマイクロディスプレイおよびその製造方法
KR20200012749A (ko) * 2018-07-26 2020-02-05 도쿄엘렉트론가부시키가이샤 에칭 방법
KR102281211B1 (ko) 2018-07-26 2021-07-22 도쿄엘렉트론가부시키가이샤 에칭 방법

Also Published As

Publication number Publication date
WO2008142911A1 (en) 2008-11-27
KR20100022051A (ko) 2010-02-26
US20080283848A1 (en) 2008-11-20
US20110006314A1 (en) 2011-01-13
JP5552216B2 (ja) 2014-07-16
US7795627B2 (en) 2010-09-14
KR101634970B1 (ko) 2016-06-30
US8471272B2 (en) 2013-06-25

Similar Documents

Publication Publication Date Title
JP5552216B2 (ja) 半導体装置
JP5348942B2 (ja) 半導体装置の作製方法
KR101530230B1 (ko) Soi 기판의 제작 방법 및 반도체 장치의 제작 방법
JP5512098B2 (ja) Soi基板の製造方法及び半導体装置の作製方法
KR101481974B1 (ko) Soi 기판의 제조 방법 및 반도체 장치의 제조 방법
JP5279323B2 (ja) 半導体層を有する基板の作製方法
US20090117707A1 (en) Method for manufacturing soi substrate and semiconductor device
JP5511172B2 (ja) 半導体装置の作製方法
JP5348926B2 (ja) Soi基板の製造方法
JP5159411B2 (ja) 表示装置
JP5498670B2 (ja) 半導体基板の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110506

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110506

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110506

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130124

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130409

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20131001

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140407

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20140421

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140513

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140526

R150 Certificate of patent or registration of utility model

Ref document number: 5552216

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees