KR20100022051A - 반도체 장치 및 반도체 장치 제조 방법 - Google Patents

반도체 장치 및 반도체 장치 제조 방법 Download PDF

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Abstract

복수의 직사각형 반도체 기판들이 단일 마더 유리 기판에 접착된다. 복수의 반도체 기판들 사이의 경계에 갭 또는 중첩 부분이 발생될지라도, 단결정 반도체 층이 상기 갭 또는 상기 중첩 부분과 중첩되지 않도록 화소 구성이 결정된다. 2개의 TFT들이 제 1 발광 소자를 포함하는 제 1 단위 셀에 위치되고, 4개의 TFT들이 제 1 발광 소자를 포함하는 제 2 단위 셀에 위치되며, 제 3 발광 소자를 포함하는 제 3 단위 셀에는 TFT가 위치되지 않는다. 경계선은 제 3 단위 셀 및 제 4 단위 셀 사이에 있다.
Figure P1020097026340
반도체 기판, 지지 기판, 단결정 반도체 층, 발광 소자, 단위 셀.

Description

반도체 장치 및 반도체 장치 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터들(이하에서, TFT들이라고 칭해짐)을 포함하는 회로들을 갖는 반도체 장치들, 및 상기 반도체 장치들을 제조하는 방법에 관한 것이다. 예를 들어, 본 발명은 액정 표시 패널(liquid crystal display panel)들로 대표되는 전기-광학 장치(electro-optical device)들, 또는 컴포넌트(component)로서 유기 발광 소자를 포함하는 발광 표시 장치들을 갖는 전자 기기(electronic appliance)들에 관한 것이다.
반도체 장치가 본 명세서에서 반도체 특성들을 사용함으로써 기능을 행할 수 있는 임의의 장치를 나타낸다는 점을 주의하라. 전기-광학 장치들, 반도체 회로들, 및 전자 기기는 모두 반도체 장치들이다.
최근에, 절연 표면을 갖는 기판 위에 형성된 (대략 몇 내지 몇백 나노미터의 두께를 갖는) 반도체 박막을 사용함으로써 박막 트랜지스터(TFT)를 제조하는 기술이 주목받고 있다. 박막 트랜지스터들은 IC들 및 전기-광학 장치들과 같은 전자 디바이스들에 광범위하게 적용되며, 화상 표시 장치(image display device)용 스위칭 소자들로서의 이들의 신속한 개발이 특히 바람직하다.
화상 표시 장치용 스위칭 소자들의 형성은 고-선명 화상(high-definition image)들을 표시하기 위하여 높은 면적 효율(area efficiency)을 갖는 스위칭 소자들을 배열할 수 있는 고-정밀 포토리소그래피 기술(high-accurate photolithography technology)을 필요로 한다. 대면적 기판 위에 정확도를 갖는 스위칭 소자들을 형성하기 위하여 대형 원-샷 노광기(one-shot exposure apparatus), 스텝퍼 노광기(stepper exposure apparatus), 등이 사용된다.
대형 원-샷 노광기가 한 번에 대면적을 노광시킬 수 있을지라도, 조도 강도(illuminance intensity) 또는 평행도(parallelization)의 변화가 크다는 점에서 문제점이 존재한다. 따라서, 광학 시스템을 사용하는 스텝퍼 노광기가 종종 사용된다.
스텝퍼 노광기에 의해 한 번에 노광되는 영역은 제한된다. 노광이 상기 영역보다 더 큰 면적 상에서 수행될 때, 여러 샷들의 노광이 필요하다.
단결정 반도체의 잉곳(ingot)을 얇게 슬라이싱(slicing)함으로써 제조되는 실리콘 웨이퍼(silicon wafer) 대신에, 절연 층 상에 얇은 단결정 반도체 층을 갖는 실리콘-온-인슐레이터(silicon-on-insulator)(SOI 기판)라고 칭해지는 반도체 기판이 개발되었다. SOI 기판은 마이크로프로세서(microprocessor)들, 등을 제조하는데 있어서의 기판들로서 확산되고 있다. 이것은 SOI 기판을 사용하는 집적 회로가 트랜지스터의 드레인(drain) 및 기판 사이의 기생 커패시턴스(parastic capacitance)가 감소되고, 반도체 집적 회로의 성능이 개선될 수 있고, 낮은 전력 소모가 성취되는 집적 회로로서 주의를 끌고 있기 때문이다.
SOI 기판들을 제조하는 방법으로서, 수소 이온 주입 분리 방법이 공지되어 있다(예를 들어, 특허 문서 1: 미국 특허 번호 제6372609호 참조). 수소 이온 주입 분리 방법은 수소 이온들이 실리콘 웨이퍼 내로 주입되어 표면으로부터 소정의 깊이에 미소기포층(microbubble layer)을 형성하고, 얇은 실리콘 층(SOI 층이 상기 미소기포층을 벽개면(cleavage plane)으로서 사용하여 또 다른 실리콘 웨이퍼에 접합(bonding)되는 방법이다. SOI 층을 분리하기 위한 열처리 이외에, SOI 층 상에 산화 막을 형성하기 위하여 산화 분위기(oxidizing atmosphere)에서 열처리를 수행하고, 상기 산화 막을 제거하고, 접합 강도를 강화시키기 위하여 감소 분위기(reducing atmosphere)에서 1000℃ 내지 1300℃로 열처리를 수행하는 것이 필요하다.
한편, 유리와 같은 절연 기판 상에 SOI 층을 형성하기 위하여 시도들이 행해졌다. SOI 층들이 유리 기판들 상에 형성되는 SOI 기판들의 예로서, 얇은 단-결정 실리콘 층이 수소 이온 주입 분리 방법에 의해 코팅 막(coating film)을 갖는 유리 기판 위에 형성되는 SOI 기판이 공지되어 있다(특허 문서 2: 미국 특허 번호 제7119365호를 참조). 이 경우에도, 미소기포층이 수소 이온들의 단결정 실리콘 웨이퍼로의 주입에 의해 기판으로부터 소정의 깊이로 형성되고, 유리 기판 및 단결정 실리콘 웨이퍼가 본딩되고, 실리콘 웨이퍼가 미소기포층을 벽개면으로서 사용하여 분리되는 방식으로 얇은 실리콘 층(SOI 층)이 유리 기판 상에 형성된다.
수소 이온 주입 분리 방법에 의해 실리콘 웨이퍼로부터 단결정 실리콘을 분리하기 위하여, 600℃ 이상의 고온에서의 열처리가 필요하였다. 그러나, 기판의 비용 감소를 위해 액정 패널, 등에서 사용되는 유리 기판에 단결정 실리콘을 접착함으로써 SOI 기판을 형성하는 경우에, 이와 같은 고온에서의 열처리가 유리 기판의 휨(warpage)을 초래한다는 점에서 문제점이 존재하였다. 유리 기판이 휘어질 때, 단결정 실리콘 층으로의 접합 강도의 감소가 근심이다. 게다가, 변형 응력(strain stress)이 단결정 실리콘 층에 가해지고 트랜지스터의 특성들이 악영향을 받는다는 점에서 문제점이 또한 존재한다. 즉, 단결정 실리콘 층이 유리 기판 위에 배치되고 트랜지스터가 단결정 실리콘 층을 사용하여 제조될 때에도, 종래의 기술로는 충분한 특성들이 성취될 수 없다.
본 발명의 목적들 중 하나는 단결정 실리콘 층들을 사용한 스위칭 소자들이 유리 기판 위에 제공되는 대량 생산에 적합한 반도체 장치들을 제조하는 방법을 제공하는 것이다. 또 다른 목적은 마더 유리 기판(mother glass substrate) 및 복수의 반도체 기판들을 사용함으로써 반도체 기판보다 더 큰 면적을 갖는 표시부를 갖는 반도체 장치를 제조하는 방법을 제공하는 것이다. 또 다른 목적은 반도체 기판들의 프로세싱 정확도(processing accuracy) 및 시트(sheet)들의 포지셔닝 정확도(positioning accuracy)에 따라 부근에 배열된 시트들 사이에서 공간이 발생하는 문제점을 해결하는 것이다.
유리 기판은 형상이 직사각형이고, 1990년대 초기의 제 1 세대 동안 300×400mm의 크기를 갖고, 상기 크기는 2000년대의 제 4 세대 동안 680×880mm 또는 730×920mm로 성장되었다.
대조적으로, 반도체 기판들의 크기는 그와 같이 가변되지 않는데, 그 이유는 반도체 기판들이 Czochralski 방법(CZ 방법)에 의해 20 내지 30cm의 잉곳을 형성하고, 원형 웨이퍼를 제조하기 위하여 슬라이스가 약 0.5 내지 1.5mm의 두께를 가지도록 다이아몬드 블레이드(diamond blade), 등으로 잉곳을 슬라이싱함으로써 제조되기 때문이다.
따라서, 반도체 기판보다 더 큰 유리 기판을 사용하여 능동 매트릭스 표시 장치(active matrix display device)를 제조하는 경우에, 단일 유리 기판에 대해 복수의 반도체 기판들이 사용된다.
표시부의 역할을 하는 능동 매트릭스 표시 장치의 영역은 형상이 직사각형이므로; 원형 반도체 기판들로부터 직사각형들로 프로세싱되는 복수의 시트들이 배열된다. 즉, 직사각형 시트들이 유리 기판의 측면을 따라 매트릭스로 배열된다. 본 명세서에서, 원형 반도체 기판으로부터 직사각형으로 프로세싱되는 반도체 기판이 시트라고 칭해진다.
시트의 일부를 분리하여, 절연 표면을 갖는 지지 기판(support substrate) 위에 단결정 반도체 층이 형성된다. 분리 이후의 시트의 다른 부분은 분리가 수행되고, 평탄화되도록 연마되고, 다시 사용되는 표면을 갖는다.
프로세싱된 단결정 반도체는 지지 기판의 변형 포인트(strain point) 이하의 온도에서, 절연 표면을 갖는 지지 기판, 전형적으로 유리 기판에 접착된다. 접착 이후의 단계들이 또한 프로세스 온도의 상한이 지지 기판의 변형 포인트 이하의 조건에서 수행되므로; 열로 인한 유리 기판의 휨이 감소된다. 접착에 사용된 접착층은 화학적 기상 증착 방법(chemical vapor deposition method)에 의해 증착되는 산화 실리콘 층일 수 있다. 이 경우에, 유기 실란 가스(organic silane gas)를 사용하여 화학적 기상 증착 방법에 의해 제조되는 산화 실리콘 층이 사용되는 것이 바람직하다. 사용될 수 있는 유기 실란 가스의 예들은 테트라에톡시실란(TEOS)(화학식: Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식: SiH(OC2H5)3), 또는 트리스디메틸아미노실란(화학식: SiH(N(CH3)2)3)과 같은 실리콘-함유 화합물들을 포함한다. 이 경우에, 접착층은 유리 기판 또는 반도체 기판 중 하나 또는 각각 위에 형성될 수 있다. 이 단결정 반도체(이하에서, 저온 단결정 반도체(LTSS)라고도 칭해짐) 층은 복수의 열처리 단계들을 통하여 형성된다.
스텝퍼 노광기에 의해 한 번에 노광될 수 있는 영역은 제한된다. 따라서, 그 영역보다 더 큰 영역이 노광되어야 할 때, 여러 샷들의 노광이 수행되거나, 또는 복수의 종류들의 노광용 마스크들을 사용하여 여러 샷들의 노광이 수행되는 분할 노광 방법이 사용될 수 있다. 단일 마더 유리를 사용하여 복수의 패널들을 효율적으로 제조하기 위하여, 반도체 기판의 직경 및 반도체 기판을 프로세싱함으로써 획득되는 시트의 크기가 기본 단위로서 스텝퍼 노광기의 샷 당 노광 영역(직사각형)을 고려하여 결정된다.
반도체 기판들의 프로세싱 정확도 및 시트들의 포지셔닝 정확도에 따라 부근에 배열된 시트들 사이에 공간들이 발생될 수 있다는 점을 주의하라.
반도체 층이 이웃하는 시트들 사이의 공간 부근에 배치되지 않는 화소 구성(pixel structure)이 사용된다. 보유 용량(storage capacitor)의 전극으로서 사용되는 반도체 층 뿐만 아니라, 스위칭 소자 내에 있는 반도체 층은 상기 이웃하는 시트들 사이의 공간 부근에 배치되지 않는다. 본원에 언급된 반도체 층이 반도체 기판으로부터 획득되는 반도체 층을 나타낸다는 점을 주의하라.
본 명세서에 개시된 본 발명에 따른 반도체 장치의 구조는 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀(unit cell)들을 포함하는 표시부를 포함한다. 표시부에서, 복수의 반도체 층들이 제 1 갭을 사이에 두고 배치되는 제 1 영역 및 복수의 반도체 층들이 제 2 갭을 사이에 두고 배치되는 제 2 영역이 행방향(row direction) 및 열방향(column direction)에서 배열되고, 제 1 영역에서의 반도체 층 및 제 2 영역에서의 반도체 층 사이의 갭이 상기 제 1 갭 및 상기 제 2 갭보다 더 크다.
상술된 표시부에서, 상기 복수의 단위 셀들 각각은 발광 영역을 포함하며, 상기 발광 영역들을 동일한 크기를 갖는다.
게다가, 상기 제 1 갭을 사이에 두고 배치된 상기 복수의 반도체 층들은 제 1 시트로 형성되고, 상기 제 2 갭을 사이에 두고 배치된 상기 복수의 반도체 층들은 제 2 시트로 형성된다. 상기 제 1 시트 및 상기 제 2 시트가 절연 표면을 갖는 기판에 나란히 접착된다는 점을 주의하라.
게다가, 상기 제 1 갭을 사이에 두고 배치된 상기 복수의 반도체 층은 스텝퍼 노광기에 의한 단일 샷에 의해 노광되어 패터닝(patterning)되고, 상기 제 2 갭을 사이에 두고 배치된 상기 복수의 반도체 층은 상기 스텝퍼 노광기에 의한 또 다른 단일 샷에 의해 노광되어 패터닝된다.
반도체 장치의 표시부 내에, 스위칭 소자들의 역할을 하는 복수의 반도체 소자들이 배치된다. 예를 들어, 상기 표시부는 스위칭 소자들에 전기적으로 접속되는 소자들을 사용하여 액정을 구동시키는 액정 표시 소자일 수 있다. 상기 표시부는 스위칭 소자들에 전기적으로 접속되는 소자들을 사용하여 전자 잉크(electronic ink)를 구동시키는 전자 종이(electronic paper)일 수 있다. 스위칭 소자들에 전기적으로 접속되는 소자들은 (유기 EL 소자라고도 칭해지는) 발광 층 내의 유기 화합물을 포함하는 발광 소자 또는 (무기 EL 소자라고도 칭해지는) 발광 층 내의 무기 화합물을 포함하는 발광 소자들일 수 있다.
무기 EL 소자들은 자신의 구조에 따라, 분산형 무기 EL 소자 또는 박막형 무기 EL 소자로서 분류된다. 상기 분산형 무기 EL 소자 또는 상기 박막형 무기 EL 소자 중 하나가 사용될 수 있다. 전자가 발광 재료의 입자들이 바인더(binder)에서 분산되는 전계 발광 층(eletroluminescent layer)을 갖는 반면, 후자가 발광 재료의 박막으로 형성된 전계 발광 층을 갖는다는 점에서 이들이 상이할지라도, 이들 둘 모두는 높은 전계에 의해 가속되는 전자들을 필요로 한다. 발광을 성취하는 메커니즘(mechanism)들은 도너 레벨(donor level) 및 억셉터 레벨(acceptor level)을 사용하는 도너-억셉터 재결합 발광, 및 금속 이온의 내부-쉘 전자 천이(inner-shell electron transition)를 사용하는 국재형 발광(localized light emission)을 포함한다. 일반적으로, 많은 경우들에서, 도너-억셉터 재결합 발광은 분산형 무기 EL 소자들에서 사용되고, 국재형 발광은 박막형 무기 EL 소자들에서 사용된다. 발광 재료용 기재(base material)로서, 황화물, 산화물, 또는 질화물이 사용될 수 있다. 황화물로서, 예를 들어, 황화 아연, 황화 카드뮴, 황화 칼슘, 황화 이트륨, 황화 갈륨, 황화 스트론튬, 또는 황화 바륨이 사용될 수 있다. 산화물로서, 예를 들어, 산화 아연, 또는 산화 이트륨이 사용될 수 있다. 질화물로서, 예를 들어, 질화 알루미늄, 질화 갈륨, 또는 질화 인듐이 사용될 수 있다. 또한, 아연 셀레나이드, 아연 텔루라이드, 등, 또는 황화 칼슘 갈륨, 황화 스트론튬 갈륨, 또는 황화 바륨 갈륨과 같은 3원 혼합된 크리스털(ternary mixed crystal)들이 사용될 수 있다. 국재형 발광에 대한 발광 중심(light emission center)로서, 망간, 구리, 사마륨, 테르븀, 에르븀, 톨륨, 유로퓸, 세륨, 프라세오디뮴, 등이 사용될 수 있다. 불소 또는 염소와 같은 할로겐 원소가 첨가될 수 있다는 점을 주의하라. 이와 같은 할로겐 원소는 전하 보상에 사용될 수 있다.
본 발명의 상기의 문제점들 중 적어도 하나를 해결한다.
발광 영역들이 고르게 이격되고, 이웃하는 시트들 사이의 공간 근처에서, 반도체 층들의 위치들이 상기 공간으로부터 떨어지고, 상기 공간을 사이에 두고 서로 이웃하는 발광 영역들에 접속된 반도체 층들 사이의 거리가 큰 것이 바람직하다. 본 발명의 또 다른 양상은 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀들을 포함하는 표시부를 갖는 반도체 장치이며, 여기서 행방향으로 인접하여 배열된 제 1 단위 셀 및 제 2 단위 셀 각각이 제 1 전극, 상기 제 1 전극과 중첩되는 발광 층, 및 상기 발광 층과 중첩되는 제 2 전극을 갖는다. 상기 제 1 단위 셀은 상기 제 1 단위 셀의 제 1 전극에 접속되는 제 1 스위칭 소자의 반도체 층 및 상기 제 2 단위 셀의 제 1 전극에 접속되는 제 2 스위칭 소자의 반도체 층을 포함한다.
반도체 층은 공간과 서로 이웃하는 발광 영역 부근에 배치되지 않고, 상기 공간으로부터의 상기 발광 영역의 대향 측에 인접한 발광 영역 부근에 배치된다. 상기 제 1 단위 셀은 복수의 반도체 층들을 포함하며, 상기 제 2 단위 셀은 반도체 층을 포함하지 않는다.
본 발명의 또 다른 양상은 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀들을 포함하는 표시부를 갖는 반도체 장치이며, 여기서 행방향으로 부근에 배열된 제 1 단위 셀, 제 2 단위 셀, 제 3 단위 셀, 및 제 4 단위 셀 각각이 제 1 전극, 상기 제 1 전극과 중첩되는 발광 층, 및 상기 발광 층과 중첩되는 제 2 전극을 가지며; 상기 제 1 단위 셀이 상기 제 1 단위 셀의 제 1 전극에 접속되는 제 1 스위칭 소자의 반도체 층 및 상기 제 2 단위 셀의 제 1 전극에 접속되는 제 2 스위칭 소자의 반도체 층을 포함하고; 상기 제 4 단위 셀이 상기 제 4 단위 셀의 제 1 전극에 접속되는 제 4 스위칭 소자의 반도체 층 및 상기 제 3 단위 셀의 제 1 전극에 접속되는 제 3 스위칭 소자의 반도체 층을 포함한다.
반도체 층들은 공간을 사이에 두고 서로 이웃하는 2개의 발광 영역들 부근에 배치되지 않고, 갭을 사이에 두고 서로 이웃하는 2개의 발광 영역들을 샌드위칭(sandwiching)하는 2개의 발광 영역들 부근에 배치된다. 상기 구성에서, 상기 제 1 단위 셀 및 상기 제 4 단위 셀은 복수의 반도체 층들을 포함하고, 상기 제 2 단위 셀 및 상기 제 3 단위 셀은 반도체 층을 포함하지 않는다. 즉, 반도체 층들이 공간을 사이에 두고 서로 이웃하는 2개의 발광 영역들 부근에 배치되지 않지만, 복수의 반도체 층들은 갭을 사이에 두고 서로 이웃하는 2개의 발광 영역들을 샌드위칭하는 2개의 발광 영역 부근에 축적된다. 따라서, 발광 영역의 면적을 확보하기 위하여, 발광 층 위에 위치되는 제 2 전극을 통해 광을 방출하는 발광 패널이 절연 표면을 갖는 기판을 통해 광을 방출하는 발광 패널에 바람직하다.
상기 구조를 실현하는 본 발명에 따른 반도체 장치를 제조하는 방법은 이온 도핑 장치(ion doping apparatus)로 복수의 직사각형 반도체 기판들에 수소를 첨가함으로써 분리 층을 형성하는 단계; 절연 표면을 갖는 기판 위에 상기 복수의 직사각형 반도체 기판들을 배열하는 단계; 열처리를 수행함으로써 절연 표면을 갖는 상기 기판 위에 복수의 단결정 반도체 층들을 유지하는 단계; 절연 표면을 갖는 상기 기판 및 상기 복수의 직사각형 반도체 기판들을 서로 접착하는 단계; 상기 분리 층을 경계로서 사용하여 상기 복수의 직사각형 반도체 기판들의 부분들을 분리하는 단계; 및 상기 복수의 단결정 반도체 층들 위에 형성되는 마스크(mask)를 사용하여 상기 복수의 단결정 반도체 층들을 선택적으로 에칭(etching)하는 단계를 포함한다.
스텝퍼 노광기는 상기 복수의 단결정 반도체 층들의 형성에서 레지스트의 노광에 사용된다. 원 샷의 노광 크기가 직사각형 반도체 기판의 크기와 거의 동일한 스텝퍼 노광기 또는 원 샷의 노광 크기가 직사각형 반도체 기판의 크기보다 더 큰 스텝퍼 노광기가 사용된다. 게다가, 상기 반도체 장치는 상기 복수의 단결정 반도체 층들을 스위칭 소자들의 반도체 층들로서 사용하고 하나의 직사각형 반도체 기판보다 더 큰 면적을 갖는 표시부를 갖는다.
상기 복수의 단결정 반도체 층들이 원래 작은 변화를 가지고 반도체 기판들로부터 발생되기 때문에, 절연 표면을 갖는 기판에 접착되는 상기 복수의 단결정 반도체 층들 작은 변화를 갖는다. 그러므로, 반도체 장치의 표시부의 표시 균일성이 감소될 수 있다. 게다가, 상기 복수의 단결정 반도체 층들이 원래 반도체 기판들로부터 발생되기 때문에, 상기 복수의 단결정 반도체 층들은 표시부 내의 스위칭 소자 내의 반도체 층들 또는 상기 표시부를 구동하는 구동 회로 내의 반도체 층들로서 사용될 때 매우 효율적일 수 있다. 예를 들어, 단결정 반도체 층을 사용하는 스위칭 소자는 높은 전기적 특성들(예를 들어, 필드 효과 이동도(field effect mobility))을 나타내고, 표시부를 갖는 반도체 장치의 전력 소모의 감소를 성취할 수 있다. 게다가, 단결정 반도체 층을 사용하는 구동 회로는 고속으로 구동할 수 있다.
게다가, 광 투과 기판이 절연 표면을 갖는 기판으로서 사용될 수 있기 때문에, 본 발명은 투과형 액정 표시 장치, 반사형 액정 표시 장치, 절연 표면을 갖는 기판의 표면을 표시 표면으로서 사용하는 발광 표시 장치, 또는 절연 표면을 갖는 기판의 표면을 발광 표면으로서 사용하는 발광 장치에 유용하다. 또한, 절연 표면을 갖는 기판과 동일한 열팽창계수를 갖는 기판이 절연 표면을 갖는 상기 기판과 대향되도록 배치되는 밀봉 기판(sealing substrate)로서 사용되는 경우에, 임의의 열이 표시부에 가해질지라도 상기 기판들이 동일한 열팽창계수를 가지기 때문에 기판들의 쌍의 기밀성(airtightness)이 유지될 수 있다.
단결정 반도체 층이 유리 기판과 같은 지지 기판에 접착되기 전에, 상기 단결정 반도체 층 내의 불순물들을 감소시키기 위하여 할로겐이 첨가되는 산화 분위기에서의 산화가 수행되는 것이 바람직하다. 예를 들어, 산소에 대해서 0.5 내지 10 체적%(volume%)(바람직하게는, 3 체적%)의 HCl를 함유하는 분위기에서 700℃와 동일하거나 또는 700℃와 동일한 온도로 열처리가 수행된다. 바람직하게는, 950 내지 1100℃의 온도로 열 산화(thermal oxidation)가 수행될 수 있다. 프로세싱 시간은 0.1 내지 6시간, 바람직하게는 0.5 내지 1시간일 수 있다. 형성되는 산화 막의 막 두께는 10 내지 1000nm(바람직하게는, 50 내지 200nm), 예를 들어, 100nm이다. HCl 대신에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2 또는 Br2로부터 선택된 하나 또는 복수의 종류들이 할로겐을 포함하는 재료로서 사용될 수 있다.
열처리가 이와 같은 온도 범위 내에서 수행될 때, 할로겐 원소의 게터링 효과(gettering effect)가 성취될 수 있다. 게터링은 특히 금속 불순물을 제거하는 효과를 갖는다. 즉, 금속과 같은 불순물이 휘발성 염화물로 변하고, 공기 내로 이동되고, 염소의 작용에 의해 제거된다. 불순물들에 의한 오염이 발생할 수 있는 단계 이후에 할로겐에 의한 산화가 수행되는 것이 바람직하다. 할로겐에 의한 산화는 반도체 기판의 표면 상에 화학적 기계적 연마(CMP) 처리를 수행하거나 또는 반도체 기판을 직사각형으로 프로세싱한 이후에 실행되는 경우에 특히 효과적이다. 게다가, 할로겐은 경계면(interface)에서 국소화된-레벨 밀도를 낮추도록 반도체 기판 및 산화 막 사이의 경계면에서 결함들을 보상하는 작용을 한다.
할로겐을 함유하는 산화 분위기에서의 산화를 통해 형성되는 산화 막은 수소 이온 조사(hydrogen ion irradiation)에서 불순물들인 원소들을 차단하는 기능을 갖는다. 수소 이온 조사에서, 챔버(chamber) 내벽의 재료 또는 전극 재료로부터 발생되는 중금속 원소들이 반도체 기판 뿐만 아니라, 수소 이온들에 첨가될 수 있고, 반도체 기판의 표면을 오염시킬 수 있다. 표면 오염의 영향을 감소시키기 위하여, 상기 표면은 습식 에칭 또는 건식 에칭에 의해 얇게 제거될 수 있다.
또한, 이 열처리를 통해 형성되는 산화 막은 할로겐을 포함할 수 있다. 할로겐 원소가 1×1017/cm3 내지 5×1020/cm3의 농도로 포함될 때, 상기 산화 막은 금속과 같은 불순물을 포획하는 보호막의 역할을 하고, 반도체 기판의 오염을 방지할 수 있다. 게다가, 챔버 내벽의 재료 또는 전극 재료로부터 발생되는 중금속 원소들이 반도체 기판 내의 수소 이온들의 영역 위의 영역에 첨가되기 때문에, 반도체 기판의 표면 상에 할로겐을 포함하는 산화 막을 형성하는 것이 효과적이다. 중금속 원소들이 산화 층에 첨가된 이후에 열처리가 수행되는 경우에, 상기 산화 층 내의 할로겐은 상기 중금속 원소들과 반응하여, 중금속이 확산되지 않게 된다. 할로겐을 포함하는 산화 막이 형성될 때, 유리 기판 위에 배치되는 단결정 반도체 층을 사용하는 스위칭 소자에서 오프 전류(off current)의 감소와 같은 전기적 특성들의 개선이 성취될 수 있다.
반도체 기판의 에어리어보다 더 큰 에어리어를 갖는 표시부가 단일 마더 유리 기판 및 복수의 반도체 기판들을 사용하여 제조되며, 이와 같은 표시부를 갖는 반도체 장치들이 대량 생산될 수 있다.
도 1은 화소부의 부분을 도시한 상면도.
도 2a 내지 도 2f는 제조 단계들을 도시한 단면도들.
도 3a 내지 도 3c는 제조 단계들을 도시한 상면도들.
도 4a 및 4b는 제조 단계들을 도시한 상면도들.
도 5는 유리 기판 위의 단결정 반도체 층들의 배열을 도시한 상면도.
도 6a 내지 도 6f는 제조 단계들을 도시한 단면도들.
도 7a 및 도 7b는 능동 매트릭스 EL 표시 장치의 구조를 도시한 상면도 및 단면도.
도 8은 능동 매트릭스 EL 표시 장치의 구조를 도시한 단면도.
도 9a 내지 도 9d는 발광 소자들의 적층(laminate)들을 도시한 도면들.
도 10a 및 도 10b는 능동 매트릭스 액정 표시 장치의 상면도 및 단면도.
도 11a 내지 도 11c는 제조 단계들을 도시한 단면도들.
도 12a 내지 도 12c는 제조 단계들을 도시한 단면도들.
도 13a 내지 도 13c는 전자 기기들의 예를 도시한 도면들.
도 14는 수소 이온 종들의 에너지도.
도 15는 이온 질량 분석의 결과들을 도시한 도면.
도 16은 이온 질량 분석의 결과들을 도시한 도면.
도 17은 가속 전압이 80kV일 때 깊이 방향에서의 수소의 프로파일(profile)(측정된 값들 및 계산된 값들)을 도시한 도면.
도 18은 가속 전압이 80kV일 때 깊이 방향에서의 수소의 프로파일(측정된 값들, 계산된 값들, 및 피팅 함수(fitting function)들)을 도시한 도면.
도 19는 가속 전압이 60kV일 때 깊이 방향에서의 수소의 프로파일(측정된 값들, 계산된 값들, 및 피팅 함수들)을 도시한 도면.
도 20은 가속 전압이 40kV일 때 깊이 방향에서의 수소의 프로파일(측정된 값들, 계산된 값들, 및 피팅 함수들)을 도시한 도면.
도 21은 피팅 파라미터들의 비율들(수소 원자 비율들 및 수소 이온 종 비율들)의 리스트를 도시한 도면.
<도면부호의 설명>
101. 제 1 반도체 층, 102. 제 2 반도체 층, 103. 제 3 반도체 층, 104. 제 4 반도체 층, 105. 제 5 반도체 층, 106. 제 6 반도체 층, 107. 제 7 반도체 층, 108. 제 8 반도체 층, 109. 제 9 반도체 층, 110. 제 10 반도체 층, 111. 제 11 반도체 층, 112. 제 12 반도체 층, 113. 게이트 배선, 114~116. 게이트 전극, 117~119. 접속 전극, 120~123. 게이트 전극, 124. 경계선, 125~130. 소스 배선, 131~136. 전원공급선, 140~155. 접속 전극, 160. 제 1 발광 소자의 화소 전극, 161. 제 2 발광 소자의 화소 전극, 162. 제 3 발광 소자의 화소 전극, 163. 제 4 발광 소자의 화소 전극, 164. 제 5 발광 소자의 화소 전극, 165. 제 6 발광 소자의 화소 전극, 170. 제 1 발광 소자의 발광 영역, 171. 제 2 발광 소자의 발광 영역, 172. 제 3 발광 소자의 발광 영역, 173. 제 4 발광 소자의 발광 영역, 174. 제 5 발광 소자의 발광 영역, 175. 제 6 발광 소자의 발광 영역, 200. 반도체 기판, 201. 산화 질화 실리콘 층, 202. 질화 산화 실리콘 층, 203. 제 1 접착층, 204, 205. 다이싱 라인, 206, 207. 시트, 208. 분리 층, 210. 지지 기판, 211. 제 2 접착층, 212. 반도체 기판의 일부, 213. 제 3 접착층, 214. 단결정 반도체 층, 215. 제 1 섬-형상 반도체 층, 216. 제 2 섬-형상 반도체 층, 217. 노출되는 영역, 300. 기판, 301. 표시부, 302. 영역, 400. 반도체 기판, 401. 산화층, 402. 차단 층, 403. 제 1 접착층, 406. 시트, 408. 분리 층, 410. 지지 기판, 411. 제 2 접착층, 412. 반도체 기판의 일부, 413. 제 3 접착층, 414. 단결정 반도체 층, 415. 제 1 섬-형상 반도체 층, 416. 제 2 섬-형상 반도체 층, 417. 노출되는 영역, 600. 지지 기판, 601. 질화 산화 실리콘 층, 603. 적층, 604. 접착층, 607. 게이트 절연 층, 617. 제 1 전극, 624. 배선 층, 630. 화소 전극층, 632. 외부 단자 접속 영역, 634. 주변 구동 회로 영역, 636. 화소 영역, 655. 접속 영역, 667, 668. 절연막, 673, 674, 675, 677. 트랜지스터, 678. 단자 전극층, 681. 제 2 층간 절연 층, 685. 화소 전극 층, 686. 절연물, 688. 유기 화합물을 함유하는 층, 689. 제 2 전극, 690. 발광 소자, 692. 시일재, 694. FPC, 695. 밀봉 기판, 696. 이방성 도전층, 700. 지지 기판, 701. 질화 산화 실리콘 층, 702. 접착층, 703. 산화 질화 실리콘 층, 704. 질화 산화 실리콘 층, 705. 접착층, 706. 반도체 기판, 707. 접착층, 708. 분리 층, 709. 단결정 반도체 층, 713. 산화 질화 실리콘 층, 714. 질화 산화 실리콘 층, 715. 접착층, 716. 반도체 기판의 일부, 719. 단결정 반도체 층, 720. 중첩 영역, 721. 마스크, 802. 제 3 층, 803. 제 2 층, 804. 제 1 층, 850. 제 2 전극, 860. EL 층, 870. 제 1 전극, 900. 지지 기판, 901. 질화 산화 실리콘 층, 903. 산화막, 904. 접착층, 924. 경계선, 930. 게이트 배선, 931. 용량선, 933. 밀봉 영역, 934. 구동 회로 영역, 936. 화소 영역, 960. 소스 배선, 961. 화소 전극 층, 975. 트랜지스터, 976. 용량부, 981, 983. 절연 층, 984. 도전층, 985. 착색층, 991. 편광자, 992. 시일재, 993. 편광자(편광판), 995. 밀봉 기판, 2001. 하우징, 2002. 표시 패널, 2003. 주 화면, 2004. 모뎀, 2005. 수신기, 2006. 리모컨 유닛, 2007. 표시부, 2008. 서브 화면, 2009. 스피커, 9301. 본체, 9302. 표시부, 9401. 본체, 9402. 표시부
실시예 모드
본 발명의 실시예 모드들이 이하에 설명될 것이다.
( 실시예 모드 1)
처음으로, 얇은 원형 형상을 갖는 반도체 기판(200)이 도 3a에 도시되어 있다. 도 3a에 도시된 바와 같이, 상기 반도체 기판(200)은 결정 방향을 나타내기 위하여 자신의 림(rim)의 일부에 평활부(flat)를 갖는다. 여기서, 5-인치 실리콘 웨이퍼(125mm의 직경)가 예로서 사용된다. 필요하다면, 8-인치 실리콘 웨이퍼(200mm의 직경) 또는 12-인치 실리콘 웨이퍼(300mm의 직경)가 사용될 수 있다.
산화 질화 실리콘 층(201)이 상기 반도체 기판(200) 위에 형성된다. 상기 산 화 질화 실리콘 층(201)의 두께는 당업자에 의해 적절하게 설정될 수 있고, 10 내지 500nm(바람직하게는, 10 내지 150nm)일 수 있다. 상기 산화 질화 실리콘 층(201)은 나중에 SOI 기판에서의 절연 층의 일부로서 기능한다. 상기 산화 질화 실리콘 층(201)이 플라즈마 CVD 방법 또는 저압 CVD 방법과 같은 CVD 방법, 또는 스퍼터링 방법(sputtering method)과 같은 방법에 의해 형성될 수 있다는 점을 주의하라. 예를 들어, 상기 산화 질화 실리콘 층(201)은 산소를 함유하는 분위기에서 플라즈마 방전에 의해 발생되는 (OH기들을 포함할 수 있는) 산소기들에 의한 단결정 실리콘 기판의 표면에 대한 처리 및 질소를 함유하는 분위기에서 플라즈마 방전에 의해 발생되는 (NH기들을 포함할 수 있는) 질소기들에 의한 상기 단결정 실리콘 기판의 표면에 대한 처리를 통하여 상기 반도체 기판(200) 위에 형성될 수 있다. 따라서, 나중에 수행되는 지지 기판(210)으로의 접착 시에 접착 강도가 증가될 수 있다.
그 후, 질화 산화 실리콘 층(202)이 상기 산화 질화 실리콘 층(201) 위에 형성된다. 상기 질화 산화 실리콘 층(202)의 두께는 당업자에 의해 적절하게 설정될 수 있고, 10 내지 500nm(바람직하게는, 10 내지 200nm)일 수 있다. 상기 질화 산화 실리콘 층(202)은 또한 나중에 SOI 기판에서 절연 층의 일부로서 기능한다. 상기 질화 산화 실리콘 층(202)이 플라즈마 CVD 방법 또는 저압 CVD 방법과 같은 CVD 방법, 또는 스퍼터링 방법과 같은 방법에 의해 형성될 수 있다는 점을 주의하라. 상기 산화 질화 실리콘 층(201) 및 상기 질화 산화 실리콘 층(202)은 바람직하게는, 불순물들에 의한 오염을 방지하기 위하여 대기에 노출되지 않고 연속적으로 형성된 다.
산화 질화 실리콘 층이 질소보다 더 많은 산소를 함유하고, 측정들이 RBS(Rutherford backscattering spectrometry) 및 HFS(hydrogen forward scattering)을 사용하여 수행되는 경우에, 각각 50 내지 70 at.%, 0.5 내지 15 at.%, 25 내지 35 at.% 및 0.1 내지 10 at.%의 범위의 농도들로 산소, 질소, Si, 및 수소를 포함하는 층을 의미한다는 점을 주의하라. 또한, 질화 산화 실리콘 층은 산소보다 더 많은 질소를 함유하고, 측정들이 RBS 및 HFS를 사용하여 수행되는 경우에, 각각 5 내지 30 at.%, 20 내지 55 at.%, 25 내지 35 at.% 및 10 내지 30 at.%의 범위의 농도들로 산소, 질소, Si, 및 수소를 포함하는 층을 의미한다. 질소, 산소, Si, 및 수소의 퍼센티지(percentage)들이 상기에 제공된 범위 내에 존재하고, 산화 질화 실리콘 막 또는 질화 산화 실리콘 막에 포함된 원자들의 총 수는 100 at.%로서 규정된다는 점을 주의하라.
그 후, 도 2a에 도시된 바와 같이, 제 1 접착층(203)이 상기 질화 산화 실리콘 층(202) 위에 형성된다. 산화 실리콘 층이 상기 제 1 접착층(203)에 적합하다. 특히, 유기 실란 가스를 사용하여 화학적 기상 증착 방법에 의해 형성되는 산화 실리콘 층이 바람직하다. 사용될 수 있는 유기 실란 가스의 예들은 테트라에톡시실란, 테트라메틸실란, 테트라메틸시클로테트라실록산, 옥타메틸시클로테트라실록산, 헥사메틸디실라잔, 트리에톡시실란, 또는 트리스디메틸아미노실란과 같은 실리콘-함유 화합물들을 포함한다. 대안적으로, 상기 단결정 반도체 기판 상에 고온의 열처리를 통해 형성된 열 산화 층 또는 화학적 산화물이 상기 제 1 접착층(203)에 사 용될 수 있다. 예를 들어, 오존-함유 물로 상기 단결정 반도체 기판의 표면을 처리함으로써 화학적 산화물이 형성될 수 있다. 화학적 산화물은 상기 단결정 반도체 기판의 표면의 평탄성(planarity)을 반영하여 형성되는 것이 바람직하다.
활성화되는 평활 표면을 갖는 상기 제 1 접착층(203)은 1nm 내지 600nm, 바람직하게는, 5nm 내지 500nm, 더 바람직하게는, 5nm 내지 200nm의 두께로 제공된다. 이와 같은 두께에 의하여, 상기 제 1 접착층(203)이 형성되는 표면의 표면 거칠기(surface roughness)를 평활화하고 상기 제 1 접착층(203)의 표면의 평활성을 또한 보증하는 것이 가능하다. 게다가, SOI 층이 접착되는 상기 지지 기판으로 왜곡을 완화하는 것이 가능하다. 나중의 단계에서 절연 표면을 갖는 기판인 상기 지지 기판에 상기 SOI 층을 접착할 시에, 상기 지지 기판 및 상기 SOI 층은 산화 실리콘 층, 바람직하게는 열 산화 층, 오존수로 상기 단결정 반도체 기판의 표면을 처리함으로써 형성된 산화 실리콘 층, 또는 원료로서 유기 실란을 사용하여 형성된 산화 실리콘 층을 상기 지지 기판 및 상기 SOI 층의 접합면들 중 하나 또는 둘 모두에 제공함으로써 서로 강하게 접착될 수 있다.
그 후, 도 2b에 도시된 바와 같이, 상기 반도체 기판(200)은 직사각형 시트(206)가 되도록 그라인딩(grinding) 또는 커팅(cutting)된다. 본 실시예 모드가 상기 반도체 기판(200)이 상기 제 1 접착층(203)이 형성된 이후에 직사각형으로 프로세싱되는 예를 설명하지만, 본 발명이 이에 제한되지 않는다는 점을 주의하라. 상기 반도체 기판(200)은 산화 질화 실리콘 층(201)이 형성되기 전에 직사각형으로 프로세싱될 수 있다. 대안적으로, 상기 반도체 기판(200)은 상기 제 1 접착층(203) 이 형성되기 전에 직사각형으로 프로세싱될 수 있다.
특히, 상기 반도체 기판은 다이아몬드 휠(diamond wheel) 또는 금속 휠을 포함하는 그라인딩 장치 또는 다이싱 장치(dicing apparatus)를 사용하여 직사각형 시트(206)로 그라인딩된다. 5-인치 웨이퍼로부터 취득될 수 있는 가장 큰 직사각형은 5-인치 대각선 라인을 갖는 직사각형일 것이다.
다이싱 장치로 웨이퍼를 직사각형 시트로 프로세싱하기 위한 5-인치 실리콘 웨이퍼에 대한 다이싱 라인(dicing line)은 상기 직사각형 시트의 크기가 스텝퍼 노광기의 원 샷의 노광 영역과 거의 동일하도록 결정되는 것이 바람직하다.
본 실시예 모드에서, 원 샷의 노광 영역의 크기가 90㎜×110㎜인 스텝퍼 노광기가 사용된다. 필요하다면, 원 샷의 노광 영역의 크기가 140㎜×140㎜인 스텝퍼 노광기가 사용될 수 있다는 점을 주의하라.
2개의 종류의 다이싱 라인들: 도 3a의 상면도의 다이싱 라인(204) 및 도 3b의 상면도의 다이싱 라인(205)이 존재한다. 도 3a의 직사각형 시트(206)는 평활부에 평행한 장측(long side)을 갖는다. 도 3b의 직사각형 시트(207)는 평활부에 평행한 단측(short side)을 갖는다. 평활부들은 이온 조사에서의 기준의 역할을 한다. 직사각형 시트의 장측 또는 단측은 평활부 대신 기준의 역할을 한다.
그 후, 물체에 전계에 의해 가속되는 이온들이 조사되어, 이온들이 도핑 장치에 의해 상기 물체의 표면으로부터 소정의 깊이에 도달하므로, 분리 층이 형성된다. 상기 분리 층은 수소, 헬륨, 또는 불소로 대표되는 할로겐의 이온들을 조사함으로써 형성된다. 상기 분리 층이 형성되기 전에 상기 제 1 접착층(203)의 표면이 충분히 클리닝(cleaning)되는 것이 바람직하다.
본 실시예 모드에서, 상기 직사각형 시트(206)에 수소 이온들이 조사되어 도 2c에 도시된 바와 같이, 분리 층(208)을 형성한다. 수소 이온들을 조사하는 경우에, 상기 수소 이온들은 바람직하게는, 높은 비율의 H3 + 이온들을 갖는 H+, H2 +, H3 + 이온들을 포함한다. 높은 비율의 H3 + 이온들에 의하여, 효율이 증가될 수 있고, 조사 시간이 단축될 수 있다. 이와 같은 프로세스는 나중에 수행되는 분리 층을 따른 분리를 용이하게 한다.
이온 조사 방법이 이하에 고려된다.
본 실시예 모드에서, 단결정 반도체 기판에 수소(H)로부터 유도되는 이온들(이하에서 "수소 이온 종들"이라고 칭해짐)이 조사된다. 특히, 수소 가스 또는 자신의 조성에서 수소를 함유하는 가스가 소스 재료(source material)로서 사용되고; 수소 플라즈마가 발생되며; 단결정 반도체 기판에 수소 플라즈마 내의 수소 이온 종들이 조사된다.
(수소 플라즈마 내의 이온들)
상술된 바와 같은 수소 플라즈마에서, H+, H2 +, 및 H3 +와 같은 수소 이온 종들이 존재한다. 수소 이온 종들의 반응 프로세스들(형성 프로세스들, 파괴 프로세스들)에 대한 반응식들이 여기서 리스트화된다.
e + H → e + H+ + e (1)
e + H2 → e + H2 + + e (2)
e + H2 → e + (H2)* → e + H + H (3)
e + H2 + → e + (H2 +)* → e + H+ + H (4)
H2 + + H2 → H3 + + H (5)
H2 + + H2 → H+ + H + H2 (6)
e + H3 + → e + H+ + H + H (7)
e + H3 + → H2 + H (8)
e + H3 + → H + H + H (9)
도 14는 상기 반응들 중 일부를 개략적으로 도시한 에너지도이다. 도 14에 도시된 에너지도가 단지 개략도이고 반응들의 에너지들의 관계들을 정확하게 도시하지는 않는다는 점을 주의하라.
(H3 + 형성 프로세스)
상술된 바와 같이, H3 +는 주로 상기 반응식 (5)로 표현되는 반응 프로세스를 통해 생성된다. 한편, 상기 반응식 (5)와 비견되는 반응으로서, 상기 반응식 (6)으로 표현된 반응 프로세스가 존재한다. H3 +의 량이 증가하도록 하기 위하여, 적어도, 상기 반응식 (5)의 반응이 상기 반응식 (6)의 반응보다 더 자주 발생하는 것이 필요하다(H3 +의 량이 감소되는 다른 반응들((7), (8) 및 (9))이 또한 존재하기 때문에, 상기 반응식 (5)의 반응이 상기 반응식 (6)의 반응보다 더 자주 발생할지라도 H3 +의 량이 반드시 증가되지는 않는다는 점을 주의하라). 대조적으로, 상기 반응식 (5)의 반응이 상기 반응식 (6)의 반응보다 덜 자주 발생할 때, H3 +의 비율은 감소된다.
상기에 제공된 각각의 반응식의 우측(최우측) 상의 생성물의 증가량은 상기 반응식의 좌측(최좌측) 상의 소스 재료의 밀도, 반응의 속도 계수(rate coefficient), 등에 따른다. 여기서, H2 +의 운동 에너지가 약 11eV보다 더 낮을 때, 상기 반응식 (5)의 반응이 주 반응이고(즉, 상기 반응식 (5)의 속도 계수가 상기 반응식 (6)의 속도 계수보다 충분히 높다), H2 +의 운동 에너지가 약 11eV보다 더 높을 때, 상기 반응식 (6)의 반응이 주 반응이라는 것이 실험적으로 확인되었다.
전계에 의해 하전된 입자에 힘이 가해지고, 상기 하전된 입자는 운동 에너지를 획득하다. 상기 운동 에너지는 전계로 인한 포텐셜 에너지(potential energy)의 감소량에 대응한다. 예를 들어, 소정의 하전된 입자가 또 다른 입자와 충돌하기 전에 획득하는 운동 에너지의 량은 상기 하전된 입자가 이동하기 전의 포텐셜에서의 포텐셜 에너지 및 상기 충돌 이전의 포텐셜에서의 포텐셜 에너지 사이의 차와 동일하다. 즉, 하전된 입자가 또 다른 입자와 충돌하지 않고 전계 내에서 긴 거리를 이동할 수 있는 상황에서, 상기 하전된 입자의 운동 에너지(또는 이의 평균)는 하전된 입자가 또 다른 입자와 충돌하지 않고 전계 내에서 긴 거리를 이동할 수 없는 상황에서의 하전된 입자의 운동 에너지보다 더 높은 경향이 있다. 하전된 입자의 운동 에너지의 증가에 대한 이와 같은 경향은 입자의 평균 자유 경로(mean free path)가 긴 상황, 즉, 압력이 낮은 상황에서 증명될 수 있다.
상기 평균 자유 경로가 짧은 상황에서도, 하전된 입자의 운동 에너지는 상기 하전된 입자가 상기 경로를 통해 이동하는 동안 높은 량의 운동 에너지를 획득할 수 있는 경우에 높다. 즉, 상기 평균 자유 경로가 짧은 상황에서도, 전위차가 큰 경우에 하전된 입자의 운동 에너지가 높다고 할 수 있다.
이것은 H2 +에 적용된다. 플라즈마 발생 챔버에서와 같이 전계가 존재한다고 가정하면, H2 +의 운동 에너지는 챔버 내부의 압력이 낮은 상황에서 높고, 상기 챔버 내부의 압력이 높은 상황에서 낮다. 즉, 상기 챔버 내부의 압력이 낮은 상황에서 상기 반응식 (6)의 반응이 주 반응이기 때문에, H3 +의 량은 감소되는 경향이 있고, 상기 챔버 내부의 압력이 높은 상황에서 상기 반응식 (5)의 반응이 주 반응이기 때문에, H3 +의 량은 증가되는 경향이 있다. 게다가, 플라즈마 발생 영역 내의 전계가 높은 상황에서, 즉, 소정의 2개의 포인트들 사이의 전위차가 큰 상황에서, H2 +의 운동 에너지는 높고, 반대 상황에서, H2 +의 운동 에너지는 낮다. 즉, 상기 전계가 높은 상황에서 상기 반응식 (6)의 반응이 주 반응이기 때문에, H3 +의 량은 감소되는 경향이 있고, 상기 전계가 낮은 상황에서 상기 반응식 (5)의 반응이 주 반응이기 때문에, H3 +의 량은 증가되는 경향이 있다.
여기서, 이온 종들의 비율들(특히, H3 +의 비율)이 상이한 예가 설명된다. 도 15는 (4.7×10-2Pa의 이온 소스 압력을 갖는) 100% 수소 가스로부터 발생되는 이온들의 질량 분석의 결과들을 도시한 그래프이다. 이 질량 분석이 이온 소스로부터 추출되었던 이온들의 측정에 의해 수행되었다는 점을 주의하라. 수평 축은 이온 질량을 나타낸다. 스펙트럼에서, 질량 1 피크, 질량 2 피크, 및 질량 3 피크는 H+, H2 +, 및 H3 +에 각각 대응한다. 수직 축은 이온들의 수에 대응하는 스펙트럼의 강도를 나타낸다. 도 15에서, 상이한 질량들을 갖는 이온들의 수가 상대적인 비율로서 표현되며, 3의 질량을 갖는 이온들의 수가 100으로서 규정된다. 이온 소스로부터 발생되는 이온 종들 사이의 비율, 즉, H+, H2 +, 및 H3 + 사이의 비율이 약 1:1:8이라는 것이 도 15로부터 인식될 수 있다. 이와 같은 비율에서의 이온들이 또한 플라즈마를 발생시키는 플라즈마 소스부(이온 소스), 상기 플라즈마로부터 이온 빔을 추출하는 추출 전극, 등을 갖는 이온 도핑 장치에 의해 발생된다는 점을 주의하라.
도 16은 도 15의 경우에 대한 이온 소스와 상이한 이온 소스가 사용되고 상기 이온 소스의 압력이 약 3×10-3Pa일 때 PH3로부터 발생되는 이온들의 질량 분석의 결과들을 도시한 그래프이다. 이 질량 분석의 결과들은 수소 이온 종들에 초점을 맞춘다. 게다가, 질량 분석은 상기 이온 소스로부터 추출되었던 이온들의 측정에 의해 수행되었다. 도 15에서와 같이, 수평 축은 이온 질량을 나타내고, 질량 1 피크, 질량 2 피크, 및 질량 3 피크는 H+, H2 +, 및 H3 +에 각각 대응한다. 수직 축은 이온들의 수에 대응하는 스펙트럼의 강도를 나타낸다. 플라즈마 내의 이온 종들 사이의 비율, 즉, H+, H2 +, 및 H3 + 사이의 비율이 약 37:56:7이라는 것이 도 16로부터 인식될 수 있다. 도 16이 소스 가스가 PH3일 때 획득되는 데이터를 도시할지라도, 수소 이온 종들 사이의 비율이 또한 100% 수소 가스가 소스 가스로서 사용될 때와 거의 동일하다는 점을 주의하라.
도 16에 도시된 데이터가 획득되는 이온 소스의 경우에, H+, H2 +, 및 H3 + 중에서 H3 +은 단지 약 7%의 비율로 발생된다. 한편, 도 15에 도시된 데이터가 획득되는 이온 소스의 경우에, H3 +의 비율은 (50% 또는 그 이상까지일 수 있다(상술된 조건 하에서, 약 80%)). 이것은 챔버 내부의 압력 및 전계에 기인한다고 생각되며, 이는 상기 고려사항에서 명백하게 입증된다.
(H3 + 조사 메커니즘)
도 15에 도시된 바와 같은 복수의 이온 종들을 포함하는 플라즈마가 발생되고 임의의 질량 분리가 수행되지 않고 상기 발생된 이온 빔이 단결정 반도체 기판에 조사될 때, 상기 단결정 반도체 기판의 표면에 H+, H2 +, 및 H3 + 이온들 각각이 조사된다. 상기 메커니즘을 이온들의 조사로부터 이온-도입된 영역의 형성으로 재생하기 위하여, 다음의 5개의 유형들의 모델들이 고려된다.
조사에 사용된 이온 종 H+이 조사 후에 여전히 H+(H)인 모델 1.
조사에 사용된 이온 종 H2 +이 조사 후에 여전히 H2 +(H2)인 모델 2.
조사에 사용된 이온 종 H2 +이 조사 후에 2개의 H 원자들(H+ 이온들)로 분할되는 모델 3.
조사에 사용된 이온 종 H3 +이 조사 후에 여전히 H3 +(H3)인 모델 4.
조사에 사용된 이온 종 H3 +이 조사 후에 3개의 H 원자들(H+ 이온들)로 분할되는 모델 5.
(시뮬레이션 결과(simulation result)들의 측정된 값들과의 비교)
상기 모델들을 기반으로 하여, 수소 이온 종들의 Si 기판으로의 조사가 시뮬레이팅되었다. 시뮬레이션 소프트웨어로서, SRIM(Stopping and Range of Ions in Matter)(Monte Carlo 방법에 의한 이온 도입 프로세스용 시뮬레이션 소프트웨어인 TRIM(Transport of Ions in Matter)의 개선된 버전)이 사용되었다. 계산에 대하여, H2 +가 2배의 질량을 갖는 H+로 교체되면서, 모델 2를 기반으로 한 계산이 수행되었는 점을 주의하라. 게다가, H3 +가 3배의 질량을 갖는 H+로 교체되면서, 모델 4를 기반으로 한 계산이 수행되었다. 더욱이, H2 +가 절반의 운동 에너지를 갖는 H+로 교체되면서, 모델 3를 기반으로 한 계산이 수행되고, H3 +가 1/3의 운동 에너지를 갖는 H+로 교체되면서, 모델 5를 기반으로 한 계산이 수행되었다.
SRIM이 비정질 구조를 위한 소프트웨어이지만, SRIM이 소소 이온 종의 조사가 높은 도우즈(dose)에서 높은 에너지로 수행되는 경우들에 적용될 수 있다는 점 을 주의하라. 이것은 Si 기판의 결정 구조가 수소 이온 종들의 Si 원자들과의 충돌로 인하여 비-단결정 구조로 변화하기 때문이다.
도 17은 수소 이온 종들의 조사(H에 대하여 100,000개의 원자들의 조사)가 모델들 1 내지 5를 사용하여 수행될 때 획득되는 계산 결과들을 도시한다. 도 17은 또한 도 15의 수소 이온 종들이 조사되는 Si 기판 내의 수소 농도(2차 이온 질량 분석(SIMS) 데이터)를 도시한다. 모델들 1 내지 5를 사용하여 수행된 계산들의 결과들이 수소 원자들의 수로서 수직 축(우측 축) 상에 표현되고, SIMS 데이터가 수소 원자들의 농도로서 수직 축(좌측 축) 상에 표현된다. 수평 축은 Si 기판의 표면으로부터의 깊이를 나타낸다. 측정된 값들인 상기 SIMS 데이터가 상기 계산 결과들과 비교되는 경우에, 모델들 2 및 4가 명백하게 SIMS 데이터의 피크들과 부합하지 않고, 모델 3에 대응하는 피크는 SIMS 데이터에서 관측될 수 없다. 이것은 모델들 2 내지 4 각각의 기여가 비교적 작다는 것을 나타낸다. 이온들의 운동 에너지가 KeV 정도인 반면, H-H 결합 에너지가 단지 몇 eV라는 것을 고려하면, H2 + 및 H3 +가 Si 원자들과 충돌함으로써 거의 H+ 또는 H로 분할되기 때문에 모델 2 및 4 각각의 기여가 작을 것이다.
따라서, 모델들 2 내지 4는 이하에서 고려되지 않을 것이다. 도 18 내지 도 20은 수소 이온 종들의 조사(H에 대하여 100,000 원자들의 조사)가 모델들 1 내지 5를 사용하여 수행될 때 획득되는 계산 결과들을 각각 도시한다. 도 18 내지 도 20은 또한 도 15의 수소 이온 종들이 조사되는 Si 기판에서의 수소 농도(SIMS 데이 터), 및 상기 SIMS 데이터에 피팅(fitting)된 시뮬레이션 결과들(이하에서 피팅 함수라고 칭해짐)을 각각 도시한다. 여기서, 도 18은 가속 전압이 80kV인 경우를 도시하고; 도 19는 가속 전압이 60kV인 경우를 도시하며, 도 20은 가속 전압이 40kV인 경우를 도시한다. 모델들 1 내지 5를 사용하여 수행된 계산들의 결과들이 수소 원자들의 수로서 수직 축(우측 축) 상에 표현되고, SIMS 데이터 및 피팅 함수가 수소 원자들의 농도로서 수직 축(좌측 축) 상에 표현된다는 점을 주의하라. 수평 축은 Si 기판의 표면으로부터의 깊이를 나타낸다.
상기 피팅 함수는 모델들 1 내지 5를 고려하여, 아래에 제공된 계산 식을 사용하여 획득된다. 계산 식에서, X 및 Y가 피팅 파라미터들을 나타내고 V가 체적(volume)을 나타낸다는 점을 주의하라.
(피팅 함수) = X/V × (모델 1의 데이터) + Y/V × (모델 5의 데이터)
실제 조사에 사용된 이온 종들 사이의 비율(H+:H2 +:H3 +는 약 1:1:8임)을 고려하면, H2 +(즉, 모델 3)의 기여가 또한 고려되어야 한다; 그러나, 모델 3은 다음의 이유들 때문에 여기서 제공된 고려로부터 배제된다:
ㆍ 모델 3에 의해 표현된 조사 프로세스를 통해 도입된 수소의 량이 모델 5의 조사 프로세스를 통해 도입된 수소의 량보다 더 적기 때문에, 모델 3이 고려로부터 배제될지라도 상당한 영향이 존재하지 않는다(SIMS 데이터에 피크가 나타나지 않는다).
ㆍ 피크 위치가 모델 5의 피크 위치에 가까운 모델 3은 모델 5에서 발생하는 채널링(channeling)(결정 격자 구조로 인한 원자들의 이동)에 의해 가려질 확률이 높다. 즉, 모델 3에 대한 피팅 파라미터들을 추정하는 것이 어렵다. 이것은 이 시뮬레이션이 비정질 Si를 가정하고 결정성(crystallinity)에 기인한 영향이 고려되지 않기 때문이다.
도 21은 상술된 피팅 파라미터들의 리스트를 도시한다. 가속 전압들 중 어느 하나에서, 모델 1에 따라 도입된 H의 량 대 모델 5에 따라 도입된 H의 량의 비율은 약 1:42 내지 1:45이고(모델 1에서의 H의 량이 1로서 규정될 때, 모델 5에서의 H의 량은 약 42 내지 45이고), 조사에 사용된 이온들 H+(모델 1)의 수 대 H3 +(모델 5)의 수의 비율은 약 1:14 내지 1:15이다(모델 1에서의 H+의 량이 1로서 규정될 때, 모델 5에서의 H3 +의 량은 약 14 내지 15이다). 모델 3이 고려되지 않고 상기 계산이 비정질 Si를 가정한 것을 고려하면, 실제 조사에 사용된 이온 종들 사이의 비율(H+:H2 +:H3 +는 약 1:1:8임)에 가까운 값들이 획득된다고 할 수 있다.
(H3 +의 사용의 효과들)
H3 +에 기인하는 복수의 이점들은 도 15에 도시된 바와 같이, 더 높은 비율의 H3 +를 갖는 수손 이온 종들을 기판에 조사함으로써 향유될 수 있다. 예를 들어, H3 +가 H, H+, 등으로 분할되어 기판에 도입되기 때문에, 이온 도입 효율이 주로 H+ 또는 H2 +가 조사되는 경우에 비하여 개선될 수 있다. 이것은 반도체 기판 생산 효율을 개선시킨다. 게다가, H3 +가 유사하게 분할된 이후의 H+ 및 H의 운동 에너지가 낮은 경향이 있기 때문에, H3 +는 얇은 반도체 층들의 제조에 적합하다.
본 명세서에서, 도 15에 도시된 바와 같이, 수소 이온 종들이 조사될 수 있는 이온 도핑 장치가 H3 +의 조사를 효율적으로 수행하기 위하여 사용되는 방법이 설명된다는 점을 주의하라. 이온 도핑 장치들은 저렴하고 대면적 처리에서 사용하는데 우수하다. 그러므로, 이와 같은 이온 도핑 장치의 사용에 의하여 H3 +를 조사함으로써, 반도체 특성들의 개선, 에어리어의 증가, 비용의 감소, 및 생산 효율의 증가와 같은 상당한 효과들이 성취될 수 있다. 한편, H3 +의 조사가 제 1 우선순위를 제공받는 경우에, 본 발명을 이온 조사 장치의 사용으로 제한하는 것으로 해석할 필요는 없다.
이온들을 상기 직사각형 시트(206)에 조사할 시에, 높은 도우즈의 이온들이 필요하므로; 상기 직사각형 시트(206)의 표면이 거칠어지는 경우들이 존재한다. 따 라서, 이온들이 조사되는 표면에는 이온 조사에 대한 50nm 내지 200nm의 두께를 갖는 보호 층이 제공되어, 상기 표면이 이온 도핑 장치에 의한 이온 조사로 인해 손상되지 않고 자신의 평탄도를 손실하지 않게 될 수 있다. 상기 산화 질화 실리콘 층 및 상기 질화 산화 실리콘 층이 본 실시예 모드에서 보호 층의 역할을 한다는 점을 주의하라.
그 후, 복수의 직사각형 시트들(206)이 상기 지지 기판(210) 위에 배열되고, 상기 시트들 및 상기 지지 기판(210)이 서로 밀접해진다. 도 2d는 2개의 시트들이 상기 지지 기판(210)과 밀접해지기 전의 단면도를 도시한다. 상기 지지 기판(210)은 절연 특성 또는 절연 표면을 갖고, 알루미노실리케이트 유리 기판(aluminosilicate glass substrate), 알루미노보로실리케이트 유리 기판(aluminoborosilicate glass substrate), 또는 바륨 보로실리케이트 유리 기판(barium borosilicate glass substrate)과 같은 전자 산업에 사용되는 유리 기판들("비-알칼리 유리 기판"이라고도 칭해짐)이 사용될 수 있다. 즉, 25×10-7/℃로부터 50×10-7/℃까지(바람직하게는, 30×10-7/℃로부터 40×10-7/℃까지)의 열팽창계수 및 580℃로부터 680℃까지(바람직하게는, 600℃로부터 680℃까지)의 변형 포인트를 갖는 유리 기판이 사용될 수 있다. 접착 강도를 증가시키기 위하여, 제 2 접착층(211)이 상기 지지 기판(210) 위에 형성되는 것이 바람직하다. 게다가, 서로 밀접해야 하는 표면들은 충분히 클리닝되는 것이 바람직하다.
본 실시예 모드에서, 600mm×720mm의 크기를 갖는 유리 기판이 상기 지지 기 판(210)으로 사용하는 예가 설명된다. 도 3c에 도시된 바와 같이, 상기 직사각형 시트들(206)은 효율적으로 배열된다. 도 3c는 36개의 직사각형 시트들(206)이 하나의 지지 기판에 대해 배열되는 예의 상면도를 도시한다. 여기서, 하나의 표시 패널은 하나의 유닛 당 9개의 직사각형 시트들(206)을 사용하여 제조되고, 4개의 유닛들에는 상기 유닛들 사이에 30mm의 마진(margin)이 제공되지만, 본 발명은 도 3c에 도시된 배열에 제한되지 않는다. 상기 지지 기판의 구동 라인들이 도 3c에서 쇄선(chain line)들로 표시된다.
대면적 표시부, 예를 들어, 600mm×720mm의 크기를 갖는 유리 기판을 사용하여 제조되는 15-인치 대각선 라인을 가진 표시부를 갖는 반도체 장치를 제조하는 경우에, 도 5에 도시된 바와 같은 하나의 표시 패널을 형성하기 위하여 35개의 직사각형 시트들(207)이 상기 지지 기판(210)에 대해 하나의 유닛으로서 사용될 수 있다. 도 5의 상기 직사각형 시트(207)는 도 3b에 도시된 직사각형 시트(207)에 대응한다. 또한, 큰 에어리어를 갖는 표시부의 경우에, 노광은 36개보다 더 적은 수의 마스크, 특히, 분할 노광 방법이 사용되면 21개의 마스크들로 수행될 수 있다.
도 3c에서 하나의 유닛을 형성하는 9개의 시트들(206) 사이에 공간이 도시되어 있지 않을지라도, 실제로, 상기 직사각형 시트들(206)의 포지셔닝 정확도로 인하여 이웃하는 시트들 사이에 갭들이 존재한다. 발생된 갭들이 화소 회로에 악영향을 주지 않도록 단결정 반도체 층들의 위치들이 결정된다.
상기 직사각형 시트(206) 및 상기 지지 기판(210)을 서로 대향하도록 하고 이의 적어도 하나의 부분을 외부로부터 가압함으로써, 접합면들 사이의 거리가 국 소적으로 감소된다. 따라서, 반 데르 발스 힘이 증가되고, 수소 결합의 기여와 함께, 상기 직사각형 시트(206) 및 상기 지지 기판(210)은 서로 끌어당겨서 부분적으로 접착된다. 또한, 서로 대향하는 상기 직사각형 시트(206) 및 상기 지지 기판(210) 사이의 거리가 부근의 영역에서 또한 감소되기 때문에, 반 데르 발스 힘이 강하게 작용하는 영역 또는 수소 결합에 의해 영향을 받는 영역이 넓어진다. 따라서, 본딩은 전체 접합면들로 진행 및 확장된다. 상기 직사각형 시트(206) 및 상기 지지 기판(210)의 압력 저항을 고려하여, 가압이 수행되어 압력이 접합면에 수직으로 가해진다.
분리 층이 약해지는 온도로 열처리가 수행된다. 여기서, 열처리는 400℃ 미만, 바람직하게는, 350℃ 미만, 그리고 더 바람직하게는, 300℃ 미만의 온도로 수행된다. 상기 분리 층에서의 미소한 공동(void)들의 체적의 변화가 이 열처리에 의해 발생한다. 왜곡이 상기 분리 층에서 발생하여, 반도체 기판이 시트가 상기 분리 층을 따라 부분적으로 약해진다. 게다가, 상기 접착층의 접착 강도가 이 열처리에 의해 증가될 수 있다. 열처리는 가열용 노(furnace) 또는 레이저 빔 조사에 의해 수행될 수 있다. 레이저 조사에 의해 열처리를 수행하는 경우에, 상기 직사각형 시트들(206)은 상기 지지 기판을 통해 가열될 수 있다. 게다가, 수소 이온 조사에 의한 손상이 레이저 빔 조사에 의해 복구될 수 있다.
레이저 빔에 관하여, 엑시머 레이저(excimer laser)로 대표되는 가스 레이저 또는 YAG 레이저로 대표되는 고체 상태 레이저가 광원으로서 사용될 수 있다. 상기 레이저 빔의 파장은 바람직하게는, 자외선 파장으로부터 가시광 파장까지의 범위일 수 있고, 190 내지 700nm의 파장이 사용된다. 상기 광원으로부터 방출된 레이저 빔은 바람직하게는, 광학 시스템에 의해 직사각형 또는 선형 형상으로 수렴되고, 조사가 목표 표면 상에 상기 레이저 빔을 주사함으로써 수행될 수 있다. 대안적으로, 할로겐 램프, 크세논 램프, 등을 사용하여 수행되는 플래시 램프 어닐링(flash lamp annealing)이 유사한 목적에 사용될 수 있다.
도 2e에 도시된 바와 같이, 상기 반도체 기판들의 부분들(212)이 수소를 포함하는 층인 분리 층(208) 또는 이의 표면을 경계(벽개면이라고도 칭해짐)로서 사용하여 상기의 열처리에 의해 상기 지지 기판(210)으로부터 분리된다. 차례로 제 3 접착층(213), 상기 질화 산화 실리콘 층(202), 상기 산화 질화 실리콘 층(201), 및 단결정 반도체 층(214)의 적층이 상기 지지 기판(210) 위에 형성된다. 이 단결정 반도체 층(214)은 SOI 층이라고도 칭해질 수 있다. 게다가, 상기 SOI 층을 갖는 지지 기판은 SOI 기판이라고 칭해질 수 있다. 밀접해지고 서로 접착되는 상기 제 1 접착층(203) 및 상기 제 2 접착층(211)이 제 3 접착층(213)이라고 칭해진다는 점을 주의하라.
도 2d 내지 2F가 상기 반도체 기판들의 부분들이 복수의 시트들이 상기 지지 기판에 접착된 이후에 분리되는 예를 도시할지라도, 본 발명이 이에 제한되지 않는다는 점을 주의하라. 제 1 시트가 상기 지지 기판에 접착된 이후에, 상기 반도체 기판의 일부가 상기 지지 기판으로부터 분리될 수 있고, 그 다음에, 제 2 시트가 상기 지지 기판에 접착되고, 상기 반도체 기판의 부분이 상기 지지 기판으로부터 분리될 수 있고, 제 3 및 다음 시트들이 또한 유사한 방식으로 처리될 수 있다.
상기 반도체 기판들의 일부(212)가 상기 분리 층 또는 이의 표면을 경계로서 사용하여 상기 지지 기판(210)으로부터 분리되기 전에, 분리가 용이하게 수행될 수 있도록 트리거(trigger)가 행해지는 것이 바람직하다. 특히, 상기 분리 층 및 상기 SOI 층 사이의 접합 강도가 선택적으로(부분적으로) 낮아져서, 분리 결함들이 감소되고 수율이 개선되는 전처리가 수행된다. 전형적인 전처리로서, 국소 압력의 충격이 상기 직사각형 시트(206)에 가해져서, 레이저 빔 또는 다이서에 의해 상기 분리 층 쪽으로 상기 지지 기판(210) 내에 홈(groove)이 형성되거나 또는 레이저 빔 또는 다이서에 의해 상기 분리 층 쪽으로 상기 직사각형 시트(206) 내에 홈이 형성된다.
유용한 접착을 행하기 위하여, 접착을 행하는 표면들이 활성화되는 것이 바람직하다. 예를 들어, 접착을 행하는 표면들에는 원자 빔 또는 이온 빔이 조사된다. 원자 빔 또는 이온 빔이 사용될 때, 아르곤, 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔이 사용될 수 있다. 대안적으로, 플라즈마 조사 또는 라디컬 처리(radical treatment)가 수행된다. 또한, 상기 시트 및 상기 지지 표면의 접합면들 중 적어도 하나는 산소 플라즈마로 처리되거나 또는 친수성인 오존수로 세정(washing)될 수 있다. 이와 같은 표면 처리는 400℃ 미만의 온도에서도 상이한 종류들의 재료들 사이의 접착을 용이하게 한다.
도 2e에 도시된 상태인 지지 기판이 획득된 이후에, 상기 SOI 층의 표면은 평탄화되도록 CMP(화학적 기계적 연마)를 받는 것이 바람직하다. 또한, 상기 SOI 층의 표면은 CMP와 같은 물리적 연마 수단을 사용하지 않고 레이저 빔을 상기 표면 에 조사함으로써 평탄화될 수 있다. 레이저 빔 조사가 10ppm 이하의 산소 농도를 갖는 질소 분위기에서 수행되는 것이 바람직하다는 점을 주의하라. 이것은 레이저 빔의 조사가 산소 분위기에서 수행될 때 상기 SOI 층의 표면이 거칠어질 가능성이 존재하기 때문이다. 획득되는 SOI 층을 박층화(thinning)하기 위하여 CMP, 등이 사용될 수 있다.
그 후, 상기 단결정 반도체 층들(214)은 제 1 섬-형상 반도체 층(island-shaped semiconductor layer)(215) 및 제 2 섬-형상 반도체 층(216)을 형성하도록 도 2f에 도시된 바와 같이 포토리소그래피 기술을 사용하여 패터닝된다. 포토리소그래피 기술은 레지스트가 형성되고, 현상용 포토마스크를 사용하여 노광이 수행되고 나서, 획득된 레지스트 마스크를 사용하여 에칭이 선택적으로 수행되는 기술을 나타낸다는 점을 주의하라. 본 실시예 모드에서, 스텝퍼 노광기가 사용되고, 시트마다 원 샷의 노광이 수행된다. 즉, 36개 샷들의 노광이 도 3c에 도시된 지지 기판 상에서 수행된다. 각각의 시트에는 정렬 마커(alignment marker)가 제공되고, 노광은 각각의 정렬 마커와 관련하여 수행된다. 시트의 크기 및 원 샷의 노광 크기가 거의 동일하기 때문에, 상기 정렬 마커들이 사용될 때 위치적인 변위가 노광에 의해 용이하게 발생하지 않는다. 원 샷의 노광 크기가 상기 시트의 크기보다 훨씬 더 작은 경우에, 원 샷의 노광이 2개의 이웃하는 시트들 사이의 경계를 포함하는 영역 상에서 수행될 수 있다. 이 경우에, 도 2e에 도시된 바와 같이, 2개의 이웃하는 시트들 사이의 경계 상에 실제로 갭이 존재하기 때문에, 노광의 위치는 상기 갭만큼 변위된다. 원 샷의 노광 크기가 상기 시트의 크기보다 훨씬 큰 경우에, 노광의 위 치가 또한 변위될 수 있다.
도 4a는 상기 지지 기판이 도 3c의 분할 라인들을 따라 절단되어 배열된 9개의 시트들이 제공되는 300mm×360mm의 크기를 갖는 기판(300)을 획득하고, 9개의 샷들의 노광이 9개의 포토마스크들을 사용하여 9개의 시트들 상에서 수행되는 예를 도시한다. 절단이 반드시 노광 이전에 수행되는 것은 아니며, 스위칭 소자, 발광 소자, 등이 형성된 이후에 수행될 수 있다는 점을 주의하라. 시트들에 대응하는 노광 영역들(A 내지 I)이 노광된다.
여기서, 상기 직사각형 시트들(206)의 포지셔닝 정확도로 인하여 이웃하는 시트들 사이에 갭이 발생되는 예가 설명된다. 상기 단결정 반도체 층들은 도 2f에 도시된 위치들에서 유지되도록 패터닝되어, 발생된 갭들은 화소 회로에 악영향을 주지 않는다. 화소 구성에서, 상기 단결정 반도체 층은 이웃하는 시트들 사이의 경계로부터 거리, 즉, 상기 제 2 접착층(211)이 노출되는 영역(217)을 유지하거나, 또는 상기 제 2 접착층(211)이 노출되는 영역(217)에 배선(wiring)이 배치된다. 상기 영역(217)의 폭은 가능한 한 좁게, 바람직하게는, 10μm 미만으로 설정되는 것이 바람직하다. 상기 영역(217)이 도 2f에서 일정 폭을 갖는 것처럼 보일지라도, 상기 폭은 상기 지지 기판의 크기에 비하여 상당히 좁다. 상기 경계는 도 3c의 경계선(124)으로서 도시되어 있다.
화소 구성의 예가 도 1에 도시되어 있다. 도 1은 발광 소자, 특히, 6개의 화소들을 갖는 표시부의 부분의 확대된 상면도이다. 간소화를 위하여, 도 1이 발광 소자의 전극들 중 하나(화소 전극)만을 도시하고, 유기 화합물 또는 그 위에 형성 된 다른 전극을 포함하는 발광 층을 도시하지 않는다는 점을 주의하라.
도 1에서, 제 1 반도체 층(101)은 스위칭 TFT의 활성 층의 역할을 하며; 상기 제 1 반도체 층에서, 게이트 배선(113)과 중첩되는 영역은 채널 형성 영역의 역할을 하고, 소스 배선(125)에 접속되는 영역은 소스 영역(또는 드레인 영역)의 역할을 하고, 접속 전극(140)과 접속되는 영역은 드레인 영역(또는 소스 영역)의 역할을 한다. 상기 스위칭 TFT는 하나의 채널 형성 영역이 제공되는 단일 게이트 구조를 갖는다. 상기 스위칭 TFT는 오프 전류를 감소시키기 위하여 복수의 채널 형성 영역들이 제공되는 다중 게이트 구조를 가질 수 있다.
제 7 반도체 층(107)은 제 1 발광 소자에 전류를 공급하는 TFT의 활성 층의 역할을 하고, 게이트 전극(114)과 중첩되는 상기 반도체 층의 영역은 채널 형성 영역의 역할을 한다. 상기 제 1 발광 소자에 전류를 공급하는 상기 TFT의 게이트 전극(114)은 상기 접속 전극(140)에 접속된다. 게다가, 상기 제 1 발광 소자에 전류를 공급하는 상기 TFT의 소스 영역(또는 드레인 영역)은 전원공급선(131)에 접속되고, 상기 제 1 발광 소자에 전류를 공급하는 상기 TFT의 드레인 영역(또는 소스 영역)은 접속 전극(141)에 접속되고, 상기 제 1 발광 소자의 화소 전극(160)은 상기 접속 전극(141)에 전기적으로 접속된다. 또한, 상기 전원공급선(131)은 상기 게이트 전극(114)과 부분적으로 중첩되도록 상기 게이트 전극(114) 위에 배치된다. 상기 게이트 전극(114) 및 상기 전원공급선(131) 사이에 형성된 용량은 상기 제 1 발광 소자의 보유 용량으로서 사용될 수 있다.
상기 제 1 발광 소자의 상기 화소 전극(160)의 주변은 이웃하는 화소 전극들 사이의 단락을 방지하기 위하여 격벽(partition wall)이라고 칭해지는 절연물(insulator)로 커버된다. 상기 격벽으로 커버되지 않는 상기 제 1 발광 소자의 상기 화소 전극(160)의 영역은 상기 제 1 발광 소자의 발광 영역(170)의 역할을 한다.
상기 제 1 발광 소자는 기본적인 화소 구성을 갖는 화소이다. 이와 같은 화소 구성들은 표시부를 형성하도록 행들 및 열들에서 배열된다. 종래의 표시부에서, 한 종류의 화소 구성이 사용되거나 또는 전체 컬러 표시를 위한 삼원색들에 대응하는 3종류의 화소 구성들이 사용된다. 본 발명에서, 도 3c에 도시된 바와 같이 복수의 직사각형 시트들(206)이 지지 기판(210) 위에 배열되기 때문에, 이웃하는 시트들 사이의 경계선(124)에서의 위치적인 변위가 허용 가능한 범위를 초과하지 않도록 화소 구성이 설정된다. 게다가, 시트의 측면이 직사각형으로 프로세싱되거나 또는 운반될 때 노출되고 불순물들이 상기 측면으로부터 시트 내로 혼입될 수 있기 때문에, 소자의 반도체 층이 상기 시트의 단면으로부터 일정 거리를 갖는 영역에 있도록 화소 구성이 결정된다. 상기 화소 구성은 이에 따라 설정된다.
도 1에 도시된 화소 구성이 이하에 설명된다. 6개의 발광 소자들이 하나의 방향으로 배열된다. 경계선(124)은 전원공급선(133)과 중첩되지 않도록 제 3 발광 소자 및 제 4 발광 소자 사이에 위치된다. 게다가, 상기 경계선(124) 옆에 있는 상기 제 3 발광 소자를 구동시키는 TFT의 반도체 층은 상기 경계선(124)으로부터 거리(M) 이상 긴 거리로 유지되도록 위치된다. 상기 거리(M)는 상기 제 3 발광 소자의 발광 영역(172)의 폭(X)보다 더 길다.
상기 제 3 발광 소자의 화소 구성에서, 상기 발광 영역(172)은 소스 배선(127) 및 전원공급선(133) 사이에 위치되지만, 반도체 층은 상기 소스 배선(127) 및 상기 전원공급선(133) 사이에 위치되지 않는다. 상기 제 3 발광 소자의 화소 전극(162)은 소스 배선(126) 및 전원공급선(132) 사이에 위치된 접속 전극(146)을 통하여 제 9 반도체 층(109)에 전기적으로 접속된다. 게다가, 상기 제 9 반도체 층(109)은 게이트 전극(116)과 중첩되는 채널 형성 영역을 갖는다. 게다가, 상기 제 9 반도체 층(109)은 접속 전극(147) 및 접속 전극(118)을 통하여 상기 전원공급선(133)과 전기적으로 접속된다. 상기 게이트 전극(116)은 접속 전극(144)을 통하여 제 3 반도체 층(103)과 전기적으로 접속된다. 상기 게이트 전극(116) 및 상기 전원공급선(132) 사이에 형성된 용량이 상기 제 3 발광 소자의 보유 용량으로서 사용될 수 있다. 상기 제 3 반도체 층(103)은 상기 게이트 배선(113)과 중첩되는 채널 형성 영역을 갖는다. 게다가, 상기 제 3 반도체 층(103)은 접속 전극(145) 및 접속 전극(117)을 통하여 상기 소스 배선(127)과 전기적으로 접속된다. 상기 접속 전극(117) 및 상기 접속 전극(118)이 상기 게이트 배선(113)과 동일한 재료로 형성되고, 상기 전원공급선(132) 및 상기 소스 배선(127) 아래에 위치된다는 점을 주의하라.
게다가, 제 2 발광 소자의 발광 영역(171)이 상기 소스 배선(126) 및 상기 전원공급선(132) 사이에 위치된다. 상기 제 2 발광 소자의 화소 전극(161)은 접속 전극(143)을 통하여 제 8 반도체 층(108)에 전기적으로 접속된다. 상기 제 8 반도체 층(108)은 게이트 전극(115)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 9 반도체 층(109)은 상기 전원공급선(132)에 전기적으로 접속된다. 상기 게이트 전극(115)은 접속 전극(142)을 통하여 제 2 반도체 층(102)에 전기적으로 접속된다. 상기 게이트 전극(115) 및 상기 전원공급선(132) 사이에 형성된 용량은 상기 제 2 발광 소자의 보유 용량으로서 사용될 수 있다. 상기 제 2 반도체 층(102)은 상기 게이트 배선(113)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 2 반도체 층(102)은 상기 소스 배선(126)과 전기적으로 접속된다.
도 1에서, 한 방향으로 배열되는 상기 제 1 발광 소자, 상기 제 2 발광 소자, 및 상기 제 3 발광 소자는 공통 정렬 마커를 사용하여 원 샷에 의해 노광되는 영역에 포함된다. 한 방향으로 배열되는 상기 제 4 발광 소자, 제 5 발광 소자, 및 제 6 발광 소자는 공통 정렬 마커를 사용하여 원 샷에 의해 노광되는 영역에 포함된다. 상이한 마커들 또는 포토마스크들을 사용한 2개의 샷들의 노광이 상기 경계선(124)의 측면들 상에서 수행된다. 상기 2개의 샷들의 노광의 위치들이 변위될지라도, 위치 변위는 도 1에 도시된 화소 구성으로 허용 가능한 범위 내에 있을 것이며, 표시부가 제조될 수 있다.
게다가, 상기 경계선(124) 옆에 있는 상기 제 4 발광 소자를 구동시키는 TFT의 반도체 층이 상기 경계선(124)으로부터 거리(N) 이상으로 유지되도록 위치된다. 상기 거리(N)는 상기 제 4 발광 소자의 발광 영역(173)의 폭(X)보다 더 길다.
상기 경계선과 중첩되는 상기 전원공급선(133) 및 상기 전원공급선(133) 옆에 있는 전원공급선(134) 사이의 갭이 갭(Y)으로서 칭해진다. 상기 거리(M)는 상기 갭(Y)보다 더 길고, 상기 거리(N)는 상기 갭(Y)보다 더 길다.
상기 제 4 발광 소자의 화소 구성에서, 상기 발광 영역(173)은 소스 배선(128) 및 상기 전원공급선(134) 사이에 위치되지만, 반도체 층은 상기 소스 배선(128) 및 상기 전원공급선(134) 사이에 위치되지 않는다. 상기 제 4 발광 소자의 화소 전극(163)은 소스 배선(129) 및 전원공급선(135) 사이에 위치된 접속 전극(151)을 통하여 제 10 반도체 층(110)에 전기적으로 접속된다. 상기 제 10 반도체 층(110)은 게이트 전극(120)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 10 반도체 층(110)은 접속 전극(150) 및 접속 전극(121)을 통하여 상기 전원공급선(134)에 전기적으로 접속된다. 상기 게이트 전극(120)은 접속 전극(149)을 통하여 제 4 반도체 층(104)에 전기적으로 접속된다. 상기 게이트 전극(120) 및 상기 전원공급선(134) 사이에 형성된 용량은 상기 제 4 발광 소자의 보유 용량으로서 사용될 수 있다. 상기 제 4 반도체 층(104)은 상기 게이트 배선(113)과 중첩되는 채널 형성 영역을 갖는다. 게다가, 상기 제 4 반도체 층(104)은 접속 전극(148) 및 접속 전극(119)을 통하여 상기 소스 배선(128)에 전기적으로 접속된다. 상기 접속 전극(121) 및 상기 접속 전극(119)이 상기 게이트 배선(113)과 동일한 재료로 형성되고, 상기 전원공급선(134) 및 상기 소스 배선(129) 아래에 위치된다는 점을 주의하라.
게다가, 상기 제 5 발광 소자의 발광 영역(174)이 상기 소스 배선(129) 및 상기 전원공급선(135) 사이에 위치된다. 상기 제 5 발광 소자의 화소 전극(164)은 접속 전극(153)을 통하여 제 11 반도체 층(111)에 전기적으로 접속된다. 상기 제 11 반도체 층(111)은 게이트 전극(122)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 11 반도체 층(111)은 상기 전원공급선(135)에 전기적으로 접속된다. 상기 게이트 전극(122)은 접속 전극(152)을 통하여 제 5 반도체 층(105)에 전기적으로 접속된다. 상기 게이트 전극(122) 및 상기 전원공급선(135) 사이에 형성된 용량은 상기 제 5 발광 소자의 보유 용량으로서 사용될 수 있다. 상기 제 5 반도체 층(105)은 상기 게이트 배선(113)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 5 반도체 층(105)은 상기 소스 배선(129)에 전기적으로 접속된다.
상기 제 6 발광 소자는 상기 제 1 발광 소자와 동일한 구조를 갖는다. 상기 제 6 발광 소자의 발광 영역(175)은 소스 배선(130) 및 전원공급선(136) 사이에 위치된다. 상기 제 6 발광 소자의 화소 전극(165)은 접속 전극(155)을 통하여 제 12 반도체 층(112)에 전기적으로 접속된다. 상기 제 12 반도체 층(112)은 게이트 전극(123)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 12 반도체 층은 상기 전원공급선(136)에 전기적으로 접속된다. 상기 게이트 전극(123)은 접속 전극(154)을 통하여 제 6 반도체 층(106)에 전기적으로 접속된다. 상기 게이트 전극(123) 및 상기 전원공급선(136) 사이에 형성된 용량은 상기 제 6 발광 소자의 보유 용량으로서 사용될 수 있다. 상기 제 6 반도체 층(106)은 상기 게이트 배선(113)과 중첩되는 채널 형성 영역을 갖는다. 상기 제 6 반도체 층(106)은 상기 소스 배선(130)에 전기적으로 접속된다.
도 1에서, 상기 경계선(124)을 사이에 두고 위치되는 상기 제 8 반도체 층(108) 및 상기 제 4 반도체 층(104) 사이의 갭은 M+N이다. 도 2f의 단면도가 또한 상기 제 1 섬-형상 반도체 층(215) 및 상기 제 2 섬-형상 반도체 층(216) 사이 의 갭이 거리(M+N)이라는 것을 도시한다.
상기의 반도체 층들이 상기 직사각형 시트들(206)을 패터닝함으로써 획득되는 단결정 반도체 층들을 나타낸다는 점을 주의하라.
도 1의 화소 구성의 상면도가 도 4b에서 점선으로 둘러싸인 영역(302)의 확대도라는 점을 주의하라. 상기 영역(302)은 상기 기판(300) 위에 형성되는 패널의 표시부(301)의 부분이다. 게다가, 상기 영역(302)은 2개의 이웃하는 시트들 사이의 경계를 포함한다. 상기 영역(302)은 노광 영역(A) 및 노광 영역(B) 사이의 경계를 포함한다.
도 1이 보유 용량이 게이트 전극 및 전원공급선 사이에 형성되는 예를 도시할지라도, 상기 보유 용량은 전극으로서 반도체 층을 사용하는 용량 또는 반도체 층을 사용하는 메모리(예를 들어, SRAM 또는 DRAM)일 수 있다. 그 경우에, 예를 들어, 반도체 층은 또한 상기 경계선(124)으로부터 거리(N) 또는 거리(M)를 유지하도록 위치된다.
게다가, 동일한 기판 위에 표시부 및 구동 회로를 형성하는 경우에, 예를 들어, CMOS 회로에 포함되는 반도체 층은 또한 상기 경계선(124)으로부터 거리(N) 또는 거리(M)를 유지하도록 위치된다.
도 1의 화소 구성은 예이며, 반도체 층이 상기 경계선(124) 부근에 배치되지 않는 한, 말할 필요도 없이, 구성이 이에 제한되지 않는다는 점을 주의하라. 상기 경계선(124)을 사이에 두고 위치되는 2개의 반도체 층들 사이의 최소 갭은 적어도 Y보다 더 클 수 있고, 바람직하게는, 폭(X)의 2배만큼 클 수 있다.
배열되는 화소 단위들 각각이 또한 단위 셀이라고 칭해진다는 점을 주의하라. 상기 단위 셀의 폭은 갭(Y)에 대응한다. 도 1은 또한 동일한 폭의 단위 셀들이 한 방향으로 배열되는 것으로 설명될 수 있다. 도 1에서, 상기 제 1 발광 소자를 포함하는 제 1 단위 셀에 2개의 TFT들이 위치되고, 상기 제 2 발광 소자를 포함하는 제 2 단위 셀에 4개의 TFT들이 위치되며, 상기 제 3 발광 소자를 포함하는 제 3 단위 셀에 TFT가 위치되지 않는다. 본 발명의 하나의 양상은 고르게 이격된 복수의 단위 셀들이 상이한 수들의 TFT들이 제공되는 단위 셀들을 포함하는 것이다.
도 1이 4개의 TFT들이 상기 제 2 단위 셀에 위치되는 예를 도시하지만, 상기 TFT들 중 하나는 상기 제 1 단위 셀에 위치될 수 있고, 3개의 TFT들이 상기 제 1 단위 셀에 위치될 수 있다. 도 1이 상기 반도체 층이 상기 전원공급선 및 상기 소스 배선 사이에 위치되는 예를 도시할지라도, 본 발명이 이에 제한되지 않는다는 점을 주의하라. TFT가 상기 전원공급선 또는 상기 소스 배선과 중첩되는 반도체 층을 포함하는 화소 구성이 사용될 수 있다.
또한, 복수의(5개 이상의) TFT들 또는 다양한 회로들(예를 들어, 전류 미러 회로(current mirror circuit))가 화소에 내장되는 구조가 사용될 수 있다.
풀 컬러 표시(full color display)가 가능한 표시부를 형성하는 경우에, 상기 제 1 및 제 4 발광 소자들은 적색 발광 소자(red light emitting element)들로서 제공될 수 있고, 상기 제 2 및 제 5 발광 소자들은 청색 발광 소자(blue light emitting element)들로서 제공될 수 있고, 상기 제 3 및 제 6 발광 소자들은 녹색 발광 소자(green light emitting element)들로서 제공된다. 대안적으로, 풀 컬러 표시가 가능한 표시부는 백색 발광 소자(white light emitting element)들 뿐만 아니라, 3개의 종류들의 발광 소자들을 포함하는 4개의 종류들의 발광 소자를 사용하여 제조될 수 있다.
도 1이 상기 소스 배선 및 상기 전원공급선이 평행하고 상기 전원공급선 및 상기 게이트 배선이 교차하는 화소 구성을 도시하지만, 본 발명은 이에 제한되지 않는다. 예를 들어, 상기 게이트 배선 및 상기 전원공급선이 평행하고 상기 전원공급선 및 상기 소스 배선이 교차하는 화소 구성이 사용될 수 있다.
도 1이 상기 반도체 층들이 상기 경계선(124)을 사이에 두고 서로 이웃하는 상기 단위 셀들에 위치되지 않는 예를 도시하지만, 상기 반도체 층들이 상기 직사각형 시트들(206)의 포지셔닝 정확도가 높고 하나의 단위 셀의 폭인 갭(Y)이 상기 포지셔닝 정확도에 따라 상당히 클 때 상기 경계선(124)을 사이에 두고 서로 이웃하는 단위 셀들에 위치될 수 있다는 점을 주의하라. 예를 들어, 반도체 층을 포함하는 TFT들은 상기 소스 배선(127) 부근 및 상기 전원공급선(134) 부근에 위치될 수 있다.
본 실시예 모드가 예로서 능동 매트릭스 발광 장치를 설명하기 때문에, 화소 구성은 부분적으로 복잡하다. 본 발명은 하나의 TFT만이 하나의 단위 셀에 위치되는 능동 매트릭스 액정 표시 장치에도 적용될 수 있다. 그 경우에, 예를 들어, 제 1 액정 소자를 포함하는 제 1 단위 셀에 하나의 TFT가 위치되고, 제 2 액정 소자를 포함하는 제 2 단위 셀에 2개의 TFT가 위치되고, 제 3 액정 소자를 포함하는 제 3 단위 셀 및 제 4 액정 소자를 포함하는 제 4 단위 셀에 TFT가 위치되지 않는 구성 이 사용될 수 있다. 상기 경계선(124)이 상기 제 3 액정 소자의 화소 전극 및 상기 제 4 액정 소자의 화소 전극 사이에 위치된다는 점을 주의하라.
도 1이 도 4b에 도시된 바와 같이 상기 기판(300)의 단측에 배열되는 2개의 시트들의 영역(302)을 설명하지만, 말할 필요도 없이, 상기 기판(300)의 장측 방향으로 배열되는 2개의 시트들이 유사한 문제점들, 즉, 측면들로부터의 불순물들에 의한 오염 또는 부착 위치 변위를 갖는다는 점을 주의하라. 여기에 도시되어 있지 않을지라도, 상기 기판(300)의 장측 방향으로 배열되는 2개의 시트들에서, 소자들의 반도체 층들이 상기 시트의 단면으로부터 일정 거리를 갖는 영역에 위치되도록 화소 구성이 결정된다. 예를 들어, 게이트 배선은 상기 기판(300)의 장측 방향으로 배열되는 2개의 시트들 사이에 경계선과 중첩된다.
상기의 단계들을 통하여, 반도체 기판보다 더 큰 면적을 갖는 표시부를 갖는 반도체 장치가 복수의 반도체 기판들을 사용하여 제조될 수 있다.
게다가, 상부 게이트 TFT들이 사용되는 예가 설명되어 있을지라도, 본 발명은 TFT 구조에 관계없이 적용될 수 있다. 예를 들어, 본 발명은 하부 게이트 TFT들(역스태거형 TFT(inverse staggered TFT)들) 또는 스태거형 TFT들을 포함하는 반도체 장치에 적용될 수 있다.
( 실시예 모드 2)
본 실시예 모드는 이하에서 도 2a 내지 2F의 단계들과 상이한 단계들을 포함하는 SOI 기판을 제조하는 방법을 설명한다.
도 6a에서, p-형 또는 n-형 단결정 실리콘 기판(실리콘 웨이퍼)이 전형적으 로 반도체 기판(400)으로서 사용된다.
그 후, 상기 반도체 기판(400)은 직사각형 시트(406)가 되도록 연삭 또는 절단된다.
그 후, 탈지 세정(degreasing washing)이 상기 시트(406) 상에서 수행되고, 표면 상의 산화 막이 제거되고, 열 산화가 수행된다. 열 산화로서, 통상적인 건식 산화가 수행된다; 그러나, 할로겐이 첨가되는 산화 분위기에서의 산화가 수행되는 것이 바람직하다. 예를 들어, 산소에 대하여 0.5 내지 10 체적%(바람직하게는, 3 체적%)의 HCl를 함유하는 분위기에서 700℃ 이상의 온도로 열처리가 수행된다. 바람직하게는, 열 산화는 950 내지 1100℃의 온도로 수행될 수 있다. 프로세싱 시간은 0.1 내지 6시간, 바람직하게는, 0.5 내지 1시간이다. 형성되는 산화 막의 막 두께는 10 내지 1000nm(바람직하게는, 50 내지 200nm), 예를 들어, 100nm이다.
HCl 대신에, HF, NF3, HBr, Cl2, ClF3, BCl3, F2 또는 Br2로부터 선택된 하나 또는 복수의 종류들이 할로겐을 포함하는 재료로서 사용될 수 있다.
열처리가 이와 같은 온도 범위 내에서 수행될 때, 할로겐 원소의 게터링 효과가 성취될 수 있다. 게터링은 특히 금속 불순물을 제거하는 효과를 갖는다. 즉, 금속과 같은 불순물이 휘발성 염화물로 변하고, 공기 내로 이동되고, 염소의 작용에 의해 제거된다. 할로겐에 의한 산화는 바람직하게는, 화학적 기계적 연마(CMP) 처리를 겪은 자신의 표면을 갖는 상기 반도체 기판(400) 상에서 실행되는 경우에 효과적이다. 할로겐은 경계면(interface)에서 국재 준위 밀도를 낮추도록 시트 및 산화 막 사이의 경계면에서 결함들을 보상하는 작용을 한다.
이 열처리를 통해 형성되는 산화 층(401)은 할로겐을 포함한다. 할로겐 원소들이 1×1017/cm3 내지 5×1020/cm3의 농도로 포함될 때, 산화 막은 금속과 같은 불순물을 포획하는 보호막의 역할을 하고, 반도체 기판의 오염을 방지할 수 있다.
그 후, 차단 층(402)이 상기 산화 층(401) 위에 형성된다. 상기 차단 층(402)으로서, 질화 실리콘 막 또는 질화 산화 실리콘 막이 50nm 내지 200nm의 두께를 가지도록 형성된다. 예를 들어, 질화 실리콘 막은 플라즈마 CVD 방법에 의해 소스 가스로서 SiH4 및 NH3를 사용하여 형성된다. 질화 산화 실리콘 막은 플라즈마 CVD 방법에 의해 소스 가스로서, SiH4 , N2O, 및 NH3를 사용하여 형성된다. 상기 차단 층(402)은 상기 시트(406) 위에 형성된 단결정 반도체 층 내로의 불순물들의 확산을 방지하는 기능을 나타낸다. 게다가, 분리 층의 형성 시에, 상기 차단 층(402)은 이온 조사에 의한 상기 반도체 기판의 표면의 손상들로 인해 평탄도가 손실되지 않도록 하는 기능을 갖는다.
그 후, 도 6b에 도시된 바와 같이, 제 1 접착층(430)이 상기 차단 층(402) 위에 형성된다. 산화 실리콘이 상기 제 1 접착층(403)으로서 사용되는 것이 바람직하다. 산화 실리콘 층의 두께는 10 내지 200nm, 바람직하게는 10 내지 100nm, 더 바람직하게는 20 내지 50nm이다. 유기 실란 가스를 사용하여 화학적 기상 증착 방법에 의해 형성되는 산화 실리콘 층이 상기 산화 실리콘 층으로서 사용되는 것이 바람직하다. 사용될 수 있는 유기 실란 가스의 예들은 테트라에톡시실란(TEOS)(화 학식: Si(OC2H5)4), 테트라메틸실란(TMS)(화학식: Si(CH3)4), 테트라메틸시클로테트라실록산(TMCTS), 옥타메틸시클로테트라실록산(OMCTS), 헥사메틸디실라잔(HMDS), 트리에톡시실란(화학식: SiH(OC2H5)3), 또는 트리스디메틸아미노실란(화학식: SiH(N(CH3)2)3)과 같은 실리콘-함유 화합물들을 포함한다. 대안적으로, 실란 가스를 사용하여 화학적 기상 증착 방법에 의해 형성되는 산화 실리콘 층이 사용될 수 있다. 화학적 기상 증착 방법에 의한 필름 형성은 예를 들어, 나중의 단계에서 형성되는 분리 층의 탈가스가 발생하지 않는 350℃ 이하의 온도에서 수행된다. 단결정 또는 다결정성 반도체 기판으로부터의 단결정 반도체 층의 분리를 위한 열처리는 상기 제 1 접착층(403)의 성막 온도보다 더 높은 온도에서 수행된다.
그 후, 도 6c에 도시된 바와 같이, 상기 제 1 접착층(403)으로 커버된 상기 반도체 기판의 표면에 전계에 의해 가속되는 이온들이 조사되어, 상기 이온들이 상기 표면으로부터 소정의 깊이에 도달하여 분리 층(408)을 형성한다. 이온 조사는 이온 도핑 장치에 의해 수행되는 것이 바람직하다. 즉, 소스 가스를 플라즈마로 만듦으로써 발생되는 복수의 이온 종들의 조사가 질량 분리 없이 수행되는 도핑 방법이 사용된다. 점 순차 주사(dot sequential scanning)가 실행되는 이온 주입 장치를 사용하는 방법과 달리, 이온 도핑 장치에 의한 조사 방법은 큰 조사 표면에 조사할 수 있다. 이온 도핑에서, 가속 전압은 10kV로부터 100kV까지, 바람직하게는 30kV로부터 80kB까지일 수 있고; 도우즈는 1×1016cm2으로부터 4×1016cm2까지일 수 있고; 빔 전류 밀도는 2μA/cm2 이상, 바람직하게는, 5μA/cm2 이상, 더 바람직하게는, 10μA/cm2 이상일 수 있다. 이온들의 조사에 의하여, 반도체 층에서 발생된 결함들이 감소될 수 있다.
산기 산화 층(401)이 1×1017/cm3 내지 5×1020/cm3의 농도의 할로겐 원소를 포함하고, 이온 조사에서의 불순물들인 원소들을 차단하는 기능을 갖는다는 점을 주의하라. 수소 이온 조사에서, 챔버 내벽의 재료 또는 전극 재료로부터 발생되는 중금속 원소들이 반도체 기판들에 첨가될 수 있고, 상기 반도체 기판의 표면을 오염시킬 수 있다. 표면 오염의 영향을 감소시키기 위하여, 상기 표면은 습식 에칭 또는 건식 에칭에 의해 얇게 제거될 수 있다. 게다가, 챔버 내벽의 재료 또는 전극 재료로부터 발생되는 상기 중금속 원소들이 상기 반도체 기판 내의 수소 이온들의 영역 위의 영역에 첨가되기 때문에, 상기 반도체 기판의 표면 상에 할로겐을 포함하는 상기 산화 층(401)을 형성하는 것이 효과적이다. 중금속 원소들이 상기 산화 층(401)에 첨가된 이후에 열처리가 수행되는 경우에, 상기 산화 층(401) 내의 할로겐이 상기 중금속 원소들과 반응하여, 상기 중금속 원소들이 확산되지 않게 된다. 할로겐을 포함하는 열 산화 막이 형성될 때, 단결정 반도체 층을 사용하는 스위칭 소자에서 오프 전류(off current)의 감소와 같은 전기적 특성들의 개선이 성취될 수 있다.
본 실시예 모드가 상기 분리 층(408)이 상기 제 1 접착층(403)이 형성된 이후에 형성되는 예를 설명할지라도, 본 발명은 이에 제한되지 않는다. 상기 차단 층(402) 및 상기 제 1 접착층은 상기 분리 층(408)이 형성된 이후에 형성될 수 있다. 이와 같은 프로세스가 사용되는 경우에, 상기 차단 층(402) 및 상기 제 1 접착층(403)은 대기에 노출되지 않고 연속적으로 형성될 수 있다; 따라서, 이물체(foreign body), 포타슘, 소듐, 등에 의한 오염이 방지될 수 있다.
또한, 상기 산화 층(401)이 상기 반도체 기판(400)이 직사각형으로 프로세싱된 이후에 형성되는 예가 설명되었을지라도, 본 발명은 이에 특정하게 제한되지 않는다. 상기 반도체 기판(400)은 상기 산화 층(401)이 형성된 이후에 직사각형으로 프로세싱될 수 있다. 대안적으로, 상기 반도체 기판(400)은 상기 차단 층(402)이 형성된 이후에 직사각형으로 프로세싱되거나 또는 상기 제 1 접착층(403)이 형성되기 이전에 직사각형으로 프로세싱될 수 있다.
그 후, 복수의 직사각형 시트들(406)이 지지 기판(410) 위에 배열되고, 상기 시트들 및 상기 지지 기판(410)은 서로 밀접해진다. 도 6d는 2개의 시트들이 상기 지지 기판(410)과 밀접해지기 전의 단면도를 도시한다. 상기 지지 기판(410)은 절연 특성 또는 절연 표면을 갖는다. 접착 강도를 증가시키기 위하여, 제 2 접착층(411)이 상기 지지 기판(410) 위에 형성되는 것이 바람직하다. 게다가, 서로 밀접해야 하는 표면들은 충분히 클리닝되는 것이 바람직하다.
상기 시트(406) 및 상기 지지 기판(410)을 서로 대향하도록 하고 이의 적어도 일부분을 외부로부터 가압함으로써, 접합면들 사이의 거리가 국소적으로 감소된다. 따라서, 반 데르 발스 힘이 증가되고, 수소 결합의 기여와 함께, 상기 시트(406) 및 상기 지지 기판(410)은 서로 끌어당겨서 부분적으로 접착된다. 또한, 서로 대향하는 상기 시트(406) 및 상기 지지 기판(410) 사이의 거리가 인접한 영역에서 또한 감소되기 때문에, 반 데르 발스 힘이 강하게 작용하는 영역 또는 수소 결합에 의해 영향을 받는 영역이 넓어진다. 따라서, 접합은 전체 접합면들로 진행 및 확장된다. 상기 시트(406) 및 상기 지지 기판(410)의 내압성을 고려하여, 가압이 수행되어 압력이 접합면에 수직으로 가해진다.
게다가, 분리 층이 약해지고 분리가 상기 분리 층(408) 또는 이의 표면을 경계로서 사용하여 실행되는 온도 미만으로 열처리가 수행된다. 여기서, 열처리는 400℃ 미만, 바람직하게는, 350℃ 미만, 그리고 더 바람직하게는, 300℃ 미만으로 수행된다. 상기 분리 층에서의 미소한 공동들의 체적의 변화가 이 열처리에 의해 발생한다. 왜곡이 상기 분리 층(408)에서 발생하여, 반도체 기판은 시트가 상기 분리 층(408)을 따라 부분적으로 약해진다. 열처리는 가열용 노 또는 레이저 빔 조사에 의해 수행될 수 있다. 레이저 빔 조사에 의해 열처리를 수행하는 경우에, 상기 시트들(406)은 상기 지지 기판을 통해 가열될 수 있다. 그러므로, 레이저 빔의 조사에서, 나중에 단결정 반도체 층이 될 영역에 포함되는 결함들(수소 이온 조사에서 형성되는 결함들)이 복구될 수 있다.
도 6e에 도시된 바와 같이, 상기 반도체 기판들의 일부(412)가 분리 층(408) 또는 이의 표면을 경계로서 사용하여 상술된 압력 처리 및 열처리 중 하나에 의해 상기 지지 기판(410)으로부터 분리된다. 차례로 제 3 접착층(413), 상기 차단 층(402), 상기 산화 층(401), 및 단결정 반도체 층(414)의 적층이 상기 지지 기판(410) 위에 형성된다. 이 단결정 반도체 층(414)은 SOI 층이라고도 칭해질 수 있 다. 밀접해지고 서로 접착되는 상기 제 1 접착층(403) 및 상기 제 2 접착층(411)이 제 3 접착층(413)이라고 칭해진다는 점을 주의하라.
도 6d 내지 도 6f가 상기 반도체 기판들의 부분들이 복수의 시트들이 상기 지지 기판에 접착된 이후에 분리되는 예를 도시할지라도, 본 발명이 이에 제한되지 않는다는 점을 주의하라. 제 1 시트가 상기 지지 기판에 접착된 이후에, 상기 반도체 기판의 부분이 상기 지지 기판으로부터 분리될 수 있고, 그 다음에, 제 2 시트가 상기 지지 기판에 접착되고, 상기 반도체 기판의 부분이 상기 지지 기판으로부터 분리될 수 있고, 제 3 및 다음 시트들이 또한 유사한 방식으로 처리될 수 있다.
상기 반도체 기판들의 부분들(412)이 상기 분리 층 또는 이의 표면을 경계로서 사용하여 상기 지지 기판(410)으로부터 분리되기 전에, 분리가 용이하게 수행될 수 있도록 트리거가 행해지는 것이 바람직하다.
유용한 접착을 행하기 위하여, 접착을 행하는 표면들이 활성화되는 것이 바람직하다. 예를 들어, 접착을 행하는 표면들에는 원자 빔 또는 이온 빔이 조사된다. 원자 빔 또는 이온 빔이 사용될 때, 아르곤, 등의 불활성 가스 중성 원자 빔 또는 불활성 가스 이온 빔이 사용될 수 있다. 대안적으로, 플라즈마 조사 또는 라디컬 처리가 수행된다. 또한, 상기 시트 및 상기 지지 표면의 접합면들 중 적어도 하나는 산소 플라즈마로 처리되거나 또는 친수성인 오존수로 세정될 수 있다. 이와 같은 표면 처리는 400℃ 미만에서도 상이한 종류들의 재료들 사이의 접착을 용이하게 한다.
도 6e에 도시된 상태인 지지 기판이 획득된 이후에, 상기 SOI 층의 표면은 평탄화되도록 CMP(화학적 기계적 연마)를 받는 것이 바람직하다. 또한, 상기 SOI 층의 표면은 레이저 빔을 상기 표면에 조사함으로써 평탄화될 수 있다. 레이저 빔 조사가 10ppm 이하의 산소 농도를 갖는 질소 분위기에서 수행되는 것이 바람직하다는 점을 주의하라. 이것은 레이저 빔의 조사가 산소 분위기에서 수행될 때 상기 SOI 층의 표면이 거칠어질 가능성이 존재하기 때문이다. 획득되는 SOI 층을 박층화하기 위하여 CMP, 등이 사용될 수 있다.
그 후, 상기 단결정 반도체 층들(414)은 제 1 섬-형상 반도체 층(415) 및 제 2 섬-형상 반도체 층(416)을 형성하도록 도 6f에 도시된 바와 같이 포토리소그래피 기술을 사용하여 패터닝된다.
또한, 실제로, 상기 시트들(406)의 포지셔닝 정확도로 인하여 이웃하는 시트들 사이에 갭들이 존재한다. 상기 단결정 반도체 층들은 발생된 갭들이 화소 회로에 악영향을 주지 않도록 하기 위하여 도 6f에 도시된 위치들에서 유지되도록 패터닝된다. 화소 구성에서, 상기 단결정 반도체 층은 이웃하는 시트들 사이의 경계로부터 거리, 즉, 상기 제 2 접착층(411)이 노출되는 영역(417)을 유지하거나, 또는 상기 제 2 접착층(411)이 노출되는 영역(417)에 배선이 배치된다.
실시예 모드 1에서 설명되고 도 1에 도시된 것과 동일한 화소 구성이 사용될 수 있다.
도 6f의 단면도로 도시된 바와 같이, 상기 제 1 섬-형상 반도체 층(415) 및 상기 제 2 섬-형상 반도체 층(416) 사이의 갭이 거리(M+N)로서 표현된다.
본 실시예 모드는 실시예 모드 1과 자유롭게 결합될 수 있다.
( 실시예 모드 3)
본 실시예 모드는 반도체 장치가 실시예 모드 1 또는 실시예 모드 2에 따라 제조되는, 지지 기판 위에 배치되는 복수의 단결정 반도체 층들을 사용하여 제조되는 예를 설명한다.
발광 소자를 갖는 반도체 장치가 본 발명에 따라 형성될 수 있고, 상기 발광 소자는 하면 발광(bottom emission), 상면 발광(top emission), 또는 양면 발광 중 어느 하나에 의해 광을 방출한다. 본 실시예 모드는 도 7a, 도 7b, 및 8을 참조하여, (표시 장치 또는 발광 장치라고도 칭해지는) 표시 기능을 갖는 반도체 장치가 고성능 및 고 신뢰성을 갖는 하면-발광, 양면-발광, 또는 상면-발광 반도체 장치로서 제조되는, 높은 수율을 갖는 반도체 장치 제조 방법의 예를 설명한다.
처음으로, 섬-형상 단결정 반도체 층들이 실시예 모드 1에 따라, 유리 기판인 지지 기판(600) 위에 형성된다. 상기 방법의 세부사항들이 실시예 모드 1에서 설명되었기 때문에, 상기 세부사항들은 여기서 생략되며 상기 방법이 간략하게 설명된다는 점을 주의하라.
여기서, 상기 지지 기판(600)이 준비되고, 상기 지지 기판 위에 제 1 질화 산화 실리콘 층(601)이 형성되고, 제 1 접착층이 상기 제 1 질화 산화 실리콘 층(601) 위에 형성된다. 게다가, 반도체 기판이 준비되고, 상기 반도체 기판 위에 산화 질화 실리콘 층 및 상기 산화 질화 실리콘 층 위에 형성된 질화 산화 실리콘 층의 적층(603)이 형성되고, 제 2 접착층이 그 위에 형성된다. 지지 기판마다 적어도 2개의 반도체 기판들이 준비되고, 상기 반도체 기판들 각각이 직사각형들로 프 로세싱되고 내부에 형성된 분리 층을 포함한다는 점을 주의하라. 그 후, 상기 지지 기판 및 상기 반도체 기판들이 서로 접착되어 상기 제 1 접착층 및 상기 제 2 접착층이 서로 본딩된다. 상기 제 1 접착층 및 상기 제 2 접착층이 서로 접착될 때, 이들 사이의 경계면이 명확하지 않게 되므로; 상기 제 1 및 상기 제 2 접착층들이 도 7a 및 도 7b에서 접착층(604)으로서 도시되어 있다.
그 후, 상기 반도체 기판들의 부분들이 분리 층 또는 이의 표면을 경계로서 사용하여 상기 지지 기판(600)으로부터 분리되어 상기 지지 기판(600) 위에 단결정 반도체 층들을 형성한다. 그 후, 상기 단결정 반도체 층들은 포토리소그래피 기술을 사용하여 에칭되어, 섬-형상 단결정 반도체 층들을 형성한다. 실시예 모드 1에서와 같이, 스텝퍼 노광기가 본 실시예 모드에서 사용되며, 노광 면적이 하나의 직사각형 반도체 기판(시트라고도 칭해짐)의 면적과 거의 동일한 방식으로 원 샷의 노광이 실행된다. 상기 섬-형상 단결정 반도체 층들의 위치들이 또한 실시예 모드 1에 따라 결정된다는 점을 주의하라.
여기서, 접착이 실시예 모드 1에 따라 실행되는 예가 설명된다. 반도체 장치가 실시예 모드 1 대신에 실시예 모드 2에 따라 형성되는 경우에, 할로겐 원소를 포함하는 열 산화 막이 상기 접착층(604) 및 상기 단결정 실리콘 층 사이에서 상기 단결정 실리콘 층과 접촉하여 형성된다.
그 후, 섬-형상 단결정 반도체 층을 커버하는 게이트 절연 층(607)이 형성된다. 상기 게이트 절연 층(607)은 플라즈마 CVD 방법, 스퍼터링 방법, 등에 의해 형성되는 10 내지 150nm의 두께를 갖는 실리콘을 포함하는 절연 막으로 형성된다. 상 기 게이트 절연 층(607)은 질화 실리콘, 산화 실리콘, 산화 질화 실리콘 또는 또는 질화 산화 실리콘으로 대표되는 실리콘의 산화물 재료 또는 질화물 재료와 같은 재료를 사용함으로써 형성될 수 있고, 적층 구조 또는 단층 구조를 가질 수 있다. 또한, 상기 게이트 절연 층(607)은 질화 실리콘 막, 산화 실리콘 막, 및 질화 실리콘 막을 포함하는 3개의 층들의 적층된 층일 수 있다. 바람직하게는, 조밀한 막 품질을 갖는 질화 실리콘 막이 사용될 수 있다. 1 내지 100nm, 바람직하게는, 1 내지 10nm, 그리고 더 바람직하게는, 2 내지 5nm의 두께를 갖는 얇은 산화 실리콘 막이 상기 단결정 반도체 층 및 상기 게이트 절연 층 사이에 형성될 수 있다. 얇은 산화 실리콘 막을 형성하는 방법으로서, 반도체 영역의 표면이 열 산화 막을 형성하기 위하여 GRTA 방법, LRTA 방법, 등에 의해 산화되어, 얇은 산화 실리콘 막이 형성될 수 있다. 아르곤과 같은 희 가스 원소가 반응 가스에 포함될 수 있고, 낮은 막 형성 온도에서 게이트 누설 전류를 거의 갖지 않는 조밀한 절연 막을 형성하기 위하여 형성될 절연 막과 혼합될 수 있다는 점을 주의하라.
다음으로, 게이트 전극 층 또는 접속 전극으로 기능하는 20 내지 100nm 두께를 갖는 제 1 도전막 및 100 내지 400nm 두께를 갖는 제 2 도전막이 상기 게이트 절연 층(607) 위에 적층된다. 상기 제 1 도전막 및 상기 제 2 도전막은 스퍼터링 방법, 증착 방법, CVD 방법, 등에 의해 형성될 수 있다. 상기 제 1 도전막 및 상기 제 2 도전막은 주성분으로서 탄탈(Ta), 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 또는 네오디뮴(Nd)으로부터 선택된 원소 또는 이러한 원소들 중 어느 하나를 포함하는 합금 재료 또는 화합물 재료로 형성될 수 있 다. 인 또는 AgPdCu 합금과 같은 불순물 원소로 도핑되는 다결정성 실리콘 막으로 대표되는 반도체 막이 또한 상기 제 1 도전막 및 상기 제 2 도전막으로서 사용될 수 있다. 도전막은 2-층 구조에 제한되지 않고, 예를 들어, 제 1 도전막으로서 50nm 두께의 텅스텐 막, 제 2 도전막으로서 500nm 두께의 알루미늄-실리콘 합금(Al-Si) 막, 및 제 3 도전막으로서 30nm 두께의 질화 티타늄 막이 순차적으로 적층되는 3-층 구조를 가질 수 있다. 3-층 구조의 경우에, 텅스텐 대신에 질화 텅스텐이 상기 제 1 도전막으로서 사용되거나; 알루미늄-실리콘 합금(Al-Si) 막 대신에 알루미늄-티타늄 합금(Al-Ti) 막이 상기 제 2 도전막으로서 사용되거나; 또는 질화 티타늄 막 대신에 티타늄 막이 상기 제 3 도전막으로서 사용될 수 있다. 단층 구조가 사용될 수 있다는 점을 주의하라.
그 후, 레지스트로 형성된 마스크를 형성하고 상기 제 1 도전막 및 상기 제 2 도전막을 희망하는 형태로 프로세싱하기 위하여 포토리소그래피 방법이 사용된다. 에칭 조건들(코일-형상 전극에 인가된 전력량, 기판 측 상의 전극 층에 인가된 전력 량, 기판 측 상의 전극 온도, 등)을 적절하게 조정함으로써 유도 결합 플라즈마(ICP) 에칭 방법에 의해 에칭이 수행되어, 상기 제 1 도전막 및 상기 제 2 도전막이 희망하는 테이퍼 형상(taper shape)을 가지도록 할 수 있다. 에칭 가스로서, Cl2, BCl3, SiCl4, CCl4, 등으로 대표되는 염소계 가스, CF4, SF6, NF3, 등으로 대표되는 불소계 가스, 또는 O2가 적절하게 사용될 수 있다. 본 실시예 모드에서, 상기 제 2 도전막은 CF4, Cl2 및 O2를 함유하는 에칭 가스를 사용하여 에칭되고, 상기 제 1 도전막은 CF4 및 Cl2를 함유하는 에칭 가스를 사용하여 연속적으로 에칭된다.
그 후, 상기 제 2 도전막은 상기의 에칭 프로세스에서 사용되는 레지스트로 형성된 마스크를 사용하여 상기 제 1 도전막의 측면의 테이퍼 각도보다 더 큰 테이퍼 각도를 갖도록 더 프로세싱된다. 본 실시예 모드에서, Cl2, SF6, 및 O2가 테이퍼 형상을 갖는 도전성 층을 형성하는 에칭 가스로서 사용된다. 테이퍼 형상에 의하여, 그 위에 적층될 막의 피복성이 향상되며, 결함이 감소되므로, 신뢰성이 향상된다. 따라서, 도 7a 및 도 7b에 도시된 형성을 갖는 전극이 형성되는데, 즉, 상기 제 1 도전막보다 더 작은 폭을 가지며 자신의 측면 상에 테이퍼 각도를 갖는 제 2 도전막이 상기 제 1 도전막 위에 제공되는 전극이 형성된다. 이 전극은 상기 섬-형상 단결정 반도체 층 위에 형성되며, 또 다른 배선과의 접속을 위한 접속 전극 또는 게이트 전극으로 기능한다.
상기 게이트 전극의 형상이 도 7a 및 도 7b에 도시된 것에 제한되지 않는다는 점을 주의하라. 상기 게이트 전극은 단층 구조 또는 자신의 측벽 상에 사이드월 구조를 갖는 전극 구조를 가질 수 있다.
그 후, 테이퍼 형상을 갖는 전극을 마스크로서 사용하여 n-형 도전성을 부여하는 불순물 원소를 첨가함으로써 제 1 n-형 불순물 영역이 형성된다. 본 실시예 모드에서, 불순물 원소를 함유하는 도핑 가스로서 포스핀(phosphine)(PH3)을 사용하여 도핑이 수행된다(도핑 가스는 수소(H2)로 희석된 PH3이고, 가스에서의 PH3 비율은 5%이다). 인(P)이 본 실시예 모드에서 n-형 도전성을 부여하는 불순물 원소로서 사용된다.
본 실시예 모드에서, 게이트 전극 층을 사이에 개재하여 상기 게이트 전극 층들과 중첩되는 불순물들 영역 내의 영역들이 Lov 영역들이라고 칭해진다. 또한, 상기 게이트 절연 층을 사이에 개재하여 상기 게이트 전극 층들과 중첩되지 않는 불순물 영역들 내의 영역들은 Loff 영역들이라고 칭해진다. 도 7a 및 도 7b에서, 상기 불순물 영역들은 해칭 및 블랭크 공간(hatching and black space)들(또는 점선 해칭)로 도시되어 있다. 이것은 블랭크 공간들이 불순물 원소들로 도핑되지 않는다는 것을 의미하는 것이 아니라, 이러한 영역들 내의 불순물 원소의 농도 분포가 마스크 및 도핑 조건을 반영한다는 점을 이해하는 것을 용이하게 한다. 이것이 본 명세서의 다른 도면들에 대해서도 그러하다는 점을 주의하라.
그 후, p-채널 TFT에 포함되어야 하는 단결정 반도체 층 및 화소부 내의 스위칭 TFT에 포함되어야 하는 단결정 반도체 층의 부분들을 커버하는 마스크가 형성된다. 그 후, n-형 도전성을 부여하는 불순물 원소를 첨가함으로써 제 2 n-형 불순물 영역이 형성된다. 본 실시예 모드에서, 불순물 원소를 함유하는 도핑 가스로서 PH3을 사용하여 도핑이 수행된다(도핑 가스는 수소(H2)로 희석된 PH3이고, 가스에서의 PH3 비율은 5%이다). 상기 제 2 n-형 불순물 영역은 소스 또는 드레인의 기능을 하는 고농도 n-형 불순물 영역이다. 상기 제 1 도전막을 통해 도핑되는 제 3 n-형 불순물 영역은 약하게 도핑된 드레인(lightly doped drain: LDD) 영역의 기능을 하는 저농도 불순물 영역이다. 상기 제 3 n-형 불순물 영역은 드레인 주위의 전계를 경감시킬 수 있고 핫 캐리어(hot carrier)들로 인한 전류의 열화를 억제할 수 있는 Lov 영역이다.
그 후, 레지스트로 형성된 마스크가 제거되고, n-채널 TFT에 포함되어야 하는 단결정 반도체 층을 커버하는 레지스트로 형성된 마스크가 형성된다. 그 후, p-형 도전성을 부여하는 불순물 원소를 첨가함으로써 p-형 불순물 영역이 형성된다. 붕소(B)가 본 실시예 모드에서 불순물 원소로서 사용되기 때문에, 도핑은 이온 도핑 장치에 의해, 그리고 불순물 원소를 함유하는 도핑 가스로서 디보란(deborane)(B2H6)을 사용하여 수행된다(도핑 가스는 수소(H2)로 희석된 B2H6이고 가스에서의 B2H6 비율은 15%이다). p-형 불순물 영역은 소스 또는 드레인의 기능을 하는 고농도 p-형 불순물 영역이다.
레지스트로 형성된 마스크는 O2 애싱에 의하여, 또는 레지스트 박리액(resist stripping solution)을 사용하여 제거되고, 산화 막이 또한 제거된다. 그 후, 절연 막, 즉, 소위 사이드월이 상기 게이트 전극 층의 측벽을 커버하도록 형성된다. 상기 측벽은 플라즈마 CVD 방법 또는 저압 CVD(LPCVD) 방법에 의하여 형성되는 실리콘을 포함하는 절연 막으로 형성될 수 있다.
불순물 원소를 활성화하기 위하여 열처리, 강한 광 조사, 또는 레이저 광 조사가 수행될 수 있다. 활성화와 동시에, 상기 게이트 절연 층의 플라즈마 대미지 및 상기 게이트 절연 층과 상기 단결정 반도체 층 사이의 경계면의 플라즈마 대미지가 복구될 수 있다.
다음으로, 상기 게이트 절연 층(607) 및 2-층 구조를 갖는 전극 층을 커버하는 제 1 층간 절연 층이 형성된다. 본 실시예 모드에서, 절연 막들(667 및 668)의 적층 구조가 사용된다. 질화 산화 실리콘 층이 100nm 두께가 되도록 절연 막(667)으로서 형성되고, 산화 질화 실리콘 막이 900nm 두께가 되도록 절연 막(668)으로서 형성되어 적층 구조를 형성한다. 본 실시예 모드에서, 상기 절연 막들(667 및 686)은 하지막과 유사하게 플라즈마 CVD 방법에 의해 연속적으로 형성된다. 상기 절연 막들(667 및 668)에 대한 재료들은 상기의 재료들에 제한되지 않는다. 상기 절연 막들(667 및 668)은 스퍼터링 방법 또는 플라즈마 CVD 방법에 의해 형성되는 질화 실리콘 층, 질화 산화 실리콘 층, 산화 질화 실리콘 층, 또는 산화 실리콘 층일 수 있다. 단층 구조 또는 실리콘을 포함하는 또 다른 절연 막을 사용한 3개 이상의 층들의 적층 구조가 사용될 수 있다.
상기 절연 막들(667 및 668)은 대안적으로, 질화 알루미늄(AlN), 산화 질화 알루미늄(AlON), 산소보다 더 많은 질소를 함유하는 질화 산화 알루미늄(AlNO), 산화 알루미늄, 다이아몬드-형 탄소(DLC), 질소-함유 탄소 막(CN), 또는 무기 절연 재료를 함유하는 또 다른 물질로 형성될 수 있다. 대안적으로, 실록산 수지가 사용될 수 있다. 실록산 수지가 Si-O-Si 결합을 포함하는 수지라는 점을 주의하라. 실록산은 실리콘(Si) 및 산소(O)의 결합으로 형성된 골격 구조를 갖고, 치환기로서 적어도 수소를 함유하는 유기기(예를 들어, 알킬기 또는 알릴기) 또는 불소기를 갖는다. 실록산은 치환기로서 적어도 수소를 함유하는 유기기 및 불소기 둘 모두를 가질 수 있다. 대안적으로, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 벤조클로로부텐, 또는 폴리실라잔과 같은 유기 절연 재료가 사용될 수 있다. 도포법에 의해 형성된 유용한 평탄성을 갖는 도포막이 사용될 수 있다.
다음으로, 상기 단결정 반도체 층들 및 상기 게이트 전극 층들에 도달하는 복수의 콘택트 홀(contact hole)들(개구들)이 레지스트로 형성된 마스크를 사용하여 상기 절연 막들(667 및 668) 및 상기 게이트 절연 층(607)을 선택적으로 에칭함으로써 형성된다. 에칭은 사용될 재료의 선택비에 따라 한번 또는 복수 번 수행될 수 있다.
그 후, 도전막이 상기 개구들을 커버하도록 형성되며, 상기 도전막이 에칭되어 소스 영역 및 드레인 영역의 부분들에 전기적으로 접속되는 접속 전극들을 형성한다.
상기 접속 전극들은 PVD 방법, CVD 방법, 증착 방법, 등에 의해 도전막을 형성하고 나서, 상기 도전막을 희망하는 형상으로 에칭함으로써 형성될 수 있다. 도전막은 액적 토출 방법(droplet discharge method), 인쇄 방법(printing method), 전기도금 방법, 등에 의하여 소정의 위치에 선택적으로 형성될 수 있다. 리플로우 방법(reflow method) 또는 다마신 방법(damascene method)이 사용될 수 있다. 상기 접속 전극들에 대한 재료로서, Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, Al, Ta, Mo, Cd, Zn, Fe, Ti, Zr 또는 Ba, 또는 Si 또는 Ge와 같은 금속, 이의 합금 또는 질화물이 사용될 수 있다. 이러한 재료들 중 어느 하나의 적층 구조가 대안적으로 사용될 수 있다. 본 실시예 모드에서, 티타늄(Ti) 막이 60nm 두께가 되도록 형성되며, 질화 티타늄 막이 40nm 두께가 되도록 형성되며, 알루미늄 막이 700nm 두께가 되도 록 형성되며, 티타늄(Ti) 막이 200nm 두께가 되도록 형성되므로, 형성된 적층 구조가 희망하는 형상으로 프로세싱된다.
상술된 프로세스를 통하여, 주변 구동 회로 영역(634)이 Lov 영역에서 p-형 불순물 영역을 갖는 p-채널 박막 트랜지스터인 트랜지스터(673) Lov 영역에서 n-형 불순물 영역을 갖는 n-채널 박막 트랜지스터인 트랜지스터(674)를 포함하고; 화소 영역(636)이 Loff 영역에서 n-형 불순물 영역을 갖는 다중-채널형 n-채널 박막 트랜지스터인 트랜지스터(675) 및 p-채널 박막 트랜지스터인 트랜지스터(677)를 포함하는 능동 매트릭스 기판이 제조될 수 있다(도 7a 및 도 7b 참조). 상기 능동 매트릭스 기판은 발광 소자(690)를 포함하는 표시 장치에 사용될 수 있다.
본 발명이 본 실시예 모드에서 설명되는 박막 트랜지스터들을 제조하는 방법 뿐만 아니라, 상부 게이트형(평면형), 하부 게이트형(역스태거형), 게이트 절연 막을 사이에 개재하여 채널 영역 위 및 아래에 배열되는 2개의 게이트 전극 층들을 갖는 이중 게이트형, 및 다른 구조들을 제조하는 방법에 적용될 수 있다.
그 후, 제 2 층간 절연 층(681)이 형성된다. 상기 제 2 층간 절연 층(681)은 산화 실리콘, 질화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄(AlN), 산화 질화 알루미늄(AlON), 산소보다 더 많은 질소를 함유하는 질화 산화 알루미늄(AlNO), 산화 알루미늄, 다아이몬드-형 탄소(DLC), 질소-함유 탄소 막(CN), 인 유리(PSG), 인붕소 유리(BPSG), 알루미나 막, 폴리실라잔, 또는 무기 절연 재료를 함유하는 또 다른 물질로부터 선택된 재료로 형성될 수 있다. 대안적으로 실록산 수지가 사용될 수 있다. 유기 절연 재료가 대안적으로 사용될 수 있 고, 감광성 재료 또는 비감광성 재료가 사용될 수 있다. 예를 들어, 폴리이미드, 아크릴, 폴리아미드, 폴리이미드 아미드, 레지스트, 또는 벤조클로로부텐이 사용될 수 있다.
본 실시예 모드에서, 평탄화를 위해 제공되는 상기 층간 절연 층은 높은 내열성, 높은 절연성, 및 높은 평탄화율을 가질 필요가 있다. 그러므로, 상기 제 2 층간 절연 층(681)은 스핀 코팅 방법으로 대표되는 코팅 방법을 사용하여 형성되는 것이 바람직하다.
상기 제 2 층간 절연 층(681)은 딥핑(dipping), 스프레이 코팅(spray coating), 닥터 나이프(doctor knife), 롤 코터(roll coator), 커튼 코터(curtain coater), 나이프 코터(knife coater), CVD 방법, 증착 방법, 등을 사용하여 형성될 수 있다. 상기 제 2 층간 절연 층(681)은 액적 토출 방법에 의해 형성될 수 있다. 액적 토출 방법을 사용하는 경우에, 액체 재료가 절약될 수 있다. 액적 토출 방법과 같은 마스크 없이 패턴을 형성하는 방법, 예를 들어, 인쇄 방법(즉, 스크린 인쇄(screen printing) 또는 오프셋 인쇄(offset printing)과 같은 패턴을 형성하는 방법)이 사용될 수 있다.
다음으로, p-채널 트랜지스터(677)의 접속 전극에 도달하는 개구, 즉, 콘택트 홀이 상기 화소 영역(636)에서 상기 제 2 층간 절연 층(681)을 에칭함으로써 형성된다.
다음으로, 상기 접속 전극에 전기적으로 접속되는 화소 전극 층(630)이 형성된다. 상기 화소 전극 층(630)은 상기 발광 소자(690)에 포함되는 2개의 전극들 중 하나인 제 1 전극으로 기능한다. 상기 화소 전극 층(630)은 산화 인듐 주석, 산화 아연이 산화 인듐과 혼합되는 산화 인듐 아연, 산화 실리콘이 산화 인듐과 혼합되는 도전성 재료, 유기 인듐, 유기 주석, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 아연, 산화 티타늄을 함유하는 산화 인듐, 또는 산화 티타늄을 함유하는 산화 인듐 주석을 사용하여 형성될 수 있다.
도전성 고분자(도전성 폴리머라고도 칭해짐)를 포함하는 도전성 조성이 상기 화소 전극 층(630)에 사용될 수 있다. 도전성 조성의 박막이 화소 전극 층으로서 형성될 때, 상기 박막은 10000Ω/□ 이하의 시트 저항 및 550nm의 파장에서 70%와 동일하거나 또는 70% 이상의 광 투과율(light transmittance)을 갖는다. 상기 박막에 포함되는 도전성 고분자의 저항이 0.1Ωㆍcm 이하인 것이 바람직하다는 점을 주의하라.
도전성 고분자로서, 소위 π 전자 공액 고-분자(π electron conjugated high-molecule)가 사용될 수 있다. 예를 들어, 폴리아닐린 및/또는 이의 유도체, 폴리피롤 및/또는 그 유도체, 폴리티오펜 및/또는 그 유도체, 및 2개 이상의 종류들의 이러한 재료들의 공중합체가 제공될 수 있다.
공액 도전성 고-분자의 특정 예들이 이하에 제공된다:
폴리피롤, 폴리(3-메틸피롤), 폴리(3-부틸피롤), 폴리(3-옥틸피롤), 폴리(3-데실피롤), 폴리(3,4-디메틸피롤), 폴리(3,4-디부틸피롤), 폴리(3-히드록시피롤), 폴리(3-메틸-4-히드록시피롤), 폴리(3-메톡시피롤), 폴리(3-에톡시피롤), 폴리(3-옥톡시피롤), 폴리(3-카르복실피롤), 폴리(3-메틸-4-카르복실피롤), 폴리N-메틸피 롤, 폴리티오펜, 폴리(3-메틸티오펜), 폴리(3-부틸티오펜), 폴리(3-옥틸티오펜), 폴리(3-데실티오펜), 폴리(3-도데실티오펜), 폴리(3-메톡시티오펜), 폴리(3-에톡시티오펜), 폴리(3-옥톡시티오펜), 폴리(3-카르복실티오펜), 폴리(3-메틸-4-카르복실티오펜), 폴리(3,4-에틸렌디옥시티오펜), 폴리아닐린, 폴리(2-메틸아닐린), 폴리(2-옥틸아닐린), 폴리(2-이소부틸아닐린), 폴리(3-이소부틸아닐린), 폴리(2-아닐린술폰 산), 또는 폴리(3-아닐린술폰산).
상기의 도전성 고분자들 중 어느 하나가 상기 화소 전극 층에 대한 도전성 조성으로서 단독으로 사용될 수 있다. 대안적으로, 상기의 도전성 고분자들 중 어느 하나가 도전성 조성의 막의 강도와 같은 필름 특성들을 조정하기 위하여 자신에 첨가된 유기 수지와 함께 사용될 수 있다.
유기 수지에 관하여, 수지가 도전성 고분자와 호환 가능하거나 수지가 도전성 고분자 내로 혼합 및 분산될 수 있는 한, 열경화성 수지, 열가소성 수지, 또는 광경화성 수지가 사용될 수 있다. 예를 들어, 폴리에틸렌 테레프탈레이트, 폴리부틸렌 테레프탈레이트, 또는 폴리에틸렌 나프탈레이트와 같은 폴리에스테르계 수지; 폴리이미드 또는 폴리이미드 아미드와 같은 폴리이미드계 수지; 폴리아미드 6, 폴리아미드 6,6, 폴리아미드 12 또는 폴리아미드 11과 같은 폴리아미드 수지; 폴리(비닐리덴 플루오라이드), 폴리비닐 플루오라이드, 폴리테트라플루오로에틸렌, 에틸렌 테트라플루오로에틸렌 코폴리머, 또는 폴리클로로트리플루오로에틸렌과 같은 불소 수지; 폴리비닐 알코올, 폴리비닐 에테르, 폴리비닐 부티랄, 폴리비닐 아세테이트, 또는 폴리비닐 클로라이드와 같은 비닐 수지; 에폭시 수지; 크실렌 수지; 아 라미드 수지; 폴리우레탄계 수지; 폴리우레아계 수지; 멜라민 수지; 페놀계 수지; 폴리에테르; 아크릴계 수지, 또는 이러한 수지들 중 어느 하나의 공중합체가 사용될 수 있다.
또한, 도전성 조성은 억셉터 도펀트(acceptor dopant) 또는 도너 도펀트로 도핑되어, 공액 도전성 고-분자 내의 공액 전자의 산화-환원 전위가 상기 도전성 조성의 전도도를 조정하기 위하여 변화될 수 있게 될 수 있다.
할로겐 화합물, 루이스 산, 프로톤 산, 유기 시안 화합물, 유기 금속 화합물, 등이 억셉터 도펀트로서 사용될 수 있다. 할로겐 화합물의 예들은 염소, 브롬, 요오드, 염화 요오드, 브롬화 요오드, 불화 요오드이다. 루이스 산의 예들은 오불화인, 오불화비소, 오불화안티몬, 삼불화붕소, 삼염화붕소, 및 삼브롬화붕소이다. 프로톤 산의 예들은 염산, 술폰산, 질산, 인산, 불화붕산, 불화수소산, 및 과염소산과 같은 무기산; 및 유기 카르복실산 및 유기 술폰산과 같은 유기산을 포함한다. 유기 카르복실산 및 유기 술폰산으로서, 상기의 유기 카르복실산 화합물 및 유기 술폰산 화합물이 사용될 수 있다. 유기 시안 화합물로서, 공액 결합 내에 2개 이상의 시안기들을 갖는 화합물, 예를 들어, 테트라시아노에틸렌, 산화 테트라시아노에틸렌, 테트라시아노벤젠, 테트라시아노퀴노디메탄, 및 테트라시아노아자나프탈렌이 제공된다.
도너 도펀트로서, 알칼리 금속, 알칼리-토 금속, 4급 아민 화합물, 등이 사용된다.
도전성 조성은 물 및 유기 용매(예를 들어, 알코올계 용매, 케톤계 용매, 에 스테르계 용매, 탄화수소계 용매, 방향족 용매)에서 용해되고, 화소 전극 층의 역할을 하는 박막이 습식 프로세스에 의해 형성될 수 있다.
도전성 조성을 용해하는 용매는 특정하게 제한되지 않는다. 상기의 도전성 고분자들 및 유기 수지와 같은 고분자 수지 화합물들을 용해하는 용매가 사용될 수 있다. 예를 들어, 도전성 조성은 물, 메탄올, 에탄올, 탄산 프로필렌, N-메틸피롤리돈, 디메틸포름아미드, 디메틸아세타미드, 시클로헥산, 아세톤, 메틸 에틸 케톤, 메틸 이소부틸 케톤, 또는 톨루엔 중 어느 하나 또는 이들의 화합물에 용해될 수 있다.
상기 도전성 조성이 상술된 바와 같은 용매에 용해된 후에, 이의 막이 도포 방법, 코팅 방법, 액적 토출 방법(잉크젯 방법이라고도 칭해짐), 또는 인쇄 방법과 같은 습식 프로세스에 의해 형성될 수 있다. 상기 용매는 열처리로 건조되거나 또는 감소된 압력 하에서 건조될 수 있다. 상기 유기 수지가 열경화성 수지인 경우에, 열처리가 더 수행될 수 있다. 상기 유기 수지가 광경화성 수지인 경우에, 광 조사 처리가 수행될 수 있다.
그 후, 상기 화소 전극 층(630)의 단부를 커버하는 격벽의 역할을 하는 인슐레이터(insulator)(686)가 형성된다.
그 후, 유기 화합물을 포함하는 층(688)이 증착 방법, 잉크젯 방법, 등에 의해 상기 화소 전극 층(630) 위에 선택된 바와 같이 형성된다.
그 후, 제 2 전극(689)이 유기 화합물을 포함하는 상기 층(688) 위에 형성된다. 상기 제 2 전극은 상기 발광 소자(690)의 제 1 전극과 함께 한 쌍의 전극들을 형성한다. 상기 전극들은 자신들 사이에 배치되는 유기 화합물을 포함하는 층(688)이 광을 방출하도록 한다.
도 7a 및 도 7b의 반도체 장치는 광-투과 도전성 재료로 형성되어 상기 발광 소자(690)로부터 방출된 광이 자신을 통해 투과될 수 있도록 하는 화소 전극 층(685) 및 투광성 도전성 재료로 형성되어 상기 발광 소자(690)로부터 방출된 광이 반사되도록 하는 상기 제 2 전극(689)을 갖는다. 반사율을 가져야 하는 상기 제 2 전극(689)으로서, 예를 들어, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 또는 이러한 재료들 중 어느 하나의 합금의 도전막이 사용될 수 있다. 가시광 영역에서 높은 반사율을 갖는 물질이 사용되는 것이 바람직하다. 본 실시예 모드에서, 알루미늄 막이 사용된다.
결과적인 발광 소자(690)는 밀봉 기판(695)으로 밀봉된다. 상기 지지 기판(600) 및 상기 밀봉 기판(695)은 시일재(sealant)(692)로 서로 접착된다.
도 7a 및 도 7b는 반도체 장치의 평면도 및 단면도이다. 도 7a는 반도체 장치의 평면도이고, 도 7b는 도 7a의 라인 E-F를 따라 취해진 단면도이다. FPC(694)가 접착되는 외부 단자 접속 영역(632), 접속 영역(655), 상기 주변 구동 회로 영역(634), 및 상기 화소 영역(636)이 도시되어 있다. 외부 단자에 접속되는 단자 전극 층(678)이 상기 외부 단자 접속 영역(632)에 제공된다. 상기 FPC(694)는 이방성 도전성 층(696) 및 상기 화소 전극 층(685)을 통하여 상기 단자 전극 층(678)에 접속된다. 상기 화소 전극 층(685)은 상기 화소 전극 층(630)과 동일한 단계로서 형성된다. 상기 접속 영역(655)에서, 상기 제 2 전극(689)은 하부 층 내의 배선에 접 속된다.
에칭이 플라즈마 에칭(건식 에칭) 또는 습식 에칭에 의해 수행될 수 있다는 점을 주의하라. 플라즈마 에칭이 대면적 기판에 적합하다. 에칭 가스로서, CF4, NF3, Cl2 또는 BCl3와 같은 불소계 또는 염소계 가스가 사용되며, He 또는 Ar과 같은 불활성 가스가 적절하게 이에 첨가될 수 있다. 분위기압 방전에 의한 에칭 프로세스를 사용하는 경우에, 국소 전기 방전이 수행될 수 있고, 상기 기판의 전체 표면 위에 마스크 층이 형성될 필요가 없다.
또한, 배선 층 또는 전극 층을 형성하기 위한 도전성 층, 소정의 패턴을 형성하는데 사용되는 마스크 층, 등이 액적 토출 방법과 같이, 패턴이 선택된 바와 같이 형성될 수 있는 방법에 의해 형성될 수 있다. 액적 토출(배출) 방법(이의 시스템에 따라 잉크젯 방법이라고도 칭해짐)은 특정 목적을 위해 혼합된 조성의 액적들을 선택적으로 토출(배출)함으로써 (도전성 층, 절연 층, 등의) 소정의 패턴을 형성할 수 있다. 이와 같은 방법에서, 습윤성(wettability) 또는 접착성을 제어하는 처리가 상기 패턴이 형성되는 영역에 대해 수행될 수 있다. 또한, 패턴이 에칭 프로세스 없이 형성될 수 있는 방법, 예를 들어, 인쇄 방법(스크린 인쇄 또는 오프셋 인쇄와 같이, 패턴이 형성되는 방법)이 사용될 수 있다.
포토리소그래피 기술에서 사용되는 마스크에 관하여, 에폭시 수지, 아크릴 수지, 페놀 수지, 노볼락 수지, 멜라민 수지, 또는 우레탄 수지와 같은 수지 재료가 사용된다. 상기 마스크는 벤조클로로부텐, 페릴렌, 불화 아릴렌 에테르, 또는 투광성을 갖는 폴리이미드와 같은 유기 재료; 실록산계 폴리머, 등의 중합화에 의해 형성된 화합물 재료; 수용성 호모폴리머 및 수용성 공중합체를 함유하는 조성 재료; 등을 사용하여 형성될 수 있다. 대안적으로, 포지티브 레지스트(positive resist), 네거티브 레지스트(negative resist), 등이 사용될 수 있다. 액적 토출 방법의 경우에, 사용되는 임의의 재료의 표면 장력 및 점도는 예를 들어, 용매의 농도를 조정하거나 또는 계면활성제, 등을 첨가함으로써 적절하게 조정된다.
도 7a 및 도 7b의 상기 반도체 장치가 광이 화살표로 표시된 방향으로 방출되는 하면 사출의 구조를 갖지만, 상기 반도체 장치는 특정하게 제한되지 않고, 상면 사출 구조 또는 광이 상면 및 하면 둘 모두로부터 방출되는 양면 사출 구조를 가질 수 있다.
도 8은 상면 발광 구조의 예를 도시한다. 발광 소자들의 전극들의 구조들 및 절연물들(686)의 크기가 도 8 및 도 7b 사이에서 상이할지라도, 다른 부분들은 동일하고, 동일한 부분들의 설명은 여기서 생략된다. 도 7b와 동일한 참조 번호들이 도 8에서 사용된다는 점을 주의하라.
반사형 금속 층인 배선 층(624)이 상기 발광 소자(690)의 제 1 전극(617) 아래에 형성된다. 투명 도전막인 상기 제 1 전극(617)이 상기 배선 층(624) 위에 형성된다. 반사성을 가져야 하는 상기 배선 층(624)으로서, 예를 들어, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 구리, 탄탈, 몰리브덴, 알루미늄, 마그네슘, 칼슘, 리튬, 또는 이러한 재료들 중 어느 하나의 합금의 도전막이 사용될 수 있다. 가시광 영역에서 높은 반사율을 갖는 물질이 사용되는 것이 바람직하다. 도전막은 또한 상기 제 1 전극(617)으로서 사용될 수 있고, 그 경우에, 적층이 필요하지 않다면, 단일 층이 사용될 수 있고, 반사율을 갖는 상기 배선 층(624)은 제공될 필요가 없다.
상기 제 1 전극(617) 및 상기 제 2 전극(689)은 각각 투광성 도전성 재료로 형성된 투명 도전막을 사용하여 특정하게 형성될 수 있고, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 인듐 아연, 산화 티타늄을 함유하는 산화 인듐, 산화 티타늄을 함유하는 산화 인듐 주석, 등이 사용될 수 있다. 말할 필요도 없이, 산화 인듐 주석, 산화 인듐 아연, 산화 실리콘이 첨가되는 산화 인듐 주석, 등이 사용될 수 있다.
상기 제 2 전극(689)이 금속 막과 같은 투광성을 갖지 않는 재료로 형성될지라도, 광은 상기 제 2 전극(689)의 두께가 광을 투과할 수 있도록 얇게(바람직하게는, 약 5 내지 30nm 두께로) 형성되는 경우에, 상기 제 2 전극(689)을 통해 방출될 수 있다. 상기 제 2 전극(689)에 사용될 수 있는 금속 박막으로서, 티타늄, 텅스텐, 니켈, 금, 백금, 은, 알루미늄, 마그네슘, 칼슘, 리튬, 이러한 재료들 중 어느 하나의 합금, 등으로 형성된 도전막이 제공될 수 있다.
도 8에 도시된 상면 발광 구조가 사용될 때, 개구율(aperture ratio)이 용이하게 높을 수 있는데, 즉, 발광 영역의 면적이 용이하게 높을 수 있으므로; 패널이 4개의 TFT들을 갖는 단위 셀 및 2개의 TFT들을 갖는 단위 셀을 포함할지라도, 단위 셀들의 발광 영역들의 에어리어가 동일할 수 있다. 따라서, 실시예 모드 1에서 설명된 화소 구성보다 더 큰 발광 영역을 갖는 패널이 제조될 수 있다.
본 실시예 모드는 실시예 모드 1 및 실시예 모드 2와 자유롭게 결합될 수 있 다.
( 실시예 모드 4)
본 실시예 모드는 도 9a 및 도 9d를 참조하여 본 발명의 반도체 장치에서 표시 소자들에 사용될 수 있는 발광 소자들의 구조들을 설명한다.
도 9a 내지 도 9d는 EL 층(860)이 제 1 전극(870) 및 제 2 전극(850) 사이에 샌드위칭되는 발광 소자의 구조들을 도시한다. 상기 EL 층(860)은 도면들에 도시된 바와 같이 제 1 층(804), 제 2 층(803), 및 제 3 층(802)을 포함한다. 도 9a 내지 도 9d에서, 상기 제 2 층(803)은 발광 층이고, 상기 제 1 층(804) 및 상기 제 3 층(803)은 기능적인 층들이다.
상기 제 1 층(804)은 상기 제 2 층(803)에 정공들을 전달하는 기능을 한다. 도 9a 및 도 9d에서, 상기 제 1 층(804)에 포함된 정공-주입 층은 높은 정공-주입 특성을 갖는 물질을 포함하며, 산화 몰리브덴, 산화 바나듐, 산화 루테늄, 산화 텅스텐, 산화 망간, 등이 사용될 수 있다. 또한, 상기 제 1 층(804)은 프탈로시아닌(약어: H2Pc) 또는 구리 프탈로시아닌(CuPu)과 같은 프탈로시아닌계 화합물; 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약어: DPAB) 또는 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약어: DNTPD)와 같은 방향족 아민 화합물; 폴리(에틸렌 다이옥시티오펜)/폴리(스티렌술폰산)(약어: PEDOT/PSS)과 같은 고분자 화합물; 등을 사용하여 형성될 수 있다.
또한, 유기 화합물 및 무기 화합물을 포함하는 복합 재료가 상기 정공-주입 층에 사용될 수 있다. 특히, 유기 화합물 및 상기 유기 화합물에 대해 전자-수용 특성을 나타내는 무기 화합물을 포함하는 복합 재료가 전자들이 상기 유기 화합물 및 상기 무기 화합물 사이에서 전달되고 캐리어 밀도가 증가되기 때문에 정공-주입 특성 및 정공-수송성에서 우수하다.
유기 화합물 및 무기 화합물을 포함하는 복합 재료가 상기 정공-주입 층에 사용되는 경우에, 상기 정공-주입 층은 상기 전극 층과 오옴 접촉을 형성할 수 있으므로; 상기 전극 층의 재료가 일함수에 관계없이 선택될 수 있다.
상기 복합 재료에 사용되는 상기 무기 화합물로서, 천이 금속의 산화물이 사용되는 것이 바람직하다. 주기율표의 4족 내지 8족에 속하는 금속의 산화물이 사용될 수 있다. 구체적으로는, 전자-수용 특성 때문에 다음: 산화 바나듐, 산화 니오브, 산화 탄탈, 산화 크롬, 산화 몰리브덴, 산화 텅스텐, 산화 망간, 산화 레늄이 바람직하다. 이들 중에서, 산화 몰리브덴이 대기 중에서 안전하고, 낮은 흡습성(hygroscopicity)을 갖고, 취급하기가 용이하기 때문에, 산화 몰리브덴이 특히 바람직하다.
상기 복합 재료에 사용되는 상기 유기 화합물로서, 방향족 아민 화합물, 카바졸 유도체, 방향족 탄화수소, 고분자 화합물(예를 들어, 올리고머, 덴드리머, 또는 폴리머)와 같은 다양한 화합물들이 사용될 수 있다. 상기 복합 재료에 사용되는 상기 유기 화합물이 높은 정공-수송성을 갖는 유기 화합물인 것이 바람직하다는 점을 주의하라. 구체적으로는, 10-6cm2/Vs 이상의 정공 이동도를 갖는 물질을 사용하 는 것이 바람직하다. 또한, 전자-수송성보다 더 높은 정공-수송성을 갖는 다른 물질들이 사용될 수 있다. 상기 복합 재료에 사용될 수 있는 상기 유기 화합물의 예들은 아래에 구체적으로 리스트화된다.
예를 들어, 방향족 아민 화합물로서, 다음이 제공될 수 있다: N,N'-디(p-톨릴)-N,N'-디페닐-p-페닐렌디아민(약어: DTDPPA), 4,4'-비스[N-(4-디페닐아미노페닐)-N-페닐아미노]비페닐(약어: DPAB), 4,4'-비스(N-{4-[N-(3-메틸페닐)-N-페닐아미노]페닐}-N-페닐아미노)비페닐(약어: DNTPD), 1,3,5-트리스[N-(4-디페닐아미노페닐)-N-페닐아미노]벤젠(약어: DPA3B), 등.
상기 복합 재료에 사용될 수 있는 카바졸 유도체의 특정 예들로서, 다음이 제공될 수 있다: 3-[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약어: PCzPCA1), 3,6-비스[N-(9-페닐카바졸-3-일)-N-페닐아미노]-9-페닐카바졸(약어: PCzPCA2), 3-[N-(1-나프틸)-N-(9-페닐카바졸-3-일)아미노]-9-페닐카바졸(약어: PCzPCN1), 등.
또한, 다음이 사용될 수 있다: 4,4'-디(N-카바졸릴)비페닐(약어: CBP), 1,3,5-트리스[4-(N-카바졸릴)페닐]벤젠(약어: TCPB), 9-[4-(N-카바졸릴)]페닐-10-페닐안트라센(약어: CzPA), 1,4-비스[4-(N-카바졸릴)페닐]-2,3,5,6-테트라페닐벤젠, 등.
상기 복합 재료에 사용될 수 있는 상기 방향족 탄화수소로서, 다음이 제공될 수 있다: 2-tert-부틸-9,10-디(2-나프틸)안트라센(약어: t-BuDNA), 2-tert-부틸-9,10-디(1-나프틸)안트라센, 9,10-비스(3,5-디페닐페닐)안트라센(약어: DPPA), 2- tert-부틸-9,10-비스(4-페닐페닐)안트라센(약어: t-BuDBA), 9,10-디(2-나프틸)안트라센(약어: DNA), 9,10-디페닐안트라센(약어: DPAnth), 2-tert-부틸안트라센(약어: t-BuAnth), 9,10-비스(4-메틸-1-나프틸)안트라센(약어: DMNA), 2-tert-부틸-9,10-비스[2-(1-나프틸)페닐]안트라센, 9,10-비스[2-(1-나프틸)페닐]안트라센, 2,3,6,7-테트라메틸-9,10-디(1-나프틸)안트라센, 2,3,6,7-테트라메틸-9,10-디(2-나프틸)안트라센, 9,9'-비안트릴, 10,10'-디페닐-9,9'-비안트릴, 10,10'-비스(2-페닐페닐)-9,9'-비안트릴, 10,10'-비스[(2,3,4,5,6-펜타페닐)페닐]-9,9'-비안트릴, 안트라센, 테트라센, 루브렌, 페릴렌, 2,5,8,11-테트라(tert-부틸)페릴렌, 등. 게다가, 펜타센, 코로넨, 등이 사용될 수 있다. 상술된 바와 같이, 1×10-6cm2/Vs 이상의 정공 이동도를 가지며 탄소 수가 14 내지 42인 방향족 탄화수소가 더 바람직하다.
상기 복합 재료에 사용될 수 있는 상기 방향족 탄화수소가 비닐 골격을 가질 수 있다는 점을 주의하라. 비닐기를 갖는 방향족 탄화수소의 예들로서, 4,4'-비스(2,2-디페닐비닐)비페닐(약어: DPVBi), 9,10-비스[4-(2,2-디페닐비닐)페닐]안트라센(약어: DPVPA), 등이 사용될 수 있다.
또한, 폴리(N-비닐카바졸)(약어: PVK) 또는 폴리(4-비닐트리페닐아민)(약어: PVTPA)와 같은 고분자 화합물이 사용될 수 있다.
도 9a 내지 도 9d의 상기 제 1 층에 포함된 정공-수송 층을 형성하는 물질로서, 높은 정공-수송성을 갖는 물질, 구체적으로는, 방향족 아민 화합물(즉, 벤젠 고리-질소 결합을 갖는 화합물)이 바람직하다. 광범위하게 사용되는 재료의 예들로 서, 다음이 제공될 수 있다: 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(이하에서 NPB라고 칭해짐)와 같은 이의 유도체, 및 4,4',4"-트리스(N,N-디페닐-아미노)트리페닐아민 및 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐아미노]트리페닐아민과 같은 스타버스트 방향족 아민. 이러한 물질들 중 대부분은 10-6cm2/Vs 이상의 정공 이동도를 갖는다. 또한, 전자-수송성보다 더 높은 정공-수송성을 갖는 다른 재료들이 사용될 수 있다. 상기 정공-수송 층은 단일 층에 제한되지 않고, 상기의 물질들 중 어느 하나의 혼합된 층 또는 상기의 물질들 중 어느 하나의 2개 이상의 층들을 포함하는 적층일 수 있다.
상기 제 3 층(802)은 상기 제 2 층(803)에 전자들을 수송 및 주입하는 기능을 한다. 상기 제 3 층(802)에 포함된 전자-수송 층이 도 9a 및 도 9d를 참조하여 설명된다. 상기 전자-수송 층으로서, 높은 전자-수송성을 갖는 물질이 사용될 수 있다. 예를 들어, 트리스(8-퀴놀리놀라토)알루미늄(약어: Alq), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약어: Almq3), 비스(10-히드록시벤조[h]퀴놀리나토)베릴륨(약어: BeBq2), 또는 비스(2-메틸-8-퀴놀리놀라토)(4-페닐페놀라토)알루미늄(약어: BAlq)와 같이, 퀴놀린 또는 벤조퀴놀린 골격을 갖는 금속착체, 등을 포함하는 층이 사용될 수 있다. 또한, 비스[2-(2-히드록시페닐)벤족사졸라토]아연(약어: Zn(BOX)2) 또는 비스[2-(2-히드록시페닐)벤조티아졸라토]아연(약어: Zn(BTZ)2)과 같이 옥사졸계 또는 티아졸계 배위자를 갖는 금속착체, 등이 사용될 수 있다. 또한, 금속착체 들 이외에, 다음이 사용될 수 있다: 2-(4-비페닐릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약어: PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약어: OXD-7), 3-(4-비페닐릴)-4-페닐-5-(4-tert-부틸페닐)-1,2,4-트리아졸(약어: TAZ), 바소페난트롤린(약어: BPhen), 바소큐프로인(약어: BCP), 등이 사용될 수 있다. 이러한 물질들 중 대부분은 10-6cm2/Vs 이상의 전자 이동도를 갖는다. 또한, 정공-수송성보다 더 높은 전자-수송성을 갖는 다른 재료들이 사용될 수 있다. 상기 전자-수송 층은 단일 층에 제한되지 않고, 상기의 물질들 중 어느 하나의 2개 이상의 층들을 포함하는 적층일 수 있다.
도 9a 내지 도 9d를 참조하여, 상기 제 3 층(802)에 포함된 전자-주입 층이 설명된다. 상기 전자-주입 층으로서, 높은 전자-주입 특성을 갖는 물질이 사용될 수 있다. 상기 전자-주입 층으로서, 알칼리 금속, 알칼리 토금속, 또는 불화 리튬(LiF), 불화 세슘(CsF), 불화 칼슘(CaF2)과 같은 이의 화합물이 사용될 수 있다. 예를 들어, 전자-수송성을 갖고, 알칼리 금속, 알칼리 토금속, 또는 이의 화합물을 포함하는 물질의 층, 예를 들어, 마그네슘(Mg), 등을 포함하는 Alq의 층이 사용될 수 있다. 전자-수송성을 가지며 전자-주입 층으로서 알칼리 금속 또는 알칼리 토금속을 포함하는 물질의 층을 사용하는 것이 바람직한데, 그 이유는 상기 전극 층으로부터의 전자 주입이 상기 층을 사용함으로써 효율적으로 수행되기 때문이다.
다음으로, 발광 층인 상기 제 2 층(803)이 설명된다. 상기 발광 층은 발광의 기능을 갖고, 발광 특성을 갖는 유기 화합물을 포함한다. 또한, 상기 발광 층은 무 기 화합물을 포함할 수 있다. 상기 발광 층은 발광 특성을 갖는 다양한 유기 화합물들 및 무기 화합물들을 사용하여 형성될 수 있다. 상기 발광 층의 두께는 바람직하게는, 약 10 내지 100nm이다.
상기 발광 층에 사용된 유기 화합물이 발광 특성을 갖는 한, 상기 발광 층에 사용된 유기 화합물에 대한 특정한 제한이 존재하지 않는다. 예를 들어, 다음이 제공될 수 있다: 9,10-디(2-나프틸)안트라센(약어: DNA), 9,10-디(2-나프틸)-2-tert-부틸안트라센(약어: t-BuDNA), 4,4'-비스(2,2-디페닐비닐)비페닐(약어: DPVBi), 쿠마린 30, 쿠마린 6, 쿠마린 545, 쿠마린 545T, 페릴렌, 루브렌, 페리프란텐, 2,5,8,11-테트라(tert-부틸)페릴렌(약어: TBP), 9,10-디페닐안트라센(약어: DPA), 5,12-디페닐테트라센, 4-(디시아노메틸렌)-2-메틸-[p-(디메틸아미노)스티릴]-4H-피란(약어: DCM1), 4-(디시아노메틸렌)-2-메틸-6-[2-(줄로리딘-9-일)에테닐]-4H-피란(약어: DCM2), 및 4-(디시아노메틸렌)-2,6-비스[p-(디메틸아미노)스티릴]-4H-피란(약어: BisDCM). 또한, 비스[2-(4',6'-디플루오로페닐)피리디나토-N,C2']이리듐(피콜리네이트)(약어: FIrpic), 비스{2-[3',5'-비스(트리플루오로메틸)페닐]피리디나토-N,C2'}이리듐(피콜리네이트)(약어: Ir(CF3ppy)2(pic)), 트리스(2-페닐피리디나토-N,C2')이리듐(약어: Ir(ppy)3), 비스(2-페닐피리디나토-N,C2')이리듐(아세틸아세토네이트)(약어: Ir(ppy)2(acac)), 비스[2-(2'-티에닐)피리디나토-N,C3 ']이리듐(아 세틸아세토네이트)(약어: Ir(thp)2(acac)), 비스(2-페닐퀴놀리나토-N,C2')이리듐(아세틸아세토네이트)(약어: Ir(pq)2(acac)), 또는 비스[2-(2'-벤조티에닐)피리디나토-N,C3']이리듐(아세틸아세토네이트)(약어: Ir(btp)2(acac))와 같이 인광을 방출할 수 있는 화합물이 사용될 수 있다.
또한, 일중항 여기 발광 재료(singlet excitation light-emitting material) 이외에 금속착체, 등을 포함하는 삼중항 여기 발광 재료(triplet excitation light-emitting material)가 상기 발광 층에 사용될 수 있다. 예를 들어, 적색, 녹색, 및 청색광을 방출하는 화소들 중에서, 휘도가 비교적 짧은 시간에 절반만큼 감소되는 적색광을 방출하는 화소가 삼중항 여기 발광 재료를 사용하여 형성되며, 다른 화소들은 일중항 여기 발광 재료를 사용하여 형성된다. 삼중항 여기 발광 재료가 양호한 발광 효율을 가지기 때문에, 동일한 휘도를 획득하는데 더 적은 전력이 소모된다. 즉, 삼중항 여기 발광 재료가 적색광을 방출하는 화소에 사용될 때, 발광 소자에 더 적은 전류량이 인가될 필요가 있으므로; 신뢰성이 개선될 수 있다. 저소비전력화를 성취하기 위하여, 적색광을 방출하는 화소 및 녹색광을 방출하는 화소는 삼중항 여기 발광 재료를 사용하여 형성될 수 있고, 청색광을 방출하는 화소는 일중항 여기 발광 재료를 사용하여 형성될 수 있다. 저소비전력화는 또한 인간의 눈에 높은 가시성을 갖는 녹색광을 방출하는 발광 소자가 삼중항 여기 발광 재료로 형성될 때 성취될 수 있다.
또 다른 유기 화합물이 광을 방출하는 상술된 유기 화합물들 중 어느 하나를 포함하는 발광 층에 더 첨가될 수 있다. 첨가될 수 있는 유기 화합물의 예들은 상술된 TDATA, MTDATA, m-MTDAB, TPD, NPB, DNTPD, TCTA, Alq3, Almq3, BeBq2, BAlq, Zn(BOX)2, Zn(BTZ)2, BPhen, BCP, PBD, OXD-7, TPBI, TAZ, p-EtTAZ, DNA, t-BuDNA와, DPVBi, 및 4,4'-비스(N-카바졸릴)비페닐(약어: CBP), 그리고 1,3,5-트리스[4-(N-카바졸릴)페닐]벤젠(약어: TCPB)이지만, 본 발명은 이에 제한되지 않는다. 유기 화합물이 광을 효율적으로 방출하도록 하기 위하여, 광을 방출하는 유기 화합물 이외에 첨가되는 유기 화합물이 더 큰 여기 에너지를 가지며 광을 방출하는 유기 화합물보다 더 많은 량으로 첨가되는 것이 바람직하다(따라서, 유기 화합물의 농도 소광(concentration quenching)이 방지될 수 있다). 또한, 또 다른 기능으로서, 첨가된 유기 화합물은 광을 방출하는 유기 화합물과 함께 광을 방출할 수 있다(따라서, 백색발광, 등이 수행될 수 있다).
상기 발광 층은 컬러 표시가 화소들에 대한 상이한 발광 파장대들을 갖는 발광 층들의 형성에 의해 수행되는 구조를 가질 수 있다. 전형적으로, R(적색), G(녹색), 및 B(청색)의 컬러들에 대응하는 발광 층들이 형성된다. 이 경우에, 컬러 순도가 개선될 수 있고, 화소 영역은 화소의 발광 측 상에서 상기 화소의 발광 파장대의 광을 투과하는 필터의 제공에 의해 미러 표면(mirror surface)(반사)을 가지지 않게 될 수 있다. 통상적으로 필요하다고 간주되었던 원형 편광판, 등이 필터의 제공에 의해 생략될 수 있고, 발광 층으로부터 방출된 광의 손실이 제거될 수 있 다. 또한, 화소 영역(표시 화면)이 비스듬하게 보여질 때 발생하는 컬러 톤(color tone)의 변화가 감소될 수 있다.
저-분자 유기 발광 재료 또는 고-분자 유기 발광 재료 중 하나가 상기 발광 층의 재료에 사용될 수 있다. 고-분자 유기 발광 재료는 저-분자 재료보다 더 높은 물리적인 강도를 갖고, 상기 고-분자 유기 발광 재료를 사용하는 소자는 저-분자 재료를 사용하는 소자보다 더 높은 내구성을 갖는다. 게다가, 고-분자 유기 발광 재료가 도포에 의해 형성될 수 있기 때문에, 상기 소자는 비교적 용이하게 형성될 수 있다.
발광의 컬러는 상기 발광 층을 형성하는 재료에 따라 결정되므로; 희망하는 컬러의 광을 방출하는 발광 소자가 상기 발광 층에 대한 적절한 재료를 선택함으로써 형성될 수 있다. 상기 발광 층을 형성하는데 사용될 수 있는 고-분자 전계 발광 재료로서, 폴리파라페닐렌-비닐렌계 재료, 폴리파라페닐렌계 재료, 폴리티오펜계 재료, 폴리플루오렌계 재료, 등이 제공될 수 있다.
폴리파라페닐렌-비닐렌계 재료로서, 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-PPV], 폴리(2-(2'-에틸-헥소시)-5-메톡시-1,4-페닐렌비닐렌)[MEH-PPV], 또는 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐렌)[ROPh-PPV]와 같은 폴리(파라페닐렌비닐렌)[PPV]의 유도체가 제공될 수 있다. 폴리파라페닐렌계 재료로서, 폴리(2,5-디알콕시-1,4-페닐렌)[RO-PPP] 또는 폴리(2,5-디헥소시-1,4-페닐렌)과 같은 폴리파라페닐렌[PPP]의 유도체가 제공될 수 있다. 폴리티오펜계 재료로서, 폴리(3-알킬티오펜)[PAT], 폴리(3-헥실티오펜)[PHT], 폴리(3-시클로헥실티오펜)[PCHT], 폴리(3-시 클로헥실-4-메틸티오펜)[PCHMT], 폴리(3,4-디시클로헥실티오펜)[PDCHT], 폴리[3-(4-옥틸페닐)-티오펜][POPT], 또는 폴리[3-(4-옥틸페닐)-2,2비티오펜][PTOPT]와 같은 폴리티오펜[PT]의 유도체가 제공될 수 있다. 폴리플루오렌계 재료로서, 폴리(9,9-디알킬플루오렌)[PDAF] 또는 폴리(9,9-디옥틸플루오렌)[PDOF]와 같은 폴리플루오렌[PF]의 유도체가 제공될 수 있다.
상기 발광 층에 사용된 무기 화합물은 유기 화합물의 발광이 상기 무기 화합물에 의해 용이하게 소광되지 않는 한, 임의의 무기 화합물일 수 있고, 다양한 종류들의 산화 금속 및 질화 금속이 사용될 수 있다. 특히, 유기 화합물의 발광이 용이하게 소광되지 않기 때문에, 주기율표의 13 또는 14족에 속하는 금속의 산화물이 바람직하고, 구체적으로는, 산화 알루미늄, 산화 갈륨, 산화 실리콘, 및 산화 게르마늄이 바람직하다. 그러나, 상기 무기 화합물은 이에 제한되지 않는다.
상기 발광 층이 상술된 유기 화합물 및 무기 화합물의 조합을 각각 갖는 복수의 층들을 적층함으로써 형성될 수 있거나, 또는 또 다른 유기 화합물 또는 무기 화합물을 더 가질 수 있다는 점을 주의하라. 상기 발광 층의 층 구조가 변화될 수 있고, 전자들을 주입하는 전극 층이 제공되거나, 또는 특정 전자-주입 영역 또는 발광 영역의 제공 대신에, 발광 재료들이 분산될 수 있다. 이와 같은 변화는 본 발명의 정신을 벗어나지 않는다면 허용될 수 있다.
상기의 재료들을 사용하여 형성된 발광 소자는 순방향 바이어스됨으로써 광을 방출한다. 발광 소자를 사용하여 형성되는 반도체 장치의 화소는 수동 매트릭스 모드 및 능동 매트릭스 모드로 구동될 수 있다. 어느 경우든지, 각각의 화소는 특 정 타이밍에 자신으로의 순방향 바이어스의 인가에 의해 광을 방출한다; 그러나, 화소는 일정 기간 동안 비-발광 상태이다. 발광 소자의 신뢰성은 비-발광 시간에 역방향 바이어스의 인가에 의해 개선될 수 있다. 발광 소자에서, 일정한 구동 조건 하에서 발광 강도가 저하되는 열화 모드 또는 화소에서 비-발광 영역이 증가되고 휘도가 저하되는 것처럼 보이는 열화 모드가 존재한다. 그러나, 열화의 진행은 바이어스가 순방향 및 역방향으로 인가되는 교류 구동을 수행함으로써 저속화될 수 있다; 따라서, 발광 소자를 포함하는 반도체 장치의 신뢰성이 개선될 수 있다. 게다가, 디지털 구동 또는 아날로그 구동 중 하나가 적용될 수 있다.
컬러 필터(착색층)가 밀봉 기판에 제공될 수 있다. 컬러 필터(착색층)는 증착 방법 또는 액적 토출 방법에 의해 형성될 수 있다. 고-선명 표시가 상기 컬러 필터(착색층)를 사용하여 수행될 수 있다. 이것은 상기 컬러 필터(착색층)에 의해 RGB 각각의 발광 스펙트럼에서 넓은 피크(peak)가 예리하게 보정될 수 있기 때문이다.
풀 컬러 표시가 단일 컬러의 광을 방출하는 재료를 형성하고 상기 재료를 컬러 필터 또는 컬러 변환 층과 결합함으로써 수행될 수 있다. 상기 컬러 필터(착색층) 또는 상기 컬러 변환 층이 예를 들어, 상기 밀봉 기판에 제공될 수 있고, 상기 밀봉 기판은 소자 기판에 접착될 수 있다.
말할 필요도 없이, 단일 컬러 발광의 표시가 수행될 수 있다. 예를 들어, 에어리어 컬러형 반도체 장치가 단일 컬러 발광을 사용하여 형성될 수 있다.
일함수를 고려하여 상기 제 1 전극(870) 및 상기 제 2 전극(850)에 대한 재 료들을 선택하는 것이 필요하다. 상기 제 1 전극(870) 또는 상기 제 2 전극(850) 중 하나는 화소 구성에 따라 양극(anode)(높은 전위를 갖는 전극 층) 또는 음극(cathode)(낮은 전위를 갖는 전극 층)일 수 있다. 도 9a에 도시된 바와 같이, 구동 박막 트랜지스터의 극성이 p-채널형인 경우에, 상기 제 1 전극(870)이 양극으로 할 수 있고, 상기 제 2 전극(850)이 음극으로 할 수 있다. 도 9b에 도시된 바와 같이, 상기 구동 박막 트랜지스터의 극성이 n-채널형인 경우에, 상기 제 1 전극(870)이 음극으로 할 수 있고, 상기 제 2 전극(850)이 양극으로 할 수 있다. 상기 제 1 전극(870) 및 상기 제 2 전극(850)에 사용될 수 있는 재료들이 이하에 설명된다. 양극으로 기능하는 상기 제 1 전극(870) 및 상기 제 2 전극(850) 중 하나에 대해 높은 일함수를 갖는 재료(구체적으로는, 4.5eV 이상의 일함수를 갖는 재료) 및 음극으로 기능하는 다른 전극에 대해 낮은 일함수를 갖는 재료(구체적으로는, 3.5eV 이하의 일함수를 갖는 재료)를 사용하는 것이 바람직하다. 그러나, 상기 제 1 층(804)이 정공-주입 특성 및 정공-수송성이 우수하고 상기 제 3 층(802)이 전자-주입 특성 및 전자-수송성이 우수하기 때문에, 상기 제 1 전극(870) 및 상기 제 2 전극(850) 둘 모두가 거의 일함수에 의해 제한되지 않고, 다양한 재료들이 사용될 수 있다.
도 9a 및 도 9b의 발광 소자들은 각각 광이 제 1 전극(870)으로부터 취득되는 구조를 가지므로, 상기 제 2 전극(850)은 반드시 투광성을 갖지는 않는다. 상기 제 2 전극(850)은 Ti, Ni, W, Cr, Pt, Zn, Sn, In, Ta, Al, Cu, Au, Ag, Mg, Ca, Li 또는 Mo로부터 선택된 원소 또는 질화 티타늄, TiSiXNY, WSiX, 질화 텅스텐, WSiXNY, 또는 NbN과 같이 이러한 원소들 중 어느 하나를 주성분으로서 함유하는 합금 재료 또는 화합물 재료를 주로 함유하는 막; 또는 100 내지 800nm의 총 두께를 갖는 적층막으로 형성될 수 있다.
게다가, 상기 제 2 전극(850)이 상기 제 1 재료(870)에 사용된 재료와 유사하게 광-투과 도전성 재료를 사용하여 형성될 때, 광은 상기 제 2 전극으로부터 또한 취득될 수 있고, 발광 소자로부터의 광이 상기 제 1 전극(870) 및 상기 제 2 전극(850) 둘 모두를 통해 방출되는 양면 발광 구조가 획득될 수 있다.
본 발명의 발광 소자가 상기 제 1 전극(870) 및 상기 제 2 전극(850)의 유형들을 변화시킴으로써 변화들을 가질 수 있다는 점을 주의하라.
도 9b는 상기 EL 층(860)이 제 1 전극(870) 측으로부터 순서대로 상기 제 3 층(802), 상기 제 2 층(803), 및 상기 제 1 층(804)을 적층함으로써 형성된다.
도 9c는 반사율을 갖는 전극 층이 상기 제 1 전극(870)에 사용되고 투광성을 갖는 전극이 도 9a의 상기 제 2 전극(850)에 사용되며, 상기 발광 소자로부터 방출된 광이 상기 제 1 전극(870)에 의해 반사되고 상기 제 2 전극(850)을 통해 투과되고 외부로 방출되는 구조를 도시한다. 유사하게, 도 9d는 반사율을 갖는 전극이 상기 제 1 전극(870)에 사용되고 투광성을 갖는 전극이 도 9b의 상기 제 2 전극(850)에 사용되며, 상기 발광 소자로부터 방출된 광이 상기 제 1 전극(870)에 의해 반사되고 상기 제 2 전극(850)을 통해 투과되고 외부로 방출되는 구조를 도시한다.
또한, 상기 EL 층(860)에 대해 유기 화합물 및 무기 화합물이 혼합될 때 다양한 방법들이 상기 EL 층(860)을 형성하는 방법으로서 사용될 수 있다. 예를 들어, 저항 가열에 의해 유기 화합물 및 무기 화합물 둘 모두를 증발시키는 공증착 방법(co-evaporation method)이 존재한다. 또한, 무기 화합물이 전자 빔(EB)에 의해 증발될 수 있는 반면, 유기 화합물이 저항 가열에 의해 증발되는 공증착이 수행될 수 있다. 더욱이, 유기 화합물 및 무기 화합물 둘 모두를 동시에 퇴적하기 위하여 저항 가열에 의해 유기 화합물을 증발시키면서 무기 화합물을 스퍼터링하는 방법이 또한 사용될 수 있다. 대신에, 상기 EL 층(860)은 습식 방법에 의해 형성될 수 있다.
상기 제 1 전극(870) 및 상기 제 2 전극(850)을 제조하는 방법으로서, 저항 가열에 의한 증착 방법, EB 증착 방법, 스퍼터링 방법, CVD 방법, 스핀 코팅 방법, 인쇄 방법, 디스펜서 방법(dispenser method), 액적 토출 방법, 등이 사용될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 3 중 어느 하나와 자유롭게 결합될 수 있다. 큰 반도체 장치의 경우에서도, 매우 신뢰 가능한 발광 소자를 포함하는 고성능 반도체 장치가 실시예 모드 1에서 설명된 제조 방법을 사용하여 고처리량 및 고생산성으로 제조될 수 있다.
( 실시예 모드 5)
실시예 모드 3이 반도체 장치가 발광 소자를 사용하는 예를 설명하였지만, 본 실시예 모드는 반도체 장치가 도 10b에 따라 액정 소자를 사용하는 예를 설명한 다.
처음으로, 섬-형상 단결정 반도체 층들이 실시예 모드 2에 따라, 유리 기판인 지지 기판(900) 위에 형성된다. 상기 방법의 세부사항들이 실시예 모드 1에서 설명되었기 때문에, 상기 세부사항들은 여기서 생략되며 상기 방법이 간략하게 설명된다는 점을 주의하라.
여기서, 상기 지지 기판(900)이 준비되고, 상기 지지 기판 위에 제 1 질화 산화 실리콘 층(901)이 형성되고, 제 1 접착층이 상기 제 1 질화 산화 실리콘 층(901) 위에 형성된다. 산소에 대해 0.5 내지 10 체적%(바람직하게는, 3 체적%)의 HCl를 함유하는 분위기에서 700℃ 이상의 온도의 열처리를 통해 형성되는 산화 막(903)이 반도체 기판에 제공되고, 제 2 접착층이 그 위에 준비된다. 지지 기판마다 적어도 2개의 반도체 기판들이 준비되고, 상기 반도체 기판들 각각이 직사각형들로 프로세싱된다는 점을 주의하라. 상기 기판들 각각에서 분리 층이 형성된다. 그 후, 상기 지지 기판 및 상기 반도체 기판들이 서로 접착되어 상기 제 1 접착층 및 상기 제 2 접착층이 서로 접착된다. 상기 제 1 접착층 및 상기 제 2 접착층이 서로 접착될 때, 이들 사이의 경계면이 명확하지 않게 되므로; 상기 제 1 및 상기 제 2 접착층들은 도 10b에서 접착층(904)으로서 도시되어 있다.
그 후, 상기 반도체 기판들의 부분들이 분리 층 또는 이의 표면을 경계로서 사용하여 상기 지지 기판(900)으로부터 분리되어 상기 지지 기판(900) 위에 단결정 반도체 층들을 형성한다. 그 후, 상기 단결정 반도체 층들은 포토리소그래피 기술을 사용하여 에칭되어, 섬-형상 단결정 반도체 층들을 형성한다. 실시예 모드 1에 서와 같이, 스텝퍼 노광기가 본 실시예 모드에서 사용되며, 노광 면적이 하나의 직사각형 반도체 기판(시트라고도 칭해짐)의 면적과 거의 동일한 방식으로 원 샷의 노광이 실행된다. 상기 섬-형상 단결정 반도체 층들의 위치들이 또한 실시예 모드 1에 따라 결정된다는 점을 주의하라.
다음 단계들, 즉, 단결정 반도체 층을 사용하여 TFT를 제조하는 방법이 실시예 모드 3과 거의 동일하기 때문에, 세부사항들의 설명이 여기서 생략된다. 발광 장치에서 사용된 TFT들 및 액정 표시 장치에서 사용된 TFT들이 상이한 의도된 용도를 가지므로; 채널 길이들 및 채널 폭들이 적절하게 조정되고, 발광 장치 및 액정 표시 장치에서의 TFT들이 상이한 디자인들을 갖는다는 점을 주의하라. 특히, 발광 장치는 2개 이상의 TFT들을 갖는 단위 셀을 포함하는 반면, 액정 표시 장치는 하나의 TFT를 갖는 단위 셀을 사용하여 제조될 수 있다. 게다가, 발광 장치는 전원공급선을 포함하지만, 액정 표시 장치는 전원공급선을 포함하지 않고, 용량선을 포함한다. 액정 표시 장치에서, 구동 회로가 동일한 기판 위에 형성되지 않는 경우에, n-채널 TFT들이 단독으로 사용될 수 있다.
도 10a는 화소의 상면의 예를 도시한다. 쇄선으로 표시된 경계선(924)은 접착되는 상이한 반도체 기판들 사이의 접합부이다. 화소 전극 층들(961)은 한 방향으로 배열되고, 상기 경계선(924)이 이들 사이에 위치된다. 화소 구성은 상기 경계선(924)에 대해 대칭이다. 따라서, 단결정 반도체 층은 상기 경계선(924)으로부터 떨어져 유지될 수 있다. 상기 단결정 반도체 층들이 상기 경계선(924)을 사이에 두고 서로 이웃하는 단위 셀들 내에 위치될지라도, 상기 단결정 반도체 층 및 상기 경계선(924) 사이에 충분한 거리가 유지될 수 있다.
게다가, 용량선(931)이 절연 막을 사이에 두고 상기 단결정 반도체 층과 중첩되어 보유 용량을 형성하므로, 용량부(976)가 형성된다. 다중-채널형 n-채널 박막 트랜지스터인 트랜지스터(975)가 게이트 배선(930) 및 소스 배선(960)에 근접하게 위치된다. 상기 게이트 배선(930)은 절연 막을 사이에 두고 상기 단결정 반도체 층과 중첩되며, 중첩부는 TFT의 채널 형성 영역이다. 상기 단결정 반도체 층은 콘택트 홀을 통하여 상기 소스 배선(960)에 전기적으로 접속된다. 게다가, 상기 단결정 반도체 층은 콘택트 홀을 통해 상기 화소 전극 층(961)에 전기적으로 접속된다.
투과형 액정 표시 장치의 경우에, 상기 화소 전극 층(961)은 산화 인듐 주석, 산화 아연이 산화 인듐과 혼합되는 산화 인듐 아연, 산화 실리콘이 산화 인듐과 혼합되는 도전성 재료, 유기 인듐, 유기 주석, 산화 텅스텐을 함유하는 산화 인듐, 산화 텅스텐을 함유하는 산화 인듐 주석, 산화 티타늄을 함유하는 산화 인듐, 또는 산화 티타늄을 함유하는 산화 인듐 주석을 사용하여 형성될 수 있다. 대안적으로, 반사형 액정 표시 장치의 경우에, 알루미늄, 은, 또는 이의 합금이 상기 화소 전극 층(961)에 사용된다.
도 10a의 점선(C-D)을 따라 취해진 단면도가 도 10b의 화소 영역(936)에 대응한다는 점을 주의하라. 도 10a가 화소 전극의 형성까지의 단계들이 수행되는 액정 표시 장치의 상면도라는 점을 주의하라. 도 10b는 밀봉 기판(995)이 시일재(992)로 부착되고 편광자(polarizer)가 더 제공되는 액정 표시 장치의 단면도이다.
도 10b의 액정 표시 장치는 밀봉 영역(933), 구동 회로 영역(934), 및 상기 화소 영역(936)을 포함한다. 배향 막이라고 칭해지는 절연 층(981)이 인쇄 방법 및 액적 토출 방법에 의해 상기 화소 전극 층(961) 위에 형성된다. 그 후, 러빙 처리(rubbing treatment)가 수행된다. 러빙 처리가 액정의 모드에 따라 반드시 수행되지는 않는데, 예를 들어, VA 모드가 사용될 때, 러빙 처리가 반드시 수행되지는 않는다는 점을 주의하라. 상기 밀봉 기판(995)에 제공되는 정렬 막의 역할을 하는 절연 층(983)은 상기 절연 층(981)과 유사하다. 상기 밀봉 기판(995)은 상기 절연 층(983) 이외에, 카운터 전극(counter electrode)의 역할을 하는 도전성 층(984), 컬러 필터의 역할을 하는 컬러 층(985), 및 편광자(991)(편광판이라고도 칭해짐)를 갖는다. 게다가, 상기 밀봉 기판(995)은 차폐막(블랙 매트릭스), 등을 가질 수 있다.
본 실시예 모드의 액정 표시 장치가 투과형으로 이루어지기 때문에, 편광자(편광판)(993)가 소자들로부터의 상기 지지 기판(900)의 대향 측 상에 제공된다. 위상차판(retardation plate)이 상기 편광판 및 액정 층 사이에 적층될 수 있다. 게다가, 외부 광이 시인측(viewing layer)으로 반사되지 않도록 하는 반사-방지 막이 사용자에게 가장 가까운 측인 상기 시인측 상에 제공될 수 있다.
RGB의 발광 다이오드(LED)들, 등이 백라이트(backlight)로서 배치되고 컬러 표시가 시간 분할에 의해 수행되는 연속적인 가색법(successive additive color mixing method)(필드 시퀀셜 방법(field sequential method))이 사용되는 일부 경우들에서 상기 컬러 필터가 제공되지 않는다는 점을 주의하라. 블랙 매트릭스가 CMOS 회로 및 트랜지스터의 배선들에 의한 외부 광의 반사를 감소시키기 위하여 CMOS 회로 및 트랜지스터와 중첩하지 않도록 제공되는 것이 바람직하다. 상기 블랙 매트릭스가 용량 소자와 중첩되도록 형성되어, 상기 용량 소자를 형성하는 금속 막에 의한 반사가 방지될 수 있도록 할 수 있다.
상기 액정 층은 디스펜서 방법(적하 방법), 또는 액정이 소자들을 갖는 상기 기판(900)을 상기 밀봉 기판(995)에 접착한 후에 모세관 작용(capillary action)을 사용하여 주입되는 주입 방법에 의해 형성될 수 있다. 주입 방법이 용이하게 적용되지 않는 큰 기판을 사용할 때 적하 방법이 사용되는 것이 바람직하다.
스페이서들은 몇 마이크로미터의 크기를 각각 갖는 입자들이 분산되는 방식으로 제공될 수 있거나, 또는 수지 막이 상기 기판의 전체 표면 위에 형성되고 나서 에칭되는 방법에 의해 형성될 수 있다.
본 실시예 모드에서, 상기 산화 막(903)은 할로겐 원소를 포함할 수 있다. 상기 산화 막은 금속과 같은 불순물을 포획하는 보호 막의 역할을 할 수 있고, 상기 반도체 기판의 오염을 방지한다. 따라서, 신뢰성이 개선될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 3 중 어느 하나와 자유롭게 결합될 수 있다.
( 실시예 모드 6)
실시예 모드 1이 접합에서의 에러로 인하여 이웃하는 시트들 사이에 갭이 발생되고 제 2 접착층(211)이 노출되는 영역(217)이 발생되는 예를 설명하지만, 본 실시예 모드는 상기 제 2 접착층(211)이 노출되는 상기 영역(217)을 형성하지 않기 위하여 이웃하는 시트들이 서로 부분적으로 중첩되도록 접합되는 예를 설명한다. 본 실시예 모드에서, 상기 시트들이 서로 중첩되는 영역에서의 시트들의 2개의 에지들은 2개의 경계선들이라고 칭해진다. 본 실시예 모드의 화소 구성에서, 반도체 층은 서로 부분적으로 중첩되는 이웃하는 시트들에 의해 발생되는 2개의 경계선들과 중첩되는 위치에 배치되지 않는다. 게다가, 상기 반도체 층은 상기 화소 구성에서 상기 2개의 경계선들로부터 떨어진 위치에 위치된다. 단결정 반도체 층이 또한 본 실시예 모드에서 2개의 경계선들 사이에 형성된다.
제조 방법의 예가 도 11a 내지 도 11c 및 도 12a 내지 도 12c를 참조하여 이하에 설명된다. 접착층의 재료들, 차단 층, 분리 층, 등의 특정 재료들, 제조 방법, 등이 실시예 모드 1에 설명되어 있으므로; 이의 설명이 생략되며 절차가 여기서 설명된다는 점을 주의하라.
제 1 질화 산화 실리콘 층(701)이 유리 기판인 지지 기판(700) 위에 형성되고, 제 1 접착층(702)이 그 위에 형성된다.
게다가, 산화 질화 실리콘 층(703), 제 2 질화 산화 실리콘 층(704), 및 제 2 접착층(705)이 순서대로 형성되는 반도체 기판이 직사각형 반도체 기판(706)으로서 준비된다. 지지 기판마다 적어도 2개의 반도체 기판들이 준비되고, 상기 반도체 기판들 각각이 직사각형들로 프로세싱된다는 점을 주의하라. 분리 층(708)이 상기 기판들 각각에서 형성된다.
분리 층이 형성되는 상기 직사각형 반도체 기판(706)을 제조하는 방법은 특정하게 제한되지 않고, 실시예 모드 1에서 설명된 다양한 절차들이 사용될 수 있 다.
그 후, 상기 지지 기판(700) 및 상기 직사각형 반도체 기판(706)이 서로 중첩되어, 상기 제 1 접착층(702) 및 상기 제 2 접착층(705)이 서로 접착된다. 도 11a는 상기 직사각형 반도체 기판들(706) 중 제 1 직사각형 반도체 기판이 상기 지지 기판(700)에 밀접해지기 전의 단면도를 도시한다.
상기 지지 기판(700) 및 상기 직사각형 반도체 기판(706)을 서로 대향하도록 하고 외부로부터 적어도 일부분을 가압함으로써, 접합면들 사이의 거리가 국소적으로 감소된다. 따라서, 반 데르 발스 힘이 증가되고, 수소 결합의 기여와 함께, 상기 직사각형 반도체 기판(706) 및 상기 지지 기판(700)은 서로 접착되어 부분적으로 접착된다. 또한, 서로 대향하는 상기 직사각형 반도체 기판(706) 및 상기 지지 기판(700) 사이의 거리가 인접한 영역에서 감소되기 때문에, 반 데르 발스 힘이 강하게 작용하는 영역 또는 수소 결합에 의해 영향을 받는 영역이 넓어진다. 따라서, 본딩은 전체 접합면들로 진행 및 확장된다.
상기 반도체 기판의 부분은 상기 분리 층(708) 또는 이의 표면을 경계로서 사용하여 상기 지지 기판(700)으로부터 분리된다. 상기 제 1 질화 산화 실리콘 층(701), 상기 제 1 접착층(702), 상기 제 2 접착층(705), 상기 제 2 질화 산화 실리콘 (704), 상기 산화 질화 실리콘 층(703), 및 제 1 단결정 반도체 층(709)이 순서대로 적층되는 적층이 상기 지지 기판(700) 위에 형성된다. 분리를 위해 열처리가 수행될 수 있다. 또한, 분리를 용이하게 하기 위하여 분리 전에 트리거가 행해질 수 있다.
그 후, 상기 직사각형 반도체 기판들 중 제 2 직사각형 반도체 기판이 상기 지지 기판(700)과 밀접해져서, 상기 직사각형 반도체 기판들 중 제 2 직사각형 반도체 기판 및 상기 제 1 단결정 반도체 층(709)이 서로 부분적으로 중첩된다. 그 후, 상기 반도체 기판의 부분(716)이 상기 분리 층 및 이의 표면을 경계로서 사용하여 상기 지지 기판(700)으로부터 유사하게 분리된다. 제 2 단결정 반도체 층(719)이 제 3 접착층(715)을 사이에 개재하여 상기 제 1 단결정 반도체 층(709)과 중첩되는 중첩 영역(720)이 형성된다. 상기 직사각형 반도체 기판들 중 제 2 직사각형 반도체 기판에 제공된 상기 제 2 접착층(715)이 상기 중첩 영역(720)에서 상기 제 1 단결정 반도체 층(709)과 접촉하도록 상기 제 1 단결정 반도체 층(709)에 고정된다는 점을 주의하라.
상기 제 3 반도체 층(715)이 상기 제 1 단결정 반도체 층(709)과 접촉하도록 상기 제 1 단결정 반도체 층(709) 상에 접착되지만, 접착 강도가 상기 제 1 접착층(702) 및 상기 제 2 접착층(705) 사이의 접착의 접착 강도보다 더 낮다는 점을 주의하라.
상기 중첩 영역(720) 내의 적층은 상기 지지 기판(700) 위에, 순서대로 적층되는 상기 제 1 질화 산화 실리콘 층(701), 상기 제 1 접착층(702), 상기 제 2 접착층(705), 상기 제 2 질화 산화 실리콘 층(704), 상기 산화 질화 실리콘 층(703), 상기 제 1 단결정 반도체 층(709), 상기 제 3 접착층(715), 제 3 질화 산화 실리콘 층(714), 산화 질화 실리콘 층(713), 및 상기 제 2 단결정 반도체 층(719)을 포함한다. 이 단계의 단면도가 도 11b에 도시되어 있다. 상기 중첩 영역(720)이 도 11b 에서의 명백한 이해를 위하여 크게 도시되어 있다는 점을 주의하라. 상기 중첩 영역(720)의 폭은 상기 직사각형 반도체 기판이 약 100mm의 측면을 가질 때 5mm 미만이다.
그 후, 제 3 및 다음 직사각형 반도체 기판들이 유사한 절차로 그 위에 배치된다. 이 단계에서의 각각의 직사각형 반도체 기판의 상기 지지 기판으로의 접착들의 접착 강도는 나중에 실행되는 열처리 이후의 접착들의 접착 강도보다 더 약하다. 따라서, 이 상태는 가접착된 상태라고 칭해질 수 있다.
그 후, 상기 단결정 반도체 층들은 포토리소그래피 기술을 사용하여 프로세싱된다.
포토리소그래피 기술에서 사용되는 마스크로서, 에폭시 수지, 아크릴 수지, 페놀 수지, 노볼락 수지, 멜라민 수지, 또는 우레탄 수지와 같은 수지 재료가 사용된다. 마스크 층이 벤조클로로부텐, 페릴렌, 불화 아릴렌 에테르, 또는 투광성을 갖는 폴리이미드와 같은 유기 재료; 실록산계 폴리머, 등의 중합화에 의해 형성된 화합물 재료; 수용성 호모폴리머 및 수용성 코폴리머를 함유하는 조성 재료; 등을 사용하여 형성될 수 있다. 대안적으로, 포지티브 레지스트, 네거티브 레지스트, 등이 사용될 수 있다. 액적 토출 방법의 경우에, 사용되는 임의의 재료의 표면 장력 및 점도는 예를 들어, 용매의 농도를 조정하거나 또는 계면활성제, 등을 첨가함으로써 적절하게 조정된다. 본 실시예 모드에서, 마스크는 레지스트를 사용하여 형성되고, 스텝퍼 노광기를 사용하여 노광이 수행된다.
본 실시예 모드에서, 실시예 모드 1에서와 같이 직사각형 반도체 기판마다 원 샷의 노광이 수행된다. 그 후, 현상이 수행된다. 현상 이후의 단면도가 도 11c에 도시되어 있다. 노광 이후에 남아있는 마스크(721)가 적어도 상기 중첩 영역(720)의 대향하는 에지들과 중첩하지 않게 위치되도록 화소 구성이 결정된다. 상기 중첩 영역(720)이 도 11c에서 명백한 이해를 위해 크게 도시되어 있다는 점을 주의하라. 예를 들어, 상기 중첩 영역(720)의 폭이 5mm일 때, 상기 마스크(721)의 폭은 약 10μm이다.
그 후, 플라즈마 에칭(건식 에칭) 또는 습식 에칭이 수행되어 도 12a에 도시된 섬-형상 단결정 반도체 층을 형성한다.
그 후, 상기 마스크(721)는 O2 애싱에 의하여, 또는 레지스트 스트립핑 용액을 사용하여 제거되며, 표면 상의 자연 산화 막이 또한 제거된다. 상기 마스크(721)가 제거될 때, 상기 제 3 접착층(715)이 상기 제 1 단결정 반도체 층(709)과 접촉하도록 상기 제 1 단결정 반도체 층(709) 상에 있는 표면을 분리 표면으로서 사용한 분리에 의해 상기 제 2 단결정 반도체 층(719)이 또한 제거된다. 분리는 가접착된 상태가 형성되었기 때문에 발생될 수 있다. 따라서, 상기 지지 기판(700)에 고정된 단결정 반도체 층만이 상기 제 1 접착층(702) 및 상기 제 2 접착층(705) 사이를 접착함으로써 유지된다. 이 단계의 단면도가 도 12b에 도시되어 있다.
그 후에, 상기 제 1 접착층(702) 및 상기 제 2 접착층 사이의 접착 강도를 더 증가시키기 위한 열처리가 수행된다. 열처리는 가열용 노, 레이저 빔 조사, 등으로 수행될 수 있다. 대안적으로 할로겐 램프 또는 크세논 램프를 사용한 플래시 램프 어닐링이 유사한 목적에 사용될 수 있다. 이 열처리는 가접착된 상태가 접착 상태가 되도록 한다. 접착 상태에서, 상기 제 1 접착층 및 상기 제 2 접착층 사이의 경계면이 명확하지 않게 되므로; 상기 제 1 접착층 및 상기 제 2 접착층은 도 12c에서 접착층(707)으로서 도시되어 있다.
열처리의 가열 온도가 도 12c의 열처리에서의 가열 온도보다 더 낮거나 또는 열처리의 열 에너지가 도 12c의 열처리에서의 열 에너지보다 더 낮은 한, 열처리가 도 11b의 가접착된 상태에서 수행될 수 있다는 점을 주의하라.
결과적인 섬-형상 단결정 반도체 층들이 표시 소자와 같은 반도체 소자를 제조하는데 사용된다.
상기의 단계들을 통하여, 반도체 기판이라기보다는 오히려 에어리어를 갖는 표시부를 가진 반도체 장치가 복수의 반도체 기판들을 사용하여 제조될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 5 중 어느 하나와 자유롭게 결합될 수 있다.
( 실시예 모드 7)
표시 기능을 갖는 다양한 반도체 장치들이 본 발명에 따라 제조될 수 있다. 즉, 본 발명은 표시 기능을 갖는 이러한 반도체 장치들이 표시부들에 내장되는 다양한 전자 기기들에 적용 가능하다. 본 실시예 모드는 고성능 및 고신뢰성을 제공하는 반도체 장치를 포함하는 전자 기기들의 예들을 설명한다.
본 발명의 전자 기기들로서, (단순히 텔레비전들 또는 텔레비전 수신기들이라고도 칭해지는) 텔레비전 장치들, 디지털 카메라들 또는 디지털 비디오 카메라들 과 같은 카메라들, (단순히 휴대 전화들 또는 셀-전화들이라고도 칭해지는) 휴대 전화 세트, PDA들과 같은 휴대용 정보 단말기들, 휴대용 게임기들, 컴퓨터들을 위한 모니터들, 컴퓨터들, 차량 오디오 시스템들과 같은 오디오 재생 장치들, 가정용 게임기들과 같은 기록 매체가 제공된 화상 재생 장치들(구체적으로는, DVD(Digital Versatile Disk)), 등이 제공될 수 있다. 이의 구체적인 예들이 도 13a 내지 도 13c를 참조하여 설명된다.
텔레비전 장치는 본 발명에 따라 형성되는 표시 소자를 포함하는 반도체 장치를 사용하여 완성될 수 있다. 고성능 및 고신뢰성을 갖는 텔레비전 장치의 예가 도 13a를 참조하여 설명된다.
텔레비전 장치는 표시 모듈을 하우징에 내장함으로써 완성될 수 있다. FPC와 같은 컴포넌트들이 도 7a 및 도 7b에 도시된 바와 같이 설정되는 표시 패널은 일반적으로 EL 표시 모듈이라고 칭해진다. 도 7a 및 도 7b에 도시된 EL 표시 모듈이 사용될 때, EL 텔레비전 장치가 완성될 수 있고, 도 10a 및 도 10b에 도시된 액정 표시 모듈이 사용될 때, 액정 텔레비전 장치가 완성될 수 있다. 주 화면(2003)이 표시 모듈을 사용하여 형성될 수 있고, 스피커부(2009) 및 동작 스위치와 같은 다른 액세서리들이 제공된다. 따라서, 텔레비전 장치를 본 발명에 따라 완성될 수 있다.
표시 소자를 사용한 표시 패널(2002)은 도 13a에 도시된 바와 같이 하우징(2001)에 내장된다. 상기 텔레비전 장치는 수신기(2005)에 의해 일반적인 TV 방송을 수신할 수 있고, 부가적으로 모뎀(2004)을 통하여 유선 또는 무선 통신 네트워크에 접속되어, 단-방향(송신기로부터 수신기로) 또는 양-방향(송신기와 수신기 사이 또는 수신기들 사이) 정보 전달이 수행될 수 있도록 할 수 있다. 상기 텔레비전 장치는 출력될 정보를 표시하는 표시부(2007)를 가질 수 있는 별도의 리모컨 유닛(2006) 또는 상기 하우징의 스위치에 의해 동작될 수 있다.
상기 텔레비전 장치는 주 화면(2003) 이외에, 채널들, 음량, 등을 표시하는 제 2 표시 패널을 사용하여 형성되는 서브 화면(2008)을 포함할 수 있다. 이 구조에서, 상기 주 화면(2003)은 시야각이 우수한 EL 표시 패널을 사용하여 형성될 수 있고, 상기 서브 화면은 저 전력 소모로 이미지를 표시할 수 있는 액정 표시 패널을 사용하여 형성될 수 있다. 대안적으로, 전력 소모의 감소가 우선순위화될 때, 상기 주 화면(2003)이 액정 표시 패널로 형성되고 상기 서브 화면이 EL 표시 패널로 형성되고 상기 서브 화면이 깜빡거릴 수 있는 구조가 사용될 수 있다. 본 발명에 따르면, 큰 기판 및 다수의 TFT들 및 전자 부품들이 사용될지라도, 고성능 및 고신뢰성을 갖는 표시 장치가 고생산성으로 제조될 수 있다.
본 발명에 따르면, 표시 기능을 갖는 고성능 및 고신뢰성을 갖는 반도체 장치가 고생산성으로 제조될 수 있다. 고성능 및 고신뢰성을 갖는 텔레비전 장치가 고생산성으로 제조될 수 있다.
도 13b에 도시된 휴대용 텔레비전 장치는 본체(9301), 표시부(9302), 등을 포함한다. 본 발명의 반도체 장치는 상기 표시부(9302)에 적용될 수 있다. 따라서, 고성능 및 고신뢰성을 갖는 휴대용 텔레비전 장치가 제공될 수 있다. 게다가, 본 발명의 반도체 장치는 휴대될 수 있는 중형 장치 또는 대형 장치(예를 들어, 40인치 또는 그 이상)에 광범위하게 적용될 수 있다.
도 13c에 도시된 휴대용 컴퓨터는 본체(9401), 표시부(9402), 등을 포함한다. 본 발명의 반도체 장치는 상기 표시부(9402)에 적용될 수 있다. 15-인치 표시부를 갖는 반도체 장치가 실시예 모드 1에 따라 제조될 수 있다. 따라서, 고성능 및 고신뢰성을 갖는 휴대용 컴퓨터가 제공될 수 있다.
본 실시예 모드는 실시예 모드들 1 내지 6과 자유롭게 결합될 수 있다.
본 출원은 전체 내용들이 본원에 참조되어 있는, 2007년 5월 18일자로 일본 특허청에 출원된 일본 특허 출원 일련 번호 제2007-133500호를 기반으로 한다.

Claims (12)

  1. 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀들을 포함하는 표시부를 포함하고,
    서로 옆에 있고 행방향으로 배열되는 상기 복수의 단위 셀들에서의 제 1 단위 셀 및 제 2 단위 셀 각각이 제 1 전극을 갖고,
    상기 제 1 단위 셀 및 상기 제 2 단위 셀 각각이 상기 제 1 전극 위에 발광 층 및 상기 발광 층 위에 제 2 전극을 갖고,
    상기 제 1 단위 셀은 상기 제 1 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 1 스위칭 소자의 반도체 층을 포함하고, 상기 제 2 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 2 스위칭 소자의 반도체 층을 포함하는, 반도체 장치.
  2. 제 1 항에 있어서, 상기 제 1 단위 셀은 복수의 반도체 층들을 포함하고, 상기 제 2 단위 셀은 반도체 층을 포함하지 않는, 반도체 장치.
  3. 제 1 항에 있어서, 상기 제 1 스위칭 소자의 상기 반도체 층 및 상기 제 2 스위칭 소자의 상기 반도체 층은 단결정 반도체 층인, 반도체 장치.
  4. 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀들을 포함하 는 표시부를 포함하고,
    행방향으로 인접하게 배열되는 상기 복수의 단위 셀들에서의 제 1 단위 셀, 제 2 단위 셀, 제 3 단위 셀, 및 제 4 단위 셀 각각이 제 1 전극을 갖고,
    상기 제 1 단위 셀, 상기 제 2 단위 셀, 상기 제 3 단위 셀, 및 상기 제 4 단위 셀 각각이 상기 제 1 전극 위에 발광 층 및 상기 발광 층 위에 제 2 전극을 갖고,
    상기 제 1 단위 셀은 상기 제 1 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 1 스위칭 소자의 반도체 층을 포함하고, 상기 제 2 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 2 스위칭 소자의 반도체 층을 포함하고,
    상기 제 4 단위 셀은 상기 제 4 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 4 스위칭 소자의 반도체 층을 포함하고, 상기 제 3 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 3 스위칭 소자의 반도체 층을 포함하는, 반도체 장치.
  5. 제 4 항에 있어서, 상기 제 1 단위 셀 및 상기 제 4 단위 셀 각각은 복수의 반도체 층을 포함하고, 상기 제 2 단위 셀 및 상기 제 3 단위 셀은 반도체 층을 포함하지 않는, 반도체 장치.
  6. 제 4 항에 있어서, 상기 제 1 스위칭 소자의 상기 반도체 층 및 상기 제 2 스위칭 소자의 상기 반도체 층은 단결정 반도체 층인, 반도체 장치.
  7. 절연 표면을 갖는 기판 위에 매트릭스로 배열된 복수의 단위 셀들을 포함하는 표시부를 포함하고,
    행방향으로 인접하게 배열되는 제 1 단위 셀, 제 2 단위 셀, 제 3 단위 셀, 제 4 단위 셀, 제 5 단위 셀, 및 제 6 단위 셀 각각이 제 1 전극을 갖고,
    상기 제 1 단위 셀, 상기 제 2 단위 셀, 상기 제 3 단위 셀, 상기 제 4 단위 셀, 상기 제 5 단위 셀, 및 상기 제 6 단위 셀 각각이 상기 제 1 전극 위에 발광 층 및 상기 발광 층 위에 제 2 전극을 갖고,
    상기 제 2 단위 셀은 상기 제 2 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 1 스위칭 소자의 반도체 층을 포함하고, 상기 제 3 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 2 스위칭 소자의 반도체 층을 포함하고,
    상기 제 5 단위 셀은 상기 제 5 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 5 스위칭 소자의 반도체 층을 포함하고, 상기 제 4 단위 셀의 상기 제 1 전극에 전기적으로 접속되는 제 4 스위칭 소자의 반도체 층을 포함하는, 반도체 장치.
  8. 제 7 항에 있어서, 상기 제 1, 제 2, 제 5, 및 제 6 단위 셀들 각각은 복수의 반도체 층들을 포함하고,
    상기 제 3 단위 셀 및 상기 제 4 단위 셀은 반도체 층을 포함하지 않는, 반도체 장치.
  9. 제 8 항에 있어서, 상기 제 1 단위 셀에서의 상기 복수의 반도체 층들의 수는 상기 제 2 단위 셀에서의 상기 복수의 반도체 층들의 수와 상이한, 반도체 장치.
  10. 제 7 항에 있어서, 상기 제 1, 제 2, 제 4, 및 제 5 스위칭 소자들의 상기 반도체 층들은 단결정 반도체 층인, 반도체 장치.
  11. 직사각형 반도체 기판 및 접착층을 각각 포함하는 복수의 시트들을 형성하는 단계;
    복수의 직사각형 반도체 기판들 내에 수소를 첨가함으로써 분리 층을 형성하는 단계;
    절연 표면을 갖는 기판 위에 상기 복수의 시트들을 배열하는 단계;
    상기 절연 표면을 갖는 상기 기판 및 상기 복수의 접착층들을 가열 처리에 의해 서로 접착하는 단계;
    상기 분리 층을 경계로서 사용하여 상기 복수의 직사각형 반도체 기판들의 일부를 분리하는 단계; 및
    상기 복수의 반도체 기판들을 선택적으로 에칭함으로써 복수의 반도체 층들을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  12. 제 11 항에 있어서, 상기 복수의 반도체 층들은 단결정 반도체 층인, 반도체 장치 제조 방법.
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