CN110088900B - 三维存储组件形成过程中阶梯的蚀刻控制方法 - Google Patents

三维存储组件形成过程中阶梯的蚀刻控制方法 Download PDF

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Abstract

本文公开了一种三维存储组件和用于控制三维存储组件形成过程中的光阻修整速率的方法。在一实施例，该方法包括，在基底上形成绝缘体叠层，沿着第一方向测量第一修整标记与该光阻层之间的第一距离，以及沿着第一方向修整光阻层。该方法还包括使用修整后的光阻层作为蚀刻掩模蚀刻绝缘体叠层以形成阶梯，使用第一修整标记作为蚀刻掩模形成第二修整标记，以及测量第二修整标记和修整后的光阻层之间的第二距离，将第一距离与第二距离进行比较，以确定实际光阻修整速率与估计的光阻修整速率之间的差值，以及基于上述差值调整光阻修整参数。

Description

三维存储组件形成过程中阶梯的蚀刻控制方法
相关申请的交叉引用
本申请要求享有于2017年3月8日提交的中专利申请No.201710134787.4的优先权，其全部内容通过引用的方式并入本文。
技术领域
本揭露是关于一种三维存储组件，以及控制三维存储组件形成过程中的光阻(PR)修整速率的方法。
背景技术
通过改进工艺技术、电路设计、算法和制造工艺等，使得平面存储单元可以缩小至更小的尺寸。然而，随着存储单元的尺寸接近极限，平面存储单元的工艺和制造技术变得具有挑战性，且制作成本也逐渐提高。因此，平面记忆单元的储存密度已经逐渐接近上限。
三维(3D)存储结构可以解决平面存储单元中的密度限制。三维存储结构包括存储数组，以及外围设备，该外围设备用于控制传输至存储数组的信号以及存储数组的输出信号。
发明内容
本文的各实施例揭露了三维存储结构及其制造方法。
根据本揭露的一些实施例，本揭露提供一种控制光阻(PR)修整工艺中的PR修整速率的方法，包括：在基底的第一区域上方形成PR层，形成第一修整标记在与第一区域相邻的第二区域中。该方法还包含沿着与基底的顶面平行的第一方向，测量第一修整标记与PR层之间的第一距离，以确定PR修整工艺中沿着第一方向的实际PR修整速率，将沿着第一方向的实际PR修整速率与沿着第一方向的估计PR修整速率进行比较，以确定沿着第一方向的实际PR修整速率与沿着第一方向的估计PR修整速率之间的第一差值，以及基于第一差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，第一修整标记系由第二区域内的基底图案化所形成。
在一些实施例中，第一修整标记包括突起结构和凹陷结构中的一者或多者。
在一些实施例中，第一修整标记的形状包括矩形、圆形、不规则形状、正方形及其组合。
在一些实施例中，此方法还包括：在第二区域上形成第二修整标记，沿着平行基底的顶面的第二方向，测量第二修整标记与PR层之间的第二距离，以确定PR修整工艺中沿着第二方向的实际PR修整速率。将沿着第二方向的实际PR修整速率与沿着第二方向的估计PR修整速率进行比较，以确定沿着第二方向的实际PR修整速率与沿着第二方向的估计PR修整速率之间的第二差值，以及基于第二差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，第一方向和第二方向彼此不同。
在一些实施例中，第二修整标记和第一修整标记通过相同的图案化工艺形成。
在一些实施例中，第二修整标记和第一修整标记具有相同或不同的形状
在一些实施例中，第二区域包括平面和三维表面中的一者或多者。
根据本揭露的一些实施例，本揭露提供一种控制PR修整工艺中的PR修整速率的方法，该方法包括：提供估计PR修整速率，确定实际PR修整速率，以及比较实际PR修整速率与估计PR修整速率，以确定实际PR修整速率与估计PR修整速率之间的差值。若该差值大于阈值，则可调整PR修整工艺中的一个或多个PR修整参数。因此，调整后的实际PR修整速率与将会与估计PR修整速率相同。
在一些实施例中，一个或多个PR修整参数的调整与差值的数值成比例。
根据本揭露的一些实施例，本揭露提供一种控制PR修整工艺中的一PR修整速率，以形成三维存储结构的方法，该方法包含：形成绝缘体叠层于基底上，其中绝缘体叠层包括交替堆栈的多个牺牲材料层和多个绝缘材料层，修整位于绝缘体叠层上的PR层，蚀刻绝缘体叠层，使用修整后的PR层作为蚀刻掩模，以形成复数个阶梯结构，并且为修整后的PR层形成第一修整标记。此方法更包含沿着平行基底的顶面的第一方向，测量第一修整标记与修整后的PR层之间的第一距离，以确定PR修整工艺中沿着第一方向的实际PR修整速率，将沿着第一方向的实际PR修整速率与沿着第一方向的估计PR修整速率进行比较，以确定沿着第一方向的实际PR修整速率与沿着第一方向的估计PR修整速率之间的第一差值，以及基于第一差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，形成第一修整标记的步骤包括：形成第一修整标记于绝缘体叠层上及/或形成第一修整标记于相邻绝缘体叠层的区域。
在一些实施例中，形成第一修整标记的步骤包括：图案化该绝缘体叠层及/或相邻该绝缘体叠层的区域，以形成初始修整标记，以及使用初始修整标记作为蚀刻掩模，反复蚀刻绝缘体叠层以形成第一修整标记。
在一些实施例中，第一修整标记包括突起结构和凹陷结构中的一者或多者。
在一些实施例中，所述突起结构包括阶梯厚度的高度，并且所述凹陷结构包括所述阶梯的所述厚度的深度。
在一些实施例中，该方法更包含：为修整后的PR层，在绝缘体叠层上形成第二修整标记，沿着平行基底的顶面的第二方向，测量第二修整标记与修整后的PR层之间的第二距离，以确定PR修整工艺中沿着第二方向的实际PR修整速率，将沿着第二方向的实际PR修整速率与沿着第二方向的估计PR修整速率进行比较，以确定沿着第二方向的实际PR修整速率与沿着第二方向的估计PR修整速率之间的第二差值。在一些实施例中，此方法更包含基于第二差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，第二修整标记和第一修整标记透过相同的图案化工艺形成。
在一些实施例中，第二修整标记和该第一修整标记具有相同的形状。
在一些实施例中，第二方向和第一方向彼此相同。
在一些实施例中，该方法更包含：为修整后的PR层，在绝缘体叠层的相邻区域中，形成第三修整标记，沿着平行基底的顶面的第三方向，测量第三修整标记与PR层之间的第三距离，以确定PR修整工艺中沿着第三方向的实际PR修整速率，将沿着第三方向的实际PR修整速率与沿着第三方向的估计PR修整速率进行比较，以确定沿着第三方向的实际PR修整速率与沿着第三方向的估计PR修整速率之间的第三差值，以及基于第三差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，该绝缘体叠层相邻的区域包括平面和三维表面中的一者或多者。
在一些实施例中，第三方向和第一方向彼此相同。
在一些实施例中，该方法进一步包括基于调整后的一个或多个PR修整参数，来控制PR层的修整。
在一些实施例中，该方法进一步包括基于调整后的一个或多个PR修整参数，来控制PR层的修整，并且蚀刻另外一绝缘体叠层，利用另一个修整后的PR层作为蚀刻掩模，以形成复数个阶梯。
根据本揭露的一些实施例，提供一种三维存储结构，包括基底，阶梯结构设置于基底上，阶梯结构包括交互堆栈的多个导体层和多个绝缘层。在一些实施例中，导体层与相邻导体层的绝缘层形成阶梯，以及第一修整标记，位于基底上的一个或多个阶梯结构上以及位于相邻阶梯结构的区域上，其中第一修整标记具有突起结构和凹陷结构中的一者或多者。
在一些实施例中，第一修整标记具有与阶梯相同的厚度。
在一些实施例中，第一修整标记位于阶梯结构的其中一个阶梯上方。
在一些实施例中，第一修整标记的形状包括矩形、圆形、不规则形状、正方形及其组合。
在一些实施例中，此三维存储结构更包含位于阶梯结构的另外一阶梯上的第二修整标记，且第二修整标记与第一修整标记具有相同的厚度和相同的形状。
在一些实施例中，阶梯结构的阶梯沿着第一方向对齐，并且第一修整标记和第二修整标记沿着与第一方向成一角度的方向排列。
根据本揭露的一些实施例，本揭露提供一种控制PR修整工艺中的PR修整速率，以形成三维存储结构的方法，包含：形成绝缘体叠层于基底上，绝缘体叠层包括交替堆栈的多个牺牲材料层和多个绝缘材料层，其中PR层设置在绝缘体叠层上方。此方法更包含为PR层形成第一修整标记，沿着平行基底的顶面的第一方向，测量第一修整标记与PR层之间的第一距离，沿着第一方向修整PR层，利用修整后的PR层作为蚀刻掩模，蚀刻绝缘体叠层，以形成一阶梯。此方法更包含利用第一修整标记作为蚀刻掩模，为修整后的PR层形成第二修整标记，沿着第一方向，测量第二修整标记与修整后的PR层之间的第二距离，比较第一距离与第二距离，以确定沿着第一方向的实际PR修整速率与估计PR修整速率之间的差值，以及基于差值，调整PR修整工艺中的一个或多个PR修整参数。
在一些实施例中，形成该第一修整标记的步骤包括：在绝缘体叠层和相邻该绝缘体叠层的区域中的一者或多者上形成第一修整标记。
在一些实施例中，形成第一修整标记包括：图案化绝缘体叠层和相邻绝缘体叠层的区域中的一者或多者，以形成初始修整标记，以及使用初始修整标记作为蚀刻掩模，反复蚀刻绝缘体叠层以形成第一修整标记。
在一些实施例中，第一修整标记具有突起结构和凹陷结构中的一者或多者。
在一些实施例中，所述突起结构包括阶梯厚度的高度，并且所述凹陷结构包括所述阶梯的所述厚度的深度。
在一些实施例中，绝缘体叠层上方的区域和与绝缘体叠层相邻的区域包括平面和三维表面中的一者或多者。
在一些实施例中，此方法更包含：基于经调整的一个或多个PR修整参数，来控制被修整后的PR层的修整工艺，以及使用被修整过的PR层作为蚀刻掩模，来蚀刻绝缘体叠层以形成另一个阶梯。
在一些实施例中，此方法更包含：基于经调整的一个或多个PR修整参数，来控制其他PR层的修整工艺，以及使用其他被修整后的PR层作为蚀刻掩模，来蚀刻绝缘体叠层以形成另一阶梯。
附图说明
所附图式并入本文并构成说明书的一部分，其例示出了本揭露所揭示的实施例，并且与详细说明一起进一步用于解释本揭露所揭示的原理，以使相关领域技术人员能够制作及使用本揭露所揭示的内容，其中：
图1A绘示基于一些实施例的一种三维存储结构的示意图。
图1B绘示图1A中的三维存储结构的上视图。
图2A绘示基于一些实施例的一种三维存储结构的上视图。
图2B绘示图2A中的三维存储结构的剖面图。
图3A绘示基于一些实施例的一种三维存储结构的上视图。
图3B绘示图3A中的三维存储结构的剖面图。
图4A绘示基于一些实施例的一种三维存储结构的上视图。
图4B绘示图4A中的三维存储结构的剖面图。
图5A绘示基于一些实施例的一种三维存储结构的上视图。
图5B绘示图5A中的三维存储结构的剖面图。
图6A绘示基于一些实施例的一种三维存储结构的上视图。
图6B绘示图6A中的三维存储结构的剖面图。
图7A绘示基于一些实施例的一种三维存储结构的上视图。
图7B绘示图7A中的三维存储结构的剖面图。
图8A绘示基于一些实施例的一种三维存储结构的上视图。
图8B绘示图8A中的三维存储结构的剖面图。
图9A绘示基于一些实施例的一种三维存储结构的上视图。
图9B绘示图9A中的三维存储结构的剖面图。
图10A绘示基于一些实施例的一种三维存储结构的上视图。
图10B绘示图10A中的三维存储结构的剖面图。
图11A绘示基于一些实施例的一种三维存储结构的上视图。
图11B绘示图11A中的三维存储结构的剖面图。
图12A绘示基于一些实施例的一种三维存储结构的上视图。
图12B绘示图12A中的三维存储结构的剖面图。
图13A绘示基于一些实施例的一种三维存储结构的上视图。
图13B绘示图13A中的三维存储结构的剖面图。
图14A绘示基于一些实施例的一种三维存储结构的上视图。
图14B绘示图14A中的三维存储结构的剖面图。
图15A绘示基于一些实施例的一种三维存储结构的上视图。
图15B绘示图15A中的三维存储结构的剖面图。
图16A绘示基于一些实施例的一种三维存储结构的上视图。
图16B绘示图16A中的三维存储结构的剖面图。
图17A绘示基于一些实施例的一种三维存储结构的上视图。
图17B绘示图17A中的三维存储结构的剖面图。
图18绘示基于一些实施例的一种三维存储结构的上视图。
图19绘示图18中的三维存储结构的部分放大图。
图20绘示基于一些实施例的一种三维存储结构的剖面图。
图21A和图21B各自绘示基于一些实施例的一种三维存储结构的剖面图。
图22绘示基于一些实施例的一种用于形成修整标记的流程图。
图23绘示基于一些实施例的一种用于控制光阻修整速率的流程图。
图24绘示基于一些实施例的一种使用反馈回路控制光阻修整速率的流程图。
本揭露的各实施例将参考附图描述说明。
具体实施方式
尽管本文讨论了具体的结构及配置，但应该理解，这仅仅是为了说明及示例的目的而完成的。相关领域的技术人员应可理解，在不脱离本揭露的精神及范围的情况下，可以使用其他结构及布置。对于相关领域的技术人员显而易见的是，本揭露还可以用于各种其他应用中。
值得注意的是，在说明书中对提及「一个实施例」、「一实施例」、「示范性实施例」、「一些实施例」等的引用表示所描述的实施例可以包括特定的特征、结构或特性，但并非每个实施例都一定需要包括此特定的特征、结构或特性，而且这些用语不一定指相同的实施例。此外，当特定特征、结构或特性结合实施例描述时，无论是否于文中明确教示，结合其他实施例来实现这些特征、结构或特性皆属于相关领域的技术人员的知识范围所及。
一般而言，术语可以至少部分地根据上、下文中的用法来理解。例如，如本文所使用的术语「一个或多个」可用于以单数意义描述任何特征、结构或特性，或可用于描述特征、结构或特征的复数组合，至少可部分取决于上、下文。类似地，术语诸如「一」、「一个」或「该」也可以被理解为表达单数用法或传达复数用法，至少可部分取决于上、下文。此外，术语“基于”可以被理解为不一定旨在传达排他性的一组因素，并且可以相反地允许存在未必明确描述的附加因素，并且至少部分取决于上、下文。
应该容易理解的是，本文中的「在...上面」、「在...之上」及「在...上方」的含义应该以最宽泛的方式来解释，使得「在...上面」不仅意味着「直接在某物上」，而且还包括在某物上且两者之间具有中间特征或中间层，并且「在...之上」或「在...上方」不仅意味着在某物之上或在某物上方的含义，而且还可以包括两者之间没有中间特征或中间层(即，直接在某物上)的含义。
此外，为了便于描述，可以在说明书使用诸如「在...下面」、「在...之下」、「较低」、「在...之上」、「较高」等空间相对术语来描述一个组件或特征与另一个或多个组件或特征的关系，正如图中所示意的。除了图式中描绘的方向之外，这些空间相对术语还旨在涵盖使用或操作中的装置的其他不同方位或方向。该装置可以其他方式定向(例如以旋转90度或以其它方向来定向)，并且同样能相应地以说明书中所使用的空间相关描述来解释。
如本文所用，术语「基底」是指在其上添加后续材料层的材料。基底本身可以被图案化。添加在基底顶部的材料可以被图案化或可以保持未图案化。此外，基底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语「层」是指一材料部分，其一区域具有一厚度。一层的范围可以在整个下层或上层结构上延伸，或者其范围可以小于下层或上层结构的范围。此外，一层可以为均匀或不均匀连续结构的一区域，其厚度可小于该连续结构的厚度。例如，一层可以位于该连续结构的顶表面及底表面之间或在该连续结构的顶表面及底表面之间的任何一对水平平面之间。一层可以水平地、垂直地及/或沿着渐缩表面延伸。一基底可以为一层，其可以包括一层或多层，及/或可以在其上面及/或下面具有一层或多层。一层可以包含多层。例如，互连层可以包括一个或多个导体及接触层(其中形成有接点、互联机及/或通孔)以及一个或多个介电层。
本文所使用的术语「名义上(nominal)」是指在产品或工艺的设计时间期间估计的组件或工艺操作的特性或参数的期望值或目标值，以及高于及/或低于期望值的数值范围。数值范围可能由于制造工艺或公差而有轻微变化。如本文所使用的术语「约/大约」表示可能会随着与对象半导体组件相关联的特定技术点而改变的给定量数值。基于特定的技术点，术语「约/大约」可以指示出给定量数值，例如在该数值的10-30％内变化(例如，该数值的±10％、±20％或±30％)。
本文所使用的术语「3D存储元件」是指在水平方向放置的基底上具有垂直方向串联的存储单元的晶体管(在本文中称为「存储串」，例如NAND串)的半导体组件，使得存储串相对于基底在垂直方向上延伸。如这里所使用的术语「垂直」是指垂直于基底的水平表面。
在三维存储结构中，用于储存数据的存储单元垂直堆栈，以形成堆栈储存结构。三维存储组件通常包括形成在堆栈储存结构的一个或多个平面上的阶梯结构，用于如扇出型(fan out)字符线。随着更高储存容量需求不断的增加，堆栈储存结构的垂直层数也随之增加。因此，需要较厚的光阻来蚀刻阶梯结构并增加阶层数。然而，光阻层厚度的增加，会使得阶梯结构的蚀刻控制更具挑战性。
在本揭露中，阶梯结构是指一组表面，其包括至少两个(例如第一和第二)水平表面(例如，沿着xy平面)和至少两个垂直表面(例如，沿着z轴方向)，使每个水平表面与从水平表面的第一边缘向上延伸的第一垂直表面邻接，并且邻接于从水平表面的第二边缘向下延伸的第二垂直表面。所谓「阶梯」是指一具有垂直高度落差的表面组合。在本揭露中，术语「阶梯」是指全部阶梯结构的其中一阶。在本揭露中，水平方向可以表示与基底的顶面平行的方向(例如，x轴方向或y轴方向)。上述基底例如是用以支撑其他组件，提供其他组件形成于其上方的结构。而垂直方向可以指垂直于该结构的顶面的方向(例如，z轴方向)。
在一些实施例中，阶梯结构为多个交替堆栈的绝缘体叠层，且该绝缘体叠层包含有多个介电层对(dielectric pair)。在此定义本揭露中，每一个介电层对系由提供例如一绝缘材料层以及一牺牲材料层的堆栈结构，再利用光阻层通过重复地蚀刻各个介电层对所形成。在基板上的每一个介电层对中，包含有位于上方的绝缘材料层和位于下方的的牺牲材料层，两者可以具有相同的高度(也就是具有相同厚度)，因此在一些实施例中，一个介电层对可以形成一个阶梯。在形成阶梯结构的过程中，光阻层被当作蚀刻介电层对的曝露部分之蚀刻掩模，且光阻层不断地被修整(以下段落中，「修整」可代表被少部分蚀刻，举例来说，此处所述的修整通常是指从所有方向逐渐从绝缘体叠层的边界向内进行蚀刻)。光阻层被移除的量可能与阶梯结构的尺寸直接相关。可以使用合适的蚀刻步骤(例如，等向性干蚀刻或湿蚀刻)来修整光阻层。为了形成阶梯结构，可以连续地并反复地形成并移除一个或多个光阻层。在蚀刻光阻层以及蚀刻一对介电层之后，可以使用合适的蚀刻剂去除绝缘材料层和下面的部份牺牲材料层。被蚀刻的绝缘材料层和牺牲材料层被称为绝缘层和牺牲层。在形成阶梯结构之后，可以去除光阻层，并且可以用金属/导体层(例如钨)代替牺牲层。金属/导体层可以形成三维存储结构中的闸极(或字符线)。
在本揭露中，术语「实际光阻修整速率」和「测量光阻修整速率」是可互换的，都是指在特定反应条件下所测量得到的光阻修整速率。术语「光阻修整参数」是指可影响实际光阻修整速率的系统参数(例如，压力，功率大小和气体流速)。术语「估计/计算光阻修整速率」是指在制造过程之前，通过设计和/或计算确定的光阻修整速率(也就是所谓用户估计的理想光阻修整速率)。
在本揭露中，术语「SC」是指阶梯，而术语「阶梯形成区域」等是指形成阶梯的水平区域。在制造过程，基底顶面上的阶梯形成区域的投影面积一直保持不变。例如，「第一阶梯(SC1)形成区域」是指第一阶梯在制造完成之后，所形成的水平区域(其中第一阶梯指的是沿着垂直方向，最下方的最低阶梯)。在制造过程中，在第一阶梯(SC1)的形成区域中形成的一修整标记，经历多次重复蚀刻，并且修整标记的图案和水平位置在蚀刻完成时仍保持不变，或大致上保持不变。在第一阶梯形成/蚀刻完成之后，可在第一阶梯上方形成新的修整标记。其中新的修整标记的图案以及水平位置，与一开始形成于基底上的修整标记的图案以及水平位置相等。在本揭露的图中，A1、A2...直至An，分别表示SC1、SC2的形成区域…直至SCn形成区域。因此，可以分别在A1、A2...直至An中分别形成SC1、SC2...直至SCn。
本揭露提供了三维存储组件中的阶梯结构，以及形成该结构的方法与该结构相关的控制方法。所公开的阶梯结构包括分布在结构上和/或邻近结构的多个修整标记。修整标记可以在形成阶梯结构之前和/或期间形成。修整标记可用于在形成阶梯结构之前和/或期间控制和/或调整光阻层的修整/蚀刻速率，使得形成阶梯结构的台阶过程可被更精确地控制。例如，修整标记可以用于确定形成当前批次阶梯结构中的实际光阻修整速率，并且可以使用并确定当前光阻修整速率，来调整或确定在下一批阶梯结构形成过程中，实际的光阻修整速率。在另一个实施例中，可以使用当前光阻修整速率来确定和/或调整同一批阶梯结构的后续光阻修整/调整操作中的光阻修整参数。使用本揭露公开的方法和结构，可期望形成质量更佳的光阻阶梯层。例如，更均匀的阶梯结构或更容易控制工艺的阶梯层，使得阶梯结构的阶梯蚀刻过程，可更容易监控工艺。因此，阶梯结构(例如台阶)的形成不易因为阶梯数量之增加而受到影响，并且阶梯可具有期望的长度(例如，更接近设计长度)。
图1A绘出了本揭露三维存储结构的阶梯结构100，图1B绘出了根据一些实施例中沿着垂直方向(例如，z轴方向)的阶梯结构100的上视图101。在一些实施例的三维存储结构中，阶梯结构100是三维存储中图案化的绝缘体叠层的一部分。为了方便说明，每一层阶梯由「SC」表示。例如，第一阶梯由“SC1”表示，以此类推。如图1A所示，阶梯结构100包括多个阶梯(或台阶)，每个阶梯均包含一个介电层对(dielectric pair)。在一些实施例中，介电层对包括绝缘层和下面的牺牲层。绝缘层和牺牲层可以各自包括合适的材料。例如，牺牲层可以包括氮化硅，绝缘层可以包括氧化硅。为了方便说明，在本文中，牺牲层由「N」表示，绝缘层由「O」表示。如图1A和图1B所示，阶梯结构100包括沿着z轴方向堆栈的多个阶梯(例如，SC1，SC2，...，SCn)。在一些实施例中，每个阶梯沿着x轴方向具有不同的长度，并且该长度沿着z轴向上的方向逐渐减小。阶梯结构100可以形成在基底105上，该基底105为阶梯结构100的后续处理步骤提供支撑平台。多个交替堆栈的绝缘层和牺牲层的堆栈结构由标号110表示。阶梯结构100包括顶面109，顶面109可以是绝缘材料层的顶面，顶面109可以作为支撑平台以在后续工艺中在阶梯结构100上方形成其他结构(例如，位线)。为了方便说明，以下省略并未绘示阶梯结构100上的其他结构。
在一些实施例中，基底105包括用于形成三维存储结构的任何合适的材料。例如，基底105可以包括硅、硅锗、碳化硅、硅覆绝缘层(SOI)、锗覆绝缘层(GOI)、玻璃、氮化镓、砷化镓和/或其他合适的III-V族化合物。
在一些实施例中，阶梯结构100包括在基底105上方沿着垂直于基底105的方向(沿z轴方向)交替堆栈的绝缘层「O」和牺牲层「N」。其中顶部绝缘层O的厚度可以与其他绝缘层O的厚度相同或不同。在一些实施例中，后续移除牺牲层N，以沉积用于形成三维存储组件的字符线之闸极金属材料(例如，导体)。在一些实施例中，牺牲层N包括不同于绝缘层O的任何合适的材料。例如，牺牲层N可以包括多晶硅、氮化硅、多晶锗和/或多晶锗硅。在一些实施例中，牺牲层N包括氮化硅。绝缘层O可以包括任何合适的绝缘材料，例如氧化硅。可以通过在基底105上交替地沉积牺牲材料层和绝缘材料层，举例来说，可以在基底105上沉积一牺牲材料层，并且再于牺牲材料层上沉积绝缘材料层，以此类推反复进行堆栈。随后，蚀刻介电层对，以沿着z轴方向来形成阶梯结构100。其中牺牲材料层和绝缘材料层的沉积步骤，可以包括任何合适的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、电浆增强化学气相沉积(PECVD)，溅射、金属有机化学气相沉积(MOCVD)和/或原子层沉积(ALD)等等。在一些实施例中，牺牲材料层和绝缘材料层各自通过CVD方式形成。
请参考图1A和图1B，阶梯结构100可以包括分布在阶梯顶部表面上的多个修整标记(例如修整标记106、修整标记107、修整标记108)。为了简化说明，其他形成在邻近阶梯结构100的区域中的修整标记未在图1A和图1B中绘示。阶梯结构100可以包括任何合适数量的阶梯。例如，阶梯结构100可以包括64个阶梯。为了说明的目的，仅绘示阶梯结构100的底部和顶部处的阶梯(例如SC1至SC4和SCn)以及这些阶梯上方的修整标记(例如修整标记106至修整标记108)。修整标记可以以任何合适的图案分布，例如沿着x轴对齐，或与x轴呈一定角度排列等。修整标记可以形成在每个阶梯上(例如，修整标记的数量等于阶梯的数量)，或仅在部分的阶梯上(如图1A所示的示例)形成。两个相邻修整标记(最近的两个修整标记)之间的距离(例如，垂直或水平)可以是固定的或可以变化。修整标记可以从阶梯结构100的底部到顶部分布(如图1A所示的例子)或者可以分布在阶梯结构100的任何部分。根据测量要求，修整标记可以具有任何合适的形状，例如正方形，矩形，L形，不规则形状和/或圆形形状。修整标记可以形成在阶梯的任何位置。例如，可以形成在阶梯的边缘，或位于边缘之间的其他部分。修整标记可以包括突起结构，凹陷结构和/或两者的组合。在一些实施例中，修整标记与介电层对由相同材料形成，例如可包括绝缘材料层和牺牲材料层。多个修整标记可以包括具有相同形状或不同形状的修整标记。例如，可以在阶梯结构100的角落(图未示)形成「L形」修整标记，并且可以在阶梯结构100的其他位置形成矩形修整标记。其中修整标记的位置、形状、数量、图案应该根据实际的测量需求而定，而不应该被本揭露的实施例所限制。
修整标记可以在形成阶梯结构100之前或在形成阶梯结构100的过程中形成。例如，在利用光阻层当作蚀刻掩模，以蚀刻绝缘体叠层之前，就先在绝缘体叠层上形成修整标记。在另一实施例中，修整标记可在蚀刻阶梯期间形成，例如在形成用于蚀刻后续介电层对的后续光阻层之前形成修整标记，或在蚀刻两个相邻的介电层对之间形成修整标记。因为在形成阶梯结构100期间，修整标记的位置以及高度/深度(沿着z轴方向)可以名义上保持固定，所以修整标记可以用作为参考点，以决定光阻层的蚀刻速率(或阶梯的蚀刻速率)。例如，可以测量和记录修整标记与光阻层之间的水平距离(例如，沿着x轴方向)以确定实际的光阻修整速率。可以将测得的光阻修整速率与估计光阻修整速率(或基于设计的估计蚀刻速率)进行比较，以确定实际光阻修整速率与估计的光阻修整速率之间的差值。因此，可以基于上述差值来调整后续蚀刻阶梯结构的实际光阻修整速率。如此一来，阶梯的蚀刻更加可控，并且阶梯可以相应地蚀刻到所需的长度。
例如，参考图1B，阶梯结构100包括分布在多个阶梯上的多个修整标记。在一些实施例中，修整标记可以具有相同的形状，并且可以沿着与x轴呈一定角度的线对齐。在一些实施例中，该些修整标记的形状例如是矩形。在一些实施例中，每两个相邻的修整标记(例如，分别形成在SC1和SC4上的修整标记106和修整标记107)被其他的阶梯所分隔开(例如，被SC2和SC3所隔开)。在一些实施例中，修整标记形成在相应的阶梯的边界之间，例如名义上沿着x轴方向的中间位置。在一些实施例中，修整标记由介电层对(包含绝缘层O与牺牲层N)形成，并且修整标记的高度/深度名义上等于介电层对的厚度。以下图2A-图17B绘示在制造过程的各个阶段的修整标记的不同形成方法。
图2A、图2B、图3A、图3B、图4A、图4B、图5A、图5B、图6A和图6B示出根据一些实施例中，阶梯结构100的修整标记的形成示意方法。使用图2A-图6B所示的工艺方式，可以形成具有突起结构的修整标记。图2A绘示在初始制造过程中的阶梯结构100的示意上视图200，图2B绘示沿剖面线2-2'方向的阶梯结构100的剖面图。
在工艺开始时，首先可以提供基底105，其上形成有绝缘体叠层210。基底105可以包括任何合适的半导体材料，并且绝缘体叠层210可以包括交替堆栈的多个牺牲材料层(N)和多个绝缘材料层(O)。牺牲材料层和绝缘材料层可以包括不同的材料。在一些实施例中，基底105包括硅，牺牲材料层N包括氮化硅，并且绝缘材料层O包括氧化硅。绝缘材料层O和下面的牺牲材料层N可以形成介电层对。随后可以使用光阻层将所堆栈的介电层对蚀刻至期望的高度，并形成阶梯(或台阶)。光阻层可以由水平方向(沿x-y平面)和垂直方向(沿z轴方向)被重复蚀刻，以进一步重复蚀刻介电层对。在一些实施例中，绝缘体叠层210包括64个介电层对，因此可以形成多达64个阶梯。为了便于描述，仅示出了与制造过程的描述相关联的介电层对，其余的并不绘示于图中。
光阻层可以形成且被图案化在绝缘体叠层210上。在一些实施例中，使用正型光阻，并将其图案化以覆盖预定形成修整标记的位置。如图2A和图2B所示，光阻部分206、光阻部分207、…、光阻部分208形成在绝缘体叠层210之上，并且用作后续蚀刻工艺中的蚀刻掩模，使得绝缘体叠层210的顶部之介电层对的被光阻部分曝露的部分，可以在随后的蚀刻过程中被去除。
此外，关于进行蚀刻工艺(例如，第一蚀刻步骤)以移除绝缘体叠层210被光阻所曝露的部分，可以使用任何合适的蚀刻剂(例如，湿蚀刻和/或干蚀刻)来依序地去除第一顶部介电层对的绝缘材料层O和牺牲材料层N。在一些实施例中，使用两种不同的蚀刻剂分别去除绝缘材料层O和牺牲材料层N。由于牺牲材料层N的蚀刻剂对绝缘材料层O的材料具有足够高的蚀刻选择比，因此，位于介电层对下方的绝缘材料层O在蚀刻的过程中可当作蚀刻停止层，使得只有特定的介电层对被图案化/或被蚀刻。在一些实施例中，使用干蚀刻步骤来蚀刻这些顶部材料层，用于蚀刻牺牲材料层N的蚀刻剂包括含四氟甲烷(CF4)等含氟气体，用于蚀刻绝缘材料层O的蚀刻剂包括例如六氟乙烷(C2F6)的气体。在一些实施例中，蚀刻剂(例如，定时湿蚀刻)可用来同时去除牺牲材料层N和绝缘材料层O，上述蚀刻剂包括例如磷酸等。在各种实施例中，用于去除绝缘体叠层210的顶部介电层对的方法和蚀刻剂不受到本揭露所示实施例的限制。在一些实施例中，可以在形成修整标记之后移除光阻部分。
图3A绘示去除光阻层之后的阶梯结构100的上视图300，图3B绘示沿着剖面线3-3'的阶梯结构100的剖面图。参考图3A和图3B，多个修整标记306、修整标记307、…、修整标记308可以形成在如图2A和图2B所示的被光阻所覆盖的位置处(此处定义该些修整标记为初始修整标记，每个修整标记均包括一牺牲材料层N以及覆盖于其上方的一绝缘材料层O)。在一些实施例中，绝缘体叠层310表示，绝缘体叠层210的顶部介电层对的一部分被移除，以及由此形成修整标记后所形成的结构。如图3B所示，修整标记的高度名义上等于顶部介电层对的厚度。例如，每个初始修整标记(306或307)可以包括绝缘材料层O和下方的牺牲材料层N。
此外，可以在绝缘体叠层310上形成并图案化第一光阻层，以曝露部分的绝缘体叠层310，定义出第一阶梯形成区域(或简称为A1)的位置。接着进行一蚀刻步骤(例如，第二蚀刻步骤)，以去除绝缘体叠层310的顶部曝露的部分介电层对。图4A绘示蚀刻步骤进行之后的阶梯结构100的上视图400，图4B绘示沿着剖面线4-4'方向的阶梯结构100的剖面图401。在一些实施例中，修整标记406代表经过第二蚀刻步骤之后的修整标记306，并且绝缘体叠层410代表经过第二蚀刻步骤之后的绝缘体叠层310。图案化后的第一光阻层标示为409。
第二蚀刻步骤可以包括使用任何合适的蚀刻剂，依序去除绝缘体叠层310的顶部曝露部分。第一光阻层409曝露第一阶梯形成区域A1，而初始修整标记306形成在第一阶梯形成区域A1内。在一些实施例中，第二蚀刻步骤包括使用初始修整标记306和第一光阻层409作为蚀刻掩模，来去除顶部曝露的介电层对(包含绝缘材料层O以及牺牲材料层N)。在一些实施例中，该些材料层的蚀刻剂可以与图2A和图2B中描述的第一蚀刻步骤相似或相同。第一光阻层409可以曝露绝缘体叠层310的第一阶梯形成区域A1，并且作为移除曝露的顶部介电层对的蚀刻掩模。在蚀刻步骤进行之后，参考图4B所示，修整标记406(例如，包含绝缘材料层O以及下方的牺牲材料层N)可以形成在绝缘体叠层410的第二介电层对上，并且第一光阻层409可以位于绝缘体叠层410的顶部介电层对的剩余部分上。在后续的制造过程中，第一光阻层409可以被修整，以进行对于后续下方其他介电层对(包含绝缘材料层O以及牺牲材料层N)的蚀刻。在本揭露中，箭头(例如，指向x轴方向)表示光阻层的修整方向，例如光阻层沿着x轴方向被修整。在一些实施例中，可以通过使用等向性干蚀刻的工艺，来修整光阻层(例如第一光阻层409)。
第一光阻层409可以沿着垂直方向(例如，沿着z轴方向)以及水平方向(例如，沿着x轴方向和y轴方向)被修整。在一些实施例中，第一光阻层409被更进一步修整，以曝露绝缘体叠层410上方的第二阶梯形成区域A2。接着进行一蚀刻步骤(例如，第三蚀刻步骤)，以对绝缘体叠层410的被第一光阻层409曝露部分(也就是第一阶梯形成区域A1与第二阶梯形成区域A2)的顶部介电层对进行蚀刻。第三蚀刻步骤可以与图2A至图4B中描述的第一蚀刻步骤和第二蚀刻步骤中的任何一个蚀刻步骤相同或相似。类似地，第一光阻层409可以进一步沿着x轴方向进行修整，以曝露和蚀刻第三阶梯形成区域A3和第四阶梯形成区域A4。
图5A绘示了第四阶梯形成区域A4被蚀刻之后的阶梯结构100的上视图500，图5B绘示基于一些实施例中沿着剖面线5-5'方向的阶梯结构100的剖面图501。第二光阻层509表示被修整之后的第一光阻层409，并且绝缘体叠层510表示在蚀刻第三阶梯形成区域A3和第四阶梯形成区域A4之后的绝缘体叠层410。如图5A和图5B所示，修整标记506和修整标记507分别被形成。且修整标记506和修整标记507被沿着x-z平面的两个阶梯彼此隔开(例如，修整标记506和修整标记507间隔着绝缘体叠层510用于形成第二阶梯形成区域A2和第三阶梯形成区域A3的曝露部分)。第二光阻层509可以进一步沿着x轴方向被修整，以形成其余的阶梯。
图6A绘示了形成所有阶梯之后的阶梯结构100的上视图600，图6B绘示根据一些实施例中沿着剖面线6-6'方向的阶梯结构100的剖面图601。可以使用合适的湿蚀刻及/或干蚀刻来去除用于形成阶梯的光阻层，并且绝缘体叠层610的顶面609可以被曝露，以提供用于后续工艺操作中的一制造基底。绝缘体叠层610表示经过蚀刻并形成阶梯SC1、SC2、...、SCn之后的绝缘体叠层510。如图6A和图6B所示，修整标记606、修整标记607、…、修整标记608等可形成在阶梯结构100的阶梯上方。在形成阶梯结构100的过程中或形成阶梯结构100之后，可基于修整标记606-608、修整标记506-508、修整标记406-408和/或修整标记306-308的位置，确定出实际光阻修整速率。在此所确定的实际光阻修整速率可以进一步用于控制同一批阶梯结构工艺中，或下一批阶梯结构工艺中的实际光阻调整率。细节将在以下段落中描述。
图7A、图7B、图8A、图8B、图9A、图9B、图10A和图10B绘出基于一些实施例，形成阶梯结构100的另一示意方法。与图2A到图6B所述的方法不同，根据图7A到图10B所示，修整标记可以在形成阶梯结构期间(例如，伴随着形成阶梯结构的形成步骤)，被分别各自形成在所预期的位置处。
图7A绘示在初始制造过程中的阶梯结构100的示意上视图700。图7B绘示沿剖面线7-7'方向的阶梯结构100的剖面图。在制作过程开始时，可以提供包含有绝缘体叠层710的基底105(图7A-图10B中未示出)。绝缘体叠层710可以与绝缘体叠层210具有相同或相似组成。可以在绝缘体叠层710上形成光阻层，并将光阻层图案化，以形成光阻部分706在绝缘体叠层710上。光阻部分706可以用作随后在第一阶梯形成区域A1中进行蚀刻并形成修整标记的蚀刻掩模。
更进一步，绝缘体叠层710的被光阻部分706所曝露的顶部介电层对(O，N)，可以使用类似或相同于上述图2A-图6B所述的第一蚀刻步骤、第二蚀刻步骤、第三蚀刻步骤中的任一者的蚀刻步骤来移除。然后光阻部分706可以在蚀刻后被随后移除。接着修整标记(例如，初始修整标记)即可形成在第一阶梯形成区域A1中。随后，第一光阻层可以形成在蚀刻后的绝缘体叠层上，并曝露第一阶梯形成区域A1。然后，进行第二蚀刻步骤，以移除上述第一阶梯形成区域A1中被曝露出的介电层对(O，N)。此处所述的第二蚀刻步骤，可以使用类似或相同于上述图2A-图6B所述的第一蚀刻步骤、第二蚀刻步骤、第三蚀刻步骤中的任一者的蚀刻步骤。
图8A绘示出了第二蚀刻步骤进行之后的阶梯结构100的上视图800，图8B示出根据一些实施例的沿着剖面线8-8'方向的阶梯结构100的剖面图801。绝缘体叠层810表示在第二蚀刻步骤进行后的绝缘体叠层710，而第一光阻层以标号809表示。如图8A和图8B所示，修整标记806可以形成在第一阶梯形成区域A1之上，并且第一阶梯形成区域A1被曝露以用于随后的蚀刻及/或是其他的处理步骤。此外，第一光阻层809可以水平地(例如，沿着x轴方向)被修整，以蚀刻/形成其他阶梯形成区域(例如，第二阶梯形成区域A2和第三阶梯形成区域A3)。在形成预期数量的阶梯形成区域之后，可以移除位于介质迭层上用来形成阶梯的光阻层(例如，第一光阻层)，并且可以通过图案化绝缘体叠层顶部的介电层对来形成随后的修整标记(O，N)。
图9A绘示了用于形成阶梯的光阻层(例如，第一光阻层)被去除之后，且另一光阻形成在部分阶梯结构100上方，以在另一个阶梯形成区域上形成修整标记的阶梯结构100的上视图900，图9B绘示出基于一些实施例的沿着剖面线9-9'方向的阶梯结构100的剖面图。以本实施例为例，在形成第一阶梯形成区域A1至第三阶梯形成区域A3之后，可以在第四阶梯形成区域A4中形成光阻部分907。修整标记906表示对第二阶梯形成区域A2和第三阶梯形成区域A3进行蚀刻/处理之后的修整标记806。绝缘体叠层910表示在蚀刻/形成第二阶梯形成区域A2和第三阶梯形成区域A3之后的绝缘体叠层810。如图9A至图9B所示，光阻部分907可以用于随后蚀刻/形成于第四阶梯形成区域A4中的修整标记的蚀刻掩模。
随后，绝缘体叠层910的被光阻部分907所曝露的顶部介电层对可被蚀刻并被去除，并且在蚀刻步骤之后，光阻部分907可以接着被去除。此处所述用于去除顶部曝露的介电层对(O,N)的蚀刻步骤，可以使用类似或相同于上述图2A-图6B所述的第一蚀刻步骤、第二蚀刻步骤、第三蚀刻步骤中的任一者的蚀刻步骤。因此，在第四阶梯形成区域A4中可形成修整标记。接下来，形成并且图案化第二光阻层于绝缘体叠层上，以曝露第一阶梯形成区域A1至第四阶梯形成区域A4，然后进行一蚀刻步骤，以移除被第二光阻层所曝露的部分介电层对(O,N)。
图10A绘示了在绝缘体叠层910的顶部介电层对被去除，以形成A4第四阶梯形成区域A4之后的阶梯结构100的上视图1000，图10B绘示基于一些实施例中沿着剖面线10-10'方向的阶梯结构100的剖面图。绝缘体叠层1010表示去除绝缘体叠层910的顶部介电层对之后的绝缘体叠层910，并且第二光阻层由标号1009表示。修整标记1006和修整标记1007可以分别形成在第一阶梯形成区域A1和第四阶梯形成区域A4中。此外，可以水平修整第二光阻层1009(例如，沿着x轴方向)以形成后续阶梯结构。另外，可以使用类似于形成修整标记906、修整标记1006和修整标记1007的方法，来形成其他额外的修整标记。在一些实施例中，修整标记形成的时机点，包含在光阻层经过多次重复的蚀刻后而不再具有足够厚度(沿着z轴方向)及/或宽度(沿着xy平面)之后，并且在后续新的光阻层形成并被图案化以形成后续阶梯之前。
如上所述，修整标记的位置可以在阶梯结构的阶梯形成之前，或阶梯结构的阶梯形成过程中被确定。透过反复蚀刻绝缘体叠层中的介电层对(O，N)，可以重复地形成阶梯和修整标记。由于沿着z轴方向，修整标记可以作为于z轴方向形成下方相邻介电层对的修整标记之蚀刻掩模或图案化掩模，因此在蚀刻步骤进行过程中或蚀刻步骤之后，阶梯上的修整标记的水平位置可以保持或维持不变。因此，修整标记可用于在阶梯形成期间反映/测量实际光阻修整速率，并且可基于这些测量结果，来控制或调整光阻修整参数。
在其他实施例中，修整标记可以是凹陷结构，且各具有凹陷结构的修整标记，可以在阶梯结构形成之前或是阶梯结构形成过程中被形成。图11A、图11B、图12A、图12B、图13A、图13B、图14A和图14B示出了基于一些实施例，形成阶梯结构100的另一示意方法。其中修整标记可以在形成阶梯结构100的阶梯之前被形成。不同于上述图2A-图10B中所述的结构，以下藉由图11A至图14B所述的方法所形成的修整标记具有凹陷结构。
图11A绘示了形成具有凹陷结构的修整标记于制造过程开始时的阶梯结构100的上视图1100，图11B绘示出基于一些实施例中沿着剖面线11-11'方向的剖面图1101。在制造过程开始时，可以提供具有绝缘体叠层1110的基底105。绝缘体叠层1110可以与图2A和图2B中所示的绝缘体叠层210相同或相似。接着可以在绝缘体叠层1110上形成并图案化光阻层1109，以曝露随后形成的修整标记之图案(例如修整标记1106、修整标记1107、...和修整标记1108)。此外，可执行蚀刻步骤，以去除绝缘体叠层1110被光阻层1109所曝露的部分顶部介电层对(O，N)。此处所述的蚀刻步骤可与上述图2A至图7B所述的第一蚀刻步骤、第二蚀刻步骤以及第三蚀刻步骤中的任一者相似或相同。后续，可以去除光阻层1109，并且形成修整标记在被蚀刻后的绝缘体叠层上。
图12A绘示了多个修整标记形成在蚀刻后的绝缘体叠层上的阶梯结构100的上视图，图12B绘示出基于一些实施例中沿着剖面线12-12'方向的阶梯结构100的剖面图1201。绝缘体叠层1210表示顶部的介电层对被蚀刻之后的绝缘体叠层1110。如图12A和12B所示，形成修整标记1206、修整标记1207、...和修整标记1208。与图3A和图3B中所示的修整标记306、修整标记307、...和修整标记308不同，图12A和12B中的修整标记具有凹陷结构，并且修整标记的深度可以名义上等于绝缘体叠层1210的顶部介电层对(O，N)的厚度。后续，可以在绝缘体叠层1210上形成并图案化第一光阻层，以曝露第一阶梯形成区域，并且绝缘体叠层曝露的顶部介电层对(O，N)随后可被蚀刻并移除。
图13A绘示了第一阶梯形成区域A1中的顶部介电层对被去除之后的阶梯结构100的上视图1300，图13B绘示出基于一些实施例中沿着剖面线13-13'方向的剖面图1301。绝缘体叠层1310表示顶部介电层对被蚀刻之后的绝缘体叠层1210。第一光阻层由标号1309表示。如图13A和13B所示，可以在第一阶梯形成区域A1中形成修整标记1306。第一光阻层1309可以进一步沿水平方向(例如，沿x轴方向)进行蚀刻或修整，以便随后形成阶梯结构100的阶梯。由于在形成修整标记过程中，修整标记可以作为沿着z轴方向向下蚀刻相邻的介电层对的蚀刻掩模或图案化掩模，因此在图12A与图12B中所形成的修整标记位置可以保持不变。
图14A绘示出基于一些实施例中，所有阶梯形成之后的阶梯结构100的上视图1400。图14B绘示出沿着剖面线14-14'方向的剖面图1401。绝缘体叠层1410表示在形成阶梯(SC1、SC2、...、SCn)和修整标记之后的绝缘体叠层1310。绝缘体叠层1410的顶面1409可以被曝露，以提供用于随后制造阶梯结构100的基底。如图14A和14B所示，修整标记1406、修整标记1407、...、修整标记1408可以形成在阶梯结构100的阶梯上方。在形成阶梯结构100期间或之后，基于修整标记的位置，例如修整标记1206至修整标记1208、修整标记1306至修整标记1308，和/或修整标记1406至修整标记1408，实际光阻修整速率可以而被测量而确定。所确定的实际光阻修整速率可以进一步用于控制同一批次中下一个光阻层的修整步骤，或是控制下一批次阶梯结构的光阻层之修整步骤。细节可在以下段落中描述。
图15A、图15B、图16A、图16B、图17A和图17B示出了基于一些实施例中形成具有凹陷结构之修整标记的阶梯结构100的另一示意方法。与图11A-图14B所示的方法不同，根据图15A-图17B所示的方法，修整标记可以分别/单独地形成。每个修整标记可以在形成阶梯结构的过程中，分别形成在所需位置。
图15A绘示于制造过程开始时的阶梯结构100的上视图1500，图15B绘示出沿着剖面线15-15'方向的阶梯结构100的剖面图1501。在制造过程开始时，可以提供基底105，且具有绝缘体叠层1510位于基底105上。可以在绝缘体叠层1510上形成并图案化光阻层1509，以曝露第一阶梯形成区域A1上的修整标记的预定形成之图案。图案化的光阻层1509可以在后续蚀刻绝缘体叠层1510的顶部介电层对(O，N)的步骤中用作蚀刻掩模，使得顶部介电层对被图案化的光阻层1509所曝露的的曝露部分1506可以被去除，以形成修整标记(例如，初始修整标记)。
此外，可以使用类似或相同于上述图2A至图6B所述的第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤中的任何一个之蚀刻步骤，来部分去除绝缘体叠层1510被图案化的光阻层1509所曝露的顶部介电层对，并且可以在蚀刻步骤进行后，去除图案化的光阻层1509。修整标记可以形成在第一阶梯形成区域中。后续，可以在蚀刻后的绝缘体叠层上形成并图案化第一光阻层以曝露第一阶梯形成区域，并且可以继续执行第二蚀刻步骤以去除顶部介电层对(O，N_)的曝露部分/区域。第二蚀刻步骤例如为类似或相同于上述图2A至图6B所述的第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤中的任何一个之蚀刻步骤。
图16A绘示在阶梯结构100的顶部介电层对的曝露部分被去除之后的上视图1600，图16B绘示基于一些实施例的沿着剖面线16-16'方向的阶梯结构100的剖面图1601。绝缘体叠层1610表示在顶部介电层对(O，N)的曝露部分被移除之后的绝缘体叠层1510。第一光阻层由标号1609表示。如图16A和16B所示，修整标记1606可以形成在第一阶梯形成区域A1上方，并且第一阶梯形成区域A1被曝露，以用于随后的蚀刻/工艺。此外，第一光阻层1609可以被水平修整(例如，沿着x轴方向)以蚀刻/形成其他阶梯形成区域(例如第二阶梯形成区域A2和第三阶梯形成区域A3)。在形成预期数量的阶梯形成区域之后，位于绝缘体叠层上，用于形成阶梯的光阻层(例如，第一光阻层)可被移除，并且可以通过图案化顶部介电对来形成随后的修整标记(O，N)。
图17A绘示出根据一些实施例中，所有阶梯形成之后的阶梯结构100的上视图1700。图17B绘示沿着剖面线17-17'方向的剖面图1701。绝缘体叠层1710表示形成阶梯(SC1、SC2、...、SCn)和修整标记之后的绝缘体叠层1310。如图17A和17B所示，修整标记1706、修整标记1707、...、修整标记1708可以形成在阶梯结构100的阶梯上方。可以在阶梯结构100形成期间或阶梯结构100形成之后，基于修整标记的位置，例如修整标记1606至修整标记1608和/或修整标记1706至修整标记1708，来确定光阻层1709的实际光阻修整速率。所确定的实际光阻修整速率可以进一步用于控制相同批次的同一阶梯结构的下一个光阻层修整，或是控制下一批次的阶梯结构的光阻层修整。具有凹陷结构的修整标记之工作原理可以与具有突起结构的修整标记之工作原理相同或相似。工作原理的细节描述如下。
在一些实施例中，当形成阶梯结构100之后，以导体层替换牺牲层。藉由设置在各导体层之间的绝缘层，使各导体层彼此相互绝缘。导体层可以形成三维存储组件的闸极电极(例如，字符线)。
在一些实施例中，图2A至图17B中所描述的修整标记，也可以形成在相邻区域上，例如形成在阶梯结构的同一基底上的虚置阶梯结构或相邻的平面区域。在本揭露中，术语“邻近”可以代表在同一基底上，并且会经历与阶梯结构相同的蚀刻工艺的任何合适的位置/区域。邻近区域可以与一物体(例如阶梯结构)相近或远离。例如，当阶梯结构100形成时，例如可以形成与阶梯结构100相邻的虚置阶梯结构。其中可以使用相同的光阻层来形成虚置阶梯结构的阶梯，以便在虚置阶梯结构上形成的修整标记可以反映实际光阻修整速率。因此，可以使用虚置阶梯结构替代原先的阶梯结构，进行修整标记的测量，而不改变阶梯结构100的形貌。
图18和图19示出了根据一些实施例中，具有形成在相邻平面区域中的修整标记的另一示例性的阶梯结构100上视图。举例来说，也可以将相邻的平面区域称为测试区域或虚置区域，将形成功能性阶梯结构的区域称为组件区域。修整标记可以反映形成阶梯的实际光阻修整速率。为了方便说明，仅绘示出了一部份的阶梯结构100和虚置区域。在一些实施例中，位于相邻平面区域中的修整标记，可与形成在阶梯结构100上的修整标记同时形成，例如在蚀刻绝缘体叠层之前形成。
如图18的上视图1800所示，可以在组件区域1806中形成阶梯结构100，并且可以在虚置区域1807中形成多个修整标记(例如，修整标记1801、修整标记1802、...、修整标记1803)。修整标记可以在阶梯结构100形成之前就已经形成，或是在阶梯结构100形成的过程中一并形成。在一些实施例中，阶梯结构100可以使用光阻层1805形成，该光阻层1805透过垂直和水平地(例如，沿着x轴方向和y轴方向)修整，以形成阶梯结构100的阶梯。在一些实施例中，修整标记可以使用个别的光阻层，藉由蚀刻步骤来单独形成，例如与上述图2A至图7B中所述的第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤中的任一个相似或相同的蚀刻步骤。修整标记可以以任何合适的图案分布，例如沿着x轴方向，沿着与x轴呈一定角度的方向、或以不规则的图案分布。在一些实施例中，各修整标记沿着x轴方向并与阶梯的中间位置对齐。由于在形成阶梯结构100期间，修整标记的位置可以保持不变，因此可以在阶梯结构100形成期间或之后，藉由测量修整标记的位置，来反映实际光阻修整速率。
图19绘示出在图18中被圈出区域的放大图1900。根据一些实施例。如图19所示，可以在阶梯结构100中形成阶梯形成区域A1-A4。在形成阶梯形成区域A1-A4之前，修整标记1901和修整标记1902可以形成在修整标记1801和1802的相同位置处。修整标记1901可以被设计成沿着x轴方向并与第一阶梯形成区域A1的中间位置对齐，并且修整标记1902可以被设计为与沿着x轴方向并与第四阶梯形成区域A4的中间位置对齐。举例来说，可以测量第一阶梯形成区域A1和第四阶梯形成区域A4之间沿着x轴方向的距离D1，并且与沿着x轴方向同一侧的修整标记1901和修整标记1902的中心(例如，几何中心)或边缘之间的距离D2进行比较。如果距离名义上相同，则沿着x轴方向的实际光阻修整速率名义上与沿着x轴方向的估计光阻修整速率相同。如果上述距离之间的差值较大，则沿着x轴方向的实际光阻修整速率不同于沿着x轴方向的估计光阻修整速率。然后可以对应地调整沿x轴方向的光阻修整参数。根据修整标记的位置，可以使用不同修整标记作为参考，测量沿不同方向的光阻修整速率。在另一个实施例中，可以测量修整标记1901的中心与光阻层1905之间沿x轴方向的距离D3及/或修整标记1902的中心与光阻层1905之间沿x轴方向的距离D4，并与估计值进行距离的比较，来确定实际光阻修整速率与沿x轴方向的估计光阻修整速率之间的差值。可以根据比较结果，调整沿x轴方向的光阻修整参数。在一些实施例中，可以沿着y轴方向测量修整标记1902的中心和光阻层1905之间的距离D5，以确定沿着y轴方向的实际光阻修整速率。在一些实施例中，可以在周围或邻近阶梯的其他位置处形成修整标记，并使用任何合适的测量方法。修整标记的具体位置和图案不受到本揭露的实施例的限制。基于使用修整标记作为参考，所得的实际光阻修整速率以及其他测量结果也应该在本揭露的范围内。在一些实施例中，修整标记形成在阶梯结构100和相邻/周围的阶梯结构100上方，以沿着不同方向测量光阻修整速率。
图20绘示出基于一些实施例的阶梯结构100的剖面图2000。可以详细描述在阶梯上形成的修整标记之工作原理。如图20所示，阶梯结构100包括分别在第一阶梯形成区域A1和第四阶梯形成区域A4上分布的绝缘体叠层2004、修整标记2001和修整标记2002。用于形成阶梯的光阻层2003则可以形成在绝缘体叠层2004的顶面上。在一些实施例中，光阻层2003被沿着水平方向(沿着x轴方向)和垂直方向(沿着z轴方向)进行修整。在一些实施例中，测量修整标记(例如，2001和/或2002)的边缘与光阻层2003的水平边缘之间的距离(D6和/或D7)，以确定在期望的时间内(例如在阶梯形成期间和/或在阶梯形成之后)，沿着从修整标记指向光阻层2003的边缘之方向(例如，水平方向或x轴方向)的实际光阻修整速率。将确定/测量的实际光阻修整速率与估计/计算的光阻修整速率进行比较，以确定实际光阻修整速率是否名义上等同于估计的光阻修整速率。基于比较的结果，例如可以通过改变蚀刻功率，蚀刻剂流速等参数，来调整光阻修整速率。在不同实施例中，形成修整标记的具体方式可能有其他变化。例如，修整标记可以透过在绝缘体叠层上沉积并图案化与牺牲材料和绝缘材料不同的材料层来形成。修整标记的图案化步骤可以在蚀刻阶梯之前进行。修整标记的位置和/图案可以在制造过程期间和/或制造过程之后保持不变。形成修整标记的具体方式不受到本揭露的实施例的限制。
实际光阻修整速率可以实时监测，或者在一批阶梯结构蚀刻完成之后才进行测量。例如，可以使用照相机和/或光学装置来监测阶梯蚀刻期间和/或阶梯蚀刻后的期望距离。然后可以使用测得的实际光阻修整速率来调整或控制当前批次或下一批阶梯结构的光阻修整参数。因此，更容易控制光阻层的修整速率，并且阶梯的蚀刻变得更加容易控制。
图21A和图21B各自绘示出三维存储结构的示意图，在一些实施例中，图21A和21B绘示出了本揭露提供的修整标记之另一应用。在一些实施例中，在形成阶梯结构期间，测量一第一修整标记与修整之前的光阻层之间的第一距离。光阻层随后可被修整。然后可以使用第一修整标记和修整后的光阻层作为蚀刻掩模，来蚀刻绝缘体叠层。接下来，透过使用第一修整标记作为蚀刻掩模来蚀刻绝缘体叠层而形成的第二修整标记可因此被形成，并且可以在第二修整标记与修整后的光阻层之间形成一个或多个阶梯。接着即可测量第二修整标记与修整后的光阻层之间的第二距离。并且可以将第一距离与第二距离进行比较，以获得一个或多个阶梯的宽度(例如，测量的水平宽度)。然后可以将所测得的宽度与一个或多个阶梯的估计宽度进行比较，并且可以获得测得宽度与设计宽度之间的偏差或差值。该差值可用于反映实际光阻修整速率(例如，沿着水平方向)是高于/低于或者名义上与估计/计算光阻修整速率相同。光阻修整参数可以根据差值进行调整。举例来说，可以基于差值修改光阻修整参数的调整量。后续，调整后的光阻修整参数可以用于控制或修整相同批次或不同批次的阶梯结构中的光阻层修整。因此，阶梯的宽度可以更精确地控制，以接近估计的宽度。在一些实施例中，可以执行单次光阻修整参数的调整，或是执行多次光阻修整参数的调整(例如，形成反馈回路)。
图21A绘示了阶梯结构100的剖面图2101，其具有形成在第一阶梯形成区域A1中的绝缘体叠层2104之上的第一修整标记2102，并且光阻层2103形成在绝缘体叠层2104上。光阻层2103代表修整之前的光阻层，第一修整标记2102和光阻层2103之间的距离是D8。在一些实施例中，修整标记2102形成在第一阶梯形成区域A1的边缘处，并且距离D8被定义为修整标记2102的边缘(例如，在A1的边缘处)与光阻层2103之间的距离。光阻层2103可以被修整(例如水平地或沿着x轴方向)并且被用作于蚀刻绝缘体叠层2104的蚀刻掩模。第一修整标记2101可以被用作于在相同的水平位置形成一个或多个修整标记的蚀刻掩模。
图21B绘示了光阻层2103被修整后并且被用作于蚀刻绝缘体叠层2104的蚀刻掩模的阶梯结构100的剖面图2112。绝缘体叠层2114表示蚀刻之后的绝缘体叠层2104。光阻层2105表示经过修整和蚀刻绝缘体叠层2104之后的光阻层2103。第二阶梯形成区域A2可以通过蚀刻步骤形成。可以使用第一修整标记2102作为蚀刻掩模来形成第二修整标记2104。第二修整标记2104和光阻层2105之间的距离为D9。在一些实施例中，D8和D9之间的差距可以是D10，其表示第二阶梯形成区域A2的测量宽度，或随后形成于第二阶梯形成区域A2中的阶梯的测量宽度。D10可以进一步与阶梯形成区域的估计宽度或阶梯的设计宽度进行比较，以确定光阻修整速率是高于/低于或者名义上等同于估计/计算/期望的光阻修整速率。
举例来说，如果D10大于设计宽度，则光阻修整速率可能太高。可以调整光阻修整参数，例如调整(调低)气体流量和蚀刻能力等，反之亦然。如果D10名义上与设计宽度相同，则光阻修整参数可以保持不变。在一些实施例中，可以使用一阈值来确定光阻修整参数是否可以基于该差值进行调整。举例来说，如果D10与设计宽度之间的差值(例如，绝对差值)大于一阈值，则该差值被认为是“非零”，并且该差值将会被用于生成反馈控制值，以调整光阻修整参数。阈值可以是百分比(例如，设计宽度的5％)或绝对值(例如，0.5nm)。在一些实施例中，如果差值在阈值内(例如，小于或等于)，则差值被认为是“零”并且不会产生反馈控制值。
在不同实施例中，可以执行一次以上的调整光阻修整参数。也就是说，光阻层可以重复修整，并且可以重复测量特定位置处的修整标记与修整后的光阻层之间的距离，并与阶梯形成区域的设计宽度或是阶梯的设计宽度进行比较。因此，必要时可以重复调整光阻修整参数。在一些实施例中，可以使用一个以上的修整标记来调整光阻修整参数。例如，多个修整标记可以分布在水平面上，以调整不同位置处的光阻修整速率。举例来说，修整标记沿着x-y平面中的一条线对齐，并且该线可以与x轴和y轴呈一定角度。使用上述方法可以反映沿着x轴方向和沿着y轴方向的光阻修整速率。在另一个实施例中，修整标记也可以形成在与绝缘体叠层相邻的其他区域上方(例如，在虚置阶梯结构和/或平面区域上方，如图18和图19所示)。在这种情况下，可以执行类似的操作来调整光阻修整参数。因此，可以更精确地控制光阻修整速率，并且阶梯的宽度可以更接近设计值。在一些实施例中，可以在形成阶梯结构期间执行光阻修整速率的调整。该方法可以用于监视/控制当前批次的阶梯结构的光阻修整速率和/或后续批次的阶梯结构的光阻修整速率。
在不同实施例中，修整标记的工作原理可以用于其他应用中。例如，可以用于蚀刻工艺中，形成任何合适的参考标记以控制蚀刻步骤。可以在不同的区域/位置处，藉由观测或控制参考标记(例如修整标记)的对象物(例如光阻层)，达到控制蚀刻速率之目的。另外可以使用任何合适的测量值(例如，参考标记和物体之间的距离)来反映实际蚀刻速率与估计蚀刻速率的差值。因此，可以调整蚀刻参数(例如，RF功率、蚀刻剂流量、腔体压力等)以使得实际蚀刻速率更接近估计蚀刻速率。
在一些实施例中，绝缘体叠层(例如，绝缘体叠层210)也可具有交替堆栈的多个介电层对(N，O)。例如，顶部介电层对可以形成在阶梯上方或邻近的阶梯上。修整标记还可以包括形成在介电层对中的凹陷结构。修整标记的厚度/深度可以等于介电层对的厚度。形成介电层对(N，O)的细节可以参考图2A至图17B的描述，在此不再重复。
本揭露的实施例更提供了在阶梯结构中形成修整标记的方法。图22绘示出了根据一些实施例中用于形成修整标记的示例性步骤流程。为了方便说明，流程图2200中所示的操作步骤系基于图2A至图18的内容描述。在本揭露的各种实施例中，流程图2200的操作可以由不同的顺序进行和/或改变。
在操作流程2201中，提供基底和基底上的绝缘体叠层。
在一些实施例中，基底可以包括用于形成三维存储结构的任何合适的材料。例如，基底可以包括硅、硅锗、碳化硅、硅覆绝缘体(SOI)、锗覆绝缘体(GOI)、玻璃，氮化镓、砷化镓和/或其他合适的III-V族化合物。
在一些实施例中，绝缘体叠层包括沿着基底表面上方垂直方向(沿着z轴方向)交替堆栈的牺牲材料层“N”和绝缘材料层“O”。每一牺牲材料层和下方的绝缘材料层形成一介电层对。在一些实施例中，牺牲材料层N包括不同于绝缘材料层O的任何合适的材料。例如，牺牲材料层N可以包括多晶硅、氮化硅、多晶锗和/或多晶锗硅。在一些实施例中，牺牲材料层N包括氮化硅。绝缘材料层O可以包括任何合适的绝缘材料，例如氧化硅。可以通过在基底上交替地沉积牺牲材料层和绝缘材料层来形成绝缘体叠层。牺牲材料层和绝缘材料层的沉积步骤，可以包括任何合适的沉积方法，例如化学气相沉积(CVD)、物理气相沉积(PVD)、电浆增强化学气相沉积(PECVD)、溅射、有机金属化学气相沉积(MOCVD)和/或原子层沉积(ALD)。在一些实施例中，牺牲材料层和绝缘材料层各自通过CVD形成。
在操作流程2202，多个修整标记形成在绝缘体叠层之上及/或绝缘体叠层的邻近区域。修整标记可通过图案化绝缘体叠层及/或图案化与绝缘体叠层相邻的区域(例如，测试区域或虚置区域)而形成。修整标记可以具有任何合适的形状、排列图案和数量，并且可以根据制造需求在任何合适的位置形成。在一些实施例中，不同位置的修整标记之形状可以也可能不同，例如基于测量目的，修整标记可以具有突起结构或凹陷结构。在一些实施例中，可通过蚀刻介电层对来形成修整标记，并且突出形状的修整标记之高度，以及凹陷形状的修整标记之深度均等于介电层对的厚度。修整标记可以在形成阶梯之前和/或形成阶梯期间，由绝缘体叠层所形成。修整标记的形成步骤可以参考图2A至图17B的描述。
在操作流程2203中，利用一层或多层光阻层，将绝缘体叠层制成一阶梯结构。可以通过重复修整光阻层并使用光阻层作为蚀刻掩模，以蚀刻绝缘体叠层中的介电层对来形成阶梯结构。牺牲材料层和绝缘材料层可以通过任何合适的蚀刻剂来蚀刻。在一些实施例中，绝缘材料层的蚀刻剂与牺牲材料层具有理想的高蚀刻选择比，使得蚀刻任一个介电层对的步骤中，蚀刻步骤可以停止在下方相邻的其他介电层对处，并且可以更精确地控制绝缘体叠层的蚀刻。在一些实施例中，每个修整标记可以用作用于蚀刻下方相邻介电层对的蚀刻掩模或图案化掩模，使得修整标记的位置在蚀刻过程中可以保持不变。阶梯结构的形成步骤可以参考图2A至图17B的描述。在一些实施例中，操作流程2202和操作流程2203可以同时执行。
在操作流程2204中，可以使用修整标记作为参考点，来确定实际光阻修整速率与估计光阻修整速率之间的差值，并且可以基于该差值来调整光阻修整参数。用于形成当前批次的阶梯结构的实际光阻修整速率与估计光阻修整速率之间的差值，可以反映在使用修整标记作为参考时的测量宽度和阶梯形成区域的设计宽度之间的差值。测量的宽度可以与预定的设计宽度进行比较，以确定实际的光阻修整速率是否名义上等同于估计光阻修整速率。根据比较结果，可以用于调整蚀刻下一批或后续介电层对的光阻修整参数。修整标记的工作原理的细节可以参考图18至图21的描述。
本揭露的实施例还提供了一种用于控制和监测三维存储结构制造过程中的实际光阻修整速率的方法。图23绘示出基于一些实施例中一种用于形成修整标记的流程图2300。为了方便说明，流程图2300中所示的操作系根据图2A至图21的内文进行描述。在本揭露的各种实施例中，流程图2300的操作可以由不同的顺序进行和/或改变。
在操作流程2301中，确定一个或多个修整标记的布局图案。修整标记的布局图案可以包括修整标记的位置。在一些实施例中，修整标记可以形成在待处理/待蚀刻的绝缘体叠层之上或邻近绝缘体叠层的区域。
在操作流程2302中，在形成阶梯结构之前和/或形成阶梯结构期间，根据布局图案形成一个或多个修整标记。在一些实施例中，阶梯结构可以使用在制造过程期间被修整的光阻层作为蚀刻掩模，藉由蚀刻绝缘体叠层来形成。修整标记可以具有任何合适的形状、排列图案和数量，并且可以根据制造需求在任何合适的位置形成。在一些实施例中，不同位置的修整标记的形状可以也可能不同，例如基于测量目的，修整标记可以具有突起结构或凹陷结构。在一些实施例中，修整标记的位置在制造过程期间保持不变。
在操作流程2303中，使用修整标记作为参考来确定实际光阻修整速率与估计光阻修整速率之间的差值，并且基于该差值来调整光阻修整参数。在一些实施例中，可以通过使用修整标记作为参考，在一个或多个测量宽度与一个或多个设计宽度之间进行比较，而得到修整速率的比较结果。如果实际光阻修整速率高于或低于估计的光阻修整速率，则可以通过例如改变蚀刻功率和/或蚀刻剂气体、流量等方式来调整光阻修整参数，以接近目前一批阶梯结构或下一批阶梯结构的蚀刻中所估计的光阻修整速率。在一些实施例中，可以使用差值的数值或比例，来按比例调整光阻修整参数。例如，更大的差值会导致较大幅度的调整光阻修整参数，反之亦然。
在一些实施例中，操作流程2303可以包括反馈回路2400，用于持续调整光阻修整参数，使得实际光阻修整速率可以不断地逐渐接近估计光阻修整速率。图24绘示出基于一些实施例的一种用于调整光阻修整参数的示意反馈回路。
在操作流程2401中，可以使用一个或多个修整标记作为参考，来确定测量宽度与设计宽度之间的差值。在一些实施例中，实际光阻修整速率与估计光阻修整速率之间的差值，将会反映在所测量的宽度与设计宽度之间的差值中。在一些实施例中，差值可以大于、等于或小于零。
在操作流程2402中，将会确定估计光阻修整速率是否名义上等于实际光阻修整速率。
在操作流程2403中，如果估计光阻修整速率名义上等于实际光阻修整速率，则可以保持各光阻修整参数不变。
在操作2404，如果估计光阻修整速率不同于实际光阻修整速率，则基于测量的宽度和设计宽度之间的差值，来调整光阻修整参数，并且循环再次回到操作流程2401。
在一些实施例中，如果实际光阻修整速率与估计光阻修整速率之间的差值(例如，绝对差值)大于一阈值，则此差值被视为“非零”信号，并且利用该差值，系统将会生成一反馈控制值以调整光阻修整参数。上述阈值例如可以是百分比(例如，估计光阻修整速率的5％)或绝对值(例如，0.5nm)。在一些实施例中，如果差值在阈值范围内(例如，小于或等于)，则差值被认为是“零”信号，并且系统不会产生反馈控制值。
在各种实施例中，由本揭露提供的方法和结构也可以适用于其他应用，例如各种半导体制造过程中的蚀刻速率控制等。该方法和结构的具体应用不应该受限于本揭露的实施例。
通过使用所公开的反馈回路，实际光阻修整速率可以不断地接近所估计的光阻修整速率。因此，光阻层的修整具有更高的可控制性，并且阶梯的宽度也可以更接近设计宽度。在一些实施例中，使用合适的软件和/或硬件来执行至少部分的反馈回路2400和/或流程图2300的步骤。例如，可以使用诸如照相机和/或光学装置之类的测量工具来获得期望的参数，例如距离，并且可以使用计算机来确定距离之间的差值。计算机可以进一步确定实际光阻修整速率与估计光阻修整速率之间的差值，并通过控制反应室的气阀和/或调频(RF)电源等来调整光阻修整参数，以调整实际光阻修整速率。
在本揭露中，区域/对象上的修整标记可以指形成在区域/对象上的具有突起结构之修整标记，或形成在区域/对象上的具有凹陷结构之修整标记。
在一些实施例中，本揭露提供一种用于控制光阻修整过程中的光阻修整速率的方法包括：提供基底；在基底的第一区域上方形成光阻层，以及在与基底的第一区域相邻的第二区域上方形成第一修整标记。该方法还包括修整光阻层，沿平行于基底的顶面的第一方向测量第一修整标记和光阻层之间的第一距离，以确定光阻修整步骤中，沿着第一方向的实际光阻修整速率，将沿第一方向的实际光阻修整速率与沿第一方向的估计光阻修整速率进行比较，以确定沿第一方向的实际光阻修整速率与沿第一方向的估计光阻修整速率之间的第一差值，基于上述第一差值，调整该光阻修整工艺中的一个或多个光阻修整参数。
在一些实施例中，本揭露提供一种用于控制光阻修整过程中的光阻修整速率的方法包括：提供估计光阻修整速率，确定实际光阻修整速率，以及比较实际光阻修整速率和估计光阻修整速率，以确定实际光阻修整速率与估计光阻修整速率之间的差值。若该差值大于一阈值，则调整在该光阻修整工艺中所使用的一个或多个光阻修整参数，使得实际光阻修整速率与估计的光阻修整速率相同。
在一些实施例中，本揭露提供一种用于控制光阻修整过程中的光阻修整速率，以形成三维存储结构的方法，此方法包括：在基底上形成绝缘体叠层，所述绝缘体叠层包括交替堆栈的多个牺牲材料层和多个绝缘材料层，在绝缘体叠层上修整光阻层，并蚀刻绝缘体叠层，使用修整后的光阻层作为蚀刻掩模，蚀刻绝缘体叠层以形成多个阶梯，并为修整后的光阻层形成一第一修整标记。该方法还包括沿着平行于基底顶面的第一方向，测量第一修整标记与修整后的光阻层之间的第一距离，以确定沿第一方向的光阻修整步骤中的实际光阻修整速率，将沿第一方向的实际光阻修整速率与沿第一方向的估计光阻修整速率进行比较，以确定沿着第一方向的实际光阻修整速率与沿第一方向的估计光阻修整速率之间的第一差值，并且基于第一差值，调整光阻修整步骤中的一个或多个光阻修整参数。
在一些实施例中，本揭露提供一种三维存储结构。此结构包括基底与设置在基底上的阶梯结构，阶梯结构包括交替堆栈的多个导体层和多个绝缘层。在一些实施例中，导体层以及与导体层相邻的绝缘层形成阶梯，以及一第一修整标记形成于基底上的一个或多个阶梯结构以及相邻于阶梯结构的区域中，其中，所述第一修整标记具有突起结构及/或凹陷结构。
在一些实施例中，本揭露提供一种用于控制光阻修整过程中的光阻修整速率，以形成三维存储结构的方法，此方法包括：在基底上形成绝缘体叠层，所述绝缘体叠层包括交替堆栈的多个牺牲材料层和多个绝缘材料层。在一些实施例中，光阻层位在绝缘体叠层之上。在一些实施例中，该方法进一步包括为光阻层形成第一修整标记，沿平行于基底顶面的第一方向测量第一修整标记与光阻层之间的第一距离，并且使用修整后的光阻层作为蚀刻掩模来蚀刻绝缘体叠层以形成阶梯。在一些实施例中，该方法进一步包括用第一修整标记作为蚀刻掩模，为修整后的光阻层形成第二修整标记，沿着第一方向测量第二修整标记与修整后的光阻层之间的第二距离，比较第一距离以及第二距离，以确定沿第一方向的实际光阻修整速率与估计光阻修整速率之间的差值，以及基于该差值，调整光阻修整步骤中的一个或多个光阻修整参数。
以上对具体实施例的描述将充分揭示本揭露内容的一般性质，其他人可以通过应用相关领域技术范围内的知识，轻易地将特定实施例调整及/或修改于各种应用，而无需过度实验与背离本揭露内容的一般概念。因此，基于这里给出的教导及指导，这样的修改及调整仍应属于本揭露的实施例的均等意涵及范围内。应该理解的是，本文中的措辞或术语是为了描述的目的而非限制的目的，使得本说明书的术语或措辞将由相关领域技术人员根据教导及指导来解释。
以上本揭露的实施例已借助于功能构建块来描述，该功能构建块示出了特定功能及其关系的实现。为了描述的方便，这些功能构建块的边界/范围在本文中系被任意的定义，在适当地实现所指定的功能及关系时，可以定义出替代边界/范围。
发明内容及摘要部分可以阐述出发明人所设想的本揭露的一个或多个的示范性实施例，但并非全部的示范性实施例，并且因此不旨在以任何方式限制本揭露内容及所附权利要求范围。
本揭露的广度及范围不应受上述任何示范性实施例所限制，而应仅根据以下权利要求及其均等物来限定。

Claims (39)

1.一种控制光阻(PR)修整工艺中的PR修整速率的方法，包括：
在基底的第一区域上方形成PR层；
形成第一修整标记在所述基底的与所述第一区域相邻的第二区域上；
修整所述PR层；
沿着平行所述基底的顶面的第一方向，测量所述第一修整标记与所述PR层之间的第一距离，以确定所述PR修整工艺中沿着所述第一方向的实际PR修整速率；
将沿着所述第一方向的所述实际PR修整速率与沿着所述第一方向的估计PR修整速率比较，以确定沿着所述第一方向的所述实际PR修整速率与沿着所述第一方向的所述估计PR修整速率之间的第一差值；以及
基于所述第一差值，调整所述PR修整工艺中的一个或多个PR修整参数。
2.如权利要求1所述的方法，其中，所述第一修整标记是由图案化所述基底的所述第二区域形成的。
3.如权利要求1或2所述的方法，其中，所述第一修整标记包括突起结构和凹陷结构中的一者或多者。
4.如权利要求1或2所述的方法，其中，所述第一修整标记包括长方形、圆形、不规则形状、正方形及其组合。
5.如权利要求1或2所述的方法，还包括：
在所述第二区域上形成第二修整标记；
沿着平行所述基底的所述顶面的第二方向，测量所述第二修整标记与所述PR层之间的第二距离，以确定所述PR修整工艺中沿着所述第二方向的实际PR修整速率；
将沿着所述第二方向的所述实际PR修整速率与沿着所述第二方向的估计PR修整速率比较，以确定沿着所述第二方向的所述实际PR修整速率与沿着所述第二方向的所述估计PR修整速率之间的第二差值；以及
基于所述第二差值，调整所述PR修整工艺中的一个或多个PR修整参数。
6.如权利要求5所述的方法，其中，所述第一方向和所述第二方向彼此不同。
7.如权利要求5所述的方法，其中，所述第二修整标记和所述第一修整标记由相同的图案化工艺形成。
8.如权利要求7所述的方法，其中，所述第二修整标记和所述第一修整标记具有相同或不同的形状。
9.如权利要求1或2所述的方法，其中，所述第二区域包括平面和三维表面中的一者或多者。
10.一种控制光阻(PR)修整工艺中的PR修整速率的方法，包括：
提供估计PR修整速率；
确定实际PR修整速率；
比较所述实际PR修整速率与所述估计PR修整速率，以确定所述实际PR修整速率与所述估计PR修整速率之间的差值；以及
响应于所述差值大于阈值，调整所述PR修整工艺中的一个或多个PR修整参数，使得所述实际PR修整速率与所述估计PR修整速率相同。
11.如权利要求10所述的方法，其中，对所述一个或多个PR修整参数的调整与所述差值的数值成比例。
12.一种控制光阻(PR)修整工艺中的PR修整速率，以形成三维存储结构的方法，包括：
形成绝缘体叠层于基底上，所述绝缘体叠层包括交替排列的多个牺牲材料层和多个绝缘材料层；
在所述绝缘体叠层上方修整PR层；
利用修整后的PR层作为蚀刻掩模，蚀刻所述绝缘体叠层，以形成多个阶梯；
为所述修整后的PR层形成第一修整标记；
沿着平行所述基底的顶面的第一方向，测量所述第一修整标记与所述修整后的PR层之间的第一距离，以确定所述PR修整工艺中沿着所述第一方向的实际PR修整速率；
将沿着所述第一方向的所述实际PR修整速率与沿着所述第一方向的估计PR修整速率比较，以确定沿着所述第一方向的所述实际PR修整速率与沿着所述第一方向的所述估计PR修整速率之间的第一差值；以及
基于所述第一差值，调整所述PR修整工艺中的一个或多个PR修整参数。
13.如权利要求12所述的方法，其中，形成第一修整标记包括在所述绝缘体叠层和相邻所述绝缘体叠层的区域中的一者或多者上，形成所述第一修整标记。
14.如权利要求13所述的方法，其中，形成所述第一修整标记包括：
图案化所述绝缘体叠层和相邻所述绝缘体叠层的所述区域中的一者或多者，以形成初始修整标记；以及
使用所述初始修整标记作为蚀刻掩模，反复蚀刻所述绝缘体叠层以形成所述第一修整标记。
15.如权利要求14所述的方法，其中，所述第一修整标记具有突起结构和凹陷结构中的一者或多者。
16.如权利要求15所述的方法，其中，所述突起结构包括阶梯厚度的高度，并且所述凹陷结构包括所述阶梯的所述厚度的深度。
17.如权利要求13-16中的任一项所述的方法，还包括：
在所述绝缘体叠层上形成用于所述修整后的PR层的第二修整标记；
沿着平行所述基底的所述顶面的第二方向，测量所述第二修整标记与所述修整后的PR层之间的第二距离，以确定所述PR修整工艺中沿着所述第二方向的实际PR修整速率；
将沿着所述第二方向的所述实际PR修整速率与沿着所述第二方向的估计PR修整速率比较，以确定沿着所述第二方向的所述实际PR修整速率与沿着所述第二方向的所述估计PR修整速率之间的第二差值；以及
基于所述第二差值，调整所述PR修整工艺中的一个或多个PR修整参数。
18.如权利要求17所述的方法，其中，所述第二修整标记和所述第一修整标记由相同的图案化工艺形成。
19.如权利要求18所述的方法，其中，所述第二修整标记和所述第一修整标记具有相同的形状。
20.如权利要求17所述的方法，其中，所述第二方向与所述第一方向相同。
21.如权利要求13所述的方法，还包括：
在相邻所述绝缘体叠层的所述区域上为所述修整后的PR层形成第三修整标记；
沿着平行所述基底的所述顶面的第三方向，测量所述第三修整标记与所述PR层之间的第三距离，以确定所述PR修整工艺中沿着所述第三方向的实际PR修整速率；
将沿着所述第三方向的所述实际PR修整速率与沿着所述第三方向的估计PR修整速率进行比较，以确定沿着所述第三方向的所述实际PR修整速率与沿着所述第三方向的所述估计PR修整速率之间的第三差值；以及
基于所述第三差值，调整所述PR修整工艺中的所述PR修整参数。
22.如权利要求21所述的方法，其中，相邻所述绝缘体叠层的所述区域包括平面和三维表面中的一者或多者。
23.如权利要求21所述的方法，其中，所述第三方向与所述第一方向不同。
24.如权利要求12所述的方法，还包括：
基于经调整的一个或多个PR修整参数，来控制所述PR层的修整；以及
使用所述修整后的PR层作为蚀刻掩模，来蚀刻所述绝缘体叠层以形成另外的阶梯。
25.如权利要求12所述的方法，还包括：
基于经调整的一个或多个PR修整参数，来控制另外的PR层的修整；以及
使用所述另外的修整后的PR层作为蚀刻掩模，来蚀刻另外的绝缘体叠层以形成另外的多个阶梯。
26.一种根据权利要求1-25中的任一项所述的方法形成的三维(3D)存储结构，包括：
基底；
阶梯结构设置于所述基底上，所述阶梯结构包括交替排列的多个导体层和多个绝缘层，其中，导体层与相邻所述导体层的绝缘层构成阶梯；以及
第一修整标记，位于所述基底上的所述阶梯结构和相邻所述阶梯结构的区域中的一者或多者上，其中，所述第一修整标记具有突起结构和凹陷结构中的一者或多者。
27.如权利要求26所述的结构，其中，所述第一修整标记具有与所述阶梯相同的厚度。
28.如权利要求26或27所述的结构，其中，所述第一修整标记位于所述阶梯结构中的一个阶梯上方。
29.如权利要求26所述的结构，其中，所述第一修整标记包括长方形、圆形、不规则形状、正方形及其组合。
30.如权利要求26所述的结构，还包括位于所述阶梯结构的另一阶梯上的第二修整标记，所述第二修整标记具有与所述第一修整标记相同的厚度和相同的形状。
31.如权利要求30所述的结构，其中，所述阶梯结构的所述阶梯沿着第一方向对齐；并且所述第一修整标记和所述第二修整标记沿着与所述第一方向呈一角度的方向对齐。
32.一种控制光阻(PR)修整工艺中的PR修整速率，以形成三维存储结构的方法，包含：
形成绝缘体叠层于基底上，所述绝缘体叠层包括交替排列的多个牺牲材料层和多个绝缘材料层，其中，PR层设置在所述绝缘体叠层上方；
为所述PR层形成第一修整标记；
沿着平行所述基底的顶面的第一方向，测量所述第一修整标记与所述PR层之间的第一距离；
沿着所述第一方向修整所述PR层；
利用所述修整后的PR层作为蚀刻掩模，蚀刻所述绝缘体叠层，以形成阶梯；
利用所述第一修整标记作为蚀刻掩模，为所述修整后的PR层形成第二修整标记；
沿着所述第一方向，测量所述第二修整标记与所述修整后的PR层之间的第二距离；
比较所述第一距离与所述第二距离，以确定沿着所述第一方向的实际PR修整速率与估计PR修整速率之间的差值；以及
基于所述差值，调整所述PR修整工艺中的一个或多个PR修整参数。
33.如权利要求32所述的方法，其中，形成第一修整标记包括形成所述第一修整标记于所述绝缘体叠层和相邻所述绝缘体叠层的区域中的一者或多者上。
34.如权利要求33所述的方法，其中，形成所述第一修整标记包括：
图案化所述绝缘体叠层和相邻所述绝缘体叠层的所述区域中的一者或多者，以形成初始修整标记；以及
使用所述初始修整标记作为蚀刻掩模，反复蚀刻所述绝缘体叠层以形成所述第一修整标记。
35.如权利要求34所述的方法，其中，所述第一修整标记具有突起结构和凹陷结构中的一者或多者。
36.如权利要求35所述的方法，其中，所述突起结构包括阶梯厚度的高度，并且所述凹陷结构包括所述阶梯的所述厚度的深度。
37.如权利要求36所述的方法，其中，所述绝缘体叠层上方的区域和与所述绝缘体叠层相邻的区域包括平面和三维表面中的一者或多者。
38.如权利要求32-37中的任一项所述的方法，还包括：
基于经调整的一个或多个PR修整参数，来控制所述修整后的PR层的修整；以及
使用所述修整后的PR层作为蚀刻掩模，来蚀刻所述绝缘体叠层以形成另外的阶梯。
39.如权利要求32-37中的任一项所述的方法，还包括：
基于经调整的一个或多个PR修整参数，来控制另外的PR层的修整；以及
使用所述另外的修整后的PR层作为蚀刻掩模，来蚀刻另外的绝缘体叠层以形成另外的阶梯。
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WO (1) WO2018161865A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106847822B (zh) 2017-03-08 2018-11-16 长江存储科技有限责任公司 3d nand存储器件、制造方法以及台阶校准方法
CN107818983B (zh) * 2017-08-25 2020-05-12 长江存储科技有限责任公司 一种标记图形及其形成方法
CN107611137B (zh) * 2017-08-31 2019-01-01 长江存储科技有限责任公司 一种三维存储器件的制造方法及其器件结构
CN108520880B (zh) * 2018-05-04 2020-08-21 长江存储科技有限责任公司 三维存储器及其制造方法
WO2019218351A1 (en) * 2018-05-18 2019-11-21 Yangtze Memory Technologies Co., Ltd. Staircase formation in three-dimensional memory device
JP7079164B2 (ja) 2018-07-06 2022-06-01 株式会社荏原製作所 基板洗浄装置および基板洗浄方法
CN109950165B (zh) * 2019-02-19 2021-06-04 长江存储科技有限责任公司 测试结构和测试方法
US10854616B2 (en) * 2019-04-22 2020-12-01 Macronix International Co., Ltd. Semiconductor structure and method forming the same
CN110379724B (zh) * 2019-06-11 2021-04-06 长江存储科技有限责任公司 掩膜板、三维存储器及相关制备与测量方法
JP7302007B2 (ja) 2019-06-27 2023-07-03 長江存儲科技有限責任公司 半導体デバイス、マーキングパターンおよび半導体デバイスの形成方法
CN110828471B (zh) * 2019-10-25 2023-02-07 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111211051B (zh) * 2020-01-02 2023-01-06 长江存储科技有限责任公司 台阶刻蚀方法、系统、电子设备及计算机可读存储介质
CN111081708B (zh) * 2020-01-10 2022-10-11 长江存储科技有限责任公司 一种半导体结构及其制作方法
CN111326526B (zh) * 2020-03-16 2023-01-31 长江存储科技有限责任公司 3d存储器件及其制造方法
CN111584461B (zh) * 2020-05-26 2021-04-27 长江存储科技有限责任公司 一种监控参照标记形成方法及监控参照标记、三维存储器
CN112614915B (zh) * 2020-12-29 2022-03-08 江苏宜兴德融科技有限公司 太阳能电池测试方法和太阳能电池测试中间结构
CN112908882B (zh) * 2021-01-25 2022-03-15 长江存储科技有限责任公司 一种检测方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3634505B2 (ja) * 1996-05-29 2005-03-30 株式会社ルネサステクノロジ アライメントマーク配置方法
US6307273B1 (en) * 1996-06-07 2001-10-23 Vanguard International Semiconductor Corporation High contrast, low noise alignment mark for laser trimming of redundant memory arrays
US6924088B2 (en) * 2002-06-20 2005-08-02 Applied Materials, Inc. Method and system for realtime CD microloading control
US7454707B2 (en) * 2002-09-30 2008-11-18 Canon Kabushiki Kaisha Image editing method, image editing apparatus, program for implementing image editing method, and recording medium recording program
WO2007123083A1 (ja) * 2006-04-18 2007-11-01 Panasonic Corporation 光ディスク、およびその再生装置、記録装置、製造方法ならびに集積回路
JP4854539B2 (ja) * 2007-02-21 2012-01-18 キヤノン株式会社 画像処理装置、その制御方法、及びプログラム
CN101399251B (zh) * 2007-09-26 2012-06-06 中芯国际集成电路制造(上海)有限公司 存储器的布局方法和结构
WO2009081345A1 (en) * 2007-12-21 2009-07-02 Nxp B.V. Improved manufacturing method for planar independent-gate or gate-all-around transistors
US8383512B2 (en) * 2011-01-19 2013-02-26 Macronix International Co., Ltd. Method for making multilayer connection structure
US9219005B2 (en) * 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
KR101725978B1 (ko) * 2010-10-05 2017-04-12 에스케이하이닉스 주식회사 반도체 소자의 형성 방법
TWI447851B (zh) * 2011-01-19 2014-08-01 Macronix Int Co Ltd 多層連線結構及製造方法
KR101688838B1 (ko) * 2011-01-20 2016-12-22 삼성전자주식회사 연결 구조체 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
CN102915955B (zh) * 2011-08-04 2016-09-07 三星电子株式会社 半导体器件及其制造方法
US8609536B1 (en) * 2012-07-06 2013-12-17 Micron Technology, Inc. Stair step formation using at least two masks
KR20140075340A (ko) 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US8759217B1 (en) * 2013-01-07 2014-06-24 Macronix International Co., Ltd. Method for forming interlayer connectors to a stack of conductive layers
KR102059196B1 (ko) * 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
US9240359B2 (en) * 2013-07-08 2016-01-19 Applied Materials, Inc. 3D NAND staircase CD control by using interferometric endpoint detection
KR102168189B1 (ko) 2014-03-07 2020-10-21 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR102171221B1 (ko) * 2014-03-12 2020-10-28 삼성전자주식회사 수직형 불휘발성 메모리 장치 및 그 제조 방법
US9196628B1 (en) * 2014-05-08 2015-11-24 Macronix International Co., Ltd. 3D stacked IC device with stepped substack interlayer connectors
KR102324819B1 (ko) * 2014-12-12 2021-11-11 삼성전자주식회사 포토레지스트용 고분자, 포토레지스트 조성물, 패턴 형성 방법 및 반도체 장치의 제조 방법
US9397115B1 (en) * 2014-12-29 2016-07-19 Sandisk Technologies Llc Methods for making a trim-rate tolerant self-aligned contact via structure array
US20160260643A1 (en) * 2015-03-06 2016-09-08 Kabushiki Kaisha Toshiba Semiconductor device and manufacturing method of semiconductor device
CN106206447A (zh) * 2015-05-05 2016-12-07 中芯国际集成电路制造(上海)有限公司 3d nand器件的形成方法
US9985046B2 (en) * 2016-06-13 2018-05-29 Sandisk Technologies Llc Method of forming a staircase in a semiconductor device using a linear alignment control feature
US9905573B1 (en) * 2016-08-30 2018-02-27 Sandisk Technologies Llc Three-dimensional memory device with angled word lines and method of making thereof
CN106206454B (zh) * 2016-09-12 2019-05-03 武汉新芯集成电路制造有限公司 一种形成3d nand闪存的方法
CN106847822B (zh) 2017-03-08 2018-11-16 长江存储科技有限责任公司 3d nand存储器件、制造方法以及台阶校准方法

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