CN109904127A - 封装结构及封装方法 - Google Patents

封装结构及封装方法 Download PDF

Info

Publication number
CN109904127A
CN109904127A CN201910165399.1A CN201910165399A CN109904127A CN 109904127 A CN109904127 A CN 109904127A CN 201910165399 A CN201910165399 A CN 201910165399A CN 109904127 A CN109904127 A CN 109904127A
Authority
CN
China
Prior art keywords
metal layer
encapsulated member
substrate
tube core
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910165399.1A
Other languages
English (en)
Other versions
CN109904127B (zh
Inventor
谭小春
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hefei Silicon Microelectronics Technology Co Ltd
Original Assignee
Hefei Silicon Microelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Silicon Microelectronics Technology Co Ltd filed Critical Hefei Silicon Microelectronics Technology Co Ltd
Priority to CN201910165399.1A priority Critical patent/CN109904127B/zh
Publication of CN109904127A publication Critical patent/CN109904127A/zh
Application granted granted Critical
Publication of CN109904127B publication Critical patent/CN109904127B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367Cooling facilitated by shape of device
    • H01L23/3677Wire-like or pin-like cooling fins or heat sinks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19Manufacturing methods of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20Structure, shape, material or disposition of high density interconnect preforms
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241Disposition
    • H01L2224/24151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82031Reshaping, e.g. forming vias by chemical means, e.g. etching, anodisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • H01L2224/82035Reshaping, e.g. forming vias by heating means
    • H01L2224/82039Reshaping, e.g. forming vias by heating means using a laser
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92Specific sequence of method steps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19042Component type being an inductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901Structure
    • H01L2924/1904Component type
    • H01L2924/19043Component type being a resistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

公开了一种封装结构,包括:基板,所述基板具有相对的第一表面和第二表面;管芯,所述管芯具有相对的有源面和背面,所述管芯设置于所述基板的第一表面,所述管芯的背面邻近所述基板的第一表面并且所述管芯的有源面设置有焊盘;第一包封体,覆盖所述管芯;互连结构,所述互连结构穿过所述第一包封体与所述焊盘电连接;第二包封体,覆盖所述互连结构;以及重布线结构,所述重布线结构与所述互连结构电连接,并且提供外部电连接。

Description

封装结构及封装方法
本申请是申请日为2015年6月16日、申请号为201510332646.4、发明名称为“封装结构及封装方法”的发明专利申请的分案申请。
技术领域
本发明涉及半导体封装领域,具体涉及封装结构和封装方法。
背景技术
在制造集成电路时,芯片通常在与其它电子装配件的集成之前被封装。这一封装通常包括将芯片密封在材料中并且在封装的外部上提供电触点以便提供到该芯片的接口。芯片封装可以提供从芯片到电气或电子产品的母板的电连接、防污染物的保护、提供机械支撑、散热、并且减少热机械应变。
半导体封装内部芯片和外部管脚的连接起着建立芯片和外界之间的输入/输出的重要作用,是封装过程的关键步骤。现有技术的连接方式有引线键合(wire bonding)。引线键合利用高纯度的细金属线(如金线、铜线、铝线等)将芯片的焊盘(pad)同引线框(leadframe)或印刷电路板(PCB)连接起来。现有技术的引线键合存在着焊盘出坑、尾丝不一致、引线弯曲疲劳、振动疲劳、断裂和脱键等问题。
由于制造和封装之间的关系,封装技术也在不断发展变化以适应各种半导体新工艺和新材料的要求和挑战。期望存在更稳定更可靠的封装方式能够连接内部芯片和外部管脚,同时兼顾散热、封装面积和高度。
发明内容
有鉴于此,本发明提出一种封装结构和封装方法,采用无引线键合,不需要导电凸块,具有小的封装面积和封装高度以及更好的稳定性。
根据本发明的第一方面,提供了一种封装结构,该封装结构包括:基板,所述基板具有相对的第一表面和第二表面;管芯,所述管芯具有相对的有源面和背面,所述管芯设置于所述基板的第一表面,所述管芯的背面邻近所述基板的第一表面并且所述管芯的有源面设置有焊盘;第一包封体,覆盖所述管芯;互连结构,所述互连结构穿过所述第一包封体与所述焊盘电连接;第二包封体,覆盖所述互连结构;以及重布线结构,所述重布线结构与所述互连结构电连接,并且提供外部电连接。
优选地,所述互连结构包括第一金属层,所述第一金属层包括彼此隔开的多个互连区,每个互连区包括在第一包封体的表面延伸的第一部分,以及在所述第一包封体中延伸至相应的焊盘的第二部分。
优选地,所述重布线结构包括第二金属层,所述第二金属层包括彼此隔开的多个重布线区,每个重布线区包括在第二包封体的表面延伸的第一部分,以及穿过所述第二包封体延伸至相应的互连区的第二部分。
优选地,所述重布线结构包括第二金属层,所述第二金属层位于所述基板的第二表面上,并且包括彼此隔开的多个重布线区。
优选地,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的重布线区的第三部分。
优选地,所述的封装结构,还包括:第三金属层,所述第三金属层位于基板的第一表面,所述第三金属层包括彼此隔开的多个区域;以及多个导电通道,所述多个导电通道在所述多个区域中穿过所述第三金属层和所述基板延伸至相应的重布线区,其中,所述管芯粘接在所述第三金属层的至少一个区域上。
优选地,所述管芯经由所述多个导电通道的至少一个导电通道连接至相应的重布线区。
优选地,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体延伸至相应的导电通道的第三部分。
优选地,所述封装结构还包括设置于基板的第二表面上的背面金属层,以及从封装结构的第一表面延伸至第二表面的贯穿通道。
优选地,所述贯穿通道包括与所述互连结构同时形成的第一通道以及与所述重布线结构同时形成的第二通道。
优选地,所述第一通道包括在第一包封体的表面延伸的第一部分,以及在所述第一包封体中延伸至背面金属层的第二部分。
优选地,所述第二通道包括在第二包封体的表面延伸的第一部分,以及穿过所述第二包封体延伸至第一通道的第二部分。
优选地,所述重布线结构还包括位于所述第二金属层上的可焊接层。
优选地,所述互连结构还包括位于所述第一金属层下方的第一籽层。
优选地,所述重布线结构还包括位于所述第二金属层下方的第二籽层。
优选地,在所述重布线区的第一部分还包括位于第二籽层和第二包封体之间的第四金属层。
根据本发明的第二方面,提供一种封装方法,包括:提供基板;将管芯设置于基板的第一表面,其中,所述管芯具有相对的有源面和背面,所述管芯的背面邻近所述基板的第一表面并且所述管芯的有源面设置有焊盘;形成第一包封体以覆盖所述管芯;形成互连结构,所述互连结构穿过所述第一包封体与所述焊盘电连接;形成第二包封体以覆盖所述互连结构;以及形成重布线结构,所述重布线结构与所述互连结构电连接。
优选地,形成互连结构包括:在第一包封体中形成到达相应焊盘的多个第一开口;形成第一金属层;以及图案化第一金属层以形成多个互连区,其中,每个互连区的第一部分在第一包封体的表面延伸,每个互连区的第二部分填充第一开口。
优选地,在形成多个第一开口和形成第一金属层的步骤之间,还包括:采用沉积工艺形成共形的第一籽层。
优选地,形成重布线结构包括:在第二包封体中形成到达所述第一金属层的多个第二开口;形成第二金属层;以及图案化第二金属层以形成多个重布线区,其中,每个重布线区的第一部分在第二包封体的表面延伸,每个重布线区的第二部分填充第二开口。
优选地,在形成多个第二开口和形成第二金属层的步骤之间,还包括:采用沉积工艺形成共形的第二籽层。
优选地,形成重布线结构包括:在所述基板的第二表面形成第二金属层;形成穿过所述第一包封体和所述基板到达所述第一金属层的多个第二开口;以及图案化第二金属层以形成多个重布线区,其中,在形成第一金属层时,所述第一金属层填充所述多个第二开口,从而在图案化第一金属层之后,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的重布线区的第三部分。
优选地,在将管芯设置于基板的第一表面的方法包括:在所述基板的第一表面形成第三金属层;形成穿过所述第三金属层和所述基板的多个第三开口;在所述多个第三开口中形成多个导电通道;图案化第三金属层以形成彼此隔开的多个区域;以及将所述管芯粘接于在所述第三金属层的至少一个区域上。
优选地,形成重布线结构包括:在所述基板的第二表面形成第二金属层;形成穿过所述第一包封体到达预定的导电通道的多个第二开口;以及图案化第二金属层以形成多个重布线区,其中,在形成第一金属层时,所述第一金属层填充所述多个第二开口,从而在图案化第一金属层之后,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的重布线区的第三部分。
优选地,所述的封装方法,还包括形成贯穿通道,其中所述贯穿通道的第一通道与所述互连结构同时形成,所述贯穿通道的第二通道与所述重布线结构同时形成。
根据本发明的封装结构,使用互连结构和重布线结构代替引线键合,不需要导电凸块,具有小的封装面积和封装高度;避免了焊盘出坑、尾丝不一致、引线弯曲疲劳、振动疲劳、断裂和脱键等问题,提高了封装结构的稳定性。本发明的封装方法用于所述封装结构,通过图案化的金属层代替通过逐根引线工艺,提高了效率。
附图说明
通过以下参照附图对本发明实施例的描述,本发明的上述以及其它目的、特征和优点将更为清楚,在附图中:
图1示出根据本发明的第一实施例的封装结构的结构示意图;
图2示出根据本发明的第二实施例的封装结构的结构示意图;
图3示出根据本发明的第三实施例的封装结构的结构示意图;
图4示出根据本发明的第四实施例的封装结构的结构示意图;
图5a至5j示出根据本发明的第一实施例的封装结构的制造方法实例中各个阶段的截面图;
图6a至6h示出根据本发明的第二实施例的封装结构的制造方法实例中各个阶段的截面图;
图7a至7k示出根据本发明的第三实施例的封装结构的制造方法实例中各个阶段的截面图;以及
图8a至8j示出根据本发明的第四实施例的封装结构的制造方法实例中各个阶段的截面图。
具体实施方式
为了使本发明的目的、技术方案以及优点更清楚明白,以下结合附图和实施例对本发明进行进一步详细说明。在下文对本发明的细节描述中,详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质,公知的方法、过程、流程、元件和电路并没有详细叙述。此外,本领域普通技术人员应当理解,在此提供的附图都是为了说明的目的,并且附图不一定是按比例绘制的。除非上下文明确要求,否则整个说明书和权利要求书中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义;也就是说,是“包括但不限于”的含义。
在本发明的描述中,需要理解的是,术语“第一”、“第二”等仅用于描述目的,而不能理解为指示或暗示相对重要性。此外,在本发明的描述中,除非另有说明,“多个”的含义是两个或两个以上。在本发明的描述中,术语“电连接”可指下列内容中的一个或多个。“电连接”可指两个或多个元件直接物理或电接触。然而,“电连接”也可意指两个或多个元件彼此间接接触,但仍然彼此协作或交互作用,并可意指一个或多个其它元件连接或连接在被认为彼此连接的元件之间。术语“直接电连接”可意指两个或多个元件直接接触。
本发明涉及一种封装结构,该封装结构通过互连结构和重布线结构代替引线实现管芯的焊盘和引线框或印刷电路板的电连接。同时涉及该封装结构的工艺方法。以下基于实施例对本发明进行描述,但是本发明并不仅仅限于这些实施例。
第一实施例
图1示出了本发明第一实施例的封装结构的结构示意图。封装结构10包括:封装基板210、管芯110、粘接层211、第一包封体311、第二包封体312、互连结构以及重布线结构。
封装基板210可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板210包括相对的第一表面和第二表面。
管芯110包括相对的有源面和背面。管芯110的器件层位于有源面,器件层中包括晶体管以及诸如电阻器、电容器和电感器等其他器件。器件层之上是多个金属层,每个金属层包括通常由铜形成的金属互连以及对金属互连进行电连接的通孔。金属互连和通孔被绝缘的层间电介质包围。在所述多个金属层之上是若干个焊盘111。
管芯110的背面和封装基板210的第一表面通过粘接层211粘接。粘接层211可以是Au-Si合金、Pb-Sn合金、Sn-Ag-Cu合金以及导电胶(例如以环氧树脂为基体加入导电粒子、分散剂的导电胶)等。
第一包封体311形成于管芯110和封装基板210的第一表面之上,用于密封并保护管芯110,使其免受损坏和污染。第一包封体311可以由许多不同材料形成,如陶瓷、环氧树脂等。第一包封体311上形成有与焊盘111对应的多个第一开口,以将焊盘111裸露出来。
互连结构包括多个彼此隔开的互连区,互连区包括金属层411和位于其上的金属层412。金属层411为与第一包封体311共形的金属籽层,通过沉积方式形成在第一包封体311的平面表面上以及第一包封体311的第一开口中。金属层412通过电镀形成在金属层411之上。互连区用于电连接对应的焊盘111和重布线结构。互连区包括位于第一包封体311之上的第一部分和位于第一包封体311的第一开口中直接电连接焊盘111的第二部分。金属层411和金属层412的材料为Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合适的金属材料。
第二包封体312形成于互连结构之上,用于密封并保护互连结构,使其免受损坏和污染。第二包封体312可以由许多不同材料形成,包括陶瓷、环氧树脂等。第二包封体312上形成有多个第二开口,以将互连结构的预定区域裸露出来。
重布线结构用于重构焊盘111的布局。重布线结构包括多个相互隔开的重布线区。每个重布线区包括在第二包封体312的平面表面延伸的第一部分,以及位于第二包封体312的第二开口与相应的互连区直接电连接的第二部分。重布线区的第一部分包括金属层511、金属层512、金属层513以及可焊接层514。重布线区的第二部分包括金属层512、金属层513以及可焊接层514。金属层511通过沉积形成在第二包封体312的第二开口之外的表面之上,金属层511用于提高重布线结构的厚度。金属层512为与第二包封体312共形的金属籽层,通过沉积方式形成在金属层511上以及第二包封体312的第二开口中,并且直接电连接相应的互连结构。金属层513通过电镀形成在金属层512之上。可焊接层514形成在金属层513之上。在本实施例中,金属层511、金属层512和金属层513的材料为Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合适的金属材料。可焊接层514由焊料材料构成,例如为W金属。可焊接层514用于电连接引线框或PCB板或其他的电子器件。
本实施例的封装结构通过重布线结构重构管芯的焊盘的布局,增大了封装结构的管脚间距,降低了对管脚的面积的约束,并且有利于散热;并且由于不需要键合引线和导电凸块,减小了封装厚度和面积,提高了可靠性。
第二实施例
图2示出了本发明第二实施例的封装结构的结构图。封装结构20包括:封装基板220、管芯120、粘接层221、第一包封体321、互连结构、第二包封体322以及重布线结构。其中,互连结构包括图案化的金属层421和金属层422;重布线结构包括金属层522和可焊接层521。
封装基板220可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板220包括相对的第一表面和第二表面。
管芯120包括相对的有源面和背面。管芯120的器件层位于有源面,器件层中包括晶体管以及诸如电阻器、电容器和电感器等其他器件。器件层之上是多个金属层,每个金属层包括通常由铜形成的金属互连以及对金属互连进行电连接的通孔。金属互连和通孔被绝缘的层间电介质包围。在所述多个金属层之上是若干焊盘121。
管芯120的背面和封装基板220的第一表面通过粘接层221粘接。粘接层221可以是Au-Si合金、Pb-Sn合金、Sn-Ag-Cu合金以及导电胶(例如以环氧树脂为基体加入导电粒子、分散剂的导电胶)等。
第一包封体321形成于管芯120和封装基板220的第一表面之上,用于密封并保护管芯120,使其免受损坏和污染。第一包封体321可以由许多不同材料形成,如陶瓷、环氧树脂等。第一包封体321上形成有与焊盘121对应的多个第一开口,以将焊盘121裸露出来。
互连结构包括图案化的金属层421和金属层422。金属层422位于金属层421之上。层叠的金属层421/金属层422包括彼此隔开的多个互连区。互连区包括位于第一包封体321的平面表面之上的第一部分、位于第一包封体321的第一开口中直接电连接焊盘121的第二部分以及穿过第一包封体321和封装基板220直接电连接重布线结构的第三部分。其中,金属层421为与第一包封体321共形的金属籽层,通过沉积方式形成。金属层422通过电镀形成于金属层421之上。
第二包封体322形成于互连结构之上,用于密封并保护互连结构,使其免受损坏和污染。第二包封体322可以由许多不同材料形成,包括陶瓷、环氧树脂等。
重布线结构设置于封装基板220的第二表面。重布线结构包括图案化的金属层522和可焊接层521。金属层522形成于封装基板220的第二表面,并于互连区的第三部分直接电连接。可焊接层521形成于金属层522之上。可焊接层521由焊料材料构成,例如为W金属。可焊接层521用于电连接引线框或PCB板或其他的电子器件。
本实施例的封装结构通过设置于封装基板的第二表面的重布线结构重构管芯的焊盘的布局,增大了封装结构的管脚间距,降低了对管脚的面积的约束,并且有利于散热;并且由于不需要键合引线和导电凸块,减小了封装厚度和面积,提高了可靠性。
第三实施例
图3示出了本发明第三实施例的封装结构的结构图。封装结构30包括:封装基板230、管芯130、粘接层231、背面金属层535、第一包封体331、互连结构、第二包封体332、贯穿通道以及重布线结构。其中,互连结构包括图案化的金属层431和金属层432;重布线结构包括图案化的金属层531、金属层532、金属层533和可焊接层534。
封装基板230可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板230包括相对的第一表面和第二表面。
背面金属层535设置于封装基板的第二表面。背面金属层535用于电连接其他芯片或者电阻、电感等器件。在优选的实施例中,背面金属层535为锯齿结构用于散热。
管芯130包括相对的有源面和背面。管芯130的器件层位于有源面,器件层中包括晶体管以及诸如电阻器、电容器和电感器等其他器件。器件层之上是多个金属层,每个金属层包括通常由铜形成的金属互连以及对金属互连进行电连接的通孔。金属互连和通孔被绝缘的层间电介质包围。在所述多个金属层之上是若干焊盘131。管芯130的背面和封装基板230的第一表面通过粘接层231粘接。
第一包封体331形成于管芯130和封装基板230的第一表面之上,用于密封并保护管芯130,使其免受损坏和污染。第一包封体331可以由许多不同材料形成,如陶瓷、环氧树脂等。第一包封体331上形成有与焊盘131对应的多个第一开口,以将焊盘131裸露出来;第一包封体331上还形成有穿过第一包封体331和封装基板230的多个第三开口,以将预定的背面金属层535裸露出来。
图案化的金属层431和金属层432包括彼此隔离的多个贯穿通道的第一通道和多个互连区。其中,互连区包括在第一包封体331的平面表面延伸的第一部分以及位于第一开口中并与焊盘131直接电连接的第二部分。贯穿通道的第一通道包括在第一包封体331的平面表面延伸的第一部分以及位于第三开口中并与背面金属层535直接电连接的第二部分。
第二包封体332形成于互连结构和贯穿通道的第一通道之上,用于密封并保护互连结构和和贯穿通道的第一通道,使其免受损坏和污染。第二包封体332上形成有多个第二开口,以裸露互连结构的预定区域或贯穿通道的第一通道的预定区域。
金属层531通过沉积形成在第二包封体332的第二开口之外的区域的表面上,金属层531用于提高重布线结构的厚度。金属层532为金属籽层,通过沉积方式形成在金属层531上以及第二包封体332的第二开口中,并且直接电连接互连结构的预定区域。金属层533通过电镀形成在金属层532之上。可焊接层534形成在金属层533之上,用于电连接引线框或PCB板或其他的电子器件。层叠的金属层531/金属层532/金属层533/可焊接层534包括多个相互隔离的重布线区和多个相互隔离的贯穿通道的第二通道。重布线区包括在第二包封体332的平面表面延伸的第一部分以及位于第二包封体332的第二开口中直接电连接互连结构的预定区域的第二部分。贯穿通道的第二通道包括在第二包封体332的平面表面延伸的第一部分以及位于第二包封体332的第三开口中直接电连接对应的贯穿通道的第一通道的第二部分。
本实施例的封装结构通过重布线结构重构管芯的焊盘的布局,增大了封装结构的管脚间距,降低了对管脚的面积的约束,设置于封装基板第二表面的金属层有利于散热;并且由于不需要键合引线和导电凸块,减小了封装厚度和面积,提高了可靠性。
第四实施例
图4示出了本发明第四实施例的封装结构的结构图。封装结构40包括:封装基板240、管芯140、粘接层241、金属层541、导电通道543、第一包封体341、互连结构、第二包封体342以及重布线结构。其中,互连结构包括图案化的金属层441、金属层442和金属层443;重布线结构包括图案化的金属层542和可焊接层544。
封装基板240可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板240包括相对的第一表面和第二表面。封装基板240上具有多个贯通的第三开口。
图案化的金属层541形成于封装基板240的第一表面。金属层541包括多个彼此隔离的区域。
重布线结构包括图案化的金属层542和可焊接层544。金属层542形成于封装基板240的第二表面,可焊接层544形成于金属层542之上。金属层的材料为Ni、Al、Ti、W、Pt、Cu、Au、Co、Ta或合金材料如TiN、TiW等任何合适的金属材料。可焊接层由焊料材料构成,例如为W金属。可焊接层544用于电连接引线框或PCB板或其他的电子器件。
导电通道543填充于封装基板240的第三开口中。
管芯140包括相对的有源面和背面。管芯140的有源面上设有若干焊盘141;管芯140的背面上也设有若干焊盘,管芯140的背面上的焊盘并未在图4中示出。管芯140的背面和金属层541的至少一个区域通过粘接层241粘接。粘接层241可以是AuSi合金、PbSn合金以及环氧树脂等。管芯140的背面上的焊盘电连接对应的的导电通道543。
第一包封体341形成于管芯140和金属层541之上,用于密封并保护管芯140和金属层541,使其免受损坏和污染。第一包封体341可以由许多不同材料形成如陶瓷、环氧树脂等。第一包封体341上形成有多个第一开口和多个第二开口,其中,第一开口用于裸露焊盘141,第二开口用于裸露对应的导电通道543或金属层541的对应区域。
互连结构包括图案化的金属层441、金属层442和金属层443。金属层441位于第一包封体341除第一开口和第二开口之外的区域之上,用于增加互连结构的厚度。金属层442位于金属层441之上以及第一开口和第二开口中,金属层442是与第一包封体341共形的金属籽层。金属层443位于金属层442之上。金属层442包括在第一包封体331的平面表面延伸的第一部分、位于第一开口中与焊盘131直接电连接的第二部分以及位于第二开口中与导电通道543电连接的第三部分。
第二包封体342形成于互连结构之上,用于密封并保护互连结构,使其免受损坏和污染。
管芯140的有源面上的焊盘141通过互连结构和导电通道543电连接到重布线结构,管芯140的背面上的焊盘通过导电通道543电连接到重布线结构,使得管芯140的有源面上的焊盘141和背面上的焊盘得到重新布局。
本实施例的封装结构通过重布线结构重构管芯的焊盘的布局,增大了封装结构的管脚间距,降低了对管脚的面积的约束,由于不需要键合引线和导电凸块,减小了封装厚度和面积,提高了可靠性。
图5a至5j示出了第一实施例的封装结构的制造方法实例中各个阶段的截面图。
首先,如图5a所示,提供封装基板210。封装基板210可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板210包括相对的第一表面和第二表面。
进一步地,如图5b所示,通过粘接层211将管芯110贴装在封装基板210的第一表面,其中,管芯110包括相对的有源面和背面,粘接层211位于管芯110的背面和封装基板210的第一表面之间,管芯110的有源面朝上,有源面上设有若干焊盘111。粘接层211可以是Au-Si合金、Pb-Sn合金、Sn-Ag-Cu合金以及导电胶等。
进一步地,如图5c所示,形成第一包封体311,并在第一包封体311上形成多个第一开口,使得焊盘111裸露。第一包封体311用于密封并保护管芯110。形成第一包封体311的方法为塑封工艺或半固化片工艺等。在第一包封体311上形成第一开口的工艺可以为化学腐蚀或激光刻蚀或化学腐蚀与激光刻蚀的组合等。
进一步地,如图5d所示,在第一包封体311的表面以及第一开口中通过沉积工艺形成金属层411,并通过化学机械抛光(CMP)使得位于第一包封体311表面的金属层411平坦化。金属层411与第一包封体311共形,此外,必要时在沉积工艺之前通过等离子体清洁焊盘111。
进一步地,如图5e所示,在金属层411上通过电镀工艺形成金属层412,电镀的金属层412的厚度要完全填充第一开口,并通过化学机械抛光使得金属层412平坦化。
进一步地,如图5f所示,图案化金属层411和金属层412以形成互连结构。图案化的步骤包括:首先在金属层412上形成一光刻胶层(PR);然后对光刻胶层进行曝光和显影,以形成图案化的光刻胶层;然后对未被光刻胶层遮盖的金属层进行刻蚀,刻蚀停止于第一包封体311的表面;最后去除光刻胶层。
进一步地,如图5g所示,形成第二包封体312,并在第二包封体上通过沉积形成金属层511。其中,形成第二包封体312的方法为塑封工艺或半固化片工艺等。
进一步地,如图5h所示,在第二包封体312和金属层511上形成多个第二开口,使得互连结构裸露。其中形成第二开口的步骤包括:首先在金属层511上形成一光刻胶层;然后对光刻胶层进行曝光和显影,以形成图案化的光刻胶层,在第二开口区域裸露出金属层511;然后对未被光刻胶层遮盖的金属层511进行刻蚀,刻蚀停止于第二包封体312的表面;然后通过化学腐蚀或激光刻蚀在第二包封体312上形成第二开口;最后去除光刻胶层。
进一步地,如图5i所示,首先通过沉积在金属层511以及第二开口中形成金属层512;然后通过电镀在金属层512上形成金属层513;在金属层513上形成可焊接层514。
进一步地,如图5j所示,图案化金属层511、金属层512、金属层513和可焊接层514以形成重布线结构。
图6a至6h示出了第二实施例的封装结构的制造方法实例中各个阶段的截面图。
首先,如图6a所示,提供封装基板220,并在封装基板220的第二表面通过沉积形成金属层521。封装基板220可以包括半导体材料(如硅、锗、锑化铟、砷化镓、砷化铟、氮化镓等)、绝缘材料(环氧树脂、聚酯玻璃、二氧化硅、聚四氟乙烯、玻璃、陶瓷等)或其组合。封装基板210包括相对的第一表面和第二表面。
进一步地,如图6b所示,通过粘接层221将管芯120贴装在封装基板220的第一表面,其中,管芯120包括相对的有源面和背面,粘接层221位于管芯120的背面和封装基板220的第一表面之间,管芯120的有源面朝上,有源面上设有若干焊盘121。
进一步地,如图6c所示,形成第一包封体321,并在第一包封体321上形成多个第一开口和多个第二开口,其中,第一开口穿过第一包封体321使得焊盘111裸露,第二开口穿过第一包封体321和封装基板220使得金属层521裸露。第一包封体321用于密封并保护管芯120。形成第一包封体321的方法为塑封工艺或半固化片工艺等。在第一包封体321上形成第一开口和第二开口的工艺可以为化学腐蚀或激光刻蚀等。
进一步地,如图6d所示,通过沉积工艺在第一包封体321的表面、第一开口和第二开口中形成金属层421,并平坦化第一包封体321表面的金属层421。
进一步地,如图6e所示,通过电镀在金属层421上形成金属层422,并通过化学机械抛光使得金属层422平坦化。
进一步地,如图6f所示,图案化金属层421和金属层422,以形成互连结构。
进一步地,如图6g所示,形成第二包封体322,形成第二包封体322的方法为塑封工艺或半固化片工艺等。
进一步地,如图6h所示,图案化金属层521。
图7a至7k示出了第三实施例的封装结构的制造方法实例中各个阶段的截面图。
首先,如图7a所示,提供封装基板230,并在封装基板230的第二表面通过沉积形成背面金属层535。
进一步地,如图7b所示,通过粘接层231将管芯130贴装在封装基板230的第一表面,其中,管芯130包括相对的有源面和背面,粘接层231位于管芯130的背面和封装基板230的第一表面之间,管芯130的有源面朝上,有源面上设有若干焊盘131。
进一步地,如图7c所示,形成第一包封体331,并在第一包封体331上形成多个第一开口和多个第二开口,其中,第一开口穿过第一包封体331使得焊盘131裸露,第二开口穿过第一包封体331和封装基板230使得背面金属层535裸露。第一包封体331用于密封并保护管芯130。形成第一包封体331的方法为塑封工艺或半固化片工艺等。在第一包封体331上形成第一开口和第二开口的工艺可以为化学腐蚀或激光刻蚀等。
进一步地,如图7d所示,通过沉积工艺在第一包封体331的表面、第一开口和第二开口中形成金属层431,并平坦化第一包封体331表面的金属层431。
进一步地,如图7e所示,通过电镀在金属层431上形成金属层432,并通过化学机械抛光使得金属层432平坦化。
进一步地,如图7f所示,图案化金属层431和金属层432以形成互连结构和贯穿通道的第一通道。
进一步地,如图7g所示,形成第二包封体332,并在第二包封体332上通过沉积形成金属层531。其中,形成第二包封体332的方法为塑封工艺或半固化片工艺等。
进一步地,如图7h所示,在第二包封体332和金属层531上形成多个第二开口,使得互连结构的预定区域和贯穿通道的第一通道的预定区域裸露。
进一步地,如图7i所示,首先通过沉积在金属层531以及第二开口中形成金属层532;然后通过电镀在金属层532上形成金属层533;在金属层533上形成可焊接层534。
进一步地,如图7j所示,图案化金属层531、金属层532、金属层533和可焊接层534以形成重布线结构和贯穿通道的第二通道。
进一步地,如图7k所示,图案化背面金属层535。
图8a至8j示出了第四实施例的封装结构的制造方法实例中各个阶段的截面图。
首先,如图8a所示:首先提供封装基板240,封装基板240包括相对的第一表面和第二表面;然后在封装基板240的第一表面通过沉积形成金属层541。
进一步地,如图8b所示,形成穿过金属层541和封装基板240的多个通孔641。
进一步地,如图8c所示,通过焊膏印刷在通孔641中形成导电通道543。
进一步地,如图8d所示,首先图案化金属层541,使得金属层541包括多个彼此隔离的区域;然后将管芯140通过粘接层241贴装于金属层541的至少一个区域上。其中,管芯140包括相对的有源面和背面,管芯140的有源面朝上,有源面上设有若干焊盘141。管芯140的背面也设有焊盘,管芯140的背面上的焊盘电连接对应的导电通道543。
进一步地,如图8e所示,在封装基板240的第二表面形成金属层542和可焊接层544;然后图案化金属层542和可焊接层544的叠层形成重布线结构。
进一步地,如图8f所示,形成第一包封体341,并在第一包封体341的上表面通过沉积形成金属层541。其中,形成第一包封体341的方法为塑封工艺或半固化片工艺等。
进一步地,如图8g所示,在第一包封体341和金属层541上形成多个第一开口642和多个第二开口643,其中,第一开口642使得管芯140有源面上的焊盘141裸露,第二开口643使得对应的导电通道543裸露。
进一步地,如图8h所示,首先通过沉积在金属层541、第一开口642以及第二开口中643形成金属层542;然后通过电镀在金属层542上形成金属层543。金属层542与第一包封体341共形。
进一步地,如图8i所述,图案化金属层541、金属层542以及金属层543。
进一步地,如图8j所示,形成第二包封体342。
根据本发明的封装结构,使用互连结构和重布线结构代替引线键合,不需要导电凸块,具有小的封装面积和封装高度;避免了焊盘出坑、尾丝不一致、引线弯曲疲劳、振动疲劳、断裂和脱键等问题,提高了封装结构的稳定性。本发明的封装方法用于所述封装结构,通过图案化的金属层代替通过逐根引线工艺,提高了效率。
以上所述仅为本发明的优选实施例,并不用于限制本发明,对于本领域技术人员而言,本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。

Claims (16)

1.一种封装结构,包括:
基板,所述基板具有相对的第一表面和第二表面;
管芯,所述管芯具有相对的有源面和背面,所述管芯设置于所述基板的第一表面,所述管芯的背面邻近所述基板的第一表面并且所述管芯的有源面设置有焊盘;
第一包封体,覆盖所述管芯;
互连结构,所述互连结构穿过所述第一包封体与所述焊盘电连接;
第二包封体,覆盖所述互连结构;以及
重布线结构,包括第二金属层,以及位于所述第二金属层上的可焊接层,所述第二金属层与所述可焊接层形成共形;
所述重布线结构与所述互连结构电连接,重构所述焊盘的布局,并增大所述封装结构的管脚间距;
所述重布线结构通过裸露于所述第二基板的第二表面的所述可焊接层提供外部电连接。
2.根据权利要求1所述的封装结构,其中,所述互连结构包括第一金属层,所述第一金属层包括彼此隔开的多个互连区,每个互连区包括在第一包封体的表面延伸的第一部分,以及在所述第一包封体中延伸至相应的焊盘的第二部分。
3.根据权利要求2所述的封装结构,其中,所述第二金属层位于所述基板的第二表面上,并且包括彼此隔开的多个重布线区。
4.根据权利要求3所述的封装结构,其中,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的重布线区。
5.根据权利要求3所述的封装结构,还包括:
第三金属层,所述第三金属层位于基板的第一表面,所述第三金属层包括彼此隔开的多个区域;以及
多个导电通道,所述多个导电通道在所述多个区域中穿过所述第三金属层和所述基板延伸至相应的重布线区,其中,所述管芯粘接在所述第三金属层的至少一个区域上。
6.根据权利要求5所述的封装结构,其中,所述管芯的背面电极经由所述多个导电通道的至少一个导电通道连接至相应的重布线区。
7.根据权利要求5所述的封装结构,其中,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体延伸至相应的导电通道。
8.根据权利要求2所述的封装结构,其中,所述互连结构还包括位于所述第一金属层下方的第一籽层。
9.根据权利要求8所述的封装结构,其中,所述互连结构还包括位于所述第一籽层下方的金属层。
10.一种封装方法,包括:
提供基板;
将管芯设置于基板的第一表面,其中,所述管芯具有相对的有源面和背面,所述管芯的背面邻近所述基板的第一表面并且所述管芯的有源面设置有焊盘;
形成第一包封体以覆盖所述管芯;
形成互连结构,所述互连结构穿过所述第一包封体与所述焊盘电连接;
形成第二包封体以覆盖所述互连结构;以及
在所述基板的第二表面上形成重布线结构,其中,所述重布线结构包括第二金属层,以及位于所述第二金属层上并与所述第二金属层形成共形的可焊接层,;所述重布线结构与所述互连结构电连接,重构所述焊盘的布局,并增大所述封装结构的管脚间距;所述重布线结构通过裸露于所述第二基板的第二表面的所述可焊接层提供外部电连接。
11.根据权利要求10所述的封装方法,其中,形成互连结构包括:
在第一包封体中形成到达相应焊盘的多个第一开口;
形成第一金属层;以及
图案化第一金属层以形成多个互连区,
其中,每个互连区的第一部分在第一包封体的表面延伸,每个互连区的第二部分填充第一开口。
12.根据权利要求11所述的封装方法,其中,在形成多个第一开口和形成第一金属层的步骤之间,还包括:采用沉积工艺形成共形的第一籽层。
13.根据权利要求11所述的封装方法,其中,形成重布线结构包括:
在所述基板的第二表面形成第二金属层;
形成穿过所述第一包封体和所述基板到达所述第二金属层的多个第二开口;以及
图案化第二金属层,并在所述第二金属层上形成所述焊接层以形成多个重布线区,
其中,在形成第一金属层时,所述第一金属层填充所述多个第二开口,从而在图案化第一金属层之后,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的重布线区。
14.根据权利要求11所述的封装方法,其中,在将管芯设置于基板的第一表面的方法包括:
在所述基板的第一表面形成第三金属层;
形成穿过所述第三金属层和所述基板的多个第三开口;
在所述多个第三开口中形成多个导电通道;
图案化第三金属层以形成彼此隔开的多个区域;以及
将所述管芯的背面粘接于在所述第三金属层的至少一个区域上。
15.根据权利要求14所述的封装方法,其中,形成重布线结构包括:
在所述基板的第二表面形成第二金属层;
形成穿过所述第一包封体到达预定的导电通道的多个第二开口;以及
图案化第二金属层,并在所述第二金属层上形成所述焊接层以形成多个重布线区,
其中,在形成第一金属层时,所述第一金属层填充所述多个第二开口,从而在图案化第一金属层之后,所述多个互连区中的至少一个互连区还包括穿过所述第一包封体和所述基板延伸至相应的导电通道;所述管芯的背面电极经由所述多个导电通道的至少一个导电通道连接至相应的重布线区。
16.根据权利要求12所述的封装方法,其中,在形成所述多个第一开口之前,还包括在所述第一包封体的上表面形成金属层。
CN201910165399.1A 2015-06-16 2015-06-16 封装结构及封装方法 Active CN109904127B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910165399.1A CN109904127B (zh) 2015-06-16 2015-06-16 封装结构及封装方法

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510332646.4A CN105097726B (zh) 2015-06-16 2015-06-16 封装结构及封装方法
CN201910165399.1A CN109904127B (zh) 2015-06-16 2015-06-16 封装结构及封装方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201510332646.4A Division CN105097726B (zh) 2015-06-16 2015-06-16 封装结构及封装方法

Publications (2)

Publication Number Publication Date
CN109904127A true CN109904127A (zh) 2019-06-18
CN109904127B CN109904127B (zh) 2023-09-26

Family

ID=54577838

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201510332646.4A Active CN105097726B (zh) 2015-06-16 2015-06-16 封装结构及封装方法
CN201910165399.1A Active CN109904127B (zh) 2015-06-16 2015-06-16 封装结构及封装方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201510332646.4A Active CN105097726B (zh) 2015-06-16 2015-06-16 封装结构及封装方法

Country Status (3)

Country Link
US (2) US10319608B2 (zh)
CN (2) CN105097726B (zh)
TW (1) TWI593055B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115116991A (zh) * 2022-08-29 2022-09-27 威海艾迪科电子科技股份有限公司 一种传感器及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120007338A1 (en) 2010-04-12 2012-01-12 Golden Crab S.L. Automatic release control system for controlling the connection between two elements
KR102487563B1 (ko) * 2015-12-31 2023-01-13 삼성전자주식회사 반도체 패키지 및 그 제조방법
US10186467B2 (en) * 2016-07-15 2019-01-22 Advanced Semiconductor Engineering, Inc. Semiconductor package device and method of manufacturing the same
CN106571351B (zh) * 2016-11-11 2020-04-24 上海伊诺尔信息电子有限公司 芯片级智能卡制造方法及智能卡
US10366953B2 (en) * 2016-12-05 2019-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. Redistribution layer structures for integrated circuit package
IT201700055921A1 (it) * 2017-05-23 2018-11-23 St Microelectronics Srl Dispositivo a semiconduttore, circuito e procedimento corrispondenti
US10347574B2 (en) * 2017-09-28 2019-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packages
TWI643307B (zh) * 2018-01-30 2018-12-01 矽品精密工業股份有限公司 電子封裝件及其製法
US10573573B2 (en) * 2018-03-20 2020-02-25 Taiwan Semiconductor Manufacturing Co., Ltd. Package and package-on-package structure having elliptical conductive columns
CN109524377B (zh) * 2018-11-19 2020-05-08 武汉新芯集成电路制造有限公司 一种芯片的重布线结构
EP3723117A1 (en) 2019-04-10 2020-10-14 AT & S Austria Technologie & Systemtechnik Aktiengesellschaft Component carrier and method of manufacturing the same
CN112530885A (zh) * 2019-09-18 2021-03-19 江苏长电科技股份有限公司 芯片封装结构及封装方法
US11670608B2 (en) * 2019-09-27 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Prevention of metal pad corrosion due to exposure to halogen
EP3836208A1 (en) * 2019-11-19 2021-06-16 Mitsubishi Electric R & D Centre Europe B.V. Method and system for interconnecting a power device embedded in a substrate using conducting paste into cavities
US20220189880A1 (en) * 2020-12-16 2022-06-16 Srinivas V. Pietambaram Microelectronic structures including glass cores
US11887959B2 (en) * 2020-12-17 2024-01-30 Stmicroelectronics S.R.L. Chip-on-lead semiconductor device, and corresponding method of manufacturing chip-on-lead semiconductor devices
CN113257689A (zh) * 2021-05-12 2021-08-13 华宇华源电子科技(深圳)有限公司 一种芯片封装方法及结构
CN113257688A (zh) * 2021-05-12 2021-08-13 华宇华源电子科技(深圳)有限公司 一种芯片封装方法和芯片封装结构
US20230275502A1 (en) * 2022-02-25 2023-08-31 Stmicroelectronics Asia Pacific Pte Ltd Vertical metal sensing method for dc-dc converter

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133675A1 (en) * 2008-12-01 2010-06-03 Advanced Semiconductor Engineering, Inc. Package-on-package device, semiconductor package and method for manufacturing the same
CN102194705A (zh) * 2010-03-18 2011-09-21 马维尔国际贸易有限公司 具有保护性中介层的嵌入式裸片
CN103681367A (zh) * 2012-09-12 2014-03-26 台湾积体电路制造股份有限公司 封装方法和封装器件
TW201427503A (zh) * 2012-12-17 2014-07-01 Unimicron Technology Corp 內置式晶片封裝結構
US20150061139A1 (en) * 2013-08-29 2015-03-05 Weng F. Yap Microelectronic packages containing opposing devices and methods for the fabrication thereof

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100335481B1 (ko) 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
DE10313047B3 (de) * 2003-03-24 2004-08-12 Infineon Technologies Ag Verfahren zur Herstellung von Chipstapeln
KR20050001159A (ko) 2003-06-27 2005-01-06 삼성전자주식회사 복수개의 플립 칩들을 갖는 멀티칩 패키지 및 그 제조방법
JP2005353911A (ja) 2004-06-11 2005-12-22 Toshiba Corp 半導体装置
US7960997B2 (en) 2007-08-08 2011-06-14 Advanced Analogic Technologies, Inc. Cascode current sensor for discrete power semiconductor devices
CN101241904A (zh) 2008-02-20 2008-08-13 日月光半导体制造股份有限公司 四方扁平无接脚型的多芯片封装结构
JP2009302212A (ja) 2008-06-11 2009-12-24 Fujitsu Microelectronics Ltd 半導体装置及びその製造方法
CN101615609A (zh) 2008-06-27 2009-12-30 陈石矶 芯片封装的堆叠结构
KR20100020718A (ko) * 2008-08-13 2010-02-23 삼성전자주식회사 반도체 칩, 그 스택 구조 및 이들의 제조 방법
US8106504B2 (en) * 2008-09-25 2012-01-31 King Dragon International Inc. Stacking package structure with chip embedded inside and die having through silicon via and method of the same
TWI460844B (zh) * 2009-04-06 2014-11-11 King Dragon Internat Inc 具有內嵌式晶片及矽導通孔晶粒之堆疊封裝結構及其製造方法
TWI581384B (zh) 2009-12-07 2017-05-01 英特希爾美國公司 堆疊式電子電感封裝組件及其製造技術
JP2011258623A (ja) 2010-06-07 2011-12-22 Toshiba Corp パワー半導体システム
CN103283019A (zh) 2011-02-10 2013-09-04 松下电器产业株式会社 半导体装置
KR101332049B1 (ko) * 2012-01-13 2013-11-22 삼성전기주식회사 인쇄회로기판의 제조방법
US9171782B2 (en) * 2013-08-06 2015-10-27 Qualcomm Incorporated Stacked redistribution layers on die
US9355963B2 (en) * 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100133675A1 (en) * 2008-12-01 2010-06-03 Advanced Semiconductor Engineering, Inc. Package-on-package device, semiconductor package and method for manufacturing the same
CN102194705A (zh) * 2010-03-18 2011-09-21 马维尔国际贸易有限公司 具有保护性中介层的嵌入式裸片
CN103681367A (zh) * 2012-09-12 2014-03-26 台湾积体电路制造股份有限公司 封装方法和封装器件
TW201427503A (zh) * 2012-12-17 2014-07-01 Unimicron Technology Corp 內置式晶片封裝結構
US20150061139A1 (en) * 2013-08-29 2015-03-05 Weng F. Yap Microelectronic packages containing opposing devices and methods for the fabrication thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115116991A (zh) * 2022-08-29 2022-09-27 威海艾迪科电子科技股份有限公司 一种传感器及其制造方法
CN115116991B (zh) * 2022-08-29 2022-11-04 威海艾迪科电子科技股份有限公司 一种传感器及其制造方法

Also Published As

Publication number Publication date
TW201701404A (zh) 2017-01-01
US10319608B2 (en) 2019-06-11
CN109904127B (zh) 2023-09-26
US10734249B2 (en) 2020-08-04
CN105097726B (zh) 2019-03-12
US20160372432A1 (en) 2016-12-22
US20190198351A1 (en) 2019-06-27
CN105097726A (zh) 2015-11-25
TWI593055B (zh) 2017-07-21

Similar Documents

Publication Publication Date Title
CN105097726B (zh) 封装结构及封装方法
CN105261611B (zh) 芯片的叠层封装结构及叠层封装方法
US8334586B2 (en) Stacked semiconductor chips with separate encapsulations
US9443760B2 (en) Multichip power semiconductor device
US7745930B2 (en) Semiconductor device packages with substrates for redistributing semiconductor device electrodes
TWI713470B (zh) 具有焊線的功率覆蓋結構及其製造方法
US7919787B2 (en) Semiconductor device with a light emitting semiconductor die
US20170263546A1 (en) Wiring board with electrical isolator and base board incorporated therein and semiconductor assembly and manufacturing method thereof
TWI410190B (zh) 嵌入式元件基板及其製造方法
CN109841606A (zh) 封装结构及其制造方法
CN107808856A (zh) 半导体封装结构及其制造方法
CN103579137A (zh) 可靠的表面安装整体功率模块
KR101293685B1 (ko) 반도체 디바이스용 높은 접착 라인 두께
CN110444482A (zh) 半导体结构及半导体结构形成方法
US20190333850A1 (en) Wiring board having bridging element straddling over interfaces
US7825501B2 (en) High bond line thickness for semiconductor devices
KR100635408B1 (ko) 집적 회로 패키지
CN109560055A (zh) 半导体封装装置及其制造方法
US20040262738A1 (en) Packaging device for semiconductor die, semiconductor device incorporating same and method of making same
TWI482321B (zh) 具有傾斜結構之發光二極體封裝之方法
US7262508B2 (en) Integrated circuit incorporating flip chip and wire bonding
CN219658704U (zh) 基板及封装结构
TWI399839B (zh) 內置於半導體封裝構造之中介連接器
JP2009049408A (ja) 発光半導体ダイを有する半導体デバイス

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant