CN110444482A - 半导体结构及半导体结构形成方法 - Google Patents

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Abstract

本发明实施例提供一种用于将垂直取向的组件的顶部电极耦合到衬底的高高宽比通孔，其中组件的顶部电极通过导电桥接件耦合到通孔，且其中组件的底部电极耦合到衬底。一些实施例通过组件晶片来安装组件且在将组件安装到衬底的同时将组件分离。一些实施例将各别的组件安装到衬底。

Description

半导体结构及半导体结构形成方法
技术领域
本发明的实施例是有关于一种半导体结构及形成方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度持续提高，半导体行业经历快速增长。在很大程度上，此种集成密度的提高来自于最小特征尺寸(minimum feature size)的重复减小，此使得更多组件能够集成到给定区域中。随着近来对更小的电子器件的需求增长，对更小且更具创造性的半导体管芯封装技术的需要也在增加。
发明内容
一种形成半导体结构的方法，所述方法包括将组件衬底的底部电极结合到半导体衬底的第一金属焊盘。将组件衬底图案化以形成组件器件。在半导体衬底上形成间隙填充材料以包封组件器件。邻近组件器件形成第一通孔开口，第一通孔开口延伸穿过间隙填充材料且暴露出半导体衬底的第二金属焊盘。在第一通孔开口中形成第一通孔。将组件器件的顶部电极耦合到第一通孔的顶部，耦合提供上部电极与第二金属焊盘之间的电连接。
一种形成半导体结构的方法，所述方法包括以下步骤。将第一组件器件及第二组件器件分别结合到半导体衬底的第一金属焊盘及第二金属焊盘，第一组件器件相邻于第二组件器件。设置在横向上环绕第一组件器件及第二组件器件的间隙填充材料。在第一组件器件与第二组件器件之间刻蚀出通孔开口以暴露出半导体衬底的第三金属焊盘。在通孔开口中形成通孔。将第一组件器件的顶部电极通过通孔耦合到第三金属焊盘。
一种半导体结构，所述半导体结构包括半导体衬底、第一组件、间隙填充材料、第一金属通孔以及导电桥接件。半导体衬底具有设置在半导体衬底的顶表面处的第一金属焊盘及第二金属焊盘。第一组件具有底部电极及与底部电极相对的顶部电极，顶部电极耦合到第一金属焊盘。间隙填充材料位于半导体衬底上且在横向上包封第一组件。第一金属通孔邻近第一组件设置在间隙填充材料内。第一金属通孔设置在第二金属焊盘正上方且电耦合到第二金属焊盘。导电桥接件将第一组件的顶部电极耦合到第一金属通孔的顶部部分。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为使论述清晰起见，可任意增大或减小各种特征的尺寸。
图1到图5示出根据一些实施例的形成高高宽比(aspect ratio)通孔的中间过程的各个图式。
图6到图7示出根据一些实施例的组件衬底。
图7a示出根据一些实施例的示例性组件器件。
图8到图28、图27a、图28a及图29到图35示出根据一些实施例的形成高高宽比通孔的中间过程的各个图式。
图36示出根据一些实施例的组件。
图37到图46示出根据一些实施例的形成高高宽比通孔的中间过程的各个图式。
图47到图50示出根据一些实施例的具有高高宽比通孔的各种封装。
具体实施方式
以下公开内容提供用于实施本发明的不同特征的许多不同的实施例或实例。以下阐述组件及配置形式的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。例如，在以下说明中将第一特征形成在第二特征“之上”或第二特征“上”可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征以使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复使用参考编号和/或字母。这种重复使用是出于简洁及清晰的目的，而并非自身表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在...之下(beneath)”、“在...下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所用的空间相对性描述语可同样相应地进行解释。
本发明实施例在垂直安装在衬底上的组件之间提供高高宽比通孔。垂直安装的组件具有顶部电极或上部电极以及底部电极。底部电极可安装到衬底且顶部电极通过高高宽比通孔耦合到衬底。通孔将组件的顶部电极耦合到下伏的衬底。由于通孔具有高的高宽比(例如，高度对宽度之比介于约2与约10之间，例如约5)，因此通孔能够减小组件之间的间距。本发明实施例可包括集成无源器件(integrated passive device，IPD)或者具有无源器件管芯的表面安装器件 (surface mount device，SMD)封装。然而，各种实施例也可应用于其他类型的封装，例如具有有源器件管芯的封装。
图1到图35示出根据一些实施例的形成高高宽比通孔的过程的中间步骤及图式。图36到图46示出根据其他实施例的形成高高宽比通孔的过程的中间步骤及图式。图1到图35包括各种俯视图，这些俯视图未在图36到图46中重复示出，但这些俯视图应被理解为相似地代表图36到图46所示实施例。
在图1到图7中，制备衬底以接纳安装到衬底的表面的组件衬底。在图7 到图8中，制备将被安装到衬底的组件衬底。在图9到图14中，将组件衬底安装到衬底且在将组件衬底安装到衬底的同时从组件衬底形成组件。在图15到图 33中，从所安装的组件的顶部电极到衬底中的接触焊盘形成通孔。在图34到图35中，根据一些实施例，将衬底单体化以形成封装器件，例如集成无源器件或表面安装器件。
现参照图1，图1示出衬底101，衬底101可具有或可不具有形成在衬底 101中的有源组件或无源组件(未示出)。衬底101可为半导体材料(例如，硅、硅锗或类似材料)且可根据衬底101的设计而具有掺杂区。在一些实施例中，衬底101可为晶片或芯片的一部分。在一些实施例中，衬底101可具有形成在衬底101中的至少一个器件。衬底101的顶部部分具有形成在衬底101中的导电特征115，导电特征115包括金属焊盘105、金属焊盘109及金属焊盘113。在一些实施例中，导电特征115中的一个或多个导电特征115可耦合到衬底101 中的对应的器件。在一些实施例中，导电特征115可为重布线结构(未示出) 的一部分或者可直接上覆在重布线结构(未示出)上，所述重布线结构(未示出)对衬底101的信号线、电源线及接地线进行路由(route)。应理解，衬底 101可为较大的衬底的局部代表形式，在所述较大的衬底中，导电特征115包括另外的金属焊盘。
图1示出组件贴合区域10的第一组件贴合区域10A及第二组件贴合区域 10B。在图1所示的横截面中，第二组件贴合区域10B看起来与第一组件贴合区域10A交叠，然而，如由虚线所示，第二组件贴合区域10B的一部分位于与图1所表示的图式不同的平面中(参见图6)。图1所示横截面仅为实例且各个组件贴合区域可基于布局来不同地定义。例如参见图30，图30包括其他(但并非全部的)布局的可能性。此将在以下进一步详细地解释。
继续参照图1，在衬底101及导电特征115之上形成硬掩模117。在一些实施例中，硬掩模117由包含聚合物(例如，聚苯并恶唑(polybenzoxazole，PBO)、聚酰亚胺(polyimide)、苯并环丁烯(benzocyclobutene，BCB)等)的介电质形成。在其他实施例中，硬掩模117由以下材料形成：氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(phosphosilicateglass，PSG)、硼硅酸盐玻璃(borophosphosilicate glass，BPSG)、氟硅酸盐玻璃(fluorosilicate glass， FSG)；或类似材料。也可使用其他材料。硬掩模117可通过例如旋转涂布(spin coating)、化学气相沉积(chemical vapor deposition，CVD)、叠层(laminating)、类似工艺或其组合等任何可接受的沉积工艺来形成。
可在硬掩模117上上覆光刻胶121且可使用可接受的光刻技术将光刻胶121 图案化。光刻胶121可通过旋转涂布或类似工艺来形成且可被暴露至光以进行图案化。所述图案化穿过光刻胶121形成开口，所述开口对应于导电特征115 的一个或多个下伏的金属焊盘(例如，金属焊盘105及金属焊盘113)。光刻胶 121中的开口可为与金属焊盘105和/或金属焊盘113大约相同的大小、比金属焊盘105和/或金属焊盘113大、或者比金属焊盘105和/或金属焊盘113小。
在图2中，光刻胶121的图案可通过合适的刻蚀技术转移到硬掩模117以暴露出导电特征115的对应的金属焊盘105及金属焊盘113，导电特征115的对应的金属焊盘105及金属焊盘113将被用于将组件贴合到衬底101。光刻胶 121可在对硬掩模117的刻蚀过程中被消耗，且在对硬掩模117的刻蚀过程之后，可通过任何合适的技术来移除余留的光刻胶121的任何部分，例如通过使用氧等离子体等进行的灰化工艺或剥除工艺。
现参照图3，在硬掩模117以及通过硬掩模117暴露出的任何被暴露出的部分(例如，导电特征115及衬底101的一些部分)之上形成晶种层125。在一些实施例中，晶种层125是金属层，其可为单个层或者可为包括由不同材料形成的多个子层的复合层。在一些实施例中，晶种层125包括钛层及位于所述钛层之上的铜层。晶种层125可使用例如物理气相沉积(physical phase deposition，PVD)或类似工艺来形成。接着在晶种层125上形成光刻胶129并将光刻胶129图案化。光刻胶129可通过旋转涂布或类似工艺来形成且可被暴露至光以进行图案化。光刻胶的图案对应于导电特征115的一个或多个金属焊盘(例如，金属焊盘105及金属焊盘113)的图案，导电特征115的所述一个或多个金属焊盘将被用于将组件贴合到衬底101。所述图案化穿过光刻胶形成开口以暴露出导电特征115之上的晶种层125的一些部分。光刻胶129中的开口可大于或小于硬掩模117中的图案开口或者可为与硬掩模117中的图案开口大约相同的大小。
现参照图4，在光刻胶129的开口中以及在晶种层125的被暴露出的部分上形成导电材料131，由此在导电特征115的被暴露出的金属焊盘105及金属焊盘113中的每一者上形成凸块。导电材料131可通过镀覆(例如，电镀或无电镀覆)或类似工艺来形成。导电材料131可包括金属，例如银、焊料合金、铟、铜、钛、钨、铝或类似材料。
在图5中，移除光刻胶129以及晶种层125的上面未形成有导电材料131 的部分。光刻胶129可通过可接受的灰化工艺或剥除工艺(例如使用氧等离子体或类似工艺)来移除。一旦光刻胶129被移除，便例如通过使用可接受的刻蚀工艺(例如通过湿刻蚀或干刻蚀)来移除晶种层125的被暴露出的部分。晶种层125的其余部分及导电材料131会形成金属焊盘133及金属焊盘137。
图6示出根据一些实施例的俯视图。线A-A示出在图1到图5、图9到图 10、图12到图13、图15到图18及图21到图25所示图式中所使用的横截面。第一组件贴合区域10A及第二组件贴合区域10B由虚线描绘出。金属焊盘109A 以虚影形式(其为不可见的)示出在第一组件贴合区域10A中且金属焊盘109B 以虚影形式(其为不可见的)示出在第二组件贴合区域10B中。金属焊盘133 被示出在第一组件贴合区域10A中且金属焊盘137被示出在第二组件贴合区域 10B中。尽管图中示出其他组件贴合区域，然而应理解，可包括任何数目的贴合区域。另外，图6所示衬底可为衬底晶片的一部分，如上所述。衬底101的一些部分或硬掩模117的一些部分也可为可见的，如图6所示。
现参照图7，结构20的组件衬底201被示出为通过贴合层209贴合到载体衬底205。在一些实施例中，载体衬底205可为由硅或另一种材料(例如GaAs 或类似材料)制成的半导体衬底。在其他实施例中，载体衬底205可为玻璃载体衬底、陶瓷载体衬底或类似衬底。载体衬底205可具有介于约50μm与800μm 之间(例如约200μm)的厚度。载体衬底205可为晶片，以使得可在载体衬底 205上同时形成多个封装。载体衬底205可为由多个组件器件形成的芯片的一部分。贴合层209可由聚合物系材料形成，所述聚合物系材料可与载体衬底205 一起从组件衬底201移除。在一些实施例中，贴合层209是在受热时会失去其粘合性质的环氧树脂系热释放材料，例如光热转换(Light-to-Heat-Conversion， LTHC)释放涂层。在其他实施例中，贴合层209可为在被暴露至紫外 (ultra-violet，UV)光时会失去其粘合性质的紫外胶。贴合层209可被作为液体进行分配并进行固化，或者可为被层叠到载体衬底205上的层叠膜(laminate film)。贴合层209的顶表面及底表面可具有高的共面(co-planarity)程度。
组件衬底201可在一个或多个层中包括有源器件或无源器件。在一些实施例中，组件衬底201可包括先被形成的且通过贴合层209被贴合到载体衬底的一个或多个层。可接着执行另外的处理来生成另外的层、器件和/或其他特征。在其他实施例中，使用载体衬底205作为用于形成组件衬底201的平台，通过沉积或形成组件衬底201的各个层而在载体衬底205上形成组件衬底201的各个层，所述过程的实例会在以下进行阐述。在这些实施例中，可在载体衬底205 与组件衬底201之间形成刻蚀停止层210而非贴合层209。刻蚀停止层210可包含介电材料(例如，氮化硅、氧化硅、氮氧化硅或类似材料)，所述介电材料具有与组件衬底201的第一层的材料不同的刻蚀速率。在一些实施例中，刻蚀停止层210是通过金属有机化学气相沉积(Metal-Organic Chemical Vapor Deposition，MOCVD)形成的外延生长材料(例如，InGaP、AlAs或InP)，所述外延生长材料在隨後对移除载体衬底205進行的刻蝕具有强的耐化学刻蚀性，以对组件衬底201的各个层进行保护。
组件衬底201可包括硅衬底或GaAs衬底(但是，也可使用其他合适的衬底)，硅衬底或GaAs衬底可具有形成在硅衬底或GaAs衬底中的被掺杂部分和/ 或未被掺杂的部分。组件衬底201的层(例如，层L1至层L10)也可包含金属、介电质、半导体III-V族外延层等等。组件衬底201的每一个层可介于约30nm 与约300nm之间，例如约70nm。组件衬底201可为任何数目的合适的层，例如介于2个层与100个层之间，例如60个层。组件衬底201的总厚度可介于约 2μm与约30μm之间，例如约10μm。预期还存在以及可使用其他尺寸的组件衬底201的多个层。组件衬底201的多个层可在组件衬底201的结构内形成组件器件。组件器件可包括例如以下器件：二极管、激光二极管、发光二极管(light emitting diode，LED)、金属-绝缘体-金属二极管、功率放大器或其他半导体器件。候选的组件可视情况包括上述器件的任何组合。
参照图7a，根据一些实施例，发光二极管器件被示出为对于组件衬底201 来说可形成的一个具体的组件衬底201s的非限制性实例。但是，所属领域中的技术人员将理解，此仅为发光二极管的实例且可使用另外的层或不同的层来形成发光二极管。另外，尽管提供以下阐述的层中的每一者的示例性厚度，然而应理解，基于需要以及所形成的器件的特性而定，这些层可比以下所规定的厚或薄。还应理解，可视需要提供另外的层(包括堆叠在彼此上的多个相同的层) 以形成期望厚度。
组件衬底201s的层L1可为发光二极管器件(例如，发光二极管阴极)的欧姆层，例如p型P-掺杂GaN层。层L1可为例如约50nm到约200nm厚。组件衬底201s的层L2到层L5可分别包含约300nm的AlGaN，且分别具有介于约10％到90％之间的不同的铝(Al)组合物。组件衬底201s的层L6是多量子阱层(multiple quantum well layer，MQW)，且多量子阱层可为约50nm到 200nm厚的InGaN层。组件衬底201s的层L7到层L10可为分别介于约50nm 到约200nm厚的n型P掺杂GaN层。组件衬底201s的层L1到层L10可一同包括发光二极管的有源部分。
可考虑组件衬底201的多个层的其他可能，包括用于形成例如以下器件的层：二极管、激光二极管、发光二极管、金属-绝缘体-金属二极管、功率放大器、表面安装器件、集成封装器件或其他半导体器件。
返回参照图7，组件器件可形成在组件衬底201内以使得组件器件中的每一者具有设置在组件衬底201的一个表面的第一电极以及设置在组件衬底201 的相对的表面的第二电极。组件衬底201的最外部层可包括介电层以保护组件器件的电极。
图8示出在组件衬底201上形成接触件219及接触件223。接触件219对应于形成在组件衬底内的特定的组件的第一接触件且接触件223对应于形成在组件衬底内的另一特定的组件的第一接触件。可在以下所述的进一步处理步骤中将各个组件单体化。接触件219及接触件223可使用与以上针对金属焊盘133 及金属焊盘137(参见图5)阐述的工艺相似的工艺通过以下操作形成。通过光刻图案化工艺暴露出组件衬底201的对应的电极、沉积晶种层以及在晶种层上电镀导电材料。可使用其他合适的工艺来形成接触件219及接触件223。所属领域中的技术人员将理解，可通过类似的方式为其他组件形成其他接触件。接触件219及接触件223的材料可包括金(Au)、镍(Ni)、锗(Ge)、锗金(GeAu)、铝(Al)、钛(Ti)、铂(Pt)、焊料、类似材料或其组合。在一些实施例中，接触件219及接触件223的宽度可介于约3μm与45μm之间，例如约8μm。在一些实施例中，接触件219及接触件223的厚度可介于约0.1μm与5μm之间，例如约0.5μm。预期还存在以及可使用其他尺寸的接触件219及接触件223。
现参照图9，将组件衬底201的接触件219结合到衬底101的金属焊盘133 且将组件衬底201的接触件223结合到衬底101的金属焊盘137。将组件衬底 201的接触件219与衬底101上的金属焊盘133对齐且将组件衬底201的接触件223与衬底101上的金属焊盘137对齐。在一些实施例中，在接触件219与金属焊盘133之间以及在接触件223与金属焊盘137之间可使用焊料材料。在其他实施例中，接触件219可直接结合到金属焊盘133且接触件223可直接结合到金属焊盘137而不使用共熔材料(eutectic material)(例如，焊料)以使接触件219与金属焊盘133之间的界面和接触件223与金属焊盘137之间的界面不含有共熔材料。
现参照图10，将载体衬底205移除。在一些实施例中，可通过对贴合层209 进行降解从而释放载体衬底205来移除载体衬底205。在其他实施例中，可通过化学刻蚀工艺来移除载体衬底205，且可使用刻蚀停止层210来防止损坏下伏的组件器件。在通过化学刻蚀工艺移除载体衬底205之后，可通过进一步刻蚀工艺来将刻蚀停止层210移除。在一些实施例中，可通过其他适当的手段移除载体衬底205，例如通过化学机械研磨(chemicalmechanical planarization， CMP)或其他合适的手段来移除。
图11示出图10所示器件的俯视图。组件衬底201被示出为芯片，然而组件衬底201可为晶片的一部分。硬掩模117的一些部分或衬底101的一些部分也可为可见的。
现参照图12，在组件衬底201之上形成介电层227并将介电层227图案化。介电层227可使用与以上针对图1所示硬掩模117阐述的材料及工艺相似的材料及工艺来形成，不再对其进行赘述。介电层227可使用合适的图案化工艺(例如，以上针对图1阐述的图案化工艺)来进行图案化。介电层227可具有介于约0.2μm与约5μm之间(例如约2μm)的厚度，但是预期还存在其他厚度。介电层227可用作掩模来界定组件衬底201的将成为贴合到衬底101的单体化组件的部分。从介电层227暴露出的组件衬底201的部分将在后续处理中被移除。
图13示出在将组件器件从组件衬底201分离的单体化工艺之后的被单体化的组件器件301及组件器件305。在一些实施例中，使用干刻蚀来将介电层227 的图案转移到组件衬底201的每一个层。在一些实施例中，硬掩模117也可根据介电层227的图案被完全地或部分地刻蚀。可使用其他合适的刻蚀工艺。在对组件衬底201进行刻蚀以形成组件器件301及组件器件305之后，可使用清洁工艺来移除由刻蚀产生的残渣。在对组件衬底201进行刻蚀之后，可选择性地移除介电层227。在一些实施例中，组件器件301和/或组件器件305可包括以两个或更多个组件器件的集群方式接合的多个组件器件。应理解，尽管图中示出两个组件器件，然而在图中未示出的衬底101的其他区域中可形成另外的组件器件。
图14示出图13所示器件的俯视图。组件器件301及组件器件305之上的介电层227是可见的，且描绘出设置在衬底101的相应的金属焊盘105及金属焊盘113之上的组件器件301及组件器件305中的每一者的横向延伸部。硬掩模117的一些部分或衬底101的一些部分也可为可见的。
现参照图15，形成环绕组件器件301及组件器件305的保护介电膜309。保护介电膜309可包含任何合适的介电材料，例如(举例来说)Al2O3、AlN、 SiN、SiOx、其他合适的介电质或其多层式组合。保护介电膜309可使用任何合适的沉积技术(包括例如化学气相沉积、等离子体增强化学气相沉积 (plasma-enhanced CVD，PECVD)、原子层沉积(atomic layerdeposition，ALD) 等)来形成。保护介电膜309可沉积到介于0.05μm与0.2μm之间(例如约0.1 μm)的厚度，但是预期存在其他厚度。
在图16中，在整个结构之上沉积间隙填充材料313，由此对组件器件301 及305进行包封。组件器件301及305可被完全包封、在横向上(在组件器件301及305的各个侧周围)以及在垂直方向上(在组件器件301及305的顶上) 进行包封。间隙填充材料313可包括例如通过旋转涂布或其他合适的工艺沉积的聚合物(例如聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)等等)。在一些实施例中，间隙填充材料313可为另一种绝缘材料(例如SiOx)或另一种合适的材料。间隙填充材料313可通过任何合适的工艺来沉积，例如通过化学气相沉积或类似工艺来沉积。
现参照图17，将图16所示结构平坦化以使间隙填充材料313的顶部齐平。在一些实施例中，间隙填充材料313的一部分可余留在组件器件301及组件器件305之上，而在其他实施例中，间隙填充材料313的顶部可被平坦化以使得间隙填充材料313的最上表面与组件器件301的最上表面齐平。平坦化可通过任何合适的手段来执行，例如通过化学机械研磨或类似手段来执行。
现参照图18，邻近组件器件301和/或组件器件305中的一者(举例来说，在两个相邻的组件器件之间，如图18所示)形成通孔开口316。通孔开口316 暴露出对应的金属焊盘109。在一些实施例中，可形成其他通孔开口，包括邻近通孔开口316形成其他通孔开口。可使用另外的通孔开口进行耦合以从衬底 101中的对应的金属焊盘形成通孔。通孔开口316可由任何合适的光刻图案化工艺制成，所述工艺的实例在以上针对图1进行了阐述。举例来说，在间隙填充材料313之上沉积光刻胶(未示出)(所述光刻胶被图案化以在光刻胶中形成对应于将形成的通孔的开口(例如通孔开口316)的开口)，且使用干刻蚀工艺来使光刻胶的开口延伸穿过间隙填充材料313以暴露出衬底101(参见图1)的对应的金属焊盘(例如，金属焊盘109)。在一些实施例中，通孔开口可具有包含间隙填充材料313的侧壁，而在一些实施例中，组件的侧壁上的保护介电膜 309可在通孔开口刻蚀期间被暴露出并用作通孔开口316的一个或多个侧壁。刻蚀工艺可为各向异性的以使包括通孔开口316在内的通孔开口的侧壁在工艺变化内是垂直的。通孔开口316可具有约0.5μm到约10μm(例如，约1μm) 的宽度w1或临界尺寸以及约1μm到约100μm(例如，约10μm)的高度h1，但是预期存在其他尺寸。通孔开口316可具有高度对宽度之比介于约2与10 之间(例如，约5)的高的高宽比。
图19示出根据一些实施例的图18所示器件的俯视图。具体来说，图19 示出形成在组件器件301与组件器件305之间的三个通孔开口316。图19还示出形成在组件器件321与组件器件325之间的两个通孔开口316。可根据组件器件中的每一者的大小设定及电要求形成任何数目的通孔开口。举例来说，可能期望对一些组件器件提供另外的电力，使得多个通孔开口316旨在由一些组件器件使用。
图20示出根据一些实施例的图18所示器件的俯视图。具体来说，图20 示出通孔开口316也可为椭圆形的，通孔开口316也可对应于椭圆形的下伏的金属焊盘，例如金属焊盘119(参见图18)。通孔开口316(以及通孔开口316 的对应的下伏的金属焊盘)可被形成为在俯视图中呈任何合适的形状(例如，圆形、正方形、矩形、细长的等等)。
现参照图21，在所述结构之上以及向通孔开口116中沉积扩散障壁329。扩散障壁329防止随后形成的通孔的材料被蛭吸(leeching)或扩散到环绕的间隙填充材料313中。扩散障壁329可由Ti、TiN、TaN、其他合适的材料或其多层式组合形成。扩散障壁329可通过溅镀或其他合适的沉积技术形成，例如通过化学气相沉积、等离子体增强化学气相沉积、原子层沉积或类似技术形成。
在形成扩散障壁之后，在图22中，根据一些实施例，通过镀覆工艺来以导电材料填充通孔开口316(参见图21)，由此在通孔开口316中以及在间隙填充材料313及组件器件(包括组件器件301及组件器件305)之上形成导电填充物331。导电填充物331可包含铜或其他合适的金属材料，例如钨(W)或铝 (Al)。可使用其他合适的沉积技术。
参照图23，可使用平坦化工艺来使导电填充物331的顶表面及扩散障壁329 的顶表面与间隙填充材料313的顶表面齐平。所述平坦化工艺还将移除延伸超过通孔开口316(参见图21)的导电填充物331的一些部分以及扩散障壁329 的一些部分。扩散障壁329与导电填充物331一同形成导电的通孔333。导电的通孔333可具有介于约0.5μm与约10μm之间(例如，约1μm)的宽度w2 或临界尺寸以及介于约1μm与约100μm之间(例如，约10μm)的高度h2，但是预期存在其他尺寸。导电的通孔333可具有高度对宽度之比介于约2与10 之间(例如，约5)的高的高宽比。可根据通孔333的导电材料而使用任何合适的平坦化工艺，包括化学机械研磨或刻蚀工艺或其组合。在一些实施例中，所述平坦化工艺可使导电填充物331的顶表面以及扩散障壁329的顶表面与保护介电膜309的顶表面或介电层227的顶表面齐平。在形成通孔333之后，组件器件301的顶部及组件器件305的顶部可比通孔333的顶部更靠近衬底101。换句话说，通孔333的顶部可比组件器件301及305从衬底101突出得更远。
参照图24及图25，通过光刻图案化及刻蚀工艺暴露出组件器件301的顶部及组件器件305的顶部。在图24中，使用与以上针对图1所阐述的材料及工艺相似的材料及工艺来对光刻胶337进行沉积及图案化。光刻胶337的图案对应于下伏的组件器件，例如组件器件301及组件器件305。在图25中，通过合适的刻蚀工艺暴露出组件器件(包括组件器件301及组件器件305)的上部电极339(例如，最上层或最上层的一部分)。间隙填充材料313(如果存在)的一些部分、保护介电膜309的一些部分及介电层227的一些部分可被移除以形成开口338，开口338会暴露出组件器件的上部电极339。
图26示出根据一些实施例的图25所示结构的俯视图。组件器件301的横向延伸部的轮廓、组件器件305的横向延伸部的轮廓、组件器件321的横向延伸部的轮廓及组件器件325的横向延伸部的轮廓以虚线示出。图26所示布局相似于图19所示布局，但是所属领域中的技术人员将理解，预期存在其他布局，例如图20所示布局或图29到图32所示布局或类似布局。
参照图27，在所述结构之上形成导电桥接件层345以将组件器件的上部电极339桥接到通孔333的最上表面。在一些实施例中，可在导电桥接件层345 的导电材料之前沉积光刻胶341并将光刻胶341图案化，其中所述图案中的开口对应于导电桥接件层345的导电桥接件(参见图28)的期望布局。导电桥接件层345可由导电材料(例如，铜、钛、铂、银、铝、金)、其他合适的材料或其多层式组合形成。导电桥接件层345可通过蒸镀沉积、溅镀、化学气相沉积或其他合适的工艺形成。
参照图28，在形成导电桥接件层345之后，可将光刻胶341移除(例如通过剥除或灰化)，由此也将导电桥接件层345的未使用的部分移除并形成导电桥接件349及导电桥接件354。在一些实施例中，导电桥接件可被形成为部分地覆盖组件器件(包括组件器件301及组件器件305)的上部电极339。在一些实施例中，组件器件的上部电极339的一些部分可保持未被导电桥接件(例如，导电桥接件349及导电桥接件354)覆盖。举例来说，在其中组件器件301或组件器件305是发光二极管的实施例中，发光部分357可保持从导电桥接件349 及导电桥接件354暴露出。导电桥接件349及导电桥接件354可完全地或部分地环绕但不覆盖发光部分357。举例来说，以下所论述的图29示出组件器件301 及组件器件305，组件器件301及组件器件305分别有上部电极339的一些部分保持未被对应的导电桥接件349及导电桥接件354覆盖。在一些实施例中，导电桥接件可跨越多个组件器件。举例来说，以下所论述的图30示出组件器件 361及组件器件365，组件器件361与组件器件365通过共用的导电桥接件369 桥接在一起。
现参照图27a及图28a，图27a及图28a示出根据其他实施例形成导电桥接件。在一些实施例中，导电桥接件349及导电桥接件354可如以上针对图27 所阐述地一样形成。在其他实施例中，可在开口338(参见图25)中以及在间隙填充材料313之上形成晶种层340。晶种层340可为单个金属层或者可为包括由不同材料形成的多个子层的复合金属层。可使用例如物理气相沉积或类似工艺来形成晶种层340。接着在晶种层340上形成光刻胶341并将光刻胶341 图案化。光刻胶341可通过旋转涂布或类似工艺来形成且可被暴露至光以进行图案化。光刻胶341的图案对应于将形成的导电桥接件的负性图案。所述图案化穿过光刻胶341形成开口以暴露出晶种层340。
参照图28a，在图27a之后，在光刻胶341的开口中以及在晶种层340的被暴露出的部分上形成导电材料。导电材料可通过镀覆(例如，电镀或无电镀覆或类似工艺)来形成。导电材料可包括金属，例如铜、钛、钯、银、铝、金或类似金属。接着，移除光刻胶341以及晶种层340的上面未形成有导电材料的部分。光刻胶341可通过可接受的灰化工艺或剥除工艺被移除。在移除光刻胶341之后，例如通过使用可接受的刻蚀工艺(例如通过湿刻蚀或干刻蚀)来移除晶种层340的被暴露出的部分。晶种层340的其余部分与导电材料形成导电桥接件349及导电桥接件354。
图29到图32示出根据一些实施例的结构(例如图28或图28a所示结构) 的俯视图。所属领域中的技术人员将理解，组件器件的所示布局仅为许多可能的配置的实例且不旨在进行限制。本文所论述的组件器件及通孔的布局或类似布局中的任意者可视需要被组合在相同的衬底上。
图29示出根据一些实施例的图28或图28a所示结构的俯视图。组件器件 301的上部电极被示出为通过导电桥接件349耦合到两个通孔333。相邻的组件器件305的上部电极被示出为通过导电桥接件354耦合到两个通孔333。通过导电桥接件354耦合的所述两个通孔333设置在组件器件305与另一个组件器件325之间。组件器件321邻近组件器件325设置，其中在组件器件321与组件器件325之间设置有两个通孔333。一个导电桥接件被示出为将组件器件321 的上部电极耦合到通孔333中的一个通孔333，且另一个导电桥接件被示出为将组件器件325的上部电极耦合到通孔333中的另一通孔333。预期存在其他配置且以下提供另外的实例。
图30示出根据一些实施例的图28或图28a所示结构的俯视图。在图30中，根据特定器件布局示出另外的组件器件。图30示出耦合到两个通孔333的组件器件301的配置370。另一配置372示出耦合到四个通孔333的组件器件373，其中两个通孔333位于组件器件373的一侧处且另外两个通孔333位于组件器件373的另一侧处。可根据例如向组件器件供应的电力的量来对任何数目的通孔333进行耦合。另一配置374示出桥接到单个通孔333的组件器件321。另一配置376示出至少两个组件器件361及365以及至少一个其他通孔333，所述至少两个组件器件(组件器件361及组件器件365)具有通过导电桥接件369 桥接到彼此的上部电极。另一配置378示出第一个组件器件321以及第二个组件器件325，第一个组件器件321桥接到两个相邻的通孔中的第一个通孔333，第二个组件器件325桥接到所述两个相邻的通孔中的第二个通孔333。配置378 相似于第一组件贴合区域10A及第二组件贴合区域10B，如针对图6所阐述。
图31示出根据一些实施例的图28或图28a所示结构的俯视图。在一些实施例中，多个组件器件(例如，组件器件301与组件器件305)可保持连续，例如以实现更高的功率或更强韧(robust)的器件。配置380示出具有两个上部电极的组件器件，所述两个上部电极分别通过一个或多个导电桥接件(例如，导电桥接件349及354)耦合到一个或多个通孔333。
图32示出根据一些实施例的图28或图28a所示结构的俯视图。相似于以上针对图31所论述，在一些实施例中，多个组件器件(例如，组件器件301、组件器件305、组件器件321及组件器件325)可保持连续，例如以实现更高的功率或更强韧的器件。配置382示出具有四个上部电极339的组件器件，所述四个上部电极339分别通过一个或多个导电桥接件(例如，导电桥接件349、 354及381)耦合到一个或多个通孔333。
参照图33，在组件器件301及组件器件305之上形成钝化层359以提供对间隙填充材料313、导电桥接件349、导电桥接件354以及组件器件301及组件器件305的实体保护及电保护。在一些实施例中，钝化层359可使用合适的沉积工艺由非有机材料(例如，氧化硅、未被掺杂的硅酸盐玻璃、氮氧化硅等) 形成。也可使用其他合适的钝化材料。
图34到图35示出将衬底101单体化成包括一个或多个在垂直方向上对齐的组件器件的封装。图34示出位于封装402与封装404之间以及封装404与封装406之间的切割线410。每一个封装包括多个在垂直方向上对齐的组件器件 (例如，组件器件301与组件器件305)，所述多个在垂直方向上对齐的组件器件具有通过一个或多个通孔333耦合到下伏的衬底101的上部电极339。图35 示出分别相似地位于封装402与封装404之间以及封装404与封装406之间的切割线410。图35所示封装中的每一者包括多个在垂直方向上对齐的组件器件(例如，组件器件301与组件器件305)，所述多个在垂直方向上对齐的组件器件具有通过一个或多个通孔333耦合到下伏的衬底的上部电极339。图35所示封装还示出在封装的组件器件与侧壁之间可定位有通孔333。
衬底101的单体化可通过任何合适的工艺来执行。举例来说，单体化可通过机械锯/刀片、激光、刻蚀、其组合或类似工艺来进行。将衬底101单体化成多个封装可采用多个来回(pass)执行。
图36到图46示出根据一些实施例的形成高高宽比通孔的中间过程的图式。图36到图46中所绘示的工艺相似于以上针对图1到图35所阐述的工艺，只是组件器件(参见图13)是预先形成的。在图36到图46中，将各个组件结合到衬底且形成封装，所述封装使用高高宽比通孔来将在垂直方向上对齐的组件的顶部电极耦合到下伏的衬底晶片。
参照图36，图36示出预先形成的组件器件50。组件器件50可相似于作为将组件衬底201结合到衬底101以及将组件衬底单体化成组件器件的过程的一部分而形成的组件器件(例如，组件器件301及组件器件305(参见图7到图 13))。组件器件50可具有底部电极505及上部电极510。底部电极505可具有介于约3μm与45μm之间(例如约8μm)的宽度。上部电极510可具有单电极配置或双电极配置。上部电极510可被取向为处于组件器件50的上表面的周边，例如在期望使上部电极510对于组件器件50的上部电极而言保持处于视线之外的情形中。在一些实施例中，底部电极505和/或上部电极510可包含金、铜或其他导电焊盘。在一些实施例中，底部电极505和/或上部电极510可包括焊料凸块。
组件器件50也可具有包括一系列任何数目的层的衬底501，所述一系列任何数目的层一同提供组件器件50的操作特性。衬底501的每一个层可介于约 30nm与约300nm之间，例如约70nm。衬底501可为任何数目的合适的层，例如介于2个层与100个层之间，例如60个层。衬底501的总厚度可介于约2 μm与约30μm之间，例如约10μm。预期还存在以及可使用其他尺寸的衬底 501的层。衬底501的总宽度可介于约6μm与90μm之间，例如约20μm。预期还存在以及可使用衬底501的大小的其他尺寸。组件器件50可为例如以下器件：二极管、激光二极管、发光二极管、金属-绝缘体-金属二极管、功率放大器或其他半导体器件。候选组件可包括上述器件的任何组合。
可与组件器件50的衬底501对应的示例性器件可相同于或相似于以上针对图7a阐述的组件衬底201。
参照图37，在如上所述在图5之后进行处理时提供衬底101，衬底101具有形成在衬底101中的金属焊盘105、金属焊盘109及金属焊盘113。使用拾取及放置工艺或其他合适的组件转移工艺将组件器件50结合到衬底101。拾取及放置工艺可选择各别组件器件50并将每一个组件器件50结合到衬底101的对应的接触焊盘(例如，金属焊盘133或金属焊盘137)。在一些实施例中，可将每一个组件器件50贴合到位于衬底101的接触焊盘之上的拾取及放置装置的载体、胶带或传输臂，并被结合到所述接触焊盘。在一些实施例中，可使用传质技术(mass transfer technology)(相似于在制作微型发光二极管器件时使用的技术)来将组件器件50转移到衬底101的对应的接触焊盘。在一些实施例中，所述结合可通过直接金属对金属结合(例如，铜对铜结合或金对金结合)来执行。在其他实施例中，所述结合可通过焊料接头来执行。
参照图38，形成环绕组件器件50的保护介电膜509。保护介电膜509可使用与以上针对保护介电膜309(图15)论述的材料及工艺相似的材料及工艺来形成，不再对其进行赘述。
参照图39，可在整个结构之上沉积间隙填充材料513。间隙填充材料513 可使用与以上针对间隙填充材料313(图16)论述的材料及工艺相似的材料及工艺来形成，不再对其进行赘述。
参照图40，将图39所示结构平坦化以使间隙填充材料513的顶部齐平。在一些实施例中，可执行所述平坦化以暴露出组件器件50的上部电极510，而在其他实施例中，所述平坦化可使间隙填充材料513的一部分留在上部电极510 之上。平坦化可通过任何合适的手段执行，例如通过化学机械研磨或类似手段执行。
参照图41，邻近组件器件50中的一者形成通孔开口516。在一些实施例中，通孔开口516形成在两个相邻的组件器件50之间。通孔开口516暴露出衬底 101的金属焊盘109。可视布局及设计的情况来形成另外的通孔开口。通孔开口 516可使用与以上针对通孔开口316(图18)论述的工艺及材料相似的工艺及材料来形成，不再对其进行赘述。通孔开口516可具有约0.5μm到约10μm(例如，约1μm)的宽度w3或临界尺寸以及约1μm到约100μm(例如，约10μm) 的高度h3，但是预期存在其他尺寸。通孔开口516可具有高度对宽度之比介于约2与10之间(例如，约5)的高的高宽比。
参照图42，在所述结构之上以及向通孔开口516中形成扩散障壁529。扩散障壁529防止随后形成的通孔的材料被蛭吸或扩散到环绕的间隙填充材料中。扩散障壁529可使用与以上针对扩散障壁329(图21)论述的工艺及材料相似的工艺及材料来形成，不再对其进行赘述。
参照图43，根据一些实施例，在形成扩散障壁529之后，通过镀覆工艺以导电材料填充通孔开口516(参见图42)，由此在通孔开口516中以及在间隙填充材料513及组件器件50之上形成导电填充物531。导电填充物531的材料可包括铜或其他合适的金属材料，例如钨或铝。可使用其他合适的沉积技术。
参照图44，可使用平坦化工艺来使导电填充物531的材料的顶表面齐平并将延伸超过通孔开口516(参见图42)的导电填充物531的一些部分以及扩散障壁529的一些部分移除。扩散障壁529与导电填充物531一同形成导电的通孔533。导电的通孔533可具有介于约0.5μm与约10μm之间(例如，约1μm) 的宽度w4或临界尺寸以及介于约1μm与约100μm之间(例如，约10μm) 的高度h4，但是预期存在其他尺寸。导电的通孔533可具有高度对宽度之比介于约2与10之间(例如，约5)的高的高宽比。可根据通孔533的导电材料而使用任何合适的平坦化工艺，包括化学机械研磨或刻蚀工艺或其组合。在一些实施例中，所述平坦化工艺可使导电填充物531的顶表面以及扩散障壁529的顶表面与保护介电膜509的顶表面齐平。在形成通孔533之后，组件器件50 的顶部可比通孔533的顶部更靠近衬底101。换句话说，通孔533的顶部可比组件器件50从衬底101突出得更远。
参照图45，通过光刻图案化及刻蚀工艺暴露出组件器件50的顶部以及组件器件50的上部电极510，此相似于以上针对图24及图25所阐述，不再对其进行赘述。在所述结构之上形成导电桥接件545以将组件器件50的上部电极 510桥接到通孔533的最上表面。导电桥接件545可使用与以上针对图27及图 28所示导电桥接件349及导电桥接件354或者针对图27a及图28a所示导电桥接件349及导电桥接件354所论述的工艺及材料相似的工艺及材料形成，不再对其进行赘述。
在一些实施例中，导电桥接件545可被形成为部分地覆盖组件器件50的顶表面。举例来说，在其中组件器件50是发光二极管的实施例中，组件器件50 的发光部分可保持从导电桥接件545暴露出。在一些实施例中，导电桥接件545 可跨越多个组件器件50。以上所论述的图29到图32的俯视图可相似于这些实施例的俯视图。
参照图46，在组件器件50之上形成钝化层559以提供对导电桥接件545 及组件器件50的实体保护及电保护。在一些实施例中，钝化层559可使用合适的沉积工艺由非有机材料(例如，氧化硅、未被掺杂的硅酸盐玻璃、氮氧化硅等)形成。也可使用其他合适的钝化材料。
可将衬底101单体化成由一个或多个在垂直方向上对齐的组件器件形成的封装。单体化可使用与针对图34及图35阐述的工艺及材料相似的工艺及材料来执行，不再对其进行赘述。所得封装中的每一者可包括多个在垂直方向上对齐的组件器件50，所述多个在垂直方向上对齐的组件器件50具有通过一个或多个通孔533耦合到下伏的衬底的上部电极。
参照图47及图48，在一些实施例中，在单体化之前或在单体化之后，图 33(图47)所示封装或图46(图48)所示封装可具有连接件605，连接件605 形成在衬底101的背侧表面处以安装在另一封装或器件上。衬底101的背侧表面可被处理成暴露出导电特征，例如通过薄化、激光穿孔、图案化或其组合进行处理。连接件605可为焊料球，例如微凸块、受控塌陷晶粒连接(controlled collapse chip connection，C4)凸块、球栅阵列(ball gridarray，BGA)球等。连接件605可例如使用球安装技术来形成。在其他实施例中，连接件605可在移除光刻胶之前形成，所述光刻胶用于界定形成在被暴露出的导电特征上的凸块下金属(under bump metallurgy，UBM)层(未示出)的图案。举例来说，凸块下金属可使用与以上针对金属焊盘133(图4到图5)所阐述的晶种层、图案化光刻胶及镀覆工艺相似的晶种层、图案化光刻胶及镀覆工艺来形成。在形成凸块下金属之后，可另外执行镀锡以在凸块下金属上形成焊料层。接着如上所述移除光刻胶以及移除晶种层的上面未形成有导电材料的部分。在移除光刻胶及晶种层之后，可执行回焊工艺以形成焊料球(例如，连接件605)。
参照图49及图50，在一些实施例中，在单体化之前或在单体化之后，图 33(图49)所示封装或图46(图50)所示封装可具有打线结合焊盘，所述打线结合焊盘形成在衬底101的顶表面处的周边部分以耦合到另一封装或板。在衬底101中可提前形成接触件610。单体化工艺或刻蚀工艺可对间隙填充材料 313的侧壁或间隙填充材料513的侧壁进行修剪以暴露出衬底101的周边部分。可使用刻蚀来暴露出先前形成的接触件610。在将封装安装到另一个封装或器件之后，打线结合工艺可将打线结合件615贴合到另一封装或器件的对应的导体。
一个实施例是一种形成半导体结构的方法，所述方法包括将组件衬底的底部电极结合到半导体衬底的第一金属焊盘。将组件衬底图案化以形成组件器件。在半导体衬底上形成间隙填充材料以包封组件器件。邻近组件器件形成第一通孔开口，第一通孔开口延伸穿过间隙填充材料且暴露出半导体衬底的第二金属焊盘。在第一通孔开口中形成第一通孔。将组件器件的顶部电极耦合到第一通孔的顶部，耦合提供上部电极与第二金属焊盘之间的电连接。
一些实施例可包括所述形成半导体结构的方法的以下另外的特征或方面中的一者或多者。所述方法还可包括以下步骤。在将组件衬底图案化以形成组件器件后，在组件器件上形成保护层。所述方法还可包括暴露出组件器件的顶表面以从间隙填充材料暴露出顶部电极。耦合可包括在第一通孔的顶部与上部电极之间形成导电桥接件。形成导电桥接件可包括以下步骤。将光刻胶图案化以覆盖顶部电极的部分及间隙填充材料的部分。在被图案化的光刻胶上以及在顶部电极及第一通孔的顶部上沉积第一导电材料。剥除光刻胶，剥除使得光刻胶上的第一导电材料的部分被移除。将组件衬底图案化可包括刻蚀以穿透组件衬底的一个或多个层。将组件衬底的底部电极结合到半导体衬底的第一金属焊盘可包括在半导体衬底的第一金属焊盘与组件衬底的底部电极之间进行直接金属对金属结合。将组件衬底的底部电极结合到半导体衬底的第一金属焊盘可包括在半导体衬底的第一金属焊盘与组件衬底的底部电极之间形成焊料接头。形成第一通孔可包括以下步骤。在第一通孔开口中及在间隙填充材料上沉积障壁层。使用第一导电材料填充第一通孔开口，第一导电材料在横向上延伸超过第一通孔开口的侧壁。将第一导电材料及障壁层平坦化，以使第一通孔的顶部与间隙填充材料的最上表面齐平。所述方法还可包括邻近第一通孔形成第二通孔。第二通孔的顶部耦合到组件器件的上部电极。这些另外的特征或方面可组合到上述其他实施例中。
另一个实施例是一种形成半导体结构的方法，所述方法包括以下步骤。将第一组件器件及第二组件器件分别结合到半导体衬底的第一金属焊盘及第二金属焊盘，第一组件器件相邻于第二组件器件。设置在横向上环绕第一组件器件及第二组件器件的间隙填充材料。在第一组件器件与第二组件器件之间刻蚀出通孔开口以暴露出半导体衬底的第三金属焊盘。在通孔开口中形成通孔。将第一组件器件的顶部电极通过通孔耦合到第三金属焊盘。
一些实施例可包括所述形成半导体结构的方法的以下另外的特征或方面中的一者或多者。所述方法还可包括在第一组件器件及第二组件器件上沉积保护层。将第一组件器件结合到半导体衬底的第一金属焊盘可包括在半导体衬底的第一金属焊盘与第一组件器件的底部电极之间进行直接金属对金属结合，其中第一金属焊盘与底部电极的界面不含有焊料材料。形成通孔可包括以下步骤。在通孔开口中及在间隙填充材料上沉积障壁层。使用第一导电材料填充通孔开口，第一导电材料在间隙填充材料上延伸。将第一导电材料及障壁层平坦化以使通孔的顶部与间隙填充材料的最上表面齐平。通孔可为第一通孔，且所述方法还可包括以下步骤。邻近第一通孔形成第二通孔。将第二组件器件的顶部电极耦合到第二通孔的顶部。这些另外的特征或方面可组合到上述其他实施例中。
另一个实施例是一种半导体结构，所述半导体结构包括半导体衬底、第一组件、间隙填充材料、第一金属通孔以及导电桥接件。半导体衬底具有设置在半导体衬底的顶表面处的第一金属焊盘及第二金属焊盘。第一组件具有底部电极及与底部电极相对的顶部电极，顶部电极耦合到第一金属焊盘。间隙填充材料位于半导体衬底上且在横向上包封第一组件。第一金属通孔邻近第一组件设置在间隙填充材料内。第一金属通孔设置在第二金属焊盘正上方且电耦合到第二金属焊盘。导电桥接件将第一组件的顶部电极耦合到第一金属通孔的顶部部分。
一些实施例可包括以下另外的特征或方面中的一者或多者。所述半导体结构可具有第一组件的顶部电极。第一组件的顶部电极比第一金属通孔的顶部部分更靠近半导体衬底。所述半导体结构可具有第一组件的顶表面的第一部分。第一组件的顶表面的第一部分被导电桥接件环绕，第一部分未被导电桥接件覆盖。所述半导体结构还可包括邻近第一组件及第一金属通孔设置在间隙填充材料内的第二金属通孔，其中导电桥接件还将第一组件的顶部电极耦合到第二金属通孔的顶部部分。这些另外的特征或方面可组合到上述其他实施例中。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本公开的精神及范围，且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及变更。
[符号的说明]
10：组件贴合区域
20：结构
10A：第一组件贴合区域
10B：第二组件贴合区域
50、301、305、361、365、373：组件器件
101、501：衬底
105、109、109A、109B、113、133、137：金属焊盘
115：导电特征
117：硬掩模
121、129、341：光刻胶
125、340：晶种层
131：导电材料
201：组件衬底
201s：组件衬底
205：载体衬底
209：贴合层
210：刻蚀停止层
219、223、610：接触件
227：介电层
309、509：保护介电膜
313、513：间隙填充材料
316、516：通孔开口
321：组件器件
325：组件器件
329、529：扩散障壁
331、531：导电填充物
333：通孔
338：开口
339、510：上部电极
345：导电桥接件层
349、354、381、545：导电桥接件
357：发光部分
359、559：钝化层
369：导电桥接件
370、372、374、376、378、380、382：配置
402、404、406：封装
410：切割线
505：底部电极
533：通孔
605：连接件
615：打线结合件
A-A：线
h1、h2、h3、h4：高度
L1、L2、L3、L4、L5、L6、L7、L8、L9、L10：层
w1、w2、w3、w4：宽度。

Claims (10)

1.一种形成半导体结构的方法，其特征在于，包括：
将组件衬底的底部电极结合到半导体衬底的第一金属焊盘；
将所述组件衬底图案化以形成组件器件；
在所述半导体衬底上形成间隙填充材料以包封所述组件器件；
邻近所述组件器件形成第一通孔开口，所述第一通孔开口延伸穿过所述间隙填充材料且暴露出所述半导体衬底的第二金属焊盘；
在所述第一通孔开口中形成第一通孔；以及
将所述组件器件的顶部电极耦合到所述第一通孔的顶部，所述耦合提供所述上部电极与所述第二金属焊盘之间的电连接。
2.根据权利要求1所述的方法，其特征在于，还包括：
暴露出所述组件器件的顶表面以从所述间隙填充材料暴露出所述顶部电极。
3.根据权利要求1所述的方法，其特征在于，将所述组件衬底的所述底部电极结合到所述半导体衬底的所述第一金属焊盘包括在所述半导体衬底的所述第一金属焊盘与所述组件衬底的所述底部电极之间进行直接金属对金属结合。
4.根据权利要求1所述的方法，其特征在于，将所述组件衬底的所述底部电极结合到所述半导体衬底的所述第一金属焊盘包括在所述半导体衬底的所述第一金属焊盘与所述组件衬底的所述底部电极之间形成焊料接头。
5.根据权利要求1所述的方法，其特征在于，形成所述第一通孔包括：
在所述第一通孔开口中及在所述间隙填充材料上沉积障壁层；
使用第一导电材料填充所述第一通孔开口，所述第一导电材料在横向上延伸超过所述第一通孔开口的侧壁；以及
将所述第一导电材料及所述障壁层平坦化，以使所述第一通孔的所述顶部与所述间隙填充材料的最上表面齐平。
6.一种形成半导体结构的方法，其特征在于，包括：
将第一组件器件及第二组件器件分别结合到半导体衬底的第一金属焊盘及第二金属焊盘，所述第一组件器件相邻于所述第二组件器件；
设置在横向上环绕所述第一组件器件及所述第二组件器件的间隙填充材料；
在所述第一组件器件与所述第二组件器件之间刻蚀出通孔开口，以暴露出所述半导体衬底的第三金属焊盘；
在所述通孔开口中形成通孔；以及
将所述第一组件器件的顶部电极通过所述通孔耦合到所述第三金属焊盘。
7.根据权利要求6所述的方法，其特征在于，将所述第一组件器件结合到所述半导体衬底的所述第一金属焊盘包括在所述半导体衬底的所述第一金属焊盘与所述第一组件器件的底部电极之间进行直接金属对金属结合，其中所述第一金属焊盘与所述底部电极的界面不含有焊料材料。
8.根据权利要求6所述的方法，其特征在于，形成所述通孔包括：
在所述通孔开口中及在所述间隙填充材料上沉积障壁层；
使用第一导电材料填充所述通孔开口，所述第一导电材料在所述间隙填充材料上延伸；以及
将所述第一导电材料及所述障壁层平坦化，以使所述通孔的顶部与所述间隙填充材料的最上表面齐平。
9.一种半导体结构，其特征在于，包括：
半导体衬底，具有设置在所述半导体衬底的顶表面的第一金属焊盘及第二金属焊盘；
第一组件，具有底部电极及与所述底部电极相对的顶部电极，所述顶部电极耦合到所述第一金属焊盘；
间隙填充材料，位于所述半导体衬底上且在横向上包封所述第一组件；
第一金属通孔，邻近所述第一组件设置在所述间隙填充材料内，所述第一金属通孔设置在所述第二金属焊盘正上方且电耦合到所述第二金属焊盘；以及
导电桥接件，将所述第一组件的所述顶部电极耦合到所述第一金属通孔的顶部部分。
10.根据权利要求9所述的半导体结构，其特征在于，所述第一组件的顶表面的第一部分被所述导电桥接件环绕，所述第一部分未被所述导电桥接件覆盖。
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