TW202308079A - 元件晶粒及其製造方法 - Google Patents

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semiconductor die
bonding
semiconductor
dielectric layer
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陳世偉
劉醇鴻
劉家宏
蔡豪益
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台灣積體電路製造股份有限公司
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Abstract

一種元件晶粒，其包括第一半導體晶粒、第二半導體晶粒、抗電弧層以及第一絕緣包封體。第二半導體晶粒堆疊在第一半導體晶粒上並且與第一半導體晶粒電性連接。抗電弧層與第二半導體晶粒接觸。第一絕緣包封體設置在第一半導體晶粒上且側向地包封第二半導體晶粒。此外，提供一種元件晶粒的製造方法。

Description

元件晶粒及其製造方法
本發明是有關於一種元件晶粒及其製造方法。
半導體元件用於各種電子應用，例如個人電腦、手機、數位相機等電子設備。半導體元件通常通過相繼地在半導體基底上沉積絕緣層或介電層、導電層和半導電層而製造，並且使用微影技術來圖案化各種材料層以在半導體基地上形成電路構件和元件。通常會在單一半導體晶圓上製造出數十個或數百個積體電路。可沿著切割道切割積體電路以形成單體化的個別晶粒。然後，將個別晶粒單獨封裝為多晶片組件或其他類型的封裝。
在半導體元件的製造過程中，電荷可能會累積並導致靜電放電(ESD)。因此，半導體元件可能會因ESD而損壞，而導致半導體元件的製造良率可能會減少。
根據本公開的一些實施例，提供了包括第一半導體晶粒、第二半導體晶粒、抗電弧層和第一絕緣包封體的元件晶粒。第二半導體晶粒堆疊在第一半導體晶粒上且與第一半導體晶粒電性連接。抗電弧層與第二半導體晶粒接觸。第一絕緣包封體設置在第一半導體晶粒上且側向地包封住第二半導體晶粒。
根據本公開的一些其他實施例，提供了一種元件晶粒的製造方法。前述的方法包括：藉由形成在頂層半導體晶粒的正面和形成在底層半導體晶粒的背面上的第二接合結構將頂層半導體晶粒接合至底層半導體晶粒到第一接合結構；形成覆蓋頂層半導體晶粒的側壁、頂層半導體晶粒的背面和底層半導體晶粒的背面的抗電弧材料層；在抗電弧材料層上形成絕緣材料；部分去除絕緣材料和抗電弧材料層，直到露出頂層半導體晶粒的背面，從而形成絕緣包封體和抗電弧層，其中絕緣包封體形成在第一半導體晶粒上並且側向地包封第二半導體晶粒，並且形成抗電弧層以覆蓋頂層半導體晶粒的側壁和底層半導體晶粒的背面。
根據本公開的一些其他實施例，提供一種元件晶粒的製造方法。前述的方法包括：藉由形成在頂層半導體晶粒的正表上的第一接合結構以及形成在底層半導體晶粒的背面上的第二接合結構使頂層半導體晶粒與底層半導體晶粒接合；形成絕緣包封體以側向地包封住頂層半導體晶粒；以及形成抗電弧材料層以覆蓋頂層半導體晶粒和絕緣包封體。
以下揭露內容提供許多不同的實施例或實例以實施所提供主題的不同特徵。下文闡述組件及佈置的具體實例以簡化本揭露。當然，這些僅是實例且不旨在進行限制。舉例來說，在以下說明中在第二特徵之上或在第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且還可包括其中在第一特徵與第二特徵之間可形成有附加特徵以使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複使用參考編號和/或字母。此種重複是出於簡明及清晰的目的，而並非自身指示所論述的各種實施例和/或配置之間的關係。
此外，為便於說明起見，本文中可使用例如“在…下面（beneath）”、“在…之下（below）”、“下部的（lower）”、“在…上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所示一個元件或特徵與另一（其他）元件或特徵之間的關係。除圖中所繪示的定向外，所述空間相對性用語還旨在囊括裝置在使用或操作中的不同定向。設備可具有其他定向（旋轉90度或處於其他定向），且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
圖1A至圖1M示意性地示出根據本揭露的一些實施例中SoIC結構的製造流程的剖視圖。
參考圖1A，提供包括有半導體晶粒的晶圓10。半導體晶粒可以是邏輯晶粒、系統化晶片(SoC)晶粒或其他合適的半導體晶粒。晶圓10可包括半導體基底12、嵌入半導體基底12中的基底通孔14、設置在半導體基底12上的內連線結構16和設置在內連線結構16上的接合介電層18a，其中基底通孔14與內連線結構116電性連接。半導體晶圓10的半導體基底12可包括結晶矽晶圓。取決於設計要求（例如，p型基底或n型基底），半導體基底12可包括各種摻雜區。在一些實施例中，摻雜區可摻雜有p型或n型摻質。摻雜區可摻雜有p型摻質，例如硼或BF 2；n型摻質，如磷或砷；和/或其組合。摻雜區可以配置為n型鰭型場效應電晶體(FinFETs)和/或p型鰭式場效電晶體(FinFETs)。在一些替代實施例中，半導體基底12可由一些其他合適的元素半導體製成，例如鑽石或鍺；合適的化合物半導體，例如砷化鎵、矽碳化物、銦砷化物或磷化銦；或合適的合金半導體，例如矽鍺碳化物、鎵砷磷化物或鎵磷化銦。
可藉由例如蝕刻、研磨、雷射技術、前述製程的組合或其類似製程在半導體基底12中形成凹陷來形成基底通孔14。薄阻障層可以是共形地沉積在半導體基底12的前側上與開口中，薄阻障層例如藉由化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、熱氧化、前述製程的組合或其類似製程所形成。阻障層可包括氮化物或氮氧化物，例如氮化鈦、鈦氮氧化物、氮化鉭、鉭氮氧化物、鎢氮化物、前述材料的組合或其類似材料。導電材料沉積在前述的薄阻障層上與開口中。導電材料可由電化學電鍍製程、化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、前述製程的組合或其類似製成來形成。導電材料例如是銅、鎢、鋁、銀、金、前述材料的組合或其類似材料。舉例來說，多餘的導電材料和阻障層可以藉由化學機械研磨(CMP)從半導體基底12的前側去除。因此，在一些實施例中，基底通孔14可包括導電材料以及位於導電材料與半導體基底12之間的薄阻障層。
內連線結構16可包括一個或多個介電層（例如，一個或多個中間層介電（ILD）層，金屬間介電（IMD）層或其類似物）以及嵌入一個或多個介電層中的內連線佈線，其中內連線佈線與形成在半導體基底12中的半導體元件（例如，鰭式場效電晶體)和/或基底通孔14電性連接。一個或多個介電層的材料可包括氧化矽(SiO x，其中x＞0)、氮化矽(SiN x，其中x＞0)、矽氧氮化物(SiO xN y，其中x＞0且y＞0)或其他合適的介電材料。內連線佈線可包括金屬佈線。舉例來說、內連線佈線包括銅佈線、銅墊、鋁墊或其組合。在一些實施例中，基底通孔14可延伸穿過內連線結構16中的一個或多個層並且延伸進半導體基底12中。
接合介電層18a的材料可以是氧化矽(SiO x，其中x＞0)、氮化矽(SiN x，其中x＞0)、矽氮氧化物(SiO xN y，其中x＞0且y＞0)或其他合適的介電材料。接合介電層18a可藉由化學氣相沉積(CVD)製程(例如，電漿增強化學氣相沉積製程(PECVD)或其他合適的製程)沉積介電材料來形成。
參考圖1A和圖1B，沿著切割道SL1執行晶圓切割製程以單體化半導體晶圓10，從而獲得單體化的半導體晶粒20。單體化的半導體晶粒20中的每一者可包括半導體基底12、嵌入半導體基底12中的基底通孔14、設置在半導體基底12上的內連線結構16以及設置在內連線結構16上的接合介電層18a。如圖1B所示，基底通孔14埋入於半導體基底12和內連線結構16中。在此階段，半導體通孔14未從半導體基底12的背面顯露。
參考圖1C，單體化的半導體晶粒20被拾取並以並排方式放置在載體C1上，使得單體化的半導體晶粒20的正面接合至載體C1。載體C1可以是半導體晶圓，例如矽晶圓。載體C1可具有圓形頂視形狀的矽晶圓。舉例來說、載體C1可具有8寸的直徑、12寸的直徑或其他尺寸。單體化的半導體晶粒20藉由晶圓接合製程與載體C1接合。執行接合製程以使單體化的半導體晶粒20的接合介電層18a與載體C1接合。接合製程可以是直接接合製程。在進行上述直接接合製程之後，可在接合介電層18a和載體C1之間形成半導體-介電質接合介面，例如矽-氮化矽(Si-SiN x)接合介面。
參照圖1D，在載體C1上形成絕緣包封材料形成以覆蓋住與載體C1接合的單體化的半導體晶粒20。絕緣包封材料可以是藉由包覆模塑製程(over-molding process)所形成的模製化合物(例如，環氧樹脂或其他合適的樹脂)。絕緣包封材料填充鄰近的半導體晶粒20之間間隙，並且覆蓋單體化的半導體晶粒20的背面。在載體C1上形成絕緣包封材料之後，絕緣包封材料和半導體晶粒20的半導體基底12被部分去除，從而使半導體晶粒20的半導體基底12變薄，並形成絕緣包封體22以側向地包封半導體晶粒20。絕緣包封材料和半導體晶粒20的半導體基底12可以藉由平坦化製程部分去除，前述的平坦化製程例如是化學機械研磨(CMP)製程和/或機械研磨製程。在執行上述的平坦化製程之後，絕緣包封體22的厚度實質上等於半導體晶粒20的厚度。換句話說，絕緣包封體22的頂面與半導體晶粒20的背面實質上對齊。如圖1D所示，在執行上述平坦化製程之後，在此階段，半導體通孔14會從半導體基底12的背面顯露。半導體通孔14可從半導體基底12的背面突出。
參照圖1E，介電材料可形成在半導體基底12的背面和絕緣包封體22的頂面上以覆蓋住被顯露出的半導體通孔14。介電材料可以是或包括氧化矽(SiO x，其中x＞0)、氮化矽(SiN x，其中x＞0)、矽氮氧化物(SiO xN y，其中x＞0且y＞0)或其他合適的介電材料。執行平坦化製程，諸如化學機械研磨(CMP)製程和/或機械研磨製程，以部分去除介電材料，從而在半導體基底12的背面和絕緣包封體22的頂面上形成平坦化層24。平坦化層24的頂面與半導體通孔14的頂端(top ends)實質上對齊。
在形成平坦化層24之後，在平坦化層24上形成接合結構26，而接合結構26包括接合介電層26a以及嵌入接合介電層26a中的接合導體26b。接合介電層26a的材料可以是氧化矽(SiO x，其中x＞0)、氮化矽(SiN x，其中x＞0)、矽氧氮化物(SiO xN y，其中x＞0且y＞0)或其他合適的介電材料，並且接合導體26b可以是導通孔(例如銅通孔)、導電墊(例如銅墊)或其組合。接合結構26可藉由化學氣相沉積(CVD)製程(例如，電漿增強化學氣相沉積(PECVD)製程或其他合適的製程)沉積介電材料來形成；圖案化介電材料以形成包括開口或貫孔的接合介電層26a；以及在接合介電層26a的開口或貫孔中填充導電材料，以形成嵌入接合介電層26a中的接合導體26b。在一些實施例中，用於形成接合導體26b的導電材料可以通過化學氣相沉積(CVD)製程（例如，電漿增強化學氣相沉積(PECVD)製程或其他合適的製程）以及在化學氣相沉積(CVD)製程之後進行的平坦化製程（例如，化學機械研磨（CMP）製程和/或機械研磨製程)來形成。
在形成接合結構26之後，提供半導體晶粒30。半導體晶粒30可以是邏輯晶粒、系統化晶片(SoC)晶粒或其他合適的半導體晶粒。半導體晶粒30和半導體晶粒20可以執行相同的功能或不同的功能。在一些實施例中，半導體晶粒30和半導體晶粒20都是系統晶片(SoC)晶粒。半導體晶粒30中的每一者可以分別包括半導體基底32以及設置在半導體基底32上的內連線結構34。此外，接合結構36可形成在半導體晶粒30的內連線結構34上。接合結構36包括接合介電層36a以及嵌入在接合介電層36a中接合導體36b。接合介電層36a的材料可以是氧化矽(SiO x，其中x＞0)、氮化矽(SiN x，其中x＞0)、矽氧氮化物(SiO xN y，其中x＞0且y＞0)或其他合適的介電材料，並且接合導體36b可以是導通孔(例如銅通孔)、導電墊(例如銅墊)或其組合。接合結構36可藉由化學氣相沉積(CVD)製程(例如，電漿增強化學氣相沉積(PECVD)製程或其他合適的製程)沉積介電材料來形成；圖案化介電材料形成包括開口或貫孔的接合介電層36a；以及在接合介電層36a中的開口或貫孔中填充導電材料，以形成嵌入接合介電層36a中的接合導體36b。在一些實施例中，用於形成接合導體36b的導電材料可以通過化學氣相沉積(CVD)製程（例如，電漿增強化學氣相沉積(PECVD)製程或其他合適的製程）以及在化學氣相沉積(CVD)製程之後進行的平坦化製程（例如，化學機械研磨（CMP）製程和/或機械研磨製程)來形成。
執行接合製程（例如，晶片對晶圓接合製程）以使形成在半導體晶粒30上的接合結構36與接合結構26的接合區接合。接合製程可以是包括介電對介電接合(dielectric-to-dielectric bonding)以及金屬對金屬接合( metal-to-metal bonding)的混合接合製程(hybrid bonding process)。在進行上述接合製程之後，接合介電層26a與接合介電層36a之間形成介電-介電接合介面，接合導體26b與接合導體36b之間形成金屬-金屬接合介面。在執行接合製程之後，半導體晶粒30藉由接合結構36和接合結構26與半導體晶粒20電性連接。
如圖1E所示，半導體晶粒30可設置在半導體晶粒20上。半導體晶粒20的側向尺寸（例如，寬度和/或長度）可以大於半導體晶粒30的側向尺寸（例如，寬度和/或長度）。由於接合結構36僅與接合結構26中的接合區接合，因此接合介電層26a的部分未被接合結構36所覆蓋。
參照圖1F，形成抗電弧材料層38以覆蓋半導體晶粒30和接合介電層26a未被接合結構36所覆蓋的部分。抗電弧材料層38能夠降低電荷積累，從而可以最小化隨後執行的製程期間的放電或電弧現象。在一些實施例中，抗電弧材料層38共形地覆蓋半導體晶粒30的背面、半導體晶粒30的側壁、接合結構26的側壁和接合介電層26a未被接合結構36所覆蓋的部分。抗電弧材料層38可藉由化學氣相沉積(CVD)製程(例如，電漿增強化學氣相沉積(PECVD)製程或其他合適的製程)、ALD製程、PVD製程、前述製程的組合或其類似製程沉積形成。抗電弧材料層38的厚度可在約500埃至約1000埃的範圍內。抗電弧材料層38可以是或包括鈦層或其他合適的金屬層。
參考圖1F和圖1G，在抗電弧材料層38之上形成絕緣包封材料。絕緣包封材料可以是藉由包覆模塑製程所形成的模製化合物(例如，環氧樹脂或其他合適的樹脂)。絕緣包封材料填充相鄰半導體晶粒30之間的間隙。在抗電弧材料層38上形成絕緣包封材料之後，絕緣包封材料和抗電弧材料層38被部分去除，直到半導體晶粒30的半導體基底32被顯露出，從而形成抗電弧層38’和絕緣包封體40。抗電弧層38’可被視為電荷釋放層，以減少放電或電弧現象。絕緣包封材料和抗電弧材料層38可藉由平坦化製程部分去除，而前述平坦化製程例如是化學機械研磨(CMP)製程和/或機械研磨製程。在執行上述平坦化製程之後，抗電弧層38’的頂端與絕緣包封體40的頂面以及半導體晶粒30的背面實質上對齊。如圖1G所示，在進行上述平坦化製程之後，抗電弧層38’的頂端會顯露出來。
每個抗電弧層38’可分別包括第一部分38a和連接到第一部分38a的第二部分38b。第一部分38a垂直延伸以覆蓋住半導體晶粒30的側壁，且第二部分38b水平延伸以覆蓋住接合結構26。如圖1G所示，第一部分38a覆蓋半導體基底32的側壁、內連線結構34的側壁和接合結構36的側壁。半導體晶粒30藉由第一部分38a與絕緣包封體40分隔，且半導體晶粒20和接合結構26藉由第二部分38b與絕緣包封體40分隔。在一些實施例中，抗電弧層38’的第一部分38a的頂端與絕緣包封體40的頂面以及半導體晶粒30的背面實質上對齊。
在圖1G到1M中所示的製造製程期間，電荷積累可由抗電弧層38’釋放。因此，抗電弧層38’可以保護半導體晶粒20和30免受隨後執行的接合和剝離製程期間發生的ESD損壞，例如圖1H所示的接合製程、圖1I所示的剝離製程、框架圖1L中所示的剝離製程與安裝製程以及圖1M中所示的框架安裝製程。
參照圖1H，提供載體C2，所述載體C2包括形成在其上的剝離層42。在一些實施例中，載體C2是玻璃基底、陶瓷載體、或其類似物。載體C2可以具有圓形頂視形狀。舉例來說、載體C2可具有8寸的直徑、12寸的直徑或其他尺寸。剝離層42可由聚合物基礎材料（例如，光熱轉化（LTHC）材料）所形成，其隨後可與載體C2一起被去除。在一些實施例中，剝離層42是由環氧樹脂基礎的熱釋放材料所形成。在其他實施例中，剝離層42是由紫外線（UV）膠所形成。剝離層42可在液體形態下進行塗佈並固化。在替代實施例中，剝離層42是層壓膜，且此是層壓膜層壓在載體C2上。剝離層42的頂面是實質上平面。
執行接合製程（例如，晶圓對晶圓接合製程）以使形成在載體C1上的結構與由載體C2所承載的剝離層42接合。在形成在載體C1上的結構與載體C2所承載的剝離層42接合之後，抗電弧層38’的第一部分38a的頂端，絕緣包封體40的頂面以及半導體晶粒30的背面會與剝離層42接觸。
參考圖1H和圖1I，在形成在載體C1上的結構與載體C2所承載的剝離層42接合之後，載體C1從接合介電層18a和絕緣包封體22剝離，從而顯露出接合介電層18a和絕緣包封體22。
參考圖1I和圖1J，接合介電層18a被圖案化以形成開口，以使得內連線結構16的最頂部內連線佈線被形成在接合介電層18a中的開口所顯露。接合介電層18a中開口的形成可藉由微影製程進行。形成包括開口的鈍化層44以覆蓋接合介電層18a，使得內連線結構16的最頂部內連線佈線被鈍化層44的開口所顯露。鈍化層44中開口的形成可藉由微影製程進行。鈍化層44中的開口的寬度可以小於接合介電層18a中的開口的寬度。鈍化層44可覆蓋接合介電層18a和絕緣包封體22的頂面。鈍化層44可以進一步延伸到接合介電層18a中的開口內，使得鈍化層44與內連線結構16的最頂部內連線佈線接觸。
在形成鈍化層44之後，在鈍化層44上形成導電端子46。導電端子46內連線結構16的內連線佈線電性連接並且從鈍化層44突出。導電端子46中的每一者可分別包括導電柱46a以及設置在導電柱46a上的焊料罩46b。導電柱46a填充鈍化層44中的開口並從鈍化層44突出。焊料罩46b覆蓋導電柱46a的頂面。在形成導電端子46之後，可進行晶片探測製程(chip probing process)以增加良率。導電端子46的形成可包括在鈍化層44上形成晶種層（未示出），在晶種層之上形成諸如光阻層的圖案化罩幕（未示出），然後在暴露的晶種層上進行電鍍製程。然後，去除圖案化罩幕以及被圖案化罩幕所覆蓋的晶種層的部分，以留下導電端子46。可進一步執行回焊製程，以重塑焊料罩46a的輪廓。根據一些實施例，晶種層包括鈦層以及位於鈦層上的銅層。舉例來說，晶種層可使用物理氣相沉積(PVD)來形成。舉例來說，電鍍可使用無電電鍍進行。
參考圖1J和圖1K，在執行晶片探測製程之後，去除焊料罩46b並且在鈍化層44上形成介電層48以覆蓋導電柱46a。在一些實施例中，介電層48是由聚合物構成的，可以是聚苯并噁唑(PBO)、聚醯亞胺、苯並環丁烯(BCB)、或其類似物等感光材料。在一些其他實施例中，介電層48由氮化物諸如氮化矽、氧化物如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)或其類似物形成。
參考圖1K和圖1L，執行框架安裝製程，以使得載體C2所承載的結構安裝在框架所承載的膠帶TP1上。在執行框架安裝製程之後，將介電層48貼附到膠帶TP1上，然後執行剝離製程，以使載體C2與半導體晶粒30以及絕緣包封體40剝離。在執行剝離製程之後，半導體晶粒30的背面和絕緣包封體40被顯露出來。在剝離製程期間，剝離層42也會從半導體晶粒30和絕緣包封體40上清除。剝離製程可藉由在剝離層42上照射光線，諸如UV光線或雷射，以分解剝離層42來進行。
參考圖1L和圖1M，提供由另一個框架所承載的膠帶TP2，其中膠帶TP2上形成有貼附膜50。將由膠帶TP1所承載的結構轉移接合到貼附膜50上。然後，沿著切割道SL2執行單體化製程，以獲得單體化的SoIC結構100（即，元件晶粒）。在單體化製程過程中，介電層48、鈍化層44、絕緣包封體22、平坦化層24、接合結構26、抗電弧層38’、絕緣包封體40和貼附膜50被沿著切割道SL2切割。在一些實施例中，絕緣包封體22側向地包封半導體晶粒20，其中絕緣包封體40的側壁與絕緣包封體22的側壁實質上對齊。在執行單體化製程之後，單體化SoIC結構100中的每一者包括與半導體晶粒30接觸的抗電弧層38’’，且抗電弧材料層38’’可以是或包括鈦層或其他合適的金屬層。每個抗電弧層38’’分別包括第一部分38a以及連接到第一部分38a的第二部分38b’。第一部分38a垂直延伸以覆蓋半導體晶粒30的覆蓋，且第二部分38b’水平延伸以覆蓋接合結構26。每個第二部分38b’可包括內端以及與內端相對的外端，第二部分38b’的內端連接到第一部分38a的底端，且第二部分38b’的外端與絕緣包封體40的側壁實質上對齊。
如圖1M所示，在單體化的SoIC結構100中，第一部分38a覆蓋半導體基底32的側壁、內連線結構34的側壁和接合結構36的側壁。在單體化的SoIC結構100中，半導體晶粒30藉由第一部分38a與絕緣包封體40分隔。在單體化的SoIC結構100中，半導體晶粒20和接合結構26藉由第二部分38b’與絕緣包封體40分隔。在一些實施例中，在單體化的SoIC結構100中，抗電弧層38’’的第一部分38a的頂端與絕緣包封體40的表面以及半導體晶粒30的背面實質上對齊。此外，在單體化的SoIC結構100中，貼附膜50與絕緣包封體40的表面、半導體晶粒30的背面以及第一部分38a的一端接觸。
圖2A至圖2I示意性地示出根據本揭露的一些實施例中PoP結構的製造流程的剖視圖。
參照圖2A，提供載體60，載體60包括形成於其上的剝離層62。在一些實施例中，載體60是玻璃基底、陶瓷載體或其類似物。載體60可以具有圓形頂視形狀和矽晶圓的尺寸。舉例來說，載體60可具有8寸的直徑、12寸的直徑或其他尺寸。剝離層62可由聚合物基礎材料（例如，光熱轉化（LTHC）材料）形成，其隨後可與載體60一起從將在隨後步驟中所形成的上覆結構移除。在一些實施例中，剝離層62是由環氧樹脂基礎的熱釋放材料所形成。在其他實施例中，剝離層62是由紫外線（UV）膠形成。剝離層62可在液體型態被塗佈並且固化。在替代實施例中，剝離層62是層壓膜，並且層壓膜是層壓在載體60上。剝離層62的頂面是實質上平面。
參考圖2A至圖2C，在剝離層62上形成包括介電層64、重分佈佈線66和介電層68的重佈線路結構61，以使得剝離層62位於重佈線路結構61的載體60和介電層64之間。如圖2A所示，介電層64形成於剝離層62上。在一些實施例中，介電層64是由聚合物形成，也可以是感光材料，例如聚苯并噁唑（PBO）、聚醯亞胺、苯並環丁烯（BCB）、或其類似物，前述感光材料可使用微影製程很容易地被圖案化。在一些實施例中，介電層64由氮化物如氮化矽、氧化物如氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、硼摻雜磷矽玻璃(BPSG)或其類似物形成。如圖2B所示，重分佈佈線66形成在介電層64上。重分佈佈線66的形成可以包括在介電層64之上形成晶種層（未示出），在晶種層之上形成諸如光阻層的圖案化罩幕（未示出），然後在暴露的晶種層上進行電鍍製程。然後，移除圖案化罩幕和被圖案化罩幕所覆蓋的晶種層的部分，以留下如圖2B所示的重分佈佈線66。根據一些實施例，晶種層包括鈦層以及位於鈦層上的銅層。舉例來說，晶種層可使用物理氣相沉積(PVD)形成。舉例來說，電鍍可使用無電電鍍進行。如圖2C所示，於介電層64上形成介電層68，以覆蓋重分佈佈線66。介電層68的底面與重分佈佈線66的頂面以及介電層64接觸。按照本揭露中的一些實施例，介電層68由聚合物組成，可以是PBO、聚醯亞胺、BCB或其類似物等感光材料。在一些實施例中，介電層68由氮化物如氮化矽、氧化物如氧化矽、PSG、硼矽玻璃、硼磷矽玻璃或其類似物形成。然後，圖案化介電層68以在其中形成開口70。因此，重分佈佈線66中的部分可藉由介電層68中的開口70暴露出來。為了方便說明，圖2C及之後的圖式僅示出具有單層重分佈佈線66的單一重佈線路結構61，藉由重複上述製程，一些實施例可以具有多層重分佈佈線66。
參考圖2D，在載體60所承載的剝離層62上形成重佈線路結構61之後，在重佈線路結構61上形成金屬柱72，且金屬柱72與重佈線路結構61的重分佈佈線66電性連接。在整個描述中，金屬柱72也可被稱為導電通孔72，因為金屬柱72穿透了隨後形成的模塑材料（如圖2G所示）。在一些實施例中，導電通孔72是藉由電鍍形成。導電通孔72的電鍍可以包括在介電層68之上形成毯覆的晶種層（未示出），晶種層延伸到圖2C中所示的開口70中；形成並且圖案化光阻（未示出）；以及在被光阻的開口所暴露出的晶種層的部分上電鍍形成導電通孔72。然後，移除光阻以及被光阻所覆蓋的晶種層的部分。導電通孔72中的材料可包括銅、鋁或其類似物。導電通孔72可以是杆狀。導電通孔72的俯視形狀可以是圓形、矩形、正方形、六邊形或其類似形狀。
參考圖2E，在形成導電通孔72之後，拾取至少一個SoIC結構100並放置在重佈線路結構61的介電層68上。為了方便說明，圖2E中僅示出了單一個SoIC結構100以及其周圍的導電通孔72。然而，應注意的是，圖2A至圖2I中所示的製程步驟可以在晶圓層級執行，並且可在設置在載體60上的多個SoIC結構100和導電通孔72上執行。如圖2E所示，SoIC結構100中的貼附膜50是貼附在介電層68上。
參照圖2F，在重佈線路結構61上形成絕緣包封材料76，以覆蓋SoIC結構100和導電通孔72。絕緣包封材料76可以是藉由包覆模塑製程所形成的模製化合物(例如，環氧樹脂或其他合適的樹脂)。絕緣包封材料76填充相鄰導電通孔72之間的間隙以及導電通孔72和SoIC結構100之間的間隙。絕緣包封材料76覆蓋SoIC結構100的介電層48的頂面。
接下來，如圖2G所示，執行平坦化，例如化學機械研磨(CMP)製程和/或機械研磨製程，以部分去除SoIC結構100的絕緣包封材料76和介電層48，直到顯露出SoIC結構100的導電通孔72和導電柱46a.在薄畫絕緣包封材料76之後，形成絕緣包封體76’以側向地包封SoIC結構100和導電通孔72。由於平坦化，導電通孔72的頂端會與介電層48的頂面實質上對齊或共面，且導電通孔72的頂端會與絕緣包封體76’的頂面實質上對齊或共面。此處的對齊或共面是指高度差異落在製程變化以內。在示例性實施例中，進行平坦化，直到SoIC結構100的導電通孔72和導電柱46a被顯露出來。
參照圖2H，在SoIC結構100和絕緣包封體76’上形成包括介電層78、重分佈佈線80、介電層82、重分佈佈線86以及介電層88的重佈線路結構77。在形成重佈線路結構77之後，在重佈線路結構77上形成焊料區，而焊料區包括凸塊下金屬(UBM)92以及設置在UBM 92上的電性連接件94。
形成介電層78以覆蓋介電層48、導電柱46a和絕緣包封體76’。在一些實施例中，介電層78是由PBO、聚醯亞胺或其類似物等聚合物構成。一些其他實施例、介電層78是由氮化矽、氧化矽、或其類似物組成。可在介電層78中形成開口以暴露出導電通孔72和導電柱46a。介電層78中開口的形成可以藉由微影製程進行。
接下來，形成重分佈佈線80以連接到導電柱46a和導電通孔72。重分佈佈線80也可能互連於導電柱46a和導電通孔72之間。重分佈佈線80可包括在位在介電層78上的金屬跡線(金屬線)以及延伸到介電層78中的開口內的金屬通孔，以與導電通孔72和導電柱46a電性連接。在一些實施例中，重分佈佈線80由電鍍製程形成，其中重分佈佈線80中的每一者包括晶種層（未示出）和位在晶種層上方的電鍍金屬材料。晶種層和電鍍材料可以由相同的材料或不同的材料形成。重分佈佈線80可包括金屬或包括鋁、銅、鎢或前述金屬的合金。重分佈佈線80可由非焊料(non-solder material)形成。重分佈佈線80的通孔部分可與導電通孔72和導電柱46a的頂面接觸。
然後，在重分佈佈線80和介電層78上形成介電層82。介電層82可以使用聚合物形成，而聚合物可以從與介電層78相同的候選材料中選擇。舉例來說，介電層82可包括PBO、聚醯亞胺、BCB或其類似物。在一些實施例中，介電層82可以包括非有機介電材料，例如氧化矽、氮化矽、矽碳化物、氧氮化矽或其類似物。開口也可形成於介電層82中以暴露出重分佈佈線80。介電層82中的開口的形成可以通過微影製程進行。重分佈佈線86的形成可以採用與形成重分佈佈線80相似的方法和材料。
可形成介電層88，例如是聚合物層，以覆蓋重分佈佈線86和介電層82。介電層88可選自用於形成介電層78和82的相同候選聚合物。可於介電層88中形成開口，以暴露出重分佈佈線86的金屬墊部分。介電層88中的開口的形成可藉由微影製程進行。
UBM 92的形成可包括沉積和圖案化。電性連接件94的形成可包括將焊料放置在UBM 92的暴露部分上，然後，迴焊焊料以形成焊球。在一些實施例中，電性連接件94的形成包括執行電鍍步驟以在重分佈佈線86上形成焊料區，然後，迴焊前述的焊料區。在一些其他實施例中，電性連接件94包括金屬柱或被焊料罩覆蓋的金屬柱，電性連接件94可藉由電鍍形成。在整個描述中，包括SoIC結構100、導電通孔72、絕緣包封體76’、重佈線路結構61、重佈線路結構77、UBM 92和電性連接件94的組合結構會被視為晶圓層級封裝，其可以是具有圓形頂視形狀的複合晶圓。
參考圖2H和圖2I，然後，執行剝離製程，以使得載體C2與晶圓層級封裝剝離。在執行剝離製程之後，重佈線路結構61的介電層34會被顯露出來。在剝離製程期間，剝離層62也會從晶圓層級封裝上移除。前述的剝離製程可藉由在剝離層62上照射光線，如UV光線或雷射，以分解剝離層62來進行。在剝離製程中，可將膠帶（未示出）貼附到介電層88和電性連接件94上。在隨後的步驟中，令載體60和剝離層62從晶圓層級封裝上移除。執行單體化製程以將圖2H中所示的晶圓層級封裝切割成圖2I中所示的多個單體化整合扇出封裝P1。
執行圖案化製程以在介電層64中形成開口以曝露出重分佈佈線66。介電層64中開口的形成可以藉由微影製程進行。提供封裝P2並將封裝P2與整合扇出封裝P1接合，從而形成PoP結構。在本揭露的一些實施例中，封裝P2和整合扇出封裝P1之間的接合是藉由焊料區96進行的，將重分佈佈線66的金屬墊部分與封裝P2中的金屬墊連接起來。可形成填底膠98以填充封裝P2和整合扇出封裝P1之間的間隙，使得焊料區96是側向地被焊料區96包封且增強填底膠98可靠度。在一些實施例中，封裝P2包括半導體晶粒202，可以是靜態隨機存取記憶體（SRAM）晶粒、動態隨機存取記憶體（DRAM）晶粒或其類似物等記憶體晶粒。在一些示例性實施例中，記憶體晶粒也可以與封裝基底204接合。
如圖2I所示，整合扇出封裝P1包括SoIC結構100（即元件晶粒）、導電通孔72、絕緣包封體76’、重佈線路結構61以及重佈線路結構77。絕緣包封體76’側向地包封SoIC結構100和導電通孔72。重佈線路結構61和重佈線路結構77分別設置在絕緣包封體76’的相對側。SoIC結構100包括半導體晶粒20（即，底層半導體晶粒）、絕緣包封體22、半導體晶粒30（即，頂層半導體晶粒）、抗電弧層38’’以及絕緣包封體40。絕緣包封體22側向地包封半導體晶粒20。絕緣包封體22和絕緣包封體40分別與絕緣包封體76’接觸。半導體晶粒30堆疊在半導體晶粒20並且與半導體晶粒20電性連接。抗電弧層38’’與半導體晶粒30、接合結構26和接合結構26接觸。絕緣包封體40藉由抗電弧層38’’與半導體晶粒30、接合結構26和接合結構26分隔。第一絕緣包封體40設置在半導體晶粒20上並且側向地包封半導體晶粒30。
在一些實施例中，整合扇出封裝P1進一步包括接合結構26和接合結構36，接合結構26設置在半導體晶粒20的背面上，接合結構36設置在半導體晶粒30的正面上，其中接合結構26和接合結構36設置在半導體晶粒20和半導體晶粒30之間,且半導體晶粒30藉由接合結構26和接合結構36與與半導體晶粒20電性連接。此外，絕緣包封體22和絕緣包封體40藉由接合結構26彼此分隔。
圖3示意性地示出本揭露中的一些其他實施例中SoIC結構的整合扇出封裝結構的剖視圖。
參考圖2I和圖3，圖3所示的整合扇出封裝結構P3與圖2I所示的整合扇出封裝結構P1相似，除了整合扇出封裝結構P3包括具有多層結構的抗電弧層238的SoIC結構200，多層結構的抗電弧層238包括與半導體晶粒30接觸的金屬層238a以及覆蓋介電層238b的金屬層238a。除了多層結構的抗電弧層238之外，SoIC結構200與SoIC結構100相似，因此省略了關於SoIC結構200中的其他元件（例如，絕緣包封體22、半導體晶粒20、接合結構26、半導體晶粒30、接合結構36和絕緣包封體40）的詳細描述。
圖4A至圖4L示意性地示出根據本揭露的一些其他實施例中SoIC結構的製造流程的剖視圖。
參考圖4A，提供晶圓10，晶圓10包括半導體晶粒。由於圖4A中所示的製程與圖1A中所示的相同，因此省略了關於圖4A中所示製程的詳細描述。
參考圖4B，晶圓10被拾取、放置並接合至載體C1上。載體C1可以是半導體晶圓，例如矽晶圓。載體C1可以具有圓形頂視形狀和矽晶圓的尺寸。舉例來說、載體C1可具有8寸的直徑、12寸的直徑或其他尺寸。晶圓10藉由通過晶圓對晶圓接合製程與載體C1接合。執行接合製程以使晶圓10的接合介電層18a與載體C1接合。前述的接合製程可以是直接接合製程。在進行上述直接接合製程之後，可在接合介電層18a和載體C1之間形成半導體-介電質接合介面，例如矽-氮化矽(Si-SiN x)接合介面。
參考圖4C，執行薄化製程以部分去除晶圓10的半導體基底12，直到半導體通孔14從半導體基底12的背面顯露出來。薄化製程可以是化學機械研磨(CMP)製程和/或機械研磨製程。在進行上述薄化製程之後，半導體通孔14會從半導體基底12的背面突出。
參照圖4D至圖4L，由於圖4D至圖4L中所示的SoIC結構300的製程與圖1E至圖1M中所示的製程相同，因此省略關於圖4A至圖4L中所示的製程的詳細描述。
圖5A到圖5I示意性地示出根據本揭露的一些替代實施例中PoP結構的製造流程的剖視圖。
參照圖5A至圖5D，由於圖5A至圖5D中所示的製程與圖2A至圖2D中所示的製程相同，因此省略關於圖5A至圖5D中所示的製程的詳細描述。
參考圖5E，在形成導電通孔72之後，拾取至少一個SoIC結構300並放置在重佈線路結構61的介電層68上。為了方便說明，在圖5E中僅示出單一個SoIC結構300及其周圍的導電通孔72。然而，應注意的是，圖5A至圖5I中所示的製程步驟可以在晶圓層級執行，且這些製程步驟可在設置在載體60上的多個SoIC結構300和導電通孔72上執行。如圖5E所示，SoIC結構300中的貼附膜50貼附在介電層68上。
參照圖5F至圖5I，由於圖5F至圖5I中所示的製程與圖2F至圖2I中所示的製程相同，因此省略關於圖5F至圖5I中所示的製程的詳細描述。
如圖5I所示，整合扇出封裝P4包括SoIC結構300（即元件晶粒）、導電通孔72、絕緣包封體76’、重佈線路結構61和重佈線路結構77。絕緣包封體76’側向地包封SoIC結構300和導電通孔72。重佈線路結構61和重佈線路結構77分別設置在絕緣包封體76’的對側。SoIC結構300包括半導體晶粒20（即，底層半導體晶粒）、半導體晶粒30（即，頂層半導體晶粒）、抗電弧層38’’和絕緣包封體40。半導體晶粒30堆疊在半導體晶粒20上，並且與半導體晶粒20電性連接。抗電弧層38’’與半導體晶粒30接觸。此外，第一絕緣包封體40設置在半導體晶粒20上並且側向地包封半導體晶粒30。
圖6示意性地示出根據本揭露的一些和實施例中PoP結構的整合扇出封裝結構的剖視圖。
參考圖5I和圖6，圖6中的整合扇出封裝結構P5與圖5I中的整合扇出封裝結構P4相似，除了整合扇出封裝結構P5包括了具有多層結構的抗電弧層438的系統化積體電路(SoIC)結構400，多層結構的抗電弧層438包括與半導體晶粒30接觸的金屬層438a和覆蓋金屬層438a的介電層438b。由於SoIC結構400除了多層結構的抗電弧層438之外與SoIC結構300相似，因此，此處省略關於SoIC結構400中其他元件(例如，半導體晶粒20、接合結構26、半導體晶粒30、接合結構36和絕緣包封體40)的詳細描述。
圖7A至圖7L示意性地示出根據本揭露的一些其他實施例中SoIC結構的製造製程的剖視圖。
參照圖7A至圖7E，由於圖7A至圖7E中所示的製程與圖1A至圖1E中所示的製程相同，因此省略關於圖7A至圖7E中所示的製程的詳細描述。
參考圖7F，在接合結構26上形成絕緣包封材料以覆蓋半導體晶粒30。絕緣包封材料可以是藉由包覆模塑製程所形成的模製化合物(例如，環氧樹脂或其他合適的樹脂)。絕緣包封材料填充相鄰半導體晶粒30之間的間隙。在接合結構26上形成絕緣包封材料之後，絕緣包封材料被部分去除，直到半導體晶粒30的半導體基底32露出，從而形成絕緣包封體40。絕緣包封材料可藉由平坦化製程部分去除，例如化學機械研磨(CMP)製程和/或機械研磨製程。在執行上述平坦化製程之後，絕緣包封體40的頂面與半導體晶粒30的背面實質上對齊。
在執行上述平坦化製程之後，形成抗電弧層39以全面性覆蓋住絕緣包封體40的頂面和半導體晶粒30的背面。電荷積累可以在圖1G到圖1M中所示的製程期間被抗電弧層39釋放掉。因此，抗電弧層39可以保護半導體晶粒20和半導體晶粒30免於受到在隨後執行的接合製程與剝離製程期間所產生的ESD損壞，例如圖7G所示的接合製程、圖7H所示的剝離製程、圖7K中所示的剝離製程和框架安裝製程，以及圖7L中所示的框架安裝製程。
參照圖7G，提供載體C2，載體C2包括形成在其上的剝離層42。在一些實施例中，載體C2是玻璃基底、陶瓷載體或其類似物。載體C2可以具有圓形頂視形狀和玻璃基底的尺寸。舉例來說、載體C2可具有8寸的直徑、12寸的直徑或其類似尺寸。剝離層42可由聚合物基礎材料（例如，光熱轉化（LTHC）材料）形成，其隨後可與載體C2一起被去除。在一些實施例中，剝離層42是由環氧基礎的熱釋放材料所形成的。在其他實施例中，剝離層42是由紫外線（UV）膠所形成的。剝離層42可在液體狀態下塗佈並固化。在一些替代實施例中，剝離層42是層壓膜，且層壓膜層壓在載體C2上。剝離層42的頂面是實質上平面。執行接合製程（例如，晶圓對晶圓接合製程）以將形成在載體C1上的結構與由載體C2所承載的剝離層42接合。在將形成在載體C1上地結構與載體C2所承載的剝離層42接合之後，抗電弧層39會與剝離層42接合。
參照圖7H至圖7L，由於圖7H至圖7L中所示的SoIC結構500的製程與圖1I至圖1M中所示的製程相同，因此省略關於圖7A至圖7E中所示的製程的詳細描述。
圖8A到圖8I示意性地示出根據本揭露的一些替代實施例中製造PoP結構的製程流程的剖視圖。
參照圖8A至圖8D，由於圖8A至圖8D中所示的製程與圖2A至圖2D中所示的製程相同，因此省略關於圖8A至圖8D中所示的製程的詳細描述。
參考圖8E，在形成導電通孔72之後，拾取至少一個SoIC結構500並放置在重佈線路結構61的介電層68上。為了便於說明，在圖8E中僅示出單一個SoIC結構500及其周圍的導電通孔72。然而，應注意的是，圖8A至圖8I中所示的製程步驟可以在晶圓層級執行，且可在配置在載體60上的多個SoIC結構500和導電通孔72上執行。如圖8E所示，SoIC結構500中的貼附膜50貼附在介電層68上。
參考圖8F至圖8I，由於圖8F至圖8I中所示的製程與圖2F至圖2I中所示的製程相同，因此省略關於圖8F至圖8I中所示的製程的詳細描述。
如圖8I所示，整合扇出封裝P6包括SoIC結構500（即元件晶粒）、導電通孔72、絕緣包封體76’、重佈線路結構61和重佈線路結構77。SoIC結構500和導電通孔72被絕緣包封體76’側向地包封住。重佈線路結構61和重佈線路結構77分別設置在絕緣包封體76’的對側。SoIC結構500包括半導體晶粒20（即，底層半導體晶粒）、絕緣包封體22、半導體晶粒30（即，頂層半導體晶粒）、抗電弧層39和絕緣包封體40。半導體晶粒20被絕緣包封體22側向地包封住。絕緣包封體22和絕緣包封體40分別與絕緣包封體76’接觸。半導體晶粒30堆疊在半導體晶粒20上並且與半導體晶粒20電性連接。抗電弧層39與半導體晶粒30和絕緣包封體40接觸。第一絕緣包封體40是設置在半導體晶粒20上並且側向地包封住半導體晶粒30。在一些實施例中，整合扇出封裝P6還包括接合結構26和接合結構36，接合結構26設置在半導體晶粒20的背面上，接合結構36設置在半導體晶粒30正面上，其中接合結構26和接合結構36設置在半導體晶粒20和半導體晶粒30之間，且半導體晶粒30透過接合結構26和接合結構36與半導體晶粒20電性連接。此外，絕緣包封體22和絕緣包封體40藉由接合結構26彼此分隔開。
圖9至圖11示意性地圖示根據本揭露的一些實施例中各種PoP結構的剖視圖。
參考圖8I和圖9，圖9中的整合扇出封裝結構P7與圖8I中的整合扇出封裝結構P6相似，除了整合扇出封裝結構P7包括SoIC結構600和多層結構的抗電弧層39’，且多層結構的抗電弧層39’包括與半導體晶粒30接觸的金屬層39a以及覆蓋金屬層39a的介電層39b。由於SoIC結構600除了多層結構的抗電弧層39之外與SoIC結構500相似，因此省略了關於SoIC結構600中的其他元件（例如，絕緣包封體22、半導體晶粒20、接合結構26、半導體晶粒30、接合結構36和絕緣包封體40）的詳細描述。
參考圖8I和圖10，圖10中的整合扇出封裝結構P8與圖8I中的整合扇出封裝結構P6相似，除了整合扇出封裝結構P8包括SoIC結構700，且SoIC結構700中的半導體晶粒20未被絕緣包封體側向地包封住。由於SoIC結構700與SoIC結構500相似，因此省略了關於SoIC結構700中的其他元件（例如，半導體晶粒20、接合結構26、半導體晶粒30、接合結構36和絕緣包封體40）的詳細描述。
參考圖9和圖11，圖11所示的整合扇出封裝結構P9與圖9所示的整合扇出封裝結構P7相似，除了整合扇出封裝結構P9包括SoIC結構800，且SoIC結構800中的半導體晶粒20未被絕緣包封體側向地包封住。由於SoIC結構800與SoIC結構600相似，因此省略了關於SoIC結構800中的其他元件（例如，半導體晶粒20、接合結構26、半導體晶粒30、接合結構36和絕緣包封體40）的詳細描述。
圖12A至圖12N示意性地圖示根據本揭露的一些其他實施例中SoIC結構的製程的剖視圖。
參照圖12A至圖12E，由於圖12A至圖12E中所示的製程與圖1A至圖1E中所示的製程相同，因此省略關於圖12A至圖12E中所示的製程的詳細描述。
參考圖12F和圖12G，在接合結構26上形成絕緣包封材料40a以覆蓋半導體晶粒30。絕緣包封材料40a可以是藉由包覆模塑製程所形成的模製化合物(例如，環氧樹脂或其他合適的樹脂)。絕緣包封材料40a填充相鄰半導體晶粒30之間的間隙。在接合結構26上形成絕緣包封材料40a之後，執行第一薄化製程以部分去除絕緣包封材料40a，從而形成絕緣包封材料40b。絕緣包封材料40a可藉由平坦化製程部分去除，例如化學機械研磨(CMP)製程和/或機械研磨製程。在進行第一薄化製程之後，絕緣包封體40b的頂面會高於半導體晶粒30的背面。半導體晶粒30的背面在此階段未被顯露。
參考圖12H和圖12I，提供載體C2，載體C2包括形成在其上的剝離層42。在一些實施例中，載體C2是玻璃基底、陶瓷載體或其類似物。載體C2可以具有圓形頂視形狀和玻璃基底的尺寸。舉例來說、載體C2可具有8寸的直徑、12寸的直徑或其類似尺寸。剝離層42可以是聚合物基礎的材料（例如，光熱轉化（LTHC）材料）形成，其隨後可與載體C2一起被去除。在一些實施例中，剝離層42是由環氧基礎的熱釋放材料所形成的。在其他實施例中，剝離層42是由紫外線（UV）膠所形成的。剝離層42可在液體狀態被塗佈並固化。在替代實施例中，剝離層42是層壓膜，且層壓膜層壓在載體C2上。剝離層42的頂面是實質上平面。執行接合製程（例如，晶圓對晶圓接合製程）以將形成在載體C1上的結構與由載體C2所承載的剝離層42接合。在形成在載體C1上的結構與載體C2所承載的剝離層42接合之後，絕緣包封體40b會與載體C2所承載的剝離層42接合。
參考圖12J和圖12K，由於圖12J和圖12K所示的製程與圖1J和圖1K所示的製程相同，因此省略了關於圖12J和圖12K所示的製程的詳細描述。
參考圖12L，執行框架安裝製程，使得載體C2所承載的結構安裝在框架所承載的膠帶TP1上。在執行框架安裝製程之後，介電層48貼附到膠帶TP1上，然後，執行剝離製程以使載體C2從半導體晶粒30和絕緣包封體40剝離。在框架安裝製程和載體C2的剝離製程過程中，絕緣包封材料40b可以保護半導體晶粒20和半導體晶粒30不被ESD損壞。
參考圖12M，執行第二薄化製程以部分去除絕緣包封材料40b，直到顯露出半導體晶粒30的背面。在進行第二薄化製程之後，形成絕緣包封體40c以側向地包封住半導體晶粒30。絕緣包封材料40b可藉由平坦化製程部分去除，例如化學機械研磨(CMP)製程和/或機械研磨製程。在進行上述第二薄化製程之後，絕緣包封體40c的頂面與半導體晶粒30的背面實質上對齊。半導體晶粒30的背面會在此階段被顯露出來。
參考圖12N，由於圖12N中所示的SoIC結構900的製程與圖1M中所示的製程相同，因此省略關於圖12N中所示的製程的詳細描述。
圖13A到圖13I示意性地示出根據本揭露的一些備選實施例中PoP結構的製程的剖視圖。
參考圖13A至圖13D，由於圖13A至圖13D中所示的製程與圖2A至圖2D中所示的製程相同，因此省略關於圖13A至圖13D中所示的製程的詳細描述。
參考圖13E，在形成導電通孔72之後，拾取至少一個SoIC結構900並放置在重佈線路結構61的介電層68上。為了方便說明，在圖13E中僅示出了單一個SoIC結構900及其周圍的導電通孔72。然而，應注意的，圖13A至圖13I中所示的製程步驟可以在晶圓層級執行，且可在設置在載體60上的多個SoIC結構900和導電通孔72上執行。如圖13E所示，SoIC結構900中的貼附膜50貼附在介電層68上。
參照圖13F至圖13I，由於圖13F至圖13I中所示的製程與圖2F至圖2I中所示的製程相同，因此省略關於圖13F至圖13I中所示的製程的詳細描述。
根據本申請的一些實施例，提出了一種包括抗電弧層的元件晶粒。元件晶粒（例如，SoIC晶粒）中的抗電弧層可以保護元件晶粒不被接合/剝離製程中所產生的ESD損壞。根據一些其他實施例，提出了一種包括了絕緣包封材料的兩階段去除製程的製造方法。絕緣包封材料的兩階段去除製程可以保護元件晶粒不被接合/剝離製程中所產生的ESD損壞。
根據本公開的一些實施例，提供了包括第一半導體晶粒、第二半導體晶粒、抗電弧層和第一絕緣包封體的元件晶粒。第二半導體晶粒堆疊在第一半導體晶粒上且與第一半導體晶粒電性連接。抗電弧層與第二半導體晶粒接觸。第一絕緣包封體設置在第一半導體晶粒上且側向地包封住第二半導體晶粒。在一些實施例中，抗電弧層與第二半導體晶粒中的側壁接觸，且第二半導體晶粒藉由抗電弧層與第一絕緣包封體分隔。在一些實施例中，抗電弧層包括第一部分和第二部分，第一部分覆蓋第二半導體晶粒的側壁，第二半導體晶粒藉由第一部分與第一絕緣包封體分隔，第二部分設置在第一半導體晶粒和第一絕緣包封體之間，且第一半導體晶粒藉由第二部分與第一絕緣包封體間隔。在一些實施例中，元件晶粒進一步包括與第一絕緣包封體的頂面、第二半導體晶粒的背面和第一部分的頂端接觸的貼附膜。在一些實施例中，第一部分的頂端與第一絕緣包封體的頂面和第二半導體晶粒的背面實質上對齊。在一些實施例中，抗電弧層的第二部分包括內端和與內端相對的外端，第二部分的內端與第一部分的底端相連，且第二部分的外端與第一絕緣包封體的側壁實質上對齊。在一些實施例中，元件晶粒還包括側向地包封住第一半導體晶粒的第二絕緣包封體，其中第二絕緣包封體的側壁與第一絕緣包封體的側壁實質上對齊。在一些實施例中，元件晶粒進一步包括與第一絕緣包封體中的頂面、第二半導體晶粒中的背面和抗電弧層接觸的貼附膜。在一些實施例中，元件晶粒還包括第一接合結構和第二接合結構，第一接合結構設置在第一半導體晶粒的背面上，第二接合結構設置在第二半導體晶粒的正面，其中第一接合結構和第二接合結構設置在第一半導體晶粒和第二半導體晶粒之間，且第二半導體晶粒透過第一接合結構和第二接合結構與第一半導體晶粒電性連接。在一些實施例中，抗電弧層包括與第二半導體晶粒接觸的金屬層。在一些實施例中，抗電弧層包括與第二半導體晶粒接觸的金屬層以及覆蓋金屬層的介電層。
根據本公開的一些其他實施例，提供了一種元件晶粒的製造方法。前述的方法包括：藉由形成在頂層半導體晶粒的正面和形成在底層半導體晶粒的背面上的第二接合結構將頂層半導體晶粒接合至底層半導體晶粒到第一接合結構；形成覆蓋頂層半導體晶粒的側壁、頂層半導體晶粒的背面和底層半導體晶粒的背面的抗電弧材料層；在抗電弧材料層上形成絕緣材料；部分去除絕緣材料和抗電弧材料層，直到露出頂層半導體晶粒的背面，從而形成絕緣包封體和抗電弧層，其中絕緣包封體形成在第一半導體晶粒上並且側向地包封第二半導體晶粒，並且形成抗電弧層以覆蓋頂層半導體晶粒的側壁和底層半導體晶粒的背面。在一些實施例中，抗電弧材料層是共形地沉積以覆蓋頂層半導體晶粒的側壁、頂層半導體晶粒的背面和底層半導體晶粒的背面。在一些實施例中，形成抗電弧材料層包括：形成金屬以覆蓋頂層半導體晶粒的側壁、頂層半導體晶粒的背面和底層半導體晶粒的背面。在一些實施例中，形成抗電弧材料層還包括在金屬層上形成介電層。在一些實施例中，前述的方法還包括：將絕緣包封體和背面的頂級半導體與載體接合；在底層半導體晶粒的正面上形成導電端子；以及在形成導電端子之後，使載體從絕緣包封體和頂層半導體的背面剝離。
根據本公開的一些其他實施例，提供一種元件晶粒的製造方法。前述的方法包括：藉由形成在頂層半導體晶粒的正表上的第一接合結構以及形成在底層半導體晶粒的背面上的第二接合結構使頂層半導體晶粒與底層半導體晶粒接合；形成絕緣包封體以側向地包封住頂層半導體晶粒；以及形成抗電弧材料層以覆蓋頂層半導體晶粒和絕緣包封體。在一些實施例中，形成抗電弧材料層包括形成金屬以覆蓋頂層半導體晶粒和絕緣包封體。在一些實施例中，形成抗電弧材料層還包括在金屬層上形成介電層。在一些實施例中，方法還包括：將抗電弧材料層與載體接合；在底層半導體晶粒的正面上形成導電端子；以及在形成導電端子之後，使載體從抗電弧材料層剝離。
上述內容概述了若干實施例的特徵，以使所屬領域的技術人員可更好地理解本揭露的各個方面。所屬領域的技術人員應瞭解，他們可容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域的技術人員還應認識到，這些等效構造並不背離本揭露的精神及範圍，且他們可在不背離本發明的精神及範圍的情況下在本文中做出各種改變、替代及變更。
10:晶圓 12、32:半導體基底 14:基底通孔 16、34、116:內連線結構 18a、26a、36a:接合介電層 20:單體化的半導體晶粒 22、40、40c、76’:絕緣包封體 24:平坦化層 26、36:接合結構 26b、36b:接合導體 30、202:半導體晶粒 38:抗電弧材料層 38a:第一部分 38b、38b’:第二部分 38’、38’’、39:抗電弧層 39a、238a、438a:金屬層 39b、48、64、68、78、82、88、238b、438b:介電層 39’、238、438:多層結構的抗電弧層 40a、40b、76:絕緣包封材料 42、62:剝離層 44:鈍化層 46:導電端子 46a:導電柱 46b:焊料罩 50:貼附膜 60、C1、C2:載體 61、77:重佈線路結構 66、80、86:重分佈佈線 70:開口 72:金屬柱 92:凸塊下金屬 94:電性連接件 96:焊料區 98:底填膠 100、200、300、400、500、600、700、800、900:SoIC 結構 204:封裝基底 P1、P3、P4、P5、P6、P7、P8、P9:整合扇出封裝 P2:封裝 SL1、SL2:切割道 TP、TP1、TP2:膠帶
結合附圖閱讀以下詳細說明，能最好地理解本揭露的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意地增大或減小各種特徵的尺寸。 圖1A至圖1M是根據本揭露的一些實施例中系統化積體電路或系統化積體晶片(SoIC)結構的製造流程的剖視圖。 圖2A至圖2I示意性地示出根據本揭露的一些實施例中疊層封裝(Package-on-Package，PoP)結構的製造流程的剖視圖。 圖3示意性地示出根據本揭露的一些其他實施例中SoIC結構的整合扇出封裝結構的剖視圖。 圖4A至圖4L示意性地示出根據本揭露的一些其他實施例中SoIC結構的製造流程的剖視圖。 圖5A至圖5I示意性地示出根據本揭露的一些替代實施例中PoP結構的製造流程的剖視圖。 圖6是示意性地示出根據本揭露的一些其他實施例中PoP結構的整合扇出封裝結構的剖視圖。 圖7A至圖7L示意性地示出根據本揭露的一些其他實施例中SoIC結構的製造流程的剖視圖。 圖8A至圖8I示意性地示出根據本揭露的一些替代實施例中PoP結構的製造流程的剖視圖。 圖9至圖11示意性地示出根據本揭露的一些實施例中各種PoP結構的剖視圖。 圖12A至圖12N示意性地示出了根據本揭露的一些其他實施例中SoIC結構的製造流程的剖視圖。 圖13A至圖13I示意性地示出根據本揭露的一些備選實施例中PoP結構的製造流程的剖視圖。
12、32:半導體基底
14:基底通孔
16、34:內連線結構
18a:接合介電層
22、40:絕緣包封體
24:平坦化層
26、36:接合結構
30:半導體晶粒
38a:第一部分
38b’:第二部分
38’、38”:抗電弧層
44:鈍化層
48:介電層
50:貼附膜
100:SoIC結構
SL2:切割道
TP2:膠帶

Claims (1)

  1. 一種元件晶粒，包括： 第一半導體晶粒； 第二半導體晶粒，堆疊在所述第一半導體晶粒上且與所述第一半導體晶粒電性連接； 抗電弧層，與所述第二半導體晶粒接觸；以及 第一絕緣包封體，設置在所述第一半導體晶粒上且側向地包封所述第二半導體晶粒。
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