CN1096135A

CN1096135A - 半导体器件及其制造方法

Info

Publication number: CN1096135A
Application number: CN94102229A
Authority: CN
Inventors: 平濑顺司; 桥本伸
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1993-03-03
Filing date: 1994-03-03
Publication date: 1994-12-07
Anticipated expiration: 2014-03-03
Also published as: KR940022847A; CN1034840C; KR0121992B1; US5641699A; US5468983A

Abstract

在本发明的半导体器件中，把由绝缘部分隔开的集成电路外围部分限定为虚拟单元区，其中心部分限定为有源单元区。在有源单元区形成DRAM、 SRAM、EEPROM、掩模ROM等存储单元。在集成电路区设置多个由隔离区限定的单元形成区，其内设置具有场效应管的各有源单元和有一不起半导体元件作用的元件的虚拟单元。该元件至少包括栅极和至少从与场效应半导体元件相同的结构中除去一个PN结。全部虚拟单元均可无PN结。

Description

本发明涉及在一个集成电路区域中形成多个单元的DRAM、SRAM、EEPROM、掩模型ROM等半导体器件，更具体地说，涉及能防止集成电路区域周围的虚拟单元中绝缘缺陷的计算器。

一般，DRAM之类的具有存储功能的半导体器件通常由一个存储单元部分和一个外围电路部分组成。该存储单元部分设有多个用于存储信息的单元，外围电路部分用于控制信息的读出、写入和擦除。外围电路部分的图形密度较低而存储单元部分的图形密度较高。分级器（stepper）的分辨率对图形密度的改变很敏感。于是，近来，当存储单元部分的图形密度高到分级器的分辨率极限时，存储单元部分在与外围电路部分的边界处发生图形发生中断。

为了防止图形中断的缺点，提出了一个众所周知的技术，例如，未审查的日本专利公开No.61-214559，其中，一半导体包括一外围电路部分和一存储单元部分，该存储单元部分的单位单元排列成矩阵的结构，其中，位于该存储单元部分的较外围部分的每个单元作为虚拟单元。换句话说，虚拟单元有一个与标准存储单元中的单位单元具有几乎相同结构的半导体元件，即与场效应晶体管相同的结构，但是不起存储器作用。

然而，由于在该存储单元部分的外围部分形成的虚拟单元具有结构与场效应晶体管相同的元件，但没起存储器的作用，故上述常规的半导体器件有下述问题。

图7表示虚拟单元的结构与存储单元部分的单位单元相同时的状态。图中，标号50表示存储单元部分。标号60表示虚拟单元部分。51表示在存储单元部分50中形成的单位单元，并能起存储器的作用。单位单元51包括栅52、源/漏区53、连接源/漏区53的位线接触区55、在源/漏区53上面形成的存储节点，和连接源/漏区53的存储节点接触区57。标号61表示位于虚拟单元部分60中的虚拟单元，它设有栅区52、源区65、存储节点56和存储节点接触区57。

在虚拟单元部分60，由于分级器的分辨率降低，常常引起图形的中断。在虚拟单元部分60中，由于图形破坏，可以引起如图7中破折线内由一阵列表示的虚拟单元61之间的短路（包括存储节点56之间的短路），和由于多晶硅图形的中断而产生的、用虚线表示的穿通，以致引起图7的实线中的一个阵列所表示的单位单元51之间通过该虚拟单元发生短路。

本发明的目的是通过在具有虚拟单元部分的半导体集成电路中提供如上所述的有效防止绝缘缺陷的装置来改善半导体器件的可靠性。

为了达到上述目的，在靠近半导体基片的表面附近提供半导体器件作为第1装置，该半导体器件具有由绝缘部分围绕、并且与其它区域分开的集成电路区，其中，集成电路的外围部分限定为虚拟单元区，集成电路外围部分之外的中心部分定为有源区，其中半导体器件包括：

位于包括有源单元和虚拟单元区的集成电路区的多个单元形成区，每一个由绝缘区隔离。

各自形成在每个单元形成区的有源单元区中所包括的一个区域内的多个有源单元，每一个至少有一个场效应晶体元件，其结构元件至少有一个栅和2个源/漏区，其间有两个PN结;

各自部分或全部形成在每一个单元形成区的虚拟单元区中的一个区域内的多个虚拟单元，每一个含有一个不起半导体元件作用的元件。

其中，这些虚拟单元中至少有一个是无PN结的虚拟单元，该单元有一个半导体元件，其结构中至少从与有源单元中场效应半导体元件相同的结构中除去一个PN结，而且至少包括一个栅极。

按照上述结构，因为无PN结的虚拟单元没有起场效应半导体元件的作用所需的两个PN结，即使由于虚拟单元区中的图形破坏而导致栅极之间不完全的隔离，也能防止诸如通过无PN结的虚拟单元而在有源区之间造成短路等绝缘缺陷。于是，根据半导体器件的类型，在虚拟单元区中，图形可能产生破坏的部分，设置无PN结的虚拟单元就可提高半导体器件的可靠性。

在第1装置中，所有虚拟单元可以都是无PN结的虚拟单元。因此，肯定能防止任何类型半导体中的虚拟单元的短路。

在该第1装置中，在有源区有一个由倾斜的离子注入形成的源/漏区和诸如穿通截止区（punch-through stopper）等的杂质扩散区存在的情况下，一个结构与有源单元中的场效应半导体元件相同的有PN结的虚拟单元形成在各单元形成区的虚拟单元区内，它有一个不能象元件一样运作的半导体元件，并按与对有源单元区中有源单元的倾斜离子注入一致的方向设置，并且，该无PN结的虚拟单元形成在每个单元形成区的虚拟单元区所含的一个区域内，该区域与要形成的有PN结的虚拟单元相隔离。特别是，在该有源单元区由DRAM存储单元构成的情况下，则交替地设置无PN结的虚拟单元和有PN结的装置。

因此，在能有效地进行倾斜离子注入时，可防止穿过虚拟单元在有源单元之间发生短路之类的缺陷。

除了第1装置之外，至少可以在无PN结的虚拟单元的半导体元件的源/漏区中形成穿通截止区，或者，在包括虚拟单元区的隔离区下面形成向其引入杂质的沟道截止区。由此，进一步改进可靠性。

作为本发明的第二个装置，提供了一个靠近半导体基片表面形成的半导体器件，它有一个由绝缘部分包围和与其它区隔开的集成电路区，其中，集成电路区的外围部分被限定为有源单元区，除集成电路区的外围部分之外的中心部分限定为虚拟单元区，其中，该半导体器件包括：

设置在集成电路区中、分别由隔离区限定的多个单元形成区，包括有源单元区和虚拟单元区;

各自形成在每个单元形成区的有源单元区内所含的一个区域中的有源单元，每个有源单元至少有一个场效应半导体元件，该元件至少由一个栅、一个源/漏区和一个沟道区组成;

形成在每个单元形成区的虚拟单元区内所含的一个区域内的一个有PN结的虚拟单元，该单元有一个半导体元件，它的结构有与有源单元中的场效应半导体元件相同，但是它不能作为元件而操作。

一个重掺杂的沟道截止区，其在虚拟单元所含的隔离区之下的掺杂重于有源单元区所含的隔离区中的掺杂。

因此，在采用一个常规的有PN结的虚拟单元的同时，有效地防止了象穿过虚拟单元的有源单元之间发生短路那样的绝缘缺陷。

本发明提供一种制造具有第一装置结构的半导体器件的方法。也就是提供了一种制造半导体器件的方法，该半导体器件形成在一半导体基片表面附近，且有一个由绝缘部分包围并与其它区分离的集成电路区，其中，集成电路的外围部分被规定为虚拟单元区，而除掉集成电路外围部分外的中心部分被规定为有源区，该方法包括下述步骤：

在半导体基片上形成一场氧化层，该场氧化层将成为把集成电路区限定为多个单元形成区的绝缘部分和隔离部分;

在半导体基片表面附近掺入杂质以形成沟道区;

在半导体基片和场氧化层上面形成栅区;

形成掩模，至少覆盖虚拟单元区的一部分;

利用光掩模和栅区作掩模，离子注入与半导体基片导电类型相反的杂质，在有源单元区的每一单元形成区形成源/漏区;以及

在形成源/漏区步骤后，除掉虚拟单元区处的光掩模。

在该制造半导体器件的方法中形成光掩模的步骤中，形成覆盖虚拟单元区的一个区域的光掩模，该区域不包括与对有源单元区域内的有源单元的扩散区倾斜离子注入的方向相一致的方向上的部分。特别是在DRAM的情况下，光掩模设有形成部分和窗口部分，这些部分与栅区平行地交替排列。从而，能有效地进行倾斜离子注入。

在形成栅区的步骤之前，通过深深地把杂质离子注入半导体基片，形成穿通截止区。此外，通过杂质离子注入在场氧化层下面形成一沟道截止区。由此，制造高可靠性的半导体器件。

图1是简略表示按照实施例的半导体器件整个结构的平面示意图。

图2（a）是详细表示按照第1实施例的DRAM存储单元阵列一个角部附近的结构的平面图。

图2（b）是沿图2（a）中Ⅱ-Ⅱ线的剖面图。

图3（a）-3（d）是分别表示按第1实施例制造的DRAM的工艺的剖面图。

图4（a）-4（c）分别表示按照第2实施例制造的LATIPS结构中的DRAM的工艺的剖面图。

图5是表示按照第3实施例的SRAM的一个单位单元结构的电路图。

图6是详细表示第3实施例的SRAM存储单元阵列的一种结构的平面图。

图7是解释常规DRAM虚拟单元区引起的绝缘缺陷的平面图。

下面参考附图，结合本发明的实施例进行说明。

参考图1、2（a）、2（b）和3（a）-3（d）讨论第1实施例。图1是简略表示作为半导体器件的DRAM的整个结构的平面图。图中，标号1表示作为将形成有源单元的有源单元区的存储单元区。标号2表示存储单元区1周围要形成虚拟单元的虚拟单元区。存储单元区1和虚拟单元区组成一个集成电路区5。标号3表示在集成电路区5的外边形成的外围电路区，用于控制存储单元区1内存储单元的操作。标号4表示用于将集成电路区5与外围电路区3隔离开来的绝缘部分。

图2（a）用扩大的比例表示集成电路区5的一个角部，该区域包括图1中的存储单元区1和虚拟单元区2。图2（b）表示沿图2（a）中Ⅱ-Ⅱ线的剖面图。其中，省略了在上层布线及类似物上面的元件。

如图2（a）和2（b）所示，隔离区6把集成电路区5分成多个单元形成区9。在每个单元形成区形成与2个位线对应的2个单元。在有源单元区1中的每个单元形成区9上形成的有源单元有一个场效应晶体管14，场效应晶体管14由栅氧化层10、栅极11、源/漏区12以及形成在栅极11正下方的沟道区13组成，源/漏区12由靠近半导体基片30表面的N型轻掺杂的源/漏区组成，上述沟道区由P型杂质掺入，用于调节阈值电压。在源/漏区12、12之间形成有2个PN结。在这种情况下，由于晶体管14为LDD结构，所以在栅区11的两边设置有侧壁15。在栅极11上面淀积第一层间绝缘层16，在第1层间绝缘层16上面形成位线18，位线18与栅极11（字线）垂直。位线18通过位线接触19与源/漏区12接触。进而，在位线18上面淀积有第2层间绝缘层20。在第2层间绝缘层20上面形成有存储节点21、连接存储节点21和源/漏区12的存储节点接触区21a、电容绝缘层22和对置的电极23。在对置的电极23上面淀积有第3层间绝缘层24，而在该第3层间绝缘层24上面设置有铝布线25。沟道截止区31形成在隔离区6的正下方，穿通截止区32形成在源/漏区12的下面。

换句话说，在有源单元区1中起存储器作用的有源单元的每一存储单元40由场效应管14、存储节点21、存储节点接触区21a、电容绝缘层22和对置的电极23组成。

至于要在虚拟单元区2，例如，在分布于虚拟单元区2和存储单元区1范围内的单元41a上形成的各单元，源/漏区12形成在存储单元区1包含的一部分，而不是形成在虚拟单元区2包含的那部分上，在虚拟单元2以及沟道区13低浓度扩散P型杂质。换句话说，起场效应晶体管作用所必须的2个源/漏区12之一不形成在单元41a中，或者，没有形成2个PN结部分，结果，不起场效应晶体管的作用。包括在虚拟单元区2中的整个单元41b是一个低浓度扩散P型杂质的区域。因此，由于没有任何PN结部分，单元41b的元件不起场效应晶体管的作用。如上所述，部分地或全部地包括在虚拟单元区2内的各单元是缺少无PN结的虚拟单元41，虚拟单元41中的每一个具有至少包括栅区11、且至少从与场效应晶体管14相同的结构中除掉一个PN结的半导体元件。

无PN结的虚拟单元与形成2个源/漏区的常规虚拟单元不同，即使由于虚拟单元的图形破坏引起虚拟单元61（图7）之间短路或图形断开，也能确实防止绝缘区的缺陷，例如，防止穿过虚拟单元的存储单元（有源单元）之间的短路，这是因为每个虚拟单元没有2个PN结部分。

在本实施例中，部分或全部包括在虚拟单元2中的所有单元均为无PN结构的虚拟单元。然而，本发明不限于本实施例。可以根据半导体器件的各种类型，在角部等特别容易发生图形破坏的区域设置无PN结的虚拟单元41，而其它虚拟单元是具有PN结的有PN结虚拟单元以及常规的虚拟单元。在该虚拟单元区还设置有位线、位线接触区存储节点、存储节点接触区，但并不是所有这些和一些都是必须的。该虚拟单元区和存储单元的边界限制在图2（a）所示的那部分。图2（a）中的破折线43可以是它们的边界。

下面参照图3（a）-3（d）叙述制造第1实施例半导体器件的方法。如图3（a）所示，把B（硼）离子注入到P型硅基片30的表面（大约1×10¹⁶cm^-3），形成其杂质浓度大约为1×10¹⁷cm^-3的沟道截止区31。在形成用于集成电路区5和外围电区3之间隔离并用于单元形成区9之间隔离的、起隔离区6作用的场氧化层之后，用较高能量注入B（硼）离子，以形成其杂质浓度约1×10¹⁷cm^-3的穿通截止区32。然后，在半导体基片30上形成厚为10nm的栅氧化层10。在栅极氧化层10和隔离区6上面淀积多晶硅层后，通过制作图案形成栅极11。栅极11厚150nm。外围电路区3的栅长是0.6μm。而存储单元区1和虚拟单元区2的栅长为0.5μm。

如图3（b）所示，形成用于轻掺杂源/漏区的光掩模45，该掩模45覆盖住除去存储单元区1和外围电路3以外的整个虚拟单元区2，在光掩模45和作为掩模的栅区11的上方，以40keV和3×10¹³cm^-2的条件注入作为N型杂质的P⁺（磷）离子，形成源/漏区12。

然后，如图3（c）所示，在除掉光掩模45后，在基片上淀积绝缘层，然后进行各向异性腐蚀以形成侧壁15。对重掺杂的源/漏区形成光掩模46，该掩模覆盖住除去外围电路区3以外的存储单元区1和虚拟单元区2。通过在光掩模46上方注入As⁺（砷）离子，形成外围区3的重掺杂源/漏区12b。在外围电路区3，源/漏区12由轻掺杂的源/漏区12a和重掺杂的源/漏区12b组成。砷离子注入的条件是40KeV和6×10¹⁵cm^-2。

在图3（d）中，淀积第1层间绝缘层16，开位线接触孔19淀积位线18，然后连续在其上形成第二层间绝缘层20、存储节点21、存储节点接触区21a、电容绝缘层22、对置的电极23、第3层间绝缘层24和铝布线25。

在上述制造方法中，用于重掺杂的源/漏区的光掩模46覆盖住存储单元区1和虚拟单元区2，而用另一方法，光掩模46可以只覆盖虚拟单元区，而光掩模45用于轻掺杂的源/漏区。例如在SRAM的情况下，在存储单元区1中的晶体管有轻掺杂的源/漏区和重掺杂的源/漏区。

下面，参考附图4（a）-（c）讨论第2实施例。在第2实施例中，应用倾斜离子注入的LATIPS（大倾角离子注入的穿通截止区）方法形成穿通截止区。下面叙述制造具有LATIPS的DRAM存储单元的方法。

本实施例讨论的是一些基本点，省略说明与第1实施例相同的工序。此外，仅仅表示出存储单元中各场效应晶体管中之一。在栅极腐蚀工序（图4（a））后，通过旋转晶片（图4（b））以倾斜角（例如25°）进行0.2×10¹³cm^-2剂量的B（硼）的LAT（大倾角）注入。

然后，进行常规的偏离轴7°的P（磷）注入（40keV，3×10¹³cm^-2）（图4（c））。

最后，通过各向异性腐蚀形成侧壁15。从而，如图4（c）所示，紧靠着源/漏区12形成LATIPS区48。

下面讨论的是有关在形成如图4（b）所示的LATIPS区48的工艺中使用的光掩模图形的形状。掩模在虚拟单元的一部分处开有窗口，该单元位于和形成与虚拟单元区2相邻配置的存储单元的LATIPS区所用的倾斜离子注入方向一致的方向上。因此，在虚拟单元处形成源/漏区12，以便用作有PN结虚拟单元42（图2（a）中单元41a和41a之间的虚拟单元）。更详细地说，无PN结的虚拟单元41和有PN结的虚拟单元42交替地设置在与虚拟单元区2中的栅极11平行的一侧。在本实施例中，所有位于左边远处的虚拟单元和与虚拟单元区中的位线平行配置的虚拟单元都是无PN结的单元。

于是，在本实施例中，交替地配置无PN结的虚拟单元41和有PN结的虚拟单元42防止了由于虚拟单元2中图形破坏引起的有源存储单元之间的短路，并且不妨碍在把杂质注入有源区时的倾斜离子注入。因此有效地获得了具有非常好的亚阈值特性的LATIPS结构特性。

在本实施例中，叙述了具有LATIPS结构的DRAM存储单元作为具有倾斜离子注入的半导体器件。然而，本发明并不只限于这一实施例，而可应用于用倾斜离子注入形成有源单元中杂质掺杂区（例如轻掺杂的源/漏区（LATID））的所有半导体。这些虚拟单元是不连续地排列的，例如，按照有源单元的类型在每2个无PN结的虚拟单元处配置有PN结的虚拟单元。由此，有效地防止穿过虚拟单元而在两个有源单元之间造成短路的这类绝缘缺陷，由于倾斜离子注入获得一定的效果。

下面参考图5和图6叙述第3实施例。

图5是表示按照第3实施例的SRAM存储单元70的一个部分的场效应晶体管的电路图。详细地说，SRAM包括2个P沟场效应晶体管P₁、P₂和4个N沟场效应晶体管N₁-N₄，还包括为晶体管N₃、N₄的栅极的字线71、连接晶体管N₃、N₄和源/漏区12的位线72、连接晶体管P₁、N₁的栅极和晶体管N₄的源/漏区12的布线73，以及连接晶体管P₂、N₂的栅极和晶体管N₃的源/漏区12的布线74。SRAM进一步包括连接漏侧的电源V_DD和连接源侧的电源V_SS。

图6是表示关于SRAM的存储器侧的一个集成电路形成区结构的平面图。如图所示，隔离区把集成电路形成区限定成为多个单元形成区77。在位于有源存储单元区DRAM存储单元阵列中的单元形成区77中，在要成为每个晶体管的源/漏区75的那部分进行重掺杂在每一个区域中对栅极71、73、74之下的那部分轻掺杂，用于调整阈值电压的杂质。于是，形成由如图5所示的6个晶体管P₁、P₂、N₁-N₄组成的SRAM存储单元70。其中，在与外围电路区（图6的左边，未示出）邻接的虚拟单元区2中，把导电类型与栅极71、73、74下面区域的导电类型相同的杂质掺入栅极71、73、74旁边的区域76中，用于调节阈值电压。即，把由没有PN结部分的一个元件构成的无PN结虚拟单元80的结构做得与SRAM存储单元的一样。

因此，本实施例中，有效地防止了在有源单元之间穿过无PN结的虚拟单元80而造成短路的这类绝缘缺陷，其效果与第1实施例的效果相同（参看图6中箭头）。

Claims

1、一种形成在半导体基片表面附近的半导体器件，包括一个由绝缘部分围绕、与其它区域隔开的集成电路区，其中，该集成电路区的外围部分被确定为虚拟单元区，而集成电路区的外围部分之外的中心部分被确定为有源单元区，该半导体器件包括：

位于包括有源单元区和虚拟单元区的集成电路区中的多个单元形成区，每个都由绝缘区隔开；以及

各自形成在每个单元区的有源单元区中内所包括一个区域内的多个有源单元，各有一个场效应半导体元件，其结构元件至少有一个栅极和两个源/漏区，其间有2个PN结；

各自部分或全部形成在每个单元形成区的虚拟单元区的一个区域中的多个虚拟单元，每个都有一个不起半导体元件作用的元件；

其中，这些虚拟单元中至少有一个是无PN结的虚拟单元，该单元有一半导体元件，其结构中至少从与有源单元中场效应半导体元件相同的结构中除去一个PN结，并且至少包括一个栅极。

2、根据权利要求1的半导体器件，其中，虚拟单元中的每一个都是无PN结的虚拟单元。

3、根据权利要求1的半导体器件，其中，有源单元有一个象源/漏区、穿通截止区这样的由倾斜离子注入形成的杂质扩散区;

在每个单元形成区的虚拟单元区中形成有一个结构与有源单元中场效应半导体元件相同、并具有一个不能起元件作用的半导体元件的有PN结的虚拟单元，该单元位于与倾斜离子注入到有源单元区的有源单元的方向一致的方向上;以及

该无PN结的虚拟单元形成在每个单元形成区的虚拟单元区中包括的一个区域内，该区域和要形成有PN结的虚拟单元区域相隔离。

4、一种形成在半导体基片表面附近的半导体器件，包括一个由绝缘部分围绕和与其它区域分开的集成电路区，其中，集成电路的外围部分被限定为有源单元区，除集成电路外围部分之外的中心部分被限定为虚拟单区，该半导体器件包括：

设置在集成电路区中、分别由隔离区分开的多个单元形成区，包括有源单元区和虚拟单元区;

各自形成在每个单元形成区的有源单元区中所含的一个区域内的多个有源单元，每个有源单元至少有一个场效应半导体器元件，其组成构件至少有一个栅极、一个源/漏区的和一个沟道区;

一个形成在每个单元形成区的虚拟单元区中所含的一个区域中的有PN结的虚拟单元，该单元有一个半导体元件，其结构与有源单元中场效应半导体元件的结构相同，但是不能起元件的作用;

一个重掺杂的沟道截止区，其在虚拟单元所含的隔离区之下的掺杂重于有源单元区所包括的隔离区中的掺杂。

5、根据权利要求1、2或3的半导体器件，其中，至少在无PN结之虚拟单元的半导体元件的源/漏区中深深地形成一穿通截止区。

6、根据权利要求1、2或3的半导体器件，其中，在虚拟单元区中所含的隔离区下面形成掺入杂质的沟道截止区。

7、根据权利要求1、2或3的半导体器件，其中，集成电路区的有源单元区是一个存储单元阵列。

8、根据权利要求3的半导体器件，其中，每个有源单元是一个DRAM存储单元，该单元有由倾斜离子注入形成的源/漏区域或者穿通截止区，在和栅极平行的外围部分的单元区，交替地设置无PN结的虚拟单元和有PN结的虚拟单元。

9、根据权利要求7的半导体器件，其中每个有源单元是DRAM、SRAM、EEPROM和掩模ROM中之一的一个存储单元。

10、一种制造形成在半导体基片表面附近的半导体器件的方法，该半导体器件有一个由绝缘部分围绕并与其它区域分开的集成电路区，其中，该集成电路的外围部分被限定为虚拟单元区而除集成电路外围部分之外的中心部分被限定为有源单元区，所述方法包括下列步骤：

在半导体基片上形成一场氧化层，该层是把集成电路区限定为多个单元形成区的绝缘部分和隔离区;

在靠近半导体基片的表面掺入杂质以形成沟道区;

在半导体基片和场氧化层上形成栅极;

形成至少覆盖虚拟单元区一部分的光掩模;

利用光掩模和作为掩模的栅极，离子注入与半导体基片导电类型相反的杂质，在有源单元区的每个单元形成区形成源/漏区;

在形成源/漏区步骤后，除掉虚拟单元区处的光掩模。

11、根据权利要求10的制造半导体器件的方法，其中，在形成光掩模的步骤中，形成覆盖虚拟单元区一个区域的光掩模，该区域不包括与倾斜离子注入到有源单元区中的有源单元的杂质扩散区的方向一致方向上的部分。

12、根据权利要求10或11的制造半导体器件的方法，在形成栅极的步骤之前还包括通过把杂质深深地注入到半导体基片中以形成穿通截止区的步骤。

13、根据权利要求10或11的制造半导体器件的方法，还包括通过把杂质离子注入到场氧化层下面形成沟道截止区的步骤。

14、根据权利要求11的制造半导体器件的方法，其中，在半导体器件的有源单元区排列多个DRAM存储单元，在形成光掩模的步骤中，光掩模在与栅极平行的方面上设有交替配置的形成部分和窗口部分。