CN1507061A - 具形成于网区选择性晶体管之积体半导体内存 - Google Patents

Abstract

一种积体半导体内存(10)被揭露，在每个实例中其选择性晶体管(3)系被形成于一网区(4)上，在每个实例中该网区系被设置在一绝缘层(11)上，该第一源极/漏极区域(5)则被设置在该网区的一侧向终端(A)的该绝缘层(11)上，且该第二源极/漏极区域(6)系被设置在该网区(4)的另一侧向终端(B)的该绝缘层(11)上，以及该网区(4)的两个纵向侧(14)与该网区(4)的一顶侧(15)系以一包含一闸极介电层(9)与一闸电极(16)的层次序而被覆盖。藉由此种设计，在该选择性晶体管(3)开着的状态下，可达到非常高的写－读电流，而在关掉的状态下则可降低漏电流的发生。

Description

具形成于网区选择性晶体管之积体半导体内存

技术领域

本案系有关于一种包括具有一存储电容器与一选择性晶体管的记忆胞元的积体半导体内存，该选择性晶体管系在一用半导体材料所制成的网区上形成且具有一第一源极/漏极区域、一第二源极/漏极区域与至少一闸极层。

背景技术

积体半导体内存其具有一包含有多重记忆胞元的记忆胞元数组，用以储存数字信息，以及一逻辑区域以驱动该记忆胞元与操作该半导体内存。存储电容器系经由一位于一字符线与一位线间交叉点上的选择性晶体管而被驱动，在存储电容器中的储存则因该晶体管系处于电的开启或是关闭的状态而受到影响。另外的晶体管系被设置在逻辑区域中，其另外的晶体管并不是用来选择记忆胞元，与选择性晶体管相较之下，依照其针对一数字或是模拟逻辑电路之目的，而是被不同地建构与相异地规格化。特别是有关于在晶圆区域上最大可能节省空间的记忆区域所作的需求，与有关于设置在那里的晶体管的模拟切换作用的一个模拟逻辑区域所做的需求，对于被使用在此两种区域中的晶体管设计而言，将产生不同的选择标准。

在记忆区域中的选择性晶体管的一个可以理解的设计是周围的闸极晶体管，其中由藉由垂直蚀刻所形成的基板材料而制成的网区，其系被用来做为形成晶体管的一个基本结构。在此状况下，该图样的，通常是延长的网区系被以一种闸极介电层所覆盖并且以一种藉由间隔层技术(spacer technique)所形成的周围闸电极来环绕除了顶侧以外的所有的侧。一沟槽电容器系被设置在该网区的一个终端，一个第一较低的源极/漏极区域藉由从该沟槽电容器的内部电容电极往外扩散而被形成。在该网区的顶侧，一个第二较高的源极/漏极区域藉由布植(implantation)而被植入，因而，在该沟槽晶体管所设置处的网区的一侧向终端产生一个垂直的选择性晶体管。

同样地，在该存储晶体管之上的一个电容器沟槽内部也可能形成垂直的选择性晶体管。

再者，在记忆胞元数组中有具有平面选择性晶体管的半导体内存，其系被横向于连接的存储晶体管而被设置，这些选择性晶体管并不具有由基板材料所制成的网区。

选择性晶体管的这些设计通常在电路用场效应晶体管的电路系统中可被清楚的了解，而特别是在MOSFETs(金属氧化物半导体场效应晶体管)，其中，在一闸极介电层之下的两个源极/漏极区域间，一个电传导信道系经由倒置掺杂的基板材料而形成。此倒置信道具有介于源极与漏极之间的一信道长度，也具有实质上是相当于光学解析极限所使用的一信道宽度。

考虑到降低操作电压与降低具有限制电流密度的记忆胞元侧面的大小，写入与读取速度不能被充分地增加到想要的程度。

此外，特别是在存储电容器与选择性晶体管之间流经的漏电流会引起比预期要早的该存储电容器(准确地说系就依电性的半导体内存而言)的放电，其缩短了更新的期间以及使内存的电流消耗上升。

发明内容

本案的目的在于提供一种可在一较高的电流下操作以写入及/或读出信息的积体半导体内存，且其系受漏电流的影响较少。

藉由以下的事实，根据本案而可达成此目的，即在前言中所提及的积体半导体内存的实例中，

-网区系被设置在一绝缘层中，

-第一源极/漏极区域系被设置在网区一侧向终端的绝缘层上，以及第二源极/漏极区域被设置在网区另一侧向终端的绝缘层上，以及

-网区的两个纵向侧与网区的顶侧系以一包含一闸极介电层与一闸电极的层次序而被覆盖。

根据本案，在一记忆胞元中(亦即在一记忆胞元数组之内)，一个具有晶体管信道电流流向系与该绝缘层平行的晶体管，其被提供在由基板材料所制成的网区上，此电流流向并平行于网区的纵向。两个纵向以及网区的顶侧被一闸极介电层所覆盖，且一闸电极系被设置在后者之上。因为两倍网区高度(在每个实例中，其系在网区的右侧与左侧的纵向侧上)以及在网区宽度上也是，其一起产生信道的宽度，因而，此会导致比习用的选择性晶体管有明显较大的信道宽度。因此，以大的网区高度而没有放大记忆胞元的基本区域，其可能达到高的信道宽度，也就是用以储存与读出信息的高电流，因此而会增加该半导体内存的写入与读取速度。

同时，在晶体管关掉的状态下，也就是当没有信道被形成时，潜在的漏电流的程度会降低，因为晶体管以及其与该存储电容器的传导连接系藉由植入绝缘层而与该半导体基板绝缘，其结果会是比藉由往外扩散所形成的周围闸极晶体管较低的源极/漏极接触的实例，其能达到更加可靠的绝缘效果，而其中在选择晶体管与存储电容器间的传导连接系可藉由一种延伸进入半导体材料的掺杂扩散而形成。

在根据本案的半导体内存的实例中，在网区所形成的选择晶体管系被完全地设置在该植入绝缘层之上方，此植入绝缘层较佳是一种氧化物层，而该选择晶体管则由于该植入绝缘层而与毗连的记忆胞元绝缘。浅沟槽绝缘以及垫圈区域(collar region)可根据本案而被消除。

因此，由晶体管特性与保留作用所作出相矛盾的要求，较之习用的半导体内存实例，本案能更适当的彼此互相调和。

本案较佳地提供一种存储电容器，此存储电容器为一种沟槽电容器，其内部电容电极其系以正好在该植入绝缘层下面的一深度而延伸到该存储电容器底部，且仅藉由一电容介电层而与一外部电容电极绝缘。在习用的沟槽电容器中，垫圈区域系被提供在较上方的区域而防止寄生晶体管的形成。此会导致内部电容电极不仅是藉由电容介电层而且也藉由垫圈区域而被压缩在较上方的区域中，而不会延伸至电容器的底部，其结果将是，其稍后会与由基板的半导体材料所形成的外部电容电极绝缘。因此，存储电容器仅可以低于相当垫圈区域高度的一特定深度而被产生。在没有垫圈区域的较佳实施例中，相较之下，存储电容器可被形成至直接设置在网区之下的植入绝缘层，由于此等情况其电容也因而提高。

本案较佳地提供一种存储电容器的内部电容电极，其系延伸至植入绝缘层的底部，以及其系藉由一表面接触而被连接至选择性晶体管的第一源极/漏极区域(5)。而表面接触则以此方式被设置在植入绝缘层相同的高度以及在植入绝缘层之上，并且藉由后者而与设置在较深层的基板材料绝缘。因此，在存储电容器与选择性晶体管之间的漏电流在此区域中几乎不会发生。

本案较佳地提供一种表面接触的顶侧，其系以低于网区顶侧高度而被设置，且藉由一绝缘上方充填结构而与通过存储电容器的字符线电绝缘。此字符线(通过字符线)通常是以与被连接至选择性晶体管与覆盖网区顶侧的字符线相同的高度而形成，此在相同高度延伸的通过字符线系藉由上方充填结构而与往上缩小的表面接触的顶侧绝缘。

本案较佳地提供在植入绝缘层下方被掺杂的半导体基板。于此所提出的一种硅绝缘层(SOI)基板的使用并结合选择性晶体管的设计，使在选择性晶体管以及与其连接的存储电容器之间的电流路径能够与其它毗连的记忆胞元有特别好的绝缘，并且也能够与设置在一较深层的半导体基板绝缘。

本案较佳地提供第二源极/漏极区域，其在网区的纵向上具有与覆盖网区的一字符线的间隔层底部有相同的大小，也就是相同的宽度，且第二源极/漏极区域系被连接至连接至远离网区的一侧上的一位线接触。因此，其中一个源极/漏极区域以一种字符线间隔层的简单方式而被图样。远离网区的该源极/漏极区域的那个侧侧区域可藉由一字符线接触而被连接至在网区上方与在字符线上方延伸的一字符线。

于是，本案系提供设置在网区上方的一位线，其中，位线系以平行于网区的纵向而延伸，并且被连接至第二源极/漏极区域。藉由这个位线，以其纵向而被一起排成一列与被电容器沟槽所打断的这些网区，其可藉由位线接触在各自的终端被接触连接。在与网区毗连的字符线的方向上与在位线下方的一平面上，所提供的是并没有字符线在那里延伸，而记忆胞元数组系被以一种绝缘材料来充填，例如一种氧化物或是氮化物。

本案较佳地提供一种字符线，其垂直于网区的纵向而延伸，字符线系覆盖该在网区的两个纵向侧与顶侧的闸极介电层。藉由字符线而被形成的闸电极，其仅藉由在纵向延伸的网区的两个侧侧上的闸极氧化物层而与半导体材料绝缘，其导致仅受字符线高度限制的一信道宽度，而此信道宽度因而可被决定为大于结构的宽度(关键性的大小)，也就是在微影图样中所使用的光学解析极限。网区可在比光学解析极限窄的方式下被图样，例如，其可能是比在其上方延伸的位线为窄。因为在实质上网区高度会贡献至信道宽度，因而，信道宽度并没有因此而明显地受损害。

较佳地，半导体内存系拥有具有在网区形成的选择性晶体管的半导体内存多重记忆胞元、仅设置在一位线与一字符线间的每个第二交叉点上的一位线接触、以及在其它的交叉点上的存储电容器上方或是下方通过的一字符线。在网区上所形成的选择性晶体管因此系按照字符线与位线的方向而以选择性晶体管对角线的方式来设置，因而彼此最紧密毗连。

于此所提出的积体半导体内存其特别是一种动态读写内存，而更特别是一种DRAM(动态随机存取内存)。

附图说明

本案将由以下参考图式而得以更清楚的说明，其中：

图1系显示根据本案的半导体内存概略断面图。

图2系显示沿着在图1中的C-C线的另一个概略断面图。

图3系显示根据本案图1与图2的半导体内存概略的平面图。

具体实施方式

图1系显示具有一SOI基板20的积体半导体内存10，植入绝缘层11其系被设置于正好在记忆胞元1的选择性晶体管下面，而该选择性晶体管则在网区4形成。该植入绝缘层11较佳是一种氧化物层11，具有开口，其中，一沟槽电容器2系被并入基板20中，且藉由设置在该开口的一接触，如表面接触19，因而使其被连接至选择性晶体管3的一第一源极/漏极区域5。该第一源极/漏极区域5系被设置在以纵向x延伸的网区4的一第一终端A上，而第二源极/漏极区域6则被设置在该网区4的另一终端B上。网区系在该终端A与终端B之间延伸，其主要的延伸方向x则与晶体管信道的电流流向I一致，并且其系被一闸极氧化物9与一闸极层次序16从其上方以及图式平面上方或是下方的侧壁上而围绕。

与习用的存储电容器相比之下，存储电容器2并不具有垫圈区域(collar region)，而是，该内部电容电极12系与一外部电容电极18绝缘，其仅以一正好在该植入绝缘层11下面而延伸到该存储电容器底部26的深度的一电容介电层13而与一外部电容电极18绝缘。

图2系显示沿着在图1中的C-C线的断面图，也就是垂直于图1的图式平面。在图2中，晶体管信道系垂直于图式平面延伸而通过网区，准确的说是沿着两个侧侧区域14与沿着顶侧15。在此处，由一下部闸极层7(例如)与可包含钨的一上部闸极层所组成的闸极层次序16，其仅能藉由闸极氧化物9或是某种其它的介电层而与网区4的信道区域绝缘，其中，该下部闸极层7系由多晶硅(例如)所制成。

在图2的大小(dimensions)未被图解而用以衡量，网区的高度较佳是大于在制造半导体内存期间的微影曝光中所使用的光学解析极限，特别是，网区高度与照此的侧侧区域14高度可能大于在位线17间的距离，因此导致其信道宽度较之习用的选择性晶体管为大。在图2中，氧化物层11系被设置在网区下方，以及最好是被掺杂(特别是高度的n-掺杂)的基板20的块材材料(bulk material)系被设置在该氧化物层之下方。在与此脱离的方式中，网区4的掺杂可能适合于想要的选择晶体管电性，特别是，相较于在该植入氧化物层11下方的半导体材料，网区4的半导体材料可能以不同的掺杂型式不同的掺杂物及/或不同的掺杂物浓度而被掺杂。在图2中，位线17系藉由一个氧化物层22或是一不同的介电层而与自元线16绝缘。

网区4在图2中系以垂直于电流方向的断面图显示，而于图1中其系在第一源极/漏极区域5与第二源极/漏极区域6间从右侧至左侧而延伸。表面接触19具有被设置在比网区4的顶侧15深的顶侧，因此，在一附带的字符线16a被沉积在电容器沟槽之前，其可容易地被一绝缘充填结构30(例如可以是一种氧化物)所覆盖。为了将该字符线与位线绝缘，因而沉积一绝缘层22。

存储电容器2具有做为外部电容电极的一个电极(植入的金属板)，其仍然是被设置在植入绝缘层11之下方且被设置在块材材料中，或是该存储电容器2包含掺杂的(较佳是n-掺杂)半导体基板20的基板材料。内部电容电极12系仅藉由一电容介电层13而与基板20绝缘，其亦可为一层次序(layer sequence)，而更精确地说为非常接近绝缘层11下方的最上面的区域，此处即一般常见的垫圈区域所被提供之处。再者，在该内部电容电极12与选择性晶体管3的第一源极/漏极区域5之间的电连接则可藉由一表面接触19而产生。

表面接触19以及选择性晶体管3可藉由植入绝缘层11而与半导体基板20的半导体材料绝缘，以至于在其范围内所发生的漏电流系比在习用的半导体内存的实例中为小。

图3系以平面观点来显示朝向右侧而被连接至在一网区4的每个实例所形成各自的选择性晶体管3的7个电容器2的设置，此存储电容器2系被设置在该植入绝缘层11的下方，而选择性晶体管3则被设置在该植入绝缘层11的上方。字符线16与网区4的纵向x交叉并覆盖该网区的两个纵向侧以及其顶侧，因此，不只是可以得到一个大的信道宽度，而藉由非常窄的网区与藉由间隔层之助，其中，该非常窄的网区其在y方向上系以比在位线17之间的距离为窄的方式而被装配，如此可能使在网区的半导体材料中的电荷载体达到完全的消耗，以至于可能达到一种近乎完美的选择性晶体管3on/off电流特性。此类晶体管的次门槛互导(subthreshold transconductance)显著地高于习用的晶体管，一显著较高的电流以在闸极显著降低的电压而得以达成。此提供了比习用的记忆体型式有更有利的优点，例如较高的电流消耗与电路所占用的区域较小等。

在图3中，网区系被沿着在网区上方延伸的位线17而被成列设置，在该字符线16的y方向中毗连的网区，其在x方向项系互相并列，以至于此等毗连的记忆胞元也总是同时被两个不同的位线17连接。

根据本案的半导体内存的制造，首先是将为了蚀刻一屏蔽以图样电容器沟槽的层次序(layer sequence)覆盖在SOI基板，此SOI基板其氧化物层11下方系可被掺杂，此类的层次序可包含像是一种氧化物 氮化物 硼化硅玻璃(borosilicate glass)与多晶硅等。电容器沟槽的光微影蚀刻后，接着是电容介电层的沉积(例如氮化物  氧化物 氧化铝等)，稍后则制成一内部电容电极，例如以高度n-掺杂多晶硅材料制成。此内部电容电极的材料接着被回蚀，其最多被回蚀至半导体基板20的植入绝缘层11较低的侧缘。然后，电容介电层13在网区的等级被移除，接着沉积一多晶硅层，随后大概回蚀至网区顶侧的程度或是较深一点。在最接近网区左侧的方向的每个表面接触19一半系被移除，并且在所产生的开口用一种绝缘材料来充填，例如用一种氧化物30，其较佳是也将表面接触19的顶侧覆盖。之后，用来图样网区的一硬式屏蔽微影地图样。为了制造特别精细的硬式屏蔽结构以图样网区，因而可能使用一种间隔层来做为屏蔽。因此，可能达到比微影解析极限为窄的在y方向上的网区宽度，其中微影解析极限系被用来图样以及用以图样字符线与位线。在网区周围的蚀刻之后，蚀刻屏蔽被移除，接着信道区域的掺杂藉由一植入术而被引进网区的半导体材料中，并且成展出一个闸极氧化物层。多精细被沉积在该闸极氧化物层上以做为地一闸板层7，为了在其上沉积一个由钨(例如)所制成的第二闸极层8以及一个由氮化物23所制成的覆盖层，其并受到化学机械光，随后并进行微影地图样，因而形成了字符线层次序。此图样包含了氮化物蚀刻光阻移除钨的蚀刻多晶硅的蚀刻以及随后的字符线侧壁的氧化。之后，一种氮化物或是一种不同的间隔层材料被沉积且被非等向性地回蚀，由此提供了间隔层21与24。之后，以氧氮硅化物沉积与硼磷硅玻璃(BPSQ)来植入并覆盖第二源极/漏极区域，其中硼磷硅玻璃系被制成用以具有热量地流动。在该BPSQ充填已经被光往回至覆盖字符层的氮化物23的顶侧之后，为了制造用以与第二源极/漏极区域6接触的位线接触孔，沉积一未掺杂的氧化物，并且被微影地图样，接着依序进行氧化物蚀刻氧氮硅化物蚀刻以及硅蚀刻，最后，沉积一金属用以制造位线接触与位线本身。以此种方式，一种包含具有水平电流方向的晶体管信道的选择性晶体管可以在记忆胞元排列中的网区被制造，选择性晶体管在处于开着的状态下(on state)时能够使到存储电容器2有高的写入与读取电流，而其在关闭的状态下(off state)时，藉由植入绝缘层11而与半导体基板20的材料绝缘。此种方式所制造的基体半导体内存同时具有存储电容器2，此存储电容器2其系延伸接近半导体基板表面，因而也具有比习用的存储电容器稍微大的电容。存储电容器也可以是一种堆栈的电容器，特别是一种设置在字符线之上的电容器，在此种状况下，在基板材料与记忆胞元之间并没有任何的电连接存在。根据本案的半导体内存上的记忆胞元其具有8F²基本的区域，其中F是相当于光学解析极限或是微影产生的结构的典型结构宽度。

图标符号说明

1    记忆胞元

2    存储电容器

3    选择性晶体管

4    网区

5    第一源极/汲极区域

6    第二源极/汲极区域

7    下部闸极层

8    上部闸极层

9    闸极介电层

10   积体半导体内存

11   植入绝缘电极

12   内部电容电极

13   电容介电层

14   网区纵向面

15   网区顶侧

16   闸电极

17   位线

18   存储电容器内壁

19   表面接触

20   半导体基板

21   间隔层

22   氧化物层

23   氮化物层

24   另外的间隔层

25   绝缘充填

26   存储电容器底部

30   绝缘充填结构

A，B 侧向网区终端

I    晶体管电流流向

Claims (10)

1.一种具有记忆胞元(1)的积体半导体内存(10)，该记忆胞元(1)具有一存储电容器(2)与一选择性晶体管(3)，该选择性晶体管(3)系在一用半导体材料所制成的网区(4)上形成且具有一第一(5)与一第二源极/漏极区域(6)以及至少一闸极层(7，8)，其中

该网区(4)系被设置在一绝缘层(11)上，

该第一源极/漏极区域(5)系被设置在该网区(4)的一侧向终端(A)的该绝缘层(11)上，且该第二源极/漏极区域(6)系被设置在该网区(4)的另一侧向终端(B)的该绝缘层(11)上，以及

该网区(4)的两个纵向侧(14)与该网区(4)的一顶侧(15)系以一包含一闸极介电层(9)与一闸电极(16)的层次序而被覆盖。

2.如权利要求第1项所述的半导体内存，

其中

该存储电容器(2)系为一沟槽电容器(trench capacitor)，其内部电容电极(12)系以正好在该植入绝缘层(11)下面的一深度而延伸到该存储电容器(2)底部(26)，且仅藉由一电容介电层(13)而与一外部电容电极(18)绝缘。

3.如权利要求第1项或第2项所述的半导体内存，

其中

该存储电容器(2)的该内部电容电极(12)系延伸至该植入绝缘层(11)的底部，以及其系藉由一表面接触(19)而被连接至该选择性晶体管(3)的该第一源极/漏极区域(5)。

4.如权利要求第3项所述的半导体内存，

其中

为了该内部电容电极(12)的该表面接触(19)顶侧系以低于该网区(4)顶侧的方式而被设置，且藉由一绝缘上方充填结构(30)而与通过该存储电容器(2)的一字符线(16a)电绝缘。

5.如权利要求第1项至第4项其中之一所述的半导体内存，

其中

该半导体基板(20)系被掺杂在该植入绝缘层(11)下方。

6.如权利要求第1项至第5项其中之一所述的半导体内存，

其中

该第二源极/漏极区域(6)在该网区(4)的纵向(x)上具有与覆盖该网区(4)的一字符线(16)的一间隔层(21)底部相同的大小，以及其中该第二源极/漏极区域(6)系被连接至远离该网区(4)的一侧上的一位线接触(17a)。

7.如权利要求第1项至第6项其中之一所述的半导体内存，

其中

一位线(17)系被设置在该网区(4)之上方，该位线系平行于该网区(4)的纵向(x)而延伸，且被连接至该第二源极/漏极区域(6)。

8.如权利要求第1项至第7项其中之一所述的半导体内存，

其中

该字符线(16)系垂直于该网区(4)的纵向(x)而延伸，该字符线系覆盖在该网区的两个纵向侧(14)与顶侧(15)的闸极介电层(9)。

9.如权利要求第1项至第8项其中之一所述的半导体内存，

其中

该半导体内存拥有具有在该网区(4)形成的该选择性晶体管(3)的多重记忆胞元(1)仅在一位线(17)与一字符线(16)间的每一个第二交叉点设置的一位线接触(17a)，以及在其余的交叉点上的一存储电容器(2)的上方或是下方通过的一字符线(16)。

10.如权利要求第1项至第9项其中之一所述的半导体内存，

其中

该积体半导体内存(10)系为一动态读-写内存。

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