CN109545129B - 显示装置 - Google Patents

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Abstract

提供了一种显示装置。显示装置通过针对每个颜色像素调节与驱动晶体管的源电极连接的稳定电容器的相对电极的面积，来区分通过电容控制的导通偏置电压。

Description

显示装置
本申请要求于2017年9月21日在韩国知识产权局提交的第10-2017-0121870号韩国专利申请的权益，该韩国专利申请的公开通过引用全部包含于此。
技术领域
一个或更多个实施例涉及一种显示装置。
背景技术
诸如有机发光显示装置和液晶显示装置的显示装置包括阵列基底，该阵列基底包括薄膜晶体管(TFT)、电容器和多条布线。阵列基底包括诸如TFT、电容器和布线的精细图案，并且显示装置通过TFT、电容器和布线之间的复杂连接来进行操作。
近来，随着对紧凑和高分辨率的显示装置的需求增加，对显示装置中包括的TFT、电容器和布线之间的有效空间布置、连接结构、驱动方法和所实现图像的质量改善的需求也增加。
发明内容
一个或更多个实施例包括一种可以防止色扩散现象的显示装置。
将在下面的描述中部分地阐述附加的方面，并且部分地通过该描述而明显，或可以通过实施所给出的实施例来获知。
根据一个或更多个实施例，显示装置包括：第一驱动晶体管，包括第一栅电极和第一半导体层，第一半导体层包括第一源区和第一漏区，第一驱动晶体管布置在基底的第一像素区域中；第二驱动晶体管，包括第二栅电极和第二半导体层，第二半导体层包括第二源区和第二漏区，第二驱动晶体管布置在基底的与第一像素区域相邻的第二像素区域中；第一电极层，在平面图中与第一驱动晶体管的第一源区的至少一部分叠置；第二电极层，在平面图中与第二驱动晶体管的第二源区的至少一部分叠置；第一电源线，电连接到第一电极层；以及第二电源线，电连接到第二电极层。
第二驱动晶体管的第二源区与第二电极层的第二叠置面积可以大于第一驱动晶体管的第一源区与第一电极层的第一叠置面积。
第二源区的面积可以大于第一源区的面积。
第二电极层的面积可以大于第一电极层的面积。
第一电极层可以在平面图中与第一栅电极叠置，第二电极层可以在平面图中与第二栅电极叠置。
第一电极层可以布置在第一源区的上层中，第二电极层可以布置在第二源区的上层中。
第一电极层可以布置在第一源区的下层中，第二电极层可以布置在第二源区的下层中。
显示装置还可以包括：第三驱动晶体管，包括第三栅电极和第三半导体层，第三半导体层包括第三源区和第三漏区，第三驱动晶体管布置在基底的与第二像素区域相邻的第三像素区域中；第三电极层，在平面图中与第三驱动晶体管的第三源区的至少一部分叠置；以及第三电源线，电连接到第三电极层。
第三驱动晶体管的第三源区和第三电极层的第三叠置面积可以与第一叠置面积和第二叠置面积中的一个相同。
第三驱动晶体管的第三源区与第三电极层的第三叠置面积可以不同于第一叠置面积和第二叠置面积。
显示装置还可以包括：第三电极层，在第一驱动晶体管的第一源区的下方，第三电极层在平面中与第一源区的至少一部分叠置；以及第四电极层，在第二驱动晶体管的第二源区的下方，第四电极层在平面中与第二源区的至少一部分叠置。
显示装置还可以包括：至少一个第一薄膜晶体管，连接到第一驱动晶体管，所述至少一个第一薄膜晶体管布置在第一像素区域中；至少一个第二薄膜晶体管，连接到第二驱动晶体管，所述至少一个第二薄膜晶体管布置在第二像素区域中；第一像素电极，电连接到第一驱动晶体管；第二像素电极，电连接到第二驱动晶体管；以及遮光构件，布置在第一薄膜晶体管上并且遮挡外部光。
第一像素电极的至少一部分可以在平面中与第一薄膜晶体管的源区和漏区中的至少一个叠置，遮光构件的至少一部分可以在平面中与第二薄膜晶体管的源区和漏区中的至少一个叠置。
根据一个或更多个实施例，显示装置包括：基底，包括第一像素区域和与第一像素区域相邻的第二像素区域；以及第一像素电路和第二像素电路，分别布置在基底的第一像素区域和第二像素区域中，其中，第一像素电路和第二像素电路中的每个包括：半导体层，包括源区、沟道区和漏区；栅电极，位于半导体层之上并且与沟道区对应；以及电极层，位于栅电极之上并且面对栅电极，电极层电连接到电源线。
电极层的至少一部分可以面对源区，第二像素电路的电极层和源区的面对面积可以大于第一像素电路的电极层和源区的面对面积。
第二像素电路的源区的宽度可以大于第一像素电路的源区的宽度。
第二像素电路的电极层在第一方向上的长度可以大于第一像素电路的电极层在第一方向上的长度，第一方形为源区的宽度方向。
显示装置还可以包括：第三像素区域，与基底的第二像素区域相邻，其中，第三像素电路布置在第三像素区域中。
第三像素电路的电极层和源区的面对面积可以与第一像素电路的电极层和源区的面对面积以及第二像素电路的电极层和源区的面对面积中的一个相同。
第三像素电路的电极层和源区的面对面积可以不同于第一像素电路的电极层和源区的面对面积以及第二像素电路的电极层和源区的面对面积。
显示装置还可以包括第二电极层，所述第二电极层位于源区的下方并且面对源区的至少一部分。
根据一个或更多个实施例，显示装置包括：基底，包括第一像素区域和与第一像素区域相邻的第二像素区域；第一像素电路，包括第一驱动晶体管和第一电容器，第一驱动晶体管包括第一半导体层和第一栅电极，第一电容器包括第一下电极和第一上电极，第一半导体层包括第一源区和第一漏区，第一像素电路布置在基底的第一像素区域中；第二像素电路，包括第二驱动晶体管和第二电容器，第二驱动晶体管包括第二半导体层和第二栅电极，第二电容器包括第二下电极和第二上电极，第二半导体层包括第二源区和第二漏区，第二像素电路布置在基底的第二像素区域中；第一电源线，电连接到第一上电极；以及第二电源线，电连接到第二上电极。
第一下电极可以为第一源区的至少一部分，第二下电极可以为第二源区的至少一部分，第二电容器的第二下电极和第二上电极的面对面积可以大于第一电容器的第一下电极和第一上电极的面对面积。
第二下电极的宽度可以大于第一下电极的宽度。
第二上电极在第二源区的宽度方向上的长度可以大于第一上电极在第一源区的宽度方向上的长度。
显示装置还可以包括：第三电容器，包括第一电容器的第一上电极的延伸部分和第一驱动晶体管的第一栅电极，第三电容器布置在第一像素区域中；以及第四电容器，包括第二电容器的第二上电极的延伸部分和第二驱动晶体管的第二栅电极，第四电容器布置在第二像素区域中。
根据一个或更多个实施例的显示装置可以通过防止色扩散现象来提供高质量图像。
附图说明
下面通过结合附图对实施例进行描述，这些和/或其它方面将变得明显并且更加易于理解，在附图中：
图1是根据实施例的显示装置的平面图；
图2是根据实施例的图1的显示装置的一个像素的等效电路图；
图3是示出根据实施例的驱动图2的像素的时序图；
图4是示出根据对比示例的驱动图2的像素的时序图；
图5是薄膜晶体管的滞后特性的曲线图；
图6是示出由于薄膜晶体管的滞后特性导致的显示装置的亮度问题的曲线图；
图7是根据实施例的图2中示出的像素的像素电路的平面图；
图8是图7的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的平面图；
图9是沿图8的线I-I'和II-II'截取的剖视图；
图10是根据另一实施例的图2中示出的像素的像素电路的平面图；
图11是图10的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的平面图；
图12是沿图11的线III-III'和IV-IV'截取的剖视图；
图13和图14是根据另一实施例的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的剖视图；
图15是其中像素电极和遮光构件进一步布置在图3中所示的像素电路中的平面图；以及
图16是根据实施例的显示装置的局部平面图。
具体实施方式
由于本公开允许各种改变和许多实施例，所以将在附图中示出并在书面描述中详细描述示例实施例。当参考参照附图描述的实施例时，本公开的效果和特性以及实现这些的方法将是明显的。然而，本公开可以以许多不同的形式实施，并且不应该被解释为受限于这里阐述的示例实施例。
如这里所使用的，除非上下文另有明确说明，否则单数形式“一个(种/者)”和“所述(该)”也旨在包括复数形式。
还将理解的是，这里使用的术语“包括”和/或“包含”及其变型说明存在所述特征或组件，但不排除存在或附加一个或更多个其它特征或组件。
为了便于解释，可夸大附图中元件的尺寸。换言之，由于为了便于解释而任意地示出了附图中的组件的尺寸和厚度，因此下面的实施例不限于此。
当某个实施例可以被不同地实现时，可以以与所描述的顺序不同地执行具体的工艺顺序。例如，可以基本同时执行或者以与所描述的顺序相反的顺序执行两个连续描述的工艺。
在下文中，将参照附图更充分地描述本公开，附图中示出了本公开的示例实施例。当参照附图进行描述时，附图中同样的附图标号指示同样的或相应的元件，并且将省略对其重复的描述。
图1是根据实施例的显示装置1的平面图。
参照图1，显示装置1包括基底10。基底10包括显示区域DA和在显示区域DA外部的外围区域PA。
多个像素PX可以布置在基底10的显示区域DA中。传输将要施加到显示区域DA的电信号的各种布线可以布置在基底10的外围区域PA中。
像素PX可以包括发射第一颜色的光的第一像素、发射第二颜色的光的第二像素和发射第三颜色的光的第三像素。第一像素可以是红色像素，第二像素可以是绿色像素，第三像素可以是蓝色像素。实施例不限于此，并且可以包括发射不同颜色的光的一个或更多个像素PX。
图2是根据实施例的图1的显示装置1的一个像素PX(可以是更多个像素PX)的等效电路图。
像素PX包括发射光的发光元件以及从多条布线接收信号并驱动发光元件的像素电路。在下文中，作为示例描述包括作为发光元件的有机发光装置(OLED)的像素PX。
布线可以包括传输第一扫描信号GI的第一扫描线GIL、传输第二扫描信号GW的第二扫描线GWL、传输第三扫描信号GB的第三扫描线GBL、传输数据信号DATA的数据线DL和传输第一电源电压ELVDD的电源线PL。然而，实施例不限于此，布线还可以包括传输初始化电压Vint的初始化线VL和传输发射控制信号EM的发射控制线EML，如图2中所示。
像素PX的像素电路可以包括多个晶体管T1至T7以及电容器Cst和Cse。
第一晶体管T1包括连接到第一电容器Cst的第一电极Cst1的栅电极G1、经由第五晶体管T5连接到电源线PL的第一电极S1以及经由第六晶体管T6电连接到OLED的像素电极的第二电极D1。第一晶体管T1用作驱动晶体管，并且根据第二晶体管T2的开关操作接收数据信号DATA并将电流供应到OLED。
第二晶体管T2包括连接到第二扫描线GWL的栅电极G2、连接到数据线DL的第一电极S2以及连接到第一晶体管T1的第一电极S1的第二电极D2。第二晶体管T2响应于通过第二扫描线GWL传输的第二扫描信号GW而导通，并且执行将通过数据线DL传输的数据信号DATA传输到第一晶体管T1的第一电极S1的开关操作。
第三晶体管T3包括连接到第二扫描线GWL的栅电极G3、连接到第一晶体管T1的第二电极D1的第一电极S3以及与第一电容器Cst的第一电极Cst1、第四晶体管T4的第二电极D4和第一晶体管T1的栅电极G1连接的第二电极D3。第三晶体管T3响应于通过第二扫描线GWL传输的第二扫描信号GW而导通，并且二极管连接第一晶体管T1。
第四晶体管T4包括连接到第一扫描线GIL的栅电极G4、连接到初始化线VL的第一电极S4以及与第一电容器Cst的第一电极Cst1、第三晶体管T3的第二电极D3和第一晶体管T1的栅电极G1连接的第二电极D4。第四晶体管T4响应于通过第一扫描线GIL传输的第一扫描信号GI而导通，并且通过向第一晶体管T1的栅电极G1传输初始化电压Vint来执行使第一晶体管T1的栅极电压初始化的初始化操作。
第五晶体管T5包括连接到发射控制线EML的栅电极G5、连接到电源线PL的第一电极S5以及连接到第二晶体管T2的第二电极D2的第二电极D5。
第六晶体管T6包括连接到发射控制线EML的栅电极G6、与第一晶体管T1的第二电极D1和第三晶体管T3的第一电极S3连接的第一电极S6以及连接到OLED的像素电极的第二电极D6。
第五晶体管T5和第六晶体管T6响应于通过发射控制线EML传输的发射控制信号EM而同时导通，电流流过OLED。
第七晶体管T7包括连接到第三扫描线GBL的栅电极G7、与第六晶体管T6的第二电极D6和OLED的像素电极连接的第一电极S7以及连接到初始化线VL的第二电极D7。第七晶体管T7响应于通过第三扫描线GBL传输的第三扫描信号GB而导通，并且通过向OLED的像素电极传输初始化电压Vint来执行使OLED的像素电极的电压初始化的初始化操作。
连接到第七晶体管T7的栅电极G7的第三扫描线GBL可以是下一行或前一行的第一扫描线GIL或第二扫描线GWL，第三扫描信号GB可以是下一行或前一行的第一扫描信号GI或第二扫描信号GW。可以省略第七晶体管T7。
第一电容器Cst包括连接到第一晶体管T1的栅电极G1的第一电极Cst1以及连接到电源线PL的第二电极Cst2。第一电容器Cst的第一电极Cst1还连接到第三晶体管T3的第二电极D3和第四晶体管T4的第二电极D4。
第二电容器Cse包括连接到第一晶体管T1的第一电极S1的第一电极Cse1以及连接到电源线PL的第二电极Cse2。第二电容器Cse的第一电极Cse1还连接到第二晶体管T2的第二电极D2和第五晶体管T5的第二电极D5。
OLED包括像素电极和面对像素电极的共电极，共电极可以接收第二电源电压ELVSS。
OLED包括在像素电极和共电极之间的中间层。中间层包括发射光的有机发射层，并且还可以包括空穴注入层(HIL)、空穴传输层(HTL)、电子传输层(ETL)和电子注入层(EIL)中的至少一者。然而，本实施例不限于此，可以在像素电极和共电极之间布置各种功能层。
有机发射层可以发射红光、绿光或蓝光。然而，本实施例不限于此，有机发射层可以发射白光。在这种情况下，有机发射层可以包括其中堆叠发射红光的发射材料、发射绿光的发射材料和发射蓝光的发射材料的结构，或者包括其中混合发射红光的发射材料、发射绿光的发射材料和发射蓝光的发射材料的结构。
OLED可以通过从第一晶体管T1接收驱动电流Ioled并发射预设颜色的光来显示图像。
图3是示出根据实施例的驱动图2的像素PX的时序图。
参照图3，实施例的像素PX在一帧期间执行滞后补偿(t1至t4)、初始化(t5)、阈值电压补偿和数据写入(t6)以及发光(t8)的操作。还可以在发光(t8)之前执行发光元件的初始化(t7)。
在滞后补偿的时间段t1至t4期间，像素PX重复执行初始化和阈值电压补偿。
在第一时间段t1和第三时间段t3，向第一扫描线GIL供应第一扫描信号GI，因此初始化电压Vint通过导通的第四晶体管T4而被供应到第一晶体管T1的栅电极G1。
此外，在第二时间段t2和第四时间段t4，向第二扫描线GWL供应第二扫描信号GW，因此第一晶体管T1通过导通的第三晶体管T3而二极管连接，第一晶体管T1的阈值电压被补偿。
在第一时间段t1至第四时间段t4期间，在将数据信号DATA施加到像素PX之前，将导通偏置电压施加到第一晶体管T1的栅电极G1，执行第一晶体管T1的滞后补偿。
接下来，在第五时间段t5，通过第一扫描线GIL供应第一扫描信号GI，因此初始化电压Vint通过导通的第四晶体管T4而供应到第一晶体管T1的栅电极G1。在这种情况下，第二电容器Cse防止第一晶体管T1的第一电极S1的电压降。
随后，在第六时间段t6，向第二扫描线GWL供应第二扫描信号GW，第二晶体管T2和第三晶体管T3导通。当第三晶体管T3导通时，第一晶体管T1是二极管连接的。当第一晶体管T1是二极管连接的时，将数据信号DATA和对应于第一晶体管T1的阈值电压的补偿电压施加到第一晶体管T1的栅电极G1。在这种情况下，与第一电源电压ELVDD和补偿电压之间的差对应的电荷存储在第一电容器Cst中。
在时间段t7，向第三扫描线GBL供应第三扫描信号GB，第七晶体管T7导通。初始化电压Vint通过第七晶体管T7供应到OLED的像素电极。
在第八时间段t8，第五晶体管T5和第六晶体管T6通过由发射控制线EML供应的发射控制信号EM而导通。因此，在第一晶体管T1处发生与第一晶体管T1的栅电极G1的电压和第一电源电压ELVDD之间的电压差对应的驱动电流Ioled，驱动电流Ioled通过第六晶体管T6供应到OLED。
图4是示出根据对比示例的驱动图2的像素PX的时序图。图5是薄膜晶体管的滞后特性的曲线图，图6是示出由于薄膜晶体管的滞后特性导致的显示装置的亮度问题的曲线图。
当显示装置显示图像时，出现预设颜色的色扩散现象。色扩散现象是由发射不同颜色的光的像素PX(被称为“颜色像素或彩色像素”)的发射时间与薄膜晶体管的滞后特性之间的差异引起的。
根据图4的比较示例的像素驱动执行第一晶体管T1的初始化(t5)、阈值电压补偿和数据写入(t6)、发光元件的初始化(t7)和发光(t8)的操作，而没有根据图3的实施例的像素驱动的滞后补偿时间段t1到t4。
参照图5和图6，当通过第二扫描线GWL供应第二扫描信号GW时，施加数据信号并且补偿第一晶体管T1的阈值电压。由于薄膜晶体管的滞后特性，阈值电压Vth_on和Vth_off根据先前发射状态是导通状态还是截止状态而改变。
因此，在像素PX在显示黑色时变为显示白色的情况下，在其中第一晶体管T1在截止状态下接收数据信号V_DATA并补偿阈值电压Vth_off的第一帧的白色亮度与其中第一晶体管T1在导通状态下接收数据信号V_DATA并补偿阈值电压Vth_on的第二帧的白色亮度之间出现亮度差。
为了解决由薄膜晶体管的滞后特性引起的问题，该实施例通过在补偿阈值电压之前向第一晶体管T1施加任意的导通偏置电压并且使第一晶体管T1的阈值电压在同一方向上偏移来补偿滞后。偏置电压Vgs表示第一晶体管T1的栅电极G1的电压Vgate和第一电极S1的电压Vsource之间的差(Vsource-Vgate)。导通偏置电压是大于阈值电压Vth的偏置电压。
同时，当在第五时间段t5将初始化电压Vint施加到第一晶体管T1的栅电极G1时，第一晶体管T1的栅电极G1的电压变为初始电压和施加初始电压之前的电压之间的差。第一晶体管T1的栅电极G1的电压通过第一晶体管T1的寄生电容而降低，第一晶体管T1的第一电极S1的电压降低。在这种情况下，第一晶体管T1的偏置电压减小。因此，可以减小第一晶体管T1的输出电流。
因此，实施例还包括在电源线PL和像素PX的第一晶体管T1的第一电极S1之间添加用于稳定电压的第二电容器Cse。第二电容器Cse允许通过减小第一晶体管T1的第一电极S1的电压变化来确保导通偏置电压。当导通偏置电压较高时，像素PX的发射量增加，因此可以减小显示黑色后显示白色的第一帧和第二帧的亮度偏差。
此外，由于第二电容器Cse的容量可以针对每个颜色像素被设计为不同，因此导通偏置电压可以针对每个颜色像素设置为不同，可以调节每个颜色像素的发射量。因此，可以减小由于每个颜色像素的输出电流的偏差引起的发射时间的差异。针对每个颜色像素的第二电容器Cse的容量可以通过改变形成第二电容器Cse的电极的面对面积来实现。
图7是根据实施例的图2中示出的像素的像素电路的平面图。图8是图7的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的平面图。图9是沿图8的线I-I'和II-II'截取的剖视图。
示出了其中第一像素PX1布置在第一像素区域中并且第二像素PX2布置在与第一像素区域相邻的第二像素区域中的示例。尽管未示出，但是第三像素PX3可以布置在与第二像素区域相邻的第三像素区域中。第一像素PX1至第三像素PX3中的每个包括发光元件和连接到发光元件的像素电路，如图2中所示。为了便于示出，图7示出了其中第一像素PX1的像素电路布置在第一像素区域中并且第二像素PX2的像素电路布置在第二像素区域中的示例。在下文中，主要描述第一像素PX1，第一像素PX1的描述同样适用于第二像素PX2和第三像素PX3。可以在第二方向上顺序地布置第一像素区域至第三像素区域。
第一像素PX1布置在沿第一方向延伸的多条布线与沿与第一方向交叉的第二方向延伸的多条布线交叉的点处。第一扫描线GIL、第二扫描线GWL、第三扫描线GBL、初始化线VL和发射控制线EML沿第二方向延伸。数据线DL和电源线PL沿第一方向延伸。
像素电路的第一晶体管T1至第七晶体管T7中的每个包括半导体层和栅电极，该半导体层包括源区、漏区以及在源区和漏区之间的沟道区，栅电极与半导体层绝缘并且布置在与沟道区对应的位置处。
半导体层可以位于基底10上的缓冲层11(见图9)上。可以省略缓冲层11。
半导体层包括例如多晶硅，并且包括未掺杂有杂质的沟道区和掺杂有杂质的源区和漏区。这里，杂质根据晶体管的种类而不同，并且可以是N型杂质或P型杂质。第一晶体管T1至第七晶体管T7的半导体层可以布置在同一层中、彼此连接并且以各种形状弯曲。图2中所示的晶体管的第一电极和第二电极分别对应于图7中所示的源区和漏区。在下文中，晶体管的第一电极和第二电极可以分别与源区和漏区混合使用。
第一绝缘层12(见图9)布置在半导体层和栅电极之间。
第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发射控制线EML在第二方向上延伸并且布置在其中布置有第一晶体管T1的栅电极G1至第七晶体管T7的栅电极G7的层中。第二绝缘层13(见图9)布置在第一晶体管T1的栅电极G1至第七晶体管T7的栅电极G7上。
第一晶体管T1包括半导体层和栅电极G1，半导体层包括源区S1、漏区D1和沟道区C1。在平面图中，第一晶体管T1的栅电极G1与沟道区C1叠置。第一晶体管T1的半导体层可以通过包括在源区S1和漏区D1之间的弯曲而允许沟道区C1变长。因此，可以加宽施加到栅电极G1的栅极电压的驱动范围。第一晶体管T1的半导体层可以具有弯折的形状或弯曲的形状，诸如，
Figure BDA0001807979330000111
“S”、“M”和“W”，可以做出各种实施例。
第二晶体管T2包括半导体层和栅电极G2，半导体层包括源区S2、漏区D2和沟道区C2。在平面图中，第二晶体管T2的栅电极G2与沟道区C2叠置。第二晶体管T2的源区S2通过第一绝缘层12到第三绝缘层14(见图9)中的接触孔电连接到数据线DL。第二晶体管T2的漏区D2连接到第一晶体管T1的源区S1。
第三晶体管T3包括半导体层和栅电极G3，半导体层包括源区S3、漏区D3和沟道区C3。在平面图中，第三晶体管T3的栅电极G3与沟道区C3叠置，并且是第二扫描线GWL的一部分。第三晶体管T3的源区S3连接到第一晶体管T1的漏区D1，漏区D3通过连接电极电连接到第一晶体管T1的栅电极G1。通过在第一绝缘层12到第三绝缘层14中并且暴露第三晶体管T3的漏区D3的接触孔以及在第二绝缘层13和第三绝缘层14中并且暴露第一晶体管T1的栅电极G1的接触孔，连接电极将第三晶体管T3的漏区D3连接到第一晶体管T1的栅电极G1。
第四晶体管T4包括半导体层和栅电极G4，半导体层包括源区S4、漏区D4和沟道区C4。在平面图中，第四晶体管T4的栅电极G4与沟道区C4叠置，并且是第一扫描线GIL的一部分。第四晶体管T4的源区S4通过连接电极电连接到初始化线VL，漏电极D4电连接到第三晶体管T3的漏区D3和第一晶体管T1的栅电极G1。通过在第一绝缘层12到第三绝缘层14中并且暴露第四晶体管T4的源区S4的接触孔以及在第三绝缘层14中并且暴露初始化线VL的接触孔，连接电极将第四晶体管T4的源区S4连接到初始化线VL。初始化线VL布置在其中布置第一电容器Cst的第二电极Cst2的层中。
第五晶体管T5包括半导体层和栅电极G5，半导体层包括源区S5、漏区D5和沟道区C5。在平面图中，第五晶体管T5的栅电极G5与沟道区C5叠置，并且是发射控制线EML的一部分。第五晶体管T5的源区S5通过在第一绝缘层12至第三绝缘层14中并且暴露出源电极S5的一部分的接触孔电连接到电源线PL，漏区D5连接到第一晶体管T1的第一电极S1。
第六晶体管T6包括半导体层和栅电极G6，半导体层包括源区S6、漏区D6和沟道区C6。在平面图中，第六晶体管T6的栅电极G6与沟道区C6叠置，并且是发射控制线EML的一部分。第六晶体管T6的源区S6连接到第一晶体管T1的漏区D1，漏区D6电连接到OLED的像素电极。第六晶体管T6的漏区D6通过在第一绝缘层12和第三绝缘层14中并且暴露漏区D6的一部分的接触孔电连接到第三绝缘层14上的连接电极。像素电极通过在与第六晶体管T6的漏区D6连接的连接电极上的第四绝缘层中的通孔电连接到连接电极，并因此连接到第六晶体管T6的漏区D6。
第七晶体管T7包括半导体层和栅电极G7，半导体层包括源区S7、漏区D7和沟道区C7。在平面图中，第七晶体管T7的栅电极G7与沟道区C7叠置，并且是第三扫描线GBL的一部分。第七晶体管T7的漏区D7连接到第四晶体管T4的源区S4，源区S7连接到第六晶体管T6的漏区D6。
第一电容器Cst的第一电极Cst1用作第一晶体管T1的栅电极G1。也就是说，第一电容器Cst的第一电极Cst1和第一晶体管T1的栅电极G1可以被理解为一体。第一电容器Cst的第一电极Cst1与相邻的像素分离，具有四边形形状，包括与第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发射控制线EML相同的材料，并且布置在其中布置有第一扫描线GIL、第二扫描线GWL、第三扫描线GBL和发射控制线EML的层中。
第一电容器Cst的第二电极Cst2在第二方向上连接到相邻像素(也就是说，在同一行中的像素)的第二电极Cst2。第一电容器Cst的第二电极Cst2与第一电极Cst1叠置以完全覆盖第一电极Cst1，并且具有在平面图和剖视图中与第一晶体管T1垂直叠置的结构。第一电容器Cst的第一电极Cst1和第二电极Cst2之间的第二绝缘层13用作介电层。第一电容器Cst的第二电极Cst2包括在与暴露第一电极Cst1的一部分的接触孔对应的位置中的开口。
第三绝缘层14布置在第一电容器Cst的第二电极Cst2上。第三绝缘层14上的数据线DL和电源线PL在第一方向上延伸。电源线PL与第一电容器Cst的第二电极Cst2部分地叠置。
第一电容器Cst的第二电极Cst2通过第三绝缘层14中的暴露第二电极Cst2的一部分的接触孔电连接到电源线PL。因此，电源线PL用作在第一方向上的电源线，第一电容器Cst的第二电极Cst2用作在第二方向上的电源线，因此，电源线PL整体上可以具有网状结构。而且，电源线PL电连接到第五晶体管T5的源区S5。
第二电容器Cse的第一电极Cse1是第一晶体管T1的源区S1的至少一部分。也就是说，第二电容器Cse的第一电极Cse1和第一晶体管T1的源区S1可以被理解为一体。
第二电容器Cse的第二电极Cse2是从第一电容器Cst的第二电极Cst2延伸并覆盖第一晶体管T1的源区S1的至少一部分的电极层。也就是说，第二电容器Cse的第二电极Cse2和第一电容器Cst的第二电极Cst2可以被理解为一体。
参照图8和图9，为了便于描述，使用不同的附图标号来区分第一像素PX1的第一晶体管T1和第二像素PX2的第一晶体管T1。
第一像素PX1的第一晶体管T1包括半导体层和栅电极G11，该半导体层包括源区S11、漏区D11和沟道区C11，栅电极G11对应于沟道区C11。第一电容器Cst和第二电容器Cse被设置为在平面图中和剖视图中与第一晶体管T1竖直叠置。
第一晶体管T1的栅电极G11上方的电极层111a包括与第一晶体管T1的栅电极G11叠置的第一区域以及与第一晶体管T1的源区S11叠置的第二区域。
电极层111a的第一区域用作第一电容器Cst的第二电极Cst12。电极层111a的第二区域用作第二电容器Cse的第二电极Cse12。电极层111a电连接到电源线PL。
第一像素PX1的第一电容器Cst包括第一电极Cst11和第二电极Cst12，第一电极Cst11是第一晶体管T1的栅电极G11，第二电极Cst12面对第一电极Cst11。第一像素PX1的第二电容器Cse包括第一电极Cse11和第二电极Cse12，第一电极Cse11是第一晶体管T1的源区S11，第二电极Cse12面对第一电极Cse11。第一电容器Cst的第二电极Cst12和第二电容器Cse的第二电极Cse12通过第三绝缘层14中的接触孔电连接到电源线PL。
第二像素PX2的第一晶体管T1包括半导体层和栅电极G12，半导体层包括源区S12、漏区D12和沟道区C12，栅电极G12对应于沟道区C12。第一电容器Cst和第二电容器Cse被设置为在平面图中和剖视图中与第一晶体管T1竖直叠置。
第一晶体管T1的栅电极G12上方的电极层111b包括与第一晶体管T1的栅电极G12叠置的第一区域以及与第一晶体管T1的源区S12叠置的第二区域。
电极层111b的第一区域用作第一电容器Cst的第二电极Cst22。电极层111b的第二区域用作第二电容器Cse的第二电极Cse22。电极层111b电连接到电源线PL。
第二像素PX2的第一电容器Cst包括第一电极Cst21和第二电极Cst22，第一电极Cst21是第一晶体管T1的栅电极G12，第二电极Cst22面对第一电极Cst11。第二像素PX2的第二电容器Cse包括第一电极Cse21和第二电极Cse22，第一电极Cse21是第一晶体管T1的源区S12，第二电极Cse22面对第一电极Cse21。第一电容器Cst的第二电极Cst22和第二电容器Cse的第二电极Cse22通过第三绝缘层14中的接触孔电连接到电源线PL。
电极层111a和电极层111b的长度、宽度或面积相同。长度是第一晶体管T1的源区S的在第二方向上或在宽度方向上的尺寸。
第二像素PX2的第二电容器Cse的第一电极Cse21的宽度W2大于第一像素PX1的第二电容器Cse的第一电极Cse11的宽度W1。因此，第二像素PX2中的第一晶体管T1的源区S12与第二电极Cse22的叠置区域的面积大于第一像素PX1中的第一晶体管T1的源区S11与第二电极Cse12的叠置区域的面积。因此，第二像素PX2的第二电容器Cse的容量大于第一像素PX1的第二电容器Cse的容量。
实施例可以通过使用由第一晶体管T1的源区S1的宽度调节的第二电容器Cse的容量差来诱导第一像素PX1和第二像素PX2的导通偏置电压偏差。因此，与第一像素PX1相比，可以通过在第二像素PX2上施加强的导通偏置电压来使响应速度更快，而减小像素之间的发光延迟差。
布置在第三像素区域中的第三像素PX3的第二电容器Cse的容量可以与第一像素PX1的第二电容器Cse的容量或第二个像素PX2的第二电容器Cse的容量相同或不同。也就是说，与第一晶体管T1的源区S1对应的第三像素PX3的第二电容器Cse的宽度可以与第一像素PX1或第二像素PX2的与第一晶体管T1的源区S1对应的第二电容器Cse的宽度相同或不同。
图10是根据另一实施例的图2中示出的像素的像素电路的平面图。图11是图10的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的平面图。图12是沿图11的线III-III'和IV-IV'截取的第一晶体管T1、第一电容器Cst和第二电容器Cse的剖视图。在下文中，主要描述与图7和图8不同的内容。
图10与图7的不同之处在于：第一像素PX1和第二像素PX2的第一晶体管T1的栅电极G1上方的电极层的尺寸不同于图7中的尺寸。
参照图11和图12，第二像素PX2的电极层111b的长度L2大于第一像素PX1的电极层111a的长度L1。第二像素PX2的电极层111b覆盖第一晶体管T1的栅电极G12和源区S12的全部。相反，第一像素PX1的电极层111a覆盖第一晶体管T1的栅电极G11和第一晶体管T1的源区S11的一部分。第一像素PX1的第一晶体管T1的源区S11的宽度与第二像素PX2的第一晶体管T1的源区S12的宽度相同。
因此，第二像素PX2中的第一晶体管T1的源区S12和第二电极Cse22的叠置区域的面积大于第一像素PX1中的第一晶体管T1的源区S11和第二电极Cse12的叠置区域的面积。因此，第二像素PX2的第二电容器Cse的容量大于第一像素PX1的第二电容器Cse的容量。
实施例可以通过使用由第二电容器Cse的第二电极Cse2的长度调节或面积调节的第二电容器Cse的容量差，诱导第一像素PX1和第二像素PX2的导通偏置电压偏差。因此，与第一像素PX1相比，可以通过在第二像素PX2上施加强的导通偏置电压来使响应速度更快，减小像素之间的发光延迟差。
布置在第三像素区域中的第三像素PX3的第二电容器Cse的容量可以与第一像素PX1的第二电容器Cse的容量或第二像素PX2的第二电容器Cse的容量相同或不同。也就是说，第三像素PX3的第二电容器Cse的第二电极Cse2的长度或面积可以与第一像素PX1或第二像素PX2的第二电容器Cse的第二电极Cse2的长度或面积相同或不同。
图13和图14是根据另一实施例的第一晶体管T1、第一电容器Cst和第二电容器Cse的放大的剖视图。在下文中，主要描述与图7至图12的内容不同的内容。
参照图13，第一像素PX1的第一晶体管T1布置在基底10的第一像素区域中，第二像素PX2的第一晶体管T1布置在第二像素区域中。
辅助电极AE布置在基底10上的缓冲层11上。第一绝缘层12布置在辅助电极AE上，第一晶体管T1的半导体层布置在第一绝缘层12上。第二绝缘层13布置在半导体层上，栅电极布置在第二绝缘层13上。第三绝缘层14布置在栅电极上，与栅电极叠置的电极层布置在第三绝缘层14上。电极层可以是第一电容器Cst的一个电极。
第一像素PX1的第一晶体管T1的半导体层包括源区S11、漏区D11和对应于栅电极G11的沟道区C11。第一电容器Cst包括第一电极Cst11和第二电极Cst12，第一电极Cst11是第一晶体管T1的栅电极G11，第二电极Cst12在第一电极Cst11上。第二电容器Cse包括第一电极Cse11和第二电极Cse12，第一电极Cse11是第一晶体管T1的源区S11的一部分，第二电极Cse12是面对第一电极Cse11的辅助电极AE。可以将相同的电压施加到第一电容器Cst的第二电极Cst12和辅助电极AE。例如，第一电容器Cst的第二电极Cst12和辅助电极AE电连接到电源线PL，因此可以接收第一电源电压ELVDD。可选择地，可以将不同的电压分别施加到第一电容器Cst的第二电极Cst12和辅助电极AE。例如，第一电容器Cst的第二电极Cst12可以电连接到电源线PL并且可以接收第一电源电压ELVDD，辅助电极AE可以接收单独的恒定电压。
第二像素PX2的第一晶体管T1的半导体层包括源区S12、漏区D12和与栅电极G12对应的沟道区C12。第一电容器Cst包括第一电极Cst21和第二电极Cst22，第一电极Cst21是第一晶体管T1的栅电极G12，第二电极Cst22在第一电极Cst21上。第二电容器Cse包括第一电极Cse21和第二电极Cse22，第一电极Cse21是第一晶体管T1的源区S12的一部分，第二电极Cse22是面对第一电极Cse21的辅助电极AE。可以将相同的电压施加到第一电容器Cst的第二电极Cst22和辅助电极AE。例如，第一电容器Cst的第二电极Cst22和辅助电极AE电连接到电源线PL，因此可以接收第一电源电压ELVDD。可选择地，可以将不同的电压分别施加到第一电容器Cst的第二电极Cst22和辅助电极AE。例如，第一电容器Cst的第二电极Cst22可以电连接到电源线PL并且可以接收第一电源电压ELVDD，辅助电极AE可以接收单独的恒定电压。
第二像素PX2的第一晶体管T1的源区S12的宽度W2大于第一像素PX1的第一晶体管T1的源区S11的宽度W1。因此，第二像素PX2中的第一晶体管T1的源区S12与第二电极Cse22的叠置区域的面积大于第一像素PX1中的第一晶体管T1的源区S11与第二电极Cse12的叠置区域的面积。因此，第二像素PX2的第二电容器Cse的容量大于第一像素PX1的第二电容器Cse的容量。
参照图14，第一像素PX1的第一晶体管T1布置在基底10的第一像素区域中，第二像素PX2的第一晶体管T1布置在第二像素区域中。
图14的实施例与图13的实施例的不同之处在于：图14的实施例中所示的第三绝缘层14上的电极层覆盖第一晶体管T1的栅电极和源区。
第一像素PX1的第二电容器Cse包括具有第一电极Cse11和第二电极Cse12的电容器以及具有第一电极Cse11和第三电极Cse13的电容器，第一电极Cse11是第一晶体管T1的源区S11的一部分，第二电极Cse12是面对第一电极Cse11的辅助电极，第三电极Cse13是面对第一电极Cse11的电极层的一部分。
可以将相同的电压施加到第二电容器Cse的第三电极Cse13和辅助电极AE。例如，第二电容器Cse的第三电极Cse13和辅助电极AE可以电连接到电源线PL并且可以接收第一电源电压ELVDD。
第二像素PX2的第二电容器Cse包括具有第一电极Cse21和第二电极Cse22的电容器以及具有第一电极Cse21和第三电极Cse23的电容器，第一电极Cse21是第一晶体管T1的源区S12的一部分，第二电极Cse22是面对第一电极Cse21的辅助电极，第三电极Cse23是面对第一电极Cse21的电极层的一部分。
可以将相同的电压施加到第二电容器Cse的第三电极Cse23和辅助电极AE。例如，第二电容器Cse的第三电极Cse23和辅助电极AE可以电连接到电源线PL并且可以接收第一电源电压ELVDD。
图14的实施例可以通过并联连接第二电容器来增加容量，在像素上施加更强的导通偏置电压。
图15是其中像素电极和遮光构件进一步布置在图7中所示的像素电路中的平面图。
参照图15，电连接到像素电路的第一像素电极PE1布置在第一像素区域中布置的第一像素PX1的像素电路上。电连接到像素电路的第二像素电极PE2布置在第二像素区域中布置的第二像素PX2的像素电路上。在平面图中，第一像素电极PE1可以沿对角线方向与第二像素电极PE2相邻。
第一像素电极PE1通过通孔VIA1电连接到第一像素PX1的第六晶体管T6的漏区D6。第一像素电极PE1的至少一部分与第三晶体管T3的源区S3和漏区D3中的至少一个以及第一晶体管T1叠置。
第二像素电极PE2通过通孔VIA2电连接到第二像素PX2的第六晶体管T6的漏区D6。第二像素电极PE2的至少一部分与第六晶体管T6和第七晶体管T7叠置。
当在连接到像素PX的第一晶体管T1的至少一个晶体管截止的情况下由于外部光发生截止电流时，漏电流被引入第一晶体管T1并且可以出现颜色像素之间的颜色偏差。
通过使用像素电极或遮光构件，实施例覆盖至少一个晶体管的源区和漏区，所述至少一个晶体管连接到暴露于外部光的像素PX的第一晶体管T1。例如，遮光构件可以覆盖第三晶体管T3和/或第四晶体管T4的源区和漏区的至少一部分。遮光构件的布置位置可以通过像素电极的布置来确定。
在实施例中，遮光构件可以包括半导体材料。在另一实施例中，遮光构件可以包括与像素PX内的多条布线(例如，扫描线、数据线、初始化线等)和像素电极的材料相同的材料。
在图15的实施例中，遮光构件可以包括在剖视图中布置在像素电极PE和电源线PL之间的第一遮光构件120。第一遮光构件120可以包括第一区域120a和第二区域120b，第一区域120a沿相邻像素PX的像素电极PE的外围在第二方向上以Z字形延伸，第二区域120b在平面图中与每个像素PX的电源线PL叠置并且在第一方向上延伸。在平面图中，第一遮光构件120的一部分可以与像素电极PE和电源线PL的至少一部分叠置。遮光构件还可以包括第二遮光构件130，第二遮光构件130布置在其中布置有初始化线VL的层中。
第一像素电极PE1覆盖第一像素PX1的第三晶体管T3的源区S3和漏区D3。
第一遮光构件120覆盖第二像素PX2的第三晶体管T3的源区S3和漏区D3的至少一部分、第四晶体管T4的源区S4和漏区D4的至少一部分以及第一像素PX1的第四晶体管T4的源区S4和漏区D4的至少一部分。
第二遮光构件130覆盖第二晶体管T2的源区S2和漏区D2的至少一部分以及第四晶体管T4的源区S4和漏区D4的至少一部分。
第一遮光构件120和第二遮光构件130可以电连接到电源线PL。第一遮光构件120和/或第二遮光构件130可以连接到电源线PL并且可以接收恒定电压，从而防止第二晶体管T2、第三晶体管T3和第四晶体管T4受其它相邻的电信号的影响。也就是说，第一遮光构件120和第二遮光构件130可以改善像素PX的电路的操作特性。
实施例通过使用像素电极和/或遮光构件允许薄膜晶体管的源区和漏区不暴露于外部光。遮光构件可以布置在适当层的适当位置，以覆盖薄膜晶体管的源区和漏区的未被像素电极覆盖的至少一部分。
尽管未示出，但是包括暴露像素电极的一部分的开口的像素限定层可以布置在像素电极上。发射层可以布置在像素限定层的开口中，因此开口可以对应于像素电极的发射部分。面对像素电极的共电极可以布置在发射层上。
图16是根据实施例的显示装置1的局部平面图。
参照图16，多个像素可以布置在显示装置1的显示区域DA中。图16示出了构成像素的发光元件的像素电极的发射部分，并省略了布置在像素电极下方的像素电路。至少一个绝缘层可以布置在像素电路和像素电极之间。像素电极的发射部分的面积(称为“发射面积”)可以与像素电极的面积成比例。由于像素电极的发射面积决定像素的开口率，因此，在下文中，为了便于描述，图16中所示的像素电极的发射部分和发射面积可以分别与像素和像素的面积混合使用。
显示装置1包括多个第一像素PX1、多个第二像素PX2和多个第三像素PX3。第一像素PX1、第二像素PX2和第三像素PX3可以在行方向和列方向上沿预设图案重复布置。
第二像素PX2的面积可以小于相邻的第一像素PX1和第三像素PX3的面积。第二像素PX2可以是发射绿光的绿色像素G。第二像素PX2可以彼此间隔开并且布置在第一虚拟直线IL1上。第二像素PX2可以具有诸如包括四边形和八边形的多边形、圆形和椭圆形的形状。多边形可以包括倒圆的多边形。
第三像素PX3位于虚拟四边形IS的一对第一顶点P1处，在虚拟四边形IS中第二像素PX2在正方形的中心处为中心，该对第一顶点P1彼此面对。第一像素PX1位于虚拟四边形IS的一对第二顶点P2处。虚拟四边形IS可以是正方形。
第一像素PX1与第二像素PX2和第三像素PX3间隔开，并且以与虚拟正方形IS的第一顶点P1相邻的第二顶点P2为中心。第一像素PX1的面积可以大于相邻的第二像素PX2的面积。第一像素PX1可以是发射红光的红色像素R。第一像素PX1可以具有诸如包括四边形和八边形的多边形、圆形和椭圆形的形状。多边形可以包括倒圆的多边形。
第三像素PX3与第一像素PX1和第二像素PX2间隔开，并且以虚拟正方形IS的第一顶点P1为中心。第三像素PX3的面积可以大于相邻的第二像素PX2的面积。此外，第三像素PX3可以具有与第一像素PX1的面积不同的面积。例如，第三像素PX3可以具有比第一像素PX1的面积大的面积。在另一实施例中，第三像素PX3可以具有与第一像素PX1的面积相同的面积。第三像素PX3可以是发射蓝光的蓝色像素B。第三像素PX3可以具有诸如包括四边形和八边形的多边形、圆形和椭圆形的形状。多边形可以包括倒圆的多边形。
多个第一像素PX1和多个第三像素PX3在第二虚拟直线IL2上交替地布置，因此，以第一顶点P1为中心的多个第三像素PX3和以第二顶点P2为中心的多个第一像素PX1围绕第二像素PX2。
同时，在根据实施例的显示装置1的像素布置结构中，第一像素PX1、第二像素PX2和第三像素PX3分别发射红光、绿光和蓝光，但不限于此，可以发射与红光、绿光和蓝光不同的光。例如，第一像素PX1至第三像素PX3中的一个或更多个像素可以发射白光。
第一像素PX1至第三像素PX3中的每个可以包括像素电路和连接到像素电路的发光元件，如图2中所示。
第一像素PX1至第三像素PX3中的像素电路可以在第一方向上分别布置在第一像素区域至第三像素区域中，如图7中所示。第一像素PX1至第三像素PX3中的发光元件可以布置在与像素电极对应的位置处，如图15中所示。
在实施例中，图15的布置在第一像素区域中的第一像素PX1和布置在第二像素区域中的第二像素PX2可以分别是示出在图16中的红色像素R(或蓝色像素B)和绿色像素G。
在图16中所示的像素布置的情况下，绿色像素G的驱动电流小于红色像素R和蓝色像素B的驱动电流，因此绿色像素G的发光时间相对晚。因此，可能发生紫色扩散现象。
因此，通过根据实施例使绿色像素G的第二电容器Cse的容量高于红色像素R和蓝色像素B的第二电容器Cse的容量，形成绿色像素G的高的导通偏置电压，因此增大绿色像素G的驱动电流，可以减小发光时间的偏差。
例如，当绿色像素G、红色像素R和蓝色像素B的第二电容器Cse的电容等于9.2fF时，绿色像素G、红色像素R和蓝色像素B的偏置电压Vgs分别为-5.76fF、-5.65fF和-5.58fF。下面的表1表示在红色像素R的第二电容器和蓝色像素B的第二电容器保持在9.2fF的情况下，偏置电压Vgs随着绿色像素G的第二电容器Cse中的容量变化的变化。
表1
Cse[fF] Vgs_G[V] 相对于R的ΔVgs 相对于B的ΔVgs
12 -5.97 -0.32 -0.39
14 -6.16 -0.51 -0.58
16 -6.33 -0.68 -0.75
18 -6.49 -0.84 -0.91
表1示出绿色像素G的偏置电压随着绿色像素G的第二电容器Cse的容量的增大而增大。因此，通过保持红色像素R和蓝色像素B的发射量，增大绿色像素G的发射量并提高绿色像素G的响应速度，绿色像素G的发光时间可以接近于红色像素R和蓝色像素B的发光时间。
根据实施例的显示装置针对每个颜色像素通过调节与驱动晶体管的源电极连接的稳定的电容器的相对电极的面积(尺寸)，来区分通过稳定的电容器的容量控制的导通偏置电压。因此，可以通过控制针对每个颜色像素的导通偏置电压，来调节针对每个颜色像素的发射量和发光时间。因此，由于可以减小颜色像素之间的发光延迟偏差，所以可以减少色扩散和/或色模糊。
根据实施例的显示装置可以通过防止色扩散现象来提供高质量图像。
虽然已经参照附图中示出的实施例描述了本公开，但这仅作为示例提供，并且本领域的普通技术人员将理解的是，在不脱离如权利要求所限定的本公开的精神和范围的情况下，这里可以做出形式和细节上的各种改变及其等同物。

Claims (20)

1.一种显示装置，所述显示装置包括：
第一驱动晶体管，包括第一栅电极和第一半导体层，所述第一半导体层包括第一源区和第一漏区，所述第一驱动晶体管布置在基底的第一像素区域中；
第二驱动晶体管，包括第二栅电极和第二半导体层，所述第二半导体层包括第二源区和第二漏区，所述第二驱动晶体管布置在所述基底的与所述第一像素区域相邻的第二像素区域中；
第一电极层，在平面图中与所述第一驱动晶体管的所述第一源区的至少一部分叠置；
第二电极层，在平面图中与所述第二驱动晶体管的所述第二源区的至少一部分叠置；
第一电源线，电连接到所述第一电极层；以及
第二电源线，电连接到所述第二电极层，
其中，所述第二驱动晶体管的所述第二源区与所述第二电极层的第二叠置面积大于所述第一驱动晶体管的所述第一源区与所述第一电极层的第一叠置面积。
2.根据权利要求1所述的显示装置，其中，所述第二源区的面积大于所述第一源区的面积。
3.根据权利要求1所述的显示装置，其中，所述第二电极层的面积大于所述第一电极层的面积。
4.根据权利要求1所述的显示装置，其中，所述第一电极层在平面图中与所述第一栅电极叠置，所述第二电极层在平面图中与所述第二栅电极叠置。
5.根据权利要求1所述的显示装置，其中，所述第一电极层布置在所述第一源区的上层中，所述第二电极层布置在所述第二源区的上层中。
6.根据权利要求1所述的显示装置，其中，所述第一电极层布置在所述第一源区的下层中，所述第二电极层布置在所述第二源区的下层中。
7.根据权利要求1所述的显示装置，所述显示装置还包括：
第三驱动晶体管，包括第三栅电极和第三半导体层，所述第三半导体层包括第三源区和第三漏区，所述第三驱动晶体管布置在所述基底的与所述第二像素区域相邻的第三像素区域中；
第三电极层，在平面图中与所述第三驱动晶体管的所述第三源区的至少一部分叠置；以及
第三电源线，电连接到所述第三电极层，
其中，所述第三驱动晶体管的所述第三源区和所述第三电极层的第三叠置面积与所述第一叠置面积和所述第二叠置面积中的一个相同。
8.根据权利要求1所述的显示装置，所述显示装置还包括：
第三驱动晶体管，包括第三栅电极和第三半导体层，所述第三半导体层包括第三源区和第三漏区，所述第三驱动晶体管布置在所述基底的与所述第二像素区域相邻的第三像素区域中；
第三电极层，在平面图中与所述第三驱动晶体管的所述第三源区的至少一部分叠置；以及
第三电源线，电连接到所述第三电极层，
其中，所述第三驱动晶体管的所述第三源区与所述第三电极层的第三叠置面积不同于所述第一叠置面积和所述第二叠置面积。
9.根据权利要求1所述的显示装置，所述显示装置还包括：
第三电极层，在所述第一驱动晶体管的所述第一源区下方，所述第三电极层在平面中与所述第一源区的至少一部分叠置；以及
第四电极层，在所述第二驱动晶体管的所述第二源区下方，所述第四电极层在平面中与所述第二源区的至少一部分叠置。
10.根据权利要求1所述的显示装置，所述显示装置还包括：
至少一个第一薄膜晶体管，连接到所述第一驱动晶体管，所述至少一个第一薄膜晶体管布置在所述第一像素区域中；
至少一个第二薄膜晶体管，连接到所述第二驱动晶体管，所述至少一个第二薄膜晶体管布置在所述第二像素区域中；
第一像素电极，电连接到所述第一驱动晶体管；
第二像素电极，电连接到所述第二驱动晶体管；以及
遮光构件，布置在所述第一薄膜晶体管上并且遮挡外部光，
其中，所述第一像素电极的至少一部分在平面中与所述第一薄膜晶体管的源区和漏区中的至少一个叠置，所述遮光构件的至少一部分在平面中与所述第二薄膜晶体管的源区和漏区中的至少一个叠置。
11.一种显示装置，所述显示装置包括：
基底，包括第一像素区域和与所述第一像素区域相邻的第二像素区域；以及
第一像素电路和第二像素电路，分别布置在所述基底的所述第一像素区域和所述第二像素区域中，
其中，所述第一像素电路和所述第二像素电路中的每个包括：半导体层，包括源区、沟道区和漏区；栅电极，位于所述半导体层之上并且与所述沟道区对应；以及电极层，位于所述栅电极之上并且面对所述栅电极，所述电极层电连接到电源线，所述电极层面对所述源区的至少一部分，所述第二像素电路的所述电极层和所述源区的面对面积大于所述第一像素电路的所述电极层和所述源区的面对面积。
12.根据权利要求11所述的显示装置，其中，所述第二像素电路的所述源区的宽度大于所述第一像素电路的所述源区的宽度。
13.根据权利要求11所述的显示装置，其中，所述第二像素电路的所述电极层在第一方向上的长度大于所述第一像素电路的所述电极层在第一方向上的长度，第一方向为所述源区的宽度方向。
14.根据权利要求11所述的显示装置，所述显示装置还包括：
第三像素区域，与所述基底的所述第二像素区域相邻，
其中，第三像素电路布置在所述第三像素区域中，并且
所述第三像素电路的电极层和源区的面对面积与所述第一像素电路的所述电极层和所述源区的面对面积以及所述第二像素电路的所述电极层和所述源区的面对面积中的一个相同。
15.根据权利要求11所述的显示装置，所述显示装置还包括：
第三像素区域，与所述基底的所述第二像素区域相邻，
其中，第三像素电路布置在所述第三像素区域中，
所述第三像素电路的电极层和源区的面对面积不同于所述第一像素电路的所述电极层和所述源区的面对面积以及所述第二像素电路的所述电极层和所述源区的面对面积。
16.根据权利要求11所述的显示装置，所述显示装置还包括第二电极层，所述第二电极层位于所述源区的下方并且面对所述源区的至少一部分。
17.一种显示装置，所述显示装置包括：
基底，包括第一像素区域和与所述第一像素区域相邻的第二像素区域；
第一像素电路，包括第一驱动晶体管和第一电容器，所述第一驱动晶体管包括第一半导体层和第一栅电极，所述第一电容器包括第一下电极和第一上电极，所述第一半导体层包括第一源区和第一漏区，所述第一像素电路布置在所述基底的所述第一像素区域中；
第二像素电路，包括第二驱动晶体管和第二电容器，所述第二驱动晶体管包括第二半导体层和第二栅电极，所述第二电容器包括第二下电极和第二上电极，所述第二半导体层包括第二源区和第二漏区，所述第二像素电路布置在所述基底的所述第二像素区域中；
第一电源线，电连接到所述第一上电极；以及
第二电源线，电连接到所述第二上电极，
其中，所述第一下电极为所述第一源区的至少一部分，所述第二下电极为所述第二源区的至少一部分，所述第二电容器的所述第二下电极和所述第二上电极的面对面积大于所述第一电容器的所述第一下电极和所述第一上电极的面对面积。
18.根据权利要求17所述的显示装置，其中，所述第二下电极的宽度大于所述第一下电极的宽度。
19.根据权利要求17所述的显示装置，其中，所述第二上电极在所述第二源区的宽度方向上的长度大于所述第一上电极在所述第一源区的宽度方向上的长度。
20.根据权利要求17所述的显示装置，所述显示装置还包括：
第三电容器，包括所述第一电容器的所述第一上电极的延伸部分和所述第一驱动晶体管的所述第一栅电极，所述第三电容器布置在所述第一像素区域中；以及
第四电容器，包括所述第二电容器的所述第二上电极的延伸部分和所述第二驱动晶体管的所述第二栅电极，所述第四电容器布置在所述第二像素区域中。
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