CN109427769A - 半导体器件及其制造方法 - Google Patents

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CN109427769A
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electrode
gate electrode
source electrode
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semiconductor substrate
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CN201811006607.5A
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隅田渉
下村彰宏
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Renesas Electronics Corp
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Abstract

本公开涉及半导体器件及其制造方法。源极电极能够响应于半导体器件的密集化被很好地图案化。第一MOS晶体管元件在第一元件区域中形成，并且第二MOS晶体管元件在第二元件区域中形成。第一源极电极被布置为跨第一栅极电极并且以第一栅极电极插入其间的方式在栅极长度方向上位于一侧和另一侧的第一源极层。第二源极电极被布置为跨第二栅极电极并且以第二栅极电极插入其间的方式在栅极长度方向上位于一侧和另一侧的第二源极层。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2017年9月4日提交的日本专利申请No.2017-169324的包括 说明书、附图和摘要的公开内容通过引用全部并入本文。
技术领域
本发明涉及半导体器件和半导体器件的制造方法；并且适当地适 用于例如具有场效应型MOS晶体管元件作为双向切换元件的半导体 器件。
背景技术
作为用于保护二次电池(诸如锂离子电池)免受例如过充电、过 放电等的保护电路的半导体器件，存在使用场效应型MOS(金属氧 化物半导体)晶体管元件作为能够切换双向电流路径的开关元件的半 导体器件。
为了使得能够切换双向电流路径，分别是垂直的并且具有寄生二 极管的第一MOS晶体管元件和第二MOS晶体管元件串联电耦接。 作为公开这种半导体器件的专利文献，有专利文献1和专利文献2。
在专利文献1和专利文献2中，提出了通过在芯片(半导体基板) 中交替布置分别垂直的第一MOS晶体管元件和第二MOS晶体管元 件而形成的半导体器件。
在第一MOS晶体管元件中，一个第一栅极电极和另一个第一栅 极电极彼此分开布置。在所述一个第一栅极电极和另一个第一栅极电 极之间形成第一源极层和第一漏极层。
在第二MOS晶体管元件中，一个第二栅极电极和另一个第二栅 极电极彼此分开布置。在所述一个第二栅极电极和另一个第二栅极电 极之间形成第二源极层和第二漏极层。
第一漏极层和第二漏极层在半导体基板上方的半导体层中形成。 与第一源极层电耦接的第一源极电极和与第二源极层电耦接的第二源 极电极交替地布置在半导体层的表面上。在这里，专利文献3公开了 垂直型MOS晶体管元件。
专利文献
专利文献1：日本未审查的专利申请公开No.2006-147700
专利文献2：日本未审查的专利申请公开No.2007-201338
专利文献3：日本未审查的专利申请公开No.2010-258252
发明内容
在半导体器件中，第一源极电极被形成为覆盖位于彼此分开布置 一个第一栅极电极和另一个第一栅极电极之间的第一源极层等。另外， 第二源极电极被形成为覆盖位于彼此分开布置的一个第二栅极电极和 另一个第二栅极电极之间的第二源极层等。
具有保护电路的半导体器件也需要密集化(densify)，以便与 使用二次电池的便携式装备等的小型化和高性能对应。响应于半导体 器件的密集化(densification)，需要缩短一个第一(第二)栅极电 极和另一个第一(第二)栅极电极之间的间隔。
但是，第一(第二)源极电极被形成为覆盖位于一个第一(第二) 栅极电极和另一个第一(第二)栅极电极之间的区域。因此，从将第 一(第二)源极电极图案化为期望形状的观点来看，第一(第二)源 极电极的图案化变得困难。
根据本说明书中的描述和附图，其它问题和新特征将是清楚的。
根据实施例的半导体器件具有第一导电类型的半导体基板、第一 导电类型的半导体层、第一元件区域和第二元件区域、多个第一晶体 管元件、多个第二晶体管元件、层间绝缘膜、第一源极电极和第二源 极电极。在半导体基板之上形成半导体层，以便与半导体基板接触。 第一元件区域和第二元件区域交替限定在半导体层中。第一晶体管元 件中的每一个在第一元件区域中形成并具有第一栅极电极、第一漏极 和第一源极。第二晶体管元件中的每一个在第二元件区域中形成并具 有第二栅极电极、第二漏极和第二源极。层间绝缘膜被形成为覆盖第 一晶体管元件和第二晶体管元件。第一源极电极在层间绝缘膜之上形 成并电耦接到第一源极。第二源极电极在层间绝缘膜之上与第一源极 电极分开形成，并且电耦接到第二源极。第一漏极和第二漏极通过半 导体基板电耦接。在第一元件区域中，第一栅极电极在第一方向上延 伸并且在与第一方向交叉的第二方向上彼此分开布置。第一源极电极 被布置为跨第一栅极电极并且覆盖以第一栅极电极插入其间的方式在 第二方向上位于一侧和另一侧的半导体层的部分。
根据另一个实施例的半导体器件的制造方法包括以下步骤。在第 一导电类型的半导体基板之上形成第一导电类型的半导体层。在半导 体层中交替限定第一元件区域和第二元件区域。在第一元件区域中形 成多个第一晶体管元件，每个第一晶体管元件具有第一栅极电极以及 电耦接到半导体基板的第一漏极和第一源极，并且，还在第二元件区 域中形成多个第二晶体管元件，每个第二晶体管元件具有第二栅极电 极以及电耦接到半导体基板的第二漏极以及第二源极。形成层间绝缘 膜以覆盖第一晶体管元件和第二晶体管元件。在层间绝缘膜之上，形 成与第一晶体管元件中的每一个中的第一源极电耦接的第一源极电极， 并且还形成与第二晶体管元件中的每一个中的第二源极电耦接的第二 源极电极。在形成第一晶体管元件的步骤，第一栅极电极在第一方向 上延伸并且在与第一方向交叉的第二方向上彼此分开地形成。在形成 第一源极电极的步骤中，形成第一源极电极以跨第一栅极电极并覆盖 以第一栅极电极插入其间的方式在第二方向上位于一侧和另一侧的半 导体层的部分。
通过根据实施例的半导体器件，能够获得具有适于密集化的第一 源极电极和第二源极电极的半导体器件。
通过根据另一个实施例的半导体器件的制造方法，能够很好地图 案化第一源极电极和第二源极电极。
附图说明
图1是示出根据实施例的半导体器件所应用到的保护电路的示例 的图。
图2是示出根据第一实施例的半导体器件中主要是第一源极电极 和第二源极电极的平面图案的示例的平面图。
图3是示出根据本实施例的主要是第一栅极电极、第二栅极电极 和插塞的平面图案的示例的平面图，第一栅极电极、第二栅极电极和 插塞布置在第一源极电极和第二源极电极下方。
图4是示出根据本实施例在图2中的切割线IV-IV处取得的横截 面结构的截面视图。
图5是示出用于说明根据本实施例的半导体器件的操作的电流路 径的截面视图。
图6是示出根据本实施例的半导体器件的制造方法中的步骤的截 面视图。
图7是示出根据本实施例在图6所示的步骤之后执行的步骤的截 面视图。
图8是示出根据本实施例在图7所示的步骤之后执行的步骤的截 面视图。
图9是示出根据本实施例在图8所示的步骤之后执行的步骤的截 面视图。
图10是示出根据本实施例在图9所示的步骤之后执行的步骤的 截面视图。
图11是示出根据本实施例在图10所示的步骤之后执行的步骤的 截面视图。
图12是示出根据本实施例在图11所示的步骤之后执行的步骤的 截面视图。
图13是示出根据本实施例在图12所示的步骤之后执行的步骤的 截面视图。
图14是示出根据本实施例在图13所示的步骤之后执行的步骤的 截面视图。
图15是示出根据本实施例在图14所示的步骤之后执行的步骤的 截面视图。
图16是示出根据本实施例在图15所示的步骤之后执行的步骤的 截面视图。
图17是示出根据本实施例在图16所示的步骤之后执行的步骤的 截面视图。
图18是根据第一比较示例的半导体器件的局部截面视图。
图19是根据第二比较示例的半导体器件的平面图。
图20是在图19中的切割线XX-XX处取得的截面视图。
图21是用于说明由根据本实施例的半导体器件引起的效果的截 面视图。
图22是示出根据第二实施例的半导体器件的横截面结构的截面 视图。
图23是示出用于说明根据本实施例的半导体器件的操作的电流 路径的截面视图。
图24是示出根据本实施例的半导体器件的制造方法中的步骤的 截面视图。
图25是示出根据本实施例在图24所示的步骤之后执行的步骤的 截面视图。
具体实施方式
首先，说明半导体器件的使用状态。图1中示出了二次电池 SBA的保护电路的示例。例如，控制器PCP和半导体器件SED耦接 到二次电池SBA(诸如锂离子电池)。在半导体器件SED中，第一 MOS晶体管元件FMTR和第二MOS晶体管元件SMTR串联电耦接。
首先，当二次电池SBA被充电时，外部电源EBA被耦接。另外， 中第一MOS晶体管元件FMTR和第二MOS晶体管元件SMTR都 通过来自控制器PCP的信号在半导体器件SED处于导通(ON)状 态。通过在箭头Y1的方向从外部电源EBA馈送电流来对二次电池 SBA充电。
当充电完成时，控制器PCP检测到充电完成并且第一MOS晶 体管元件FMTR处于关断(OFF)状态。在关断状态的第一MOS 晶体管元件FMTR中，寄生二极管指向与电流流动相反的方向。因 此，电路被切断并且二次电池SBA的过充电被防止。
其次，当二次电池SBA放电时，负载PL被耦接。另外，中第 一MOS晶体管元件FMTR和第二MOS晶体管元件SMTR都通过 来自控制器PCP的信号在半导体器件SED处于导通状态。通过在箭 头Y2的方向从二次电池SBA馈送电流，电力被放电到负载PL。
当放电完成时，控制器PCP检测到放电完成并且第二MOS晶 体管元件SMTR处于关断状态。在关断状态的第二MOS晶体管元 件SMTR中，寄生二极管指向与电流流动相反的方向。因此，电路 被切断并且二次电池SBA的过放电被防止。
下面说明具有第一MOS晶体管元件FMTR和第二MOS晶体管 元件SMTR的半导体器件SED。
第一实施例
说明根据第一实施例的半导体器件。如图2和3所示，在半导体 器件SED的表面之上，布置第一栅极端子FGT、第二栅极端子SGT、 第一源极电极FSE和第二源极电极SSE。第一栅极端子FGT布置在 对角线的一端的拐角处，并且第二栅极端子SGT布置在对角线的另 一端的拐角处。
在这里的图3中，省略了第一栅极电极FGEL和第二栅极电极 SGEL的部分，以便消除图的复杂性。第一源极电极FSE和第二源 极电极SSE分别具有梳状形状并且被布置为彼此啮合。更详细地说 明半导体器件SED的结构。
如图3和4所示，在半导体器件SED中，形成n型外延层NEL 以便与n+型半导体基板SUB的表面接触。半导体基板SUB的杂质浓 度高于n型外延层NEL的杂质浓度。在n型外延层NEL中交替地 限定第一元件区域FER和第二元件区域SER。
第一MOS晶体管元件FMTR在第一元件区域FER中形成。第 一栅极电极FGEL在从n型外延层NEL的表面延伸并且到达半导体 基板的沟槽TRC中形成，其中栅极氧化膜GIF或场氧化膜FOL插 入其间。在这里，三个第一栅极电极FGEL布置在第一元件区域 FER中。
三个第一栅极电极FGEL中的每一个被形成为在一个方向(第 一方向)上延伸。第一栅极电极FGE2(第一栅极电极第二区段)与 布置在与延伸方向交叉的栅极长度方向(第二方向)的一侧的中央的 第一栅极电极FGE1(第一栅极电极第一区段)分开形成。在栅极长度方向的另一侧与第一栅极电极FGE1分开形成第一栅极电极FGE3 (第一栅极电极第三区段)。每个第一MOS晶体管元件FMTR的 第一栅极电极FGEL电耦接到第一栅极端子FGT。
在位于各个第一栅极电极FGE1至FGE3之间的n型外延层 NEL的部分中的每个部分处形成n型的第一源极层FSR和p型的基 极层BR。第一源极层FSR在从n型外延层NEL的表面到预定深度 的范围内形成。基极层BR位于第一源极层FSR的正下方。基极层 BR在从第一源极层FSR的底部到预定深度的范围内形成。位于基极 层BR正下方的n型外延层NEL(半导体基板SUB)的一部分是作 为每个第一MOS晶体管元件FMTR的漏极层的公共区域。
在第二元件区域SER中形成第二MOS晶体管元件SMTR。第 二栅极电极SGEL在从n型外延层NEL的表面延伸并且到达半导体 基板的沟槽TRC中形成，其中栅极氧化膜GIF或场氧化膜FOL插 入其间。在这里，三个第二栅极电极SGEL布置在第二元件区域 SER中。
三个第二栅极电极SGEL中的每一个被形成为在一个方向(第 一方向)上延伸。第二栅极电极SGE2(第二栅极电极第二区段)与 布置在与延伸方向交叉的栅极长度方向(第二方向)的一侧的中央的 第二栅极电极SGE1(第二栅极电极第一区段)分开形成。第二栅极电极SGE3(第二栅极电极第三区段)在栅极长度方向的另一侧与第 二栅极电极SGE1分开形成。每个第二MOS晶体管元件SMTR的 第二栅极电极SGEL电耦接到第二栅极端子SGT。
在位于各个第二栅极电极SGE1至SGE3之间的n型外延层 NEL的部分中的每个部分处形成n型的第二源极层SSR和p型的基 极层BR。第二源极层SSR在从n型外延层NEL的表面到预定深度 的范围内形成。基极层BR位于第二源极层SSR的正下方。基极层 BR在从第二源极层SSR的底部到预定深度的范围内形成。位于基极 层BR正下方的n型外延层的一部分是作为每个第二MOS晶体管元 件SMTR的漏极层的公共区域。
形成层间绝缘膜ILF以覆盖第一MOS晶体管元件FMTR和第 二MOS晶体管元件SMTR。形成插塞WPG以穿透层间绝缘膜ILF。 第一源极电极FSE在位于第一元件区域FER中的层间绝缘膜ILF的 一部分的表面上方形成。第一源极电极FSE通过插塞WPG电耦接 到第一MOS晶体管元件FMTR的第一源极层FSR。第二源极电极 SSE在位于第二元件区域SER中的层间绝缘膜ILF的一部分的表面 上方形成。第二源极电极SSE通过插塞WPG电耦接到第二MOS晶 体管元件SMTR的第二源极层SSR。
第一源极电极FSE被布置为跨第一栅极电极FGE1并覆盖以第 一栅极电极FGE1插入其间的方式在栅极长度方向上分别位于一侧和 另一侧的第一源极层FSR(n型外延层NEL)。第二源极电极SSE 被布置为跨第二栅极电极SGE1并覆盖以第二栅极电极SGE1插入其间的方式在栅极长度方向上分别位于一侧和另一侧的第二源极层 SSR(n型外延层NEL)。
第一源极电极FSE和第二源极电极SSE彼此交替分开布置。例 如，第一源极电极FSE和第二源极电极SSE的厚度约为1μm。在这 种情况下，第一元件区域FER的宽度(长度LC)和第二元件区域 SER的宽度(长度LD)约为3μm。第一源极电极FSE和第二源极 电极SSE之间的间隔约为1μm。第一源极电极FSE的宽度(长度 LA)和第二源极电极SSE的宽度(长度LB)约为2μm。此外，半 导体基板的厚度(长度LE)约为100μm。
在这里，数值仅是示例。例如，当第一源极电极FSE和第二源 极电极SSE的厚度约为5μm时，第一源极电极FSE和第二源极电极 SSE之间的间隔约为5μm。
下面说明伴随上述半导体器件的操作的电流流动。如开头已经说 明的，当二次电池SBA充电或放电时，第一MOS晶体管元件 FMTR和第二MOS晶体管元件SMTR都通过来自控制器PCP的信 号在半导体器件SED中处于导通状态。
当二次电池SBA充电时，电流从第二MOS晶体管元件SMTR 流到第一MOS晶体管元件FMTR。另一方面，当二次电池SBA放 电时，电流从第一MOS晶体管元件FMTR流到第二MOS晶体管元 件SMTR(参考图1)。
在这里，更详细地说明二次电池SBA放电时的电流流动。负载 PL通过二次电池SBA的放电执行预定功能。在这种情况下，如图5 所示，电流依次(参考箭头)从第一源极电极FSE流到第一源极层 FSR、沟道区、n型外延层NEL(第一漏极)、半导体基板SUB、n 型外延层NEL(第二漏极)、沟道区，第二源极层SSR和第二源极 SSE。
已在位于第一源极电极FSE正下方右侧的第一MOS晶体管元 件FMTR(第一源极层FSR和n型外延层NEL)中流动的电流主要 在位于第二源极电极SSE正下方左侧的第二MOS晶体管元件 SMTR(n型外延层NEL和第二源极层SSR)中流动。
另一方面，已在位于第一源极电极FSE正下方左侧的第一MOS 晶体管元件FMTR(第一源极层FSR和n型外延层NEL)中流动的 电流主要在位于第二源极电极SSE正下方右侧的第二MOS晶体管元 件SMTR(n型外延层NEL和第二源极层SSR)中流动。
当二次电池SBA的放电完成时，第二MOS晶体管元件SMTR 处于关断状态，电流的流动被寄生二极管拦截，并且来自二次电池 SBA的过放电被防止(参考图1)。在这里，在充电的情况下电流的 流动是与放电的情况下电流的流动相反的流动。
下面说明上述半导体器件的制造方法的示例。首先，如图6所示， 通过外延生长方法在n+型半导体基板SUB的表面上形成n型外延层 NEL。接着，例如，形成用作掩模的氧化硅膜(图中未示出)以覆盖 n型外延层NEL。
接着，通过应用用于形成沟槽的预定的光刻处理和蚀刻处理来形 成第一沟槽FTRC(参考图7)。接着，形成氮化硅膜(图中未示出) 以覆盖第一沟槽FTRC等的表面。
接着，对氮化硅膜应用各向异性蚀刻处理。因此，如图7所示， 分别位于第一沟槽FTRC的底部和氮化硅膜SNL的上表面上的氮化 硅膜的部分被移除，而位于第一沟槽FTRC等的侧壁表面上的氮化 硅膜SNL的部分保留。
接着，如图8所示，通过以氧化硅膜MSL和氮化硅膜SNL用 作蚀刻掩模对在第一沟槽FTRC的底部暴露的n型外延层NEL的部 分应用蚀刻处理，来形成与第一沟槽FTRC连通的第二沟槽STRC。
接着，如图9所示，通过应用热氧化处理，从第二沟槽STRC 的侧壁表面等暴露的n型外延层NEL的部分被氧化，并牺牲氧化膜 SOF形成。接着，如图10所示，通过应用预定的蚀刻处理，移除牺 牲氧化膜SOF，并且n型外延层NEL从第二沟槽STRC的侧壁表面 等暴露。
接着，如图11所示，通过应用热氧化处理，从第二沟槽STRC 等的侧壁表面等暴露的n型外延层NEL的部分被氧化，并形成场氧 化膜FOL。接着，如图12所示，通过应用预定的蚀刻处理，移除氮 化硅膜SNL和氧化硅膜MSL。接着，如图13所示，通过应用热氧 化处理，从第一沟槽FTRC的侧壁表面等暴露的n型外延层的部分 被氧化，并且栅极氧化膜GIF形成。
接着，在填充沟槽TRC的过程中，形成多晶硅膜(图中未示出) 以覆盖n型外延层NEL。接着，通过对多晶硅膜应用各向异性蚀刻 处理，移除位于n型外延层NEL等的上表面之上的多晶硅膜的一部 分。因此，如图14所示，保留在沟槽TRC中的多晶硅膜的部分被 形成为第一栅极电极FGEL和第二栅极电极SGEL。
接着，通过在n型外延层NEL的整个表面上注入p型杂质，形 成基极层BR。接着，通过应用预定的光刻处理，形成光致抗蚀剂图 案(图中未示出)。接着，通过以光致抗蚀剂图案用作注入掩模注入 n型杂质，形成为n+型的第一源极层FSR和第二源极层SSR。
接着，如图15所示，形成包括例如氧化硅膜等的层间绝缘膜 ILF，以覆盖第一栅极电极FGEL和第二栅极电极SGEL。接着，对 层间绝缘膜ILF应用预定的光刻处理和蚀刻处理。因此，如图16所 示，形成用于暴露第一源极层FSR和基极层BR的源极沟槽STC和 用于暴露第二源极层SSR和基极层BR的源极沟槽STC。
接着，通过经由源极沟槽STC注入p型杂质，形成高浓度基极 层HCBR。接着，通过例如用钨膜等填充源极沟槽STC的内部，形 成插塞WPG(参考图17)。
接着，形成具有预定厚度的铝膜(图中未示出)，以便例如通过 溅射法覆盖层间绝缘膜ILF。接着，对铝膜应用预定的光刻处理和蚀 刻处理。因此，如图17所示，形成第一源极电极FSE和第二源极电 极SSE。第一源极电极FSE和第二源极电极SSE彼此交替地分开形成。以这种方式，完成半导体器件的主要部分。
下面与根据比较示例的半导体器件相比来说明上述半导体器件的 效果。首先，说明第一比较示例。如图18所示，在根据第一比较示 例的半导体器件中，多个栅极电极GEL彼此分开的形成。第一 MOS晶体管元件FMTR在彼此相邻的一个栅极电极GEL和另一个 栅极电极GEL之间形成。第二MOS晶体管元件SMTR在彼此相邻 的另一个栅极电极GEL和还有另一个栅极电极GEL之间形成。
形成第一源极电极FSE以覆盖位于一个栅极电极GEL和另一个 栅极电极GEL之间的区域(源极层)。形成第二源极电极SSE以覆 盖位于另一个栅极电极GEL和还有另一个栅极电极GEL之间的区 域(源极层)。
在根据第一比较示例的半导体器件中，第一源极电极FSE和第 二源极电极SSE中的任一个被形成为覆盖位于彼此相邻的栅极电极 GEL和栅极电极GEL之间的区域(源极层)。
因此，如果试图缩短彼此相邻的栅极电极GEL和栅极电极GEL 之间的间隔以便响应半导体器件的密集化，那么第一源极电极FSE 和第二源极电极SSE的相应宽度也必须缩短。
但是，从光刻和蚀刻的观点来看，随着相邻的栅极电极GEL和 栅极电极GEL之间的间隔变窄，越来越难以将第一源极电极FSE和 第二源极电极SSE图案化为期望的尺寸，以便不会过度接近彼此。 因此，第一源极电极FSE和第二源极电极SSE的宽度变窄受到限制。
在上述半导体器件SED中，与根据第一比较示例的半导体器件 相比，第一源极电极FSE被布置为跨第一栅极电极FGE1并覆盖以 第一栅极电极FGE1插入其间的方式在栅极长度方向上位于一侧和另 一侧的第一源极层FSR。第二源极电极SSE被布置为跨第二栅极电 极SGE1并覆盖以第二栅极电极SGE1插入其间的方式在栅极长度方 向上位于一侧和另一侧的第二源极层SSR，。
因此，与第一比较示例相比，当相邻的第一栅极电极FGEL之 间的间隔和相邻的第二栅极电极SGEL之间的间隔缩短时，可以确 保第一源极电极FSE的宽度和第二源极电极SSE的宽度。因此，能 够：良好地图案化第一源极电极FSE和第二源极电极SSE；并响应 半导体器件的密集化。
下面说明第二比较示例。如图19和20所示，在根据第二比较例 的半导体器件中，单独地形成第一MOS晶体管元件FMTR和第二 MOS晶体管元件SMTR。在第一MOS晶体管元件FMTR中，形成 第一源极电极FSE和第一栅极端子FGT。在第二MOS晶体管元件 SMTR中，形成第二源极电极SSE和第二栅极端子SGT。
第一源极电极FSE和第二源极电极SSE布置在n型外延层NEL 之上。在半导体基板SUB的表面之上形成n型外延层NEL。背电极 BED在半导体基板SUB的背部形成。
在根据第二比较示例的半导体器件中，电流或者从第一MOS晶 体管元件FMTR流到第二MOS晶体管元件SMTR或者从第二MOS 晶体管元件SMTR流到第一MOS晶体管元件FMTR。
在这种情况下，如图20所示，作为当电流流过时的导通电阻的 分量，主要有：当电流在沟道(图中未示出)中流动时的沟道电阻， 当电流在n型外延层NEL中流动时的Epi电阻，当电流在半导体基 板SUB中流动时的基板电阻，以及当电流在背电极BED中流动时的金属电阻。在这里，在图20中，Epi电阻和沟道电阻被示为一个电 阻分量。
在根据第二比较示例的半导体器件中，由于电流特别是在垂直方 向上在半导体基板SUB中流动，因此作为基板电阻，与半导体基板 SUB的厚度(长度LE)的两倍对应的基板电阻与导通电阻相关。
在这里，当试图减小基板电阻以减小半导体器件中的导通电阻时， 需要减小半导体基板SUB的厚度(长度LE)。但是，如果半导体基 板SUB的厚度减小，那么半导体基板SUB会不期望地翘曲。另外， 半导体基板SUB倾向于不期望地破裂。此外，如果试图增加背电极BED的厚度以减小导通电阻，那么形成背电极BED的工艺不期望地 被复杂化并且导致制造成本增加。
与根据第二比较示例的半导体器件相比，在上述半导体器件 SED中，电流在第一源极电极FSE、第一源极层FSR、沟道区域、n 型外延层NEL(第一漏极层)、半导体基板SUB、n型外延层NEL (第二漏极层)、沟道区域、第二源极层SSR和第二源极电极SSE 中流动(参考图5中的箭头)。
从电流的路径来看，作为导通电阻的分量，主要有：当电流在沟 道区域中流动时的沟道电阻，当电流在n型外延层NEL中流动时的 Epi电阻，以及当电流在半导体基板SUB中流动时的基板电阻。特 别地，在上述半导体器件SED中，电流在横向方向上在半导体基板SED中流动。
如上所述，根据电流的流动性，已在位于第一源极电极FSE正 下方右侧的第一MOS晶体管元件FMTR(第一源极层FSR和n型 外延层NEL)中流动的电流主要在位于第二源极电极SSE正下方左 侧的第二MOS晶体管元件SMTR(n型外延层NEL和第二源极层 SSR)中流动(参见图5)。
在这里，如图21所示，第一元件区域FER的宽度被定义为长度 LC，并且第二元件区域SER的宽度被定义为长度LD。然后，估计 在半导体基板SUB中从第一MOS晶体管元件FMTR到第二元件区 SER的在第一元件区FER中的流动距离(长度)约为长度LC的一 半。估计在半导体基板SUB中到第二MOS晶体管元件SMTR的在 第二元件区SER中的流动距离(长度)约为长度LD的一半。
在上述半导体器件SED中，半导体基板SUB的厚度(长度LE) 被设置为使得半导体基板SUB中的流动距离(长度(LC/2+LD/2)) 可以短于半导体基板SUB中的垂直流动的距离(长度2LE)。换句 话说，半导体基板SUB的厚度被设置为满足表达式“长度LC+长度 LD＜长度4×LE”。例如，当长度LE(半导体基板SUB的厚度) 约为100μm时，长度LC+长度LD小于400μm。因此，与根据第二 比较示例的其中电流在半导体基板SUB中垂直流动的半导体器件相比，半导体基板SUB的基板电阻可以减小。
另外，在上述半导体器件SED中，第一MOS晶体管元件 FMTR和第二MOS晶体管元件SMTR通过半导体基板SUB电耦接。 因此，与根据第二比较示例的其中它们通过背电极BED电耦接的半 导体器件相比，背电极BED的金属电阻可以减小。
此外，在根据第一比较示例的半导体器件中，第一MOS晶体管 元件FMTR和第二MOS晶体管元件SMTR通过具有低于半导体基 板SUB的杂质浓度的杂质浓度的n型外延层NEL电耦接。
与根据第一比较示例的半导体器件相比，在上述半导体器件 SED中，第一MOS晶体管元件FMTR和第二MOS晶体管元件SMTR通过具有高于n型外延层NEL的杂质浓度的杂质浓度的半导 体基板SUB电耦接。因此，与根据第一比较示例的半导体器件相比， 可以减小第一MOS晶体管元件FMTR和第二MOS晶体管元件 SMTR之间的导通电阻。
第二实施例
说明根据第二实施例的半导体器件。如图22所示，在半导体器 件SED中，在位于场氧化膜FOL正下方的半导体基板SUB的区域 中形成具有低于半导体基板SUB的杂质浓度的杂质浓度的n型杂质 区域NLR。在这里，由于其它配置类似于图2至4中所示的半导体 器件的配置，因此相同的构件由相同的附图标记表示，并且除非必要 就不再重复说明。
下面说明伴随上述半导体器件的操作的电流流动。半导体器件 SED中的电流流动与前面所述的半导体器件SED中的电流流动(参 见图5)相同。在这里，更详细地说明当二次电池SBA放电时的电 流流动。如图23所示，电流依次(参考箭头)从第一源极电极FSE 流到第一源极层FSR、沟道区、n型外延层NEL(第一漏极层)、 半导体基板SUB、n型外延层NEL(第二漏极层)、沟道区、第二 源极层SSR和第二源极电极SSE。
当二次电池SBA的放电完成时，第二MOS晶体管元件SMTR 处于关断状态，电流的流动被寄生二极管截断，并且来自二次电池 SBA的过放电被防止(参考图1)。在这里，在充电的情况下电流的 流动是与放电的情况下电流的流动相反的流动。
下面说明上述半导体器件的制造方法的示例。首先，通过类似于 图6至10所示步骤的步骤，从第二沟槽STRC的侧壁表面暴露n型 外延层NEL和半导体基板SUB，如图24所示。
接着，如图25所示，通过经由第一沟槽FTRC和第二沟槽 STRC注入p型杂质，n-型杂质区NLR主要形成在位于第二沟槽 STRC正下方的半导体基板SUB的一部分处。杂质区域NLR的杂质 浓度低于半导体基板SUB的杂质浓度。接着，通过类似于图11至 17所示步骤的步骤，完成图22所示的半导体器件SED。
在上述半导体器件中，具有低于半导体基板SUB的杂质浓度的 杂质浓度的n-型杂质区域NLR在位于场氧化膜FOL正下方的半导 体基板SUB的区域中形成。因此，当第一MOS晶体管元件FMTR 和第二MOS晶体管元件SMTR处于关断状态时，朝着半导体基板 SUB侧延伸的耗尽层可以比前面所述半导体器件朝着半导体基板 SUB侧延伸的更多。因此，能够防止半导体器件的耐压恶化。在这 里，在导通状态下，电流在半导体基板SUB中流动，因此杂质区域 NLR对导通电阻的影响更少。
另外，在上述半导体器件SED中，类似于前面所述的半导体器 件，当相邻的第一栅极电极FGEL之间的间隔和相邻的第二栅极电 极SGEL之间的间隔缩短时，能够确保第一源极电极FSE的宽度和 第二源极电极SSE的宽度。因此，能够：良好地对第一源极电极 FSE和第二源极电极SSE进行图案化；并响应半导体器件的密集化。
此外，在上述半导体器件SED中，类似于前面所述的半导体器 件，半导体基板SUB的厚度(长度LE)被设置为满足表达“长度 LC+长度LD＜长度4×LE”。因此，与根据前述第二比较示例的半 导体器件相比，可以减小半导体基板SUB的基板电阻。
而且，在上述半导体器件SED中，类似于前面描述的半导体器 件，第一MOS晶体管元件FMTR和第二MOS晶体管元件SMTR 通过具有高于n型外延层NEL的杂质浓度的杂质浓度的半导体基板 SUB电耦接。因此，与根据前述第一比较示例的半导体器件相比， 能够减小第一MOS晶体管元件FMTR和第二MOS晶体管元件 SMTR之间的导通电阻。
在这里，在第一实施例和第二实施例中，基于在第一元件区 FER中形成的第一栅极电极FGEL的数量被设置为三并且在第二元 件区域SER中形成的第二栅极电极SGEL的数量被设置为三的情况 来进行说明。第一栅极电极FGEL和第二栅极电极SGEL的数量不 限于这些数量，并且还可以形成四个或更多个第一栅极电极FGEL 以及四个或更多个第二栅极电极SGEL。
如果有必要，那么可以不同地组合在实施例中说明的半导体器件。
虽然在此之前已经基于实施例具体地说明了本发明人建立的发明， 但是不言而喻，本发明不限于这些实施例，并且可以在不脱离本发明 的主旨的范围内进行各种修改。

Claims (13)

1.一种半导体器件，包括：
第一导电类型的半导体基板；
第一导电类型的半导体层，在所述半导体基板上形成以便与所述半导体基板接触；
交替地限定在所述半导体层中的第一元件区域和第二元件区域；
多个第一晶体管元件，所述多个第一晶体管元件中的每个第一晶体管元件在第一元件区域中形成，并具有第一栅极电极、第一漏极和第一源极；
多个第二晶体管元件，所述多个第二晶体管元件中的每个第二晶体管元件在第二元件区域中形成，并具有第二栅极电极、第二漏极和第二源极；
层间绝缘膜，被形成为覆盖第一晶体管元件和第二晶体管元件；
第一源极电极，在所述层间绝缘膜之上形成并电耦接到第一源极；以及
第二源极电极，在所述层间绝缘膜之上与第一源极电极分开形成，并电耦接到第二源极，
其中第一漏极和第二漏极通过所述半导体基板电耦接，并且
其中，在第一元件区域中，
第一栅极电极在第一方向上延伸，并在与第一方向交叉的第二方向上彼此分开布置，以及
第一源极电极被布置为跨第一栅极电极，并覆盖以第一栅极电极插入其间的方式在第二方向上位于一侧和另一侧的所述半导体层的部分。
2.如权利要求1所述的半导体器件，
其中，第一元件区域在第一方向以第一宽度延伸，
其中，第二元件区域在第一方向以第二宽度延伸，以及
其中，与第一宽度和第二宽度之和对应的长度被设置为短于与所述半导体基板的厚度的四倍对应的长度。
3.如权利要求1所述的半导体器件，
其中，所述半导体基板具有第一杂质浓度，以及
其中，所述半导体层具有低于第一杂质浓度的第二杂质浓度。
4.如权利要求3所述的半导体器件，具有杂质区域，该杂质区域在位于相应的第一栅极电极正下方的半导体基板的部分处形成，并且具有低于第一杂质浓度的第三杂质浓度。
5.如权利要求1所述的半导体器件，
其中，第一栅极电极包括：
第一栅极电极第一区段；
第一栅极电极第二区段，在第二方向上的一侧与第一栅极电极第一区段分开布置；以及
第一栅极电极第三区段，在第二方向上的另一侧与第一栅极电极第一区段分开布置，以及
其中，第一源极电极被布置为跨第一栅极电极第一区段并覆盖位于第一栅极电极第一区段和第一栅极电极第二区段之间的半导体层的一部分以及位于第一栅极电极第一区段和第一栅极电极第三区段之间的半导体层的一部分。
6.如权利要求1所述的半导体器件，
其中，第一源极电极和第二源极电极在平面图中分别被梳状地形成，以及
其中，第一源极电极和第二源极电极被布置为彼此啮合。
7.一种半导体器件的制造方法，包括以下步骤：
在第一导电类型的半导体基板之上形成第一导电类型的半导体层；
在所述半导体层中交替地限定第一元件区域和第二元件区域；
在第一元件区域中形成多个第一晶体管元件，所述多个第一晶体管元件中的每个第一晶体管元件具有第一栅极以及电耦接到所述半导体基板的第一漏极和第一源极，并且还在第二元件区域中形成多个第二晶体管元件，所述多个第二晶体管元件的每个第二晶体管元件具有第二栅极电极以及电耦接到所述半导体基板的第二漏极和第二源极；
形成层间绝缘膜以覆盖第一晶体管元件和第二晶体管元件；以及
在所述层间绝缘膜上方，形成电耦接到每个第一晶体管元件中的第一源极的第一源极电极，并且还形成电耦接到每个第二晶体管元件中的第二源极的第二源极电极，
其中，在形成第一晶体管元件的步骤中，第一栅极电极在第一方向上延伸，并在与第一方向交叉的第二方向上彼此分开形成，以及
其中，在形成第一源极电极的步骤中，形成第一源极电极，以便跨第一栅极电极并覆盖以第一栅极电极插入其间的方式在第二方向上位于一侧和另一侧的所述半导体层的部分。
8.如权利要求7所述的半导体器件的制造方法，其中，在限定第一元件区域和第二元件区域的步骤中，第一元件区域被限定为在第一方向上以第一宽度延伸，第二元件区域被限定为在第一方向上以第二宽度延伸，并且与第一宽度和第二宽度之和对应的长度被限定为短于与所述半导体基板的厚度的四倍对应的长度。
9.如权利要求7所述的半导体器件的制造方法，其中，在形成所述半导体层的步骤中，将所述半导体层的杂质浓度设置为低于所述半导体基板的杂质浓度的杂质浓度。
10.如权利要求7所述的半导体器件的制造方法，
其中，形成第一晶体管元件的步骤包括以下步骤：
形成从所述半导体层的表面延伸并到达所述半导体基板的第一沟槽；以及
在第一沟槽的侧壁表面上形成第一栅极电极，其中第一栅极绝缘膜插入其间，以及
其中，形成第二晶体管元件的步骤包括以下步骤：
形成从所述半导体层的表面延伸并到达所述半导体基板的第二沟槽；以及
在第二沟槽的侧壁表面上形成第二栅极电极，其中第二栅极绝缘膜插入其间。
11.如权利要求10所述的半导体器件的制造方法，包括如下步骤：通过在形成第一沟槽和第二沟槽之后并且在形成第一栅极电极和第二栅极电极之前通过第一沟槽和第二沟槽注入第二导电类型的杂质，在分别位于第一沟槽和第二沟槽正下方的半导体基板的部分处，形成具有低于所述半导体基板的杂质浓度的杂质浓度的第一导电类型的杂质区域。
12.如权利要求7所述的半导体器件的制造方法，
其中，形成第一栅极电极的步骤包括形成以下各项的步骤：
第一栅极电极第一区段；
第一栅极第二区段，在第二方向上的一侧与第一栅极第一区段分开；以及
第一栅极电极第三区段，在第二方向上的另一侧上与第一栅极电极第一区段分开，以及
其中，在形成第一源极电极的步骤处，将第一源极电极形成为跨第一栅极电极第一区段并覆盖位于第一栅极电极第一区段和第一栅极电极第二区段之间的半导体层的一部分以及位于第一栅极电极第一区段和第一栅极电极第三区段之间的半导体层的一部分。
13.如权利要求7所述的半导体器件的制造方法，其中，在形成第一源极电极和第二源极电极的步骤处，第一源极电极和第二源极电极在平面图中分别梳状形成并且被布置为彼此啮合。
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