CN109423288A - 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液 - Google Patents

制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液 Download PDF

Info

Publication number
CN109423288A
CN109423288A CN201810983642.6A CN201810983642A CN109423288A CN 109423288 A CN109423288 A CN 109423288A CN 201810983642 A CN201810983642 A CN 201810983642A CN 109423288 A CN109423288 A CN 109423288A
Authority
CN
China
Prior art keywords
silicon
acid
germanium
weight
composition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810983642.6A
Other languages
English (en)
Other versions
CN109423288B (zh
Inventor
刘文达
李翊嘉
A·J·亚当齐克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Versum Materials US LLC
Original Assignee
Versum Materials US LLC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Versum Materials US LLC filed Critical Versum Materials US LLC
Publication of CN109423288A publication Critical patent/CN109423288A/zh
Application granted granted Critical
Publication of CN109423288B publication Critical patent/CN109423288B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • CCHEMISTRY; METALLURGY
    • C09DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09KMATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K13/00Etching, surface-brightening or pickling compositions
    • C09K13/02Etching, surface-brightening or pickling compositions containing an alkali metal hydroxide
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604Chemical etching
    • H01L21/30608Anisotropic liquid etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312Gate electrodes for field effect devices
    • H01L29/42316Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Weting (AREA)
  • Silicon Compounds (AREA)
  • Cleaning Or Drying Semiconductors (AREA)

Abstract

本文公开了一种适合于从微电子器件中相对于硅‑锗而选择性地去除硅的蚀刻组合物,其包含水;季铵氢氧化物和胺化合物中的至少一者;水混溶性溶剂;任选地表面活性剂和任选地腐蚀抑制剂;以及使用该蚀刻组合物进行选择性去除的方法。

Description

制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金 选择性去除硅的蚀刻溶液
相关申请的交叉引用
本申请要求2017年8月25日提交的美国临时申请62/550,491的优先权,其全部内容出于所有允许的目的通过引用并入本文。
技术领域
本发明涉及用于制造半导体器件的水性蚀刻溶液。更具体地,本发明提供一种水性蚀刻溶液,其表现出在硅-锗/硅复合半导体器件中提高的硅相对于硅-锗合金的蚀刻选择性。
背景技术
随着超高密度集成电路的不断缩小尺寸和对速度和功能的越来越苛刻的要求,传统的平面金属氧化物半导体场效应晶体管(MOSFET)面临着诸如栅氧化物厚度的缩放和沟道区上的栅电极的静电控制的问题的日益严峻的挑战。通过将栅电极包绕在鳍形沟道的三个侧面上,鳍式场效应晶体管(FinFET)表现出相对于平面栅型MOSFET设计改进的控制。
GAA MOSFET类似于FinFET,但是具有对沟道进行更高静电控制的潜力,因为栅电极完全围绕沟道。在GAA MOSFET中,沟道区基本上是纳米线。纳米线沟道通常具有数十纳米(nm)或更小的厚度(或直径)并且具有不受约束的长度。纳米线沟道通常水平地悬置于GAAMOSFET的大得多的源区和漏区之间并且锚定于其上。
可以利用完全相容的CMOS技术在本体硅衬底上制造GAA MOSFET。在GAA MOSFET中形成沟道区的典型制造方法包括外延生长夹在本体衬底顶部上的沟道层之间的牺牲层的叠层(外延叠层(epi-stack))。牺牲层和沟道层由两种不同的材料组成,使得选择性蚀刻可以去除牺牲层。
举例来说,外延叠层可以由交替的硅(Si)和硅-锗合金(SiGe)层形成,其中Si层是牺牲层,SiGe层是沟道层。然后可以通过选择性蚀刻(例如,通过诸如TMAH的湿法蚀刻工艺)去除Si层,由于构成牺牲层和衬底的材料的相似性,所述蚀刻也无意地将沟槽凹陷到本体衬底中。SiGe层随后可以形成为悬在沟槽上的纳米线沟道。然后在SiGe纳米线沟道周围和衬底的凹陷沟槽上设置薄的栅电介质。然后将金属布置在电介质上以形成GAA MOSFET的金属栅电极。
已经报道了多种碱性蚀刻剂用于湿法蚀刻硅,TMAH和氢氧化铵是最常用的硅蚀刻剂,这是因为它们在Si和SiO2之间已知的高选择性;然而,在用于相对于SiGe选择性蚀刻硅的工艺中时,这些蚀刻剂在从SiGe/Si叠层释放Si时具有低的水平蚀刻能力的问题。
对于下一代器件,特别是在GAA器件制造中,沟道长度的目标是约5~10nm,因此对硅牺牲层的蚀刻速率控制以产生SiGe纳米线保护是非常重要的。如果制剂不能提供高的蚀刻选择性,则结果将是不完全蚀刻的牺牲层(Si)释放或SiGe纳米线损坏。
因此,本领域需要一种硅蚀刻剂组合物和使用该组合物在GAAMOSFET中形成例如纳米线沟道的方法,其在去除牺牲层的过程中提供更好的蚀刻工艺控制,而很少有或没有沟槽形成或对纳米线结构的损坏。
发明内容
在一个方面,本发明提供一种适合于从微电子器件中相对于硅-锗而选择性地去除硅的蚀刻溶液,所述蚀刻溶液包含:水;季铵氢氧化物和胺化合物中的至少一者;水混溶性溶剂;任选地表面活性剂;和任选地腐蚀抑制剂。
在另一个方面,本发明提供了一种在包含硅和硅-锗的微电子器件(复合半导体器件)上相对于硅-锗而选择性地提高硅的蚀刻速率的方法,所述方法包括以下步骤:使包含硅和硅-锗的微电子器件(复合半导体器件)与水性组合物接触,所述水性组合物包含:水;季铵氢氧化物和胺化合物中的至少一者;水混溶性溶剂;任选地表面活性剂;和任选地腐蚀抑制剂;和在所述硅被至少部分地去除之后冲洗所述复合半导体器件,其中硅相对于硅-锗的蚀刻选择性大于约50,或大于70,或大于90。另外,在一些实施方式中,SiGe的蚀刻速率优选小于或小于可以提高或降低方法条件(例如时间和温度)以改变选择性和去除速率。接触步骤可使用任何本发明的组合物。
本发明的实施方式可以单独使用或彼此组合使用。
附图说明
图1是在使用本发明的组合物和方法蚀刻以从器件中选择性地去除硅(结构、层或膜)之前和之后,微电子器件的一部分的示意图。
具体实施方式
本文引用的所有参考文献,包括公开出版物、专利申请和专利均通过引用并入本文,其程度如同每个参考文献被单独且具体地表明通过引用并入并且在本文中以其全文阐述。
在描述本发明的上下文中(特别是在以下权利要求的上下文中)使用术语“一个”和“一种”和“所述”以及类似的指代应被解释为涵盖单数和复数二者,除非本文另有说明或与上下文明显矛盾。除非另有说明,否则术语“包含”、“具有”、“包括”和“含有”应被解释为开放式术语(即,意味着“包括但不限于”)。除非本文另有说明,否则本文中对数值范围的描述仅旨在用作单独提及落入该范围内的每个单独值的简写方法,并且每个单独的值并入本说明书中,如同其在本文中被单独记载一样。除非本文另有说明或上下文明显矛盾,否则本文所描述的所有方法均可以任何合适的顺序进行。除非另外声明,否则本文提供的任何和所有实例或示例性语言(例如,“诸如”)的使用仅旨在更好地说明本发明,而不是对本发明的范围进行限制。说明书中的任何语言都不应被解释为表明任何未要求保护的要素对于本发明的实施是必不可少的。在说明书和权利要求中使用术语“包含”包括“基本上由......组成”和“由......组成”的较窄语言。
本文描述了本发明的实施方式,包括发明人已知的实施本发明的最佳方式。在阅读前面的描述后,那些实施方式的变化对于本领域普通技术人员而言将变得显而易见。发明人预期技术人员会适当地采用这些变化,并且发明人意指本发明可以不同于本文具体描述的方式实施。因此,本发明包括适用的法律允许的所附权利要求中所述主题的所有改变和等价物。此外,除非本文另有说明或上下文明显矛盾,否则本发明涵盖上述要素以其所有可能变型的任何组合。
本发明一般涉及可用于在制造其上具有硅和硅-锗的微电子器件的过程中从该微电子器件中相对于硅-锗而选择性地去除硅的组合物。
应理解,作为材料沉积在微电子器件上的术语“硅”将包括多晶硅。
为了便于参考,“微电子器件”或“半导体器件”对应于半导体衬底(例如晶片)、平板显示器、相变存储器件、太阳能电池板和其他产品,包括太阳能衬底、光伏器件和微机电系统(MEMS),其制造用于微电子、集成电路或计算机芯片应用。太阳能衬底包括但不限于硅、非晶硅、多晶硅、单晶硅、CdTe、铜铟硒化物、铜铟硫化物和镓上的砷化镓。太阳能衬底可以是掺杂的或未掺杂的。应理解,术语“微电子器件”并不旨在以任何方式进行限制,并且包括最终将成为微电子器件或微电子组件的任何衬底。
“复合半导体器件”或“复合微电子器件”是指该器件具有存在于非导电衬底上的多于一种材料和/或层和/或层部分。所述材料可包括高K电介质、和/或低K电介质和/或屏障材料和/或覆盖材料(capping material)和/或金属层和/或本领域技术人员已知的其他材料。
如本文所定义,“低k介电材料”对应于用作分层微电子器件中的介电材料的任何材料,其中该材料具有小于约3.5的介电常数。优选地,低k介电材料包括低极性材料,例如含硅有机聚合物、含硅杂化有机/无机材料、有机硅酸盐玻璃(OSG)、TEOS、氟化硅酸盐玻璃(FSG)、二氧化硅和碳掺杂氧化物(CDO)玻璃。应理解,低k介电材料可具有不同的密度和不同的孔隙率。
如本文所定义,“高k介电材料”是指具有高介电常数k(与二氧化硅相比)的材料。高k电介质可用于代替微电子器件的二氧化硅栅电介质或另一电介质层。高k材料可以是二氧化铪(HfO2)、氧氮化铪(HfON)、二氧化锆(ZrO2)、氧氮化锆(ZrON)、氧化铝(Al2O3)、氧氮化铝(AlON)、氧化铪硅(HfSiO2)、氧化铪铝(HfAlO)、氧化锆硅(ZrSiO2)、二氧化钽(Ta2O5)、氧化铝、Y2O3、La2O3、氧化钛(TiO2)、铝掺杂二氧化铪,铋锶钛(BST)或铂锆钛(PZT)。
如本文所定义,术语“屏障材料”对应于本领域中用于密封金属线(例如铜互连)的任何材料,以使所述金属(例如铜)到介电材料中的扩散最小化。优选的屏障层材料包括钽、钛、钌、铪和其他难熔金属及其氮化物和硅化物。
“基本上不含”在本文中定义为小于0.001重量%。“基本上不含”还包括0.000重量%。术语“不含”是指0.000重量%。
如本文所用,“约”旨在对应于所述值的±5%。
在所有这样的组合物中,其中组合物的特定组分参照包括零下限的重量百分比范围讨论,应理解,这些组分可在组合物的各种具体实施方式中存在或不存在,并且在其中存在这些组分的情况下,它们可以以基于采用这些组分的组合物的总重量低至0.001重量%的浓度存在。请注意,组分的所有百分比均为重量百分比并且基于组合物的总重量,即100%。
在该方面的广泛实践中,本发明的蚀刻溶液包含以下、基本上由以下组成或由以下组成:水;季铵氢氧化物和胺化合物中的至少一者;水混溶性溶剂;任选地表面活性剂。
在一些实施方式中,本文公开的蚀刻溶液组合物被配制成基本上不含或不含下列化学化合物中的至少一种:TMAH、氢氧化铵和任何氟离子源。
本发明的组合物适合用于在电子器件上制造环栅(gate all around)结构的工艺。这些工艺是本领域已知的,例如美国专利申请公开号2017/0179248、美国专利申请公开号2017/0104062、美国专利申请公开号2017/0133462和美国专利申请公开号2017/0040321中公开的方法,上述申请的公开内容通过引用并入本文。
本文采用的标题不旨在限制;相反,它们仅出于组织目的而包括在此。
本文公开的组合物表现出相对于硅-锗优异的硅优先去除。
本发明的蚀刻组合物是水基的,且因此包含水。在本发明中,水以各种方式起作用,例如,用于溶解组合物的一种或多种组分,作为组分的载体,作为去除残余物的助剂,作为组合物的粘度调节剂以及作为稀释剂。优选地,清洁组合物中使用的水是去离子(DI)水。以下段落中描述的水的范围包括来自任何来源的组合物中的所有水。
据信,对于大多数应用,组合物中水的重量百分比将存在于具有选自下列数字组的起点和终点的范围内:0.5,1,5,10,15,17,20,23,25,30,35,40,45,50,55,60,65和70。可用于组合物中的水的范围的实例包括例如约0.5%至约60重量%、或1%至约60重量%的水;或约0.5%至约40重量%、或约1%至约25重量%、或约1%至约20重量%、或约1%至约15重量%、或约5%至约20重量%、或约5%至约15重量%、或约20%至约60重量%、或约25%至约60重量%、或约30%至约60重量%、或约35%至约55重量%的水。本发明的其它优选实施方式可包括可实现其它成分的期望重量百分比的量的水。
Si蚀刻剂
本发明的蚀刻组合物包含硅蚀刻剂,其为季铵氢氧化物和胺化合物中的至少一者。在一些实施方式中,硅蚀刻剂包含季铵氢氧化物和胺化合物二者。
季铵氢氧化物可以是其中所有烷基都相同的季铵氢氧化物,例如四甲基氢氧化铵、四乙基氢氧化铵和/或四丁基氢氧化铵等。
可选地和优选的是包括四烷基氢氧化铵的季铵氢氧化物,其中并非所有的烷基都相同。其中并非所有烷基都相同的四烷基氢氧化铵的实例包括由苄基三甲基氢氧化铵,乙基三甲基氢氧化铵(ETMAH),2-羟乙基三甲基氢氧化铵,苄基三乙基氢氧化铵,十六烷基三甲基氢氧化铵,甲基三乙基氢氧化铵及其混合物组成的组。
据信,对于大多数应用,组合物中季铵氢氧化物的量将包括具有选自以下数字组的起点和终点的范围内的重量百分比:0.5、1、2、3、5、7、8、10、12、15、20、25、30和35。本发明组合物中季铵氢氧化物的范围的实例可以是组合物重量的约1%至约35%,具体为组合物重量的约8%至约35%,或更具体为组合物重量的约20%至约35%。举例来说,如果季铵氢氧化物是ETMAH(20%溶液),那么如果以25%重量加入,则将存在5%的活性季铵氢氧化物。在一些实施方式中,季铵氢氧化物(基于纯物质)包含具有选自以下数字组的起点和终点的范围内的重量百分比:0.1、0.5、1、2、3、4、5、7、8、9、10、11、12、14、15、17、20、25、30和35。本发明组合物中季铵氢氧化物(纯)的范围的实例可以是组合物重量的约2%至约15%,更具体为约3%至约12%,或约3%至约7%,约1%至约10%,或约1%至约12%,或约1%至约7%,或约0.5至约7%。
关于季铵氢氧化物,本文公开的蚀刻组合物可基本上不含或不含氢氧化铵和四甲基氢氧化铵(TMAH),并且可基本上不含或不含其中烷基全部相同的所有四烷基铵氢氧化物。
合适的胺化合物包括至少一种烷醇胺。优选的烷醇胺包括具有1至5个碳原子的伯、仲和叔胺的低级烷醇胺。这种烷醇胺的实例包括N-甲基乙醇胺(NMEA),单乙醇胺(MEA),二乙醇胺,单-,二-和三-异丙醇胺,2-(2-氨基乙基氨基)乙醇,2-(2-氨基乙氧基)乙醇,三乙醇胺,N-乙基乙醇胺,N,N-二甲基乙醇胺,N,N-二乙基乙醇胺,N-甲基二乙醇胺,N-乙基二乙醇胺,环己胺二乙醇(cyclohexylaminediethanol),及其混合物。
在优选的实施方案中,胺化合物是选自三乙醇胺(TEA),二乙醇胺,N-甲基二乙醇胺,二异丙醇胺,单乙醇胺,氨基(乙氧基)乙醇(AEE),N-甲基乙醇胺,单异丙醇胺,环己胺二乙醇,及其混合物的烷醇胺。
据信,对于大多数应用,组合物中胺化合物的量将包括具有选自以下数字组的起点和终点的范围内的重量百分比:0.5、1、2、3、5、7、8、10、12、15、20、25、30、35、40、45、50、55、60、65和70。本发明组合物中胺化合物范围的实例可包括组合物重量的约1%至约50%,具体为组合物重量的约8%至约50%,或更具体为组合物重量的约20%至约50%。在一些实施方式中,胺化合物占组合物重量的约20%至约65%,更具体为约10%至约60%,或约15%至约55%,或约20%至约50%,或约1%至约12%,或约25%至约45%,或约30%至约40%。
如果使用相应的共轭酸,例如多官能有机酸,那么胺化合物(如果过量使用)也可以用作缓冲剂的碱性组分。或者,本发明的组合物可基本上不含或不含添加的多官能酸和/或无机酸和/或有机酸。另外,本发明的组合物可以基本上不含或不含任何上面列出的单独的或任何组合的单个烷醇胺。或者,在其他实施方式中,本发明的组合物可以不含或基本上不含烷醇胺以外的胺。
水混溶性溶剂
本发明的蚀刻组合物包含水混溶性溶剂。可以使用的水混溶性有机溶剂的实例是乙二醇,丙二醇,1,4-丁二醇,三丙二醇甲醚,丙二醇丙醚,二乙二醇正丁醚(BDG)(例如,可以以商品名Dowanol DB商购),二丙二醇甲醚(DPM),己氧基丙胺,聚(氧乙烯)二胺,二甲基亚砜(DMSO),四氢糠醇,甘油,醇类,环丁砜,亚砜类或其混合物。优选的溶剂是醇,二醇或其混合物。最优选的溶剂是多元醇,包括二醇(如,例如丙二醇)和三醇(如,例如甘油)。
据信,对于大多数应用,组合物中水混溶性有机溶剂的量可以在具有选自以下重量百分比列表的起点和终点的范围内:0.5,1,5,7,10,12,15,20,25,29,30,33,35,40,44,50,59.5。这种溶剂范围的实例包括组合物的约0.5%至约59.5重量%;或约1%至约50重量%;或约1%至约40重量%;或约0.5%至约30重量%;或约1%至约30重量%;或约5%至约30重量%;或约5%至约20重量%;或约7%至约20重量%,或约10%至约30重量%,或约15%至约25重量%。
表面活性剂(任选的)
本发明的蚀刻组合物任选地包含至少一种表面活性剂。表面活性剂起到保护硅-锗免受蚀刻的作用。用于本文所描述组合物的表面活性剂包括但不限于两性盐,阳离子表面活性剂,阴离子表面活性剂,两性离子表面活性剂,非离子表面活性剂及其组合,包括但不限于双(2-乙基己基)磷酸酯,全氟庚酸,全氟癸酸,三氟甲磺酸,膦酰乙酸,十二烯基琥珀酸,二十八烷基磷酸氢酯,十八烷基磷酸二氢酯,十二烷基胺,十二烯基琥珀酸单二乙醇酰胺,月桂酸,棕榈酸,油酸,桧酸,12羟基硬脂酸和十二烷基磷酸酯。
设想的非离子表面活性剂包括但不限于聚氧乙烯月桂基醚(Emalmin NL-100(Sanyo),Brij 30,Brij 98,Brij 35),十二烯基琥珀酸单二乙醇酰胺(DSDA,Sanyo),乙二胺四(乙氧基化物-嵌段-丙氧基化物)四醇(Tetronic 90R4),聚乙二醇(例如PEG 400),聚丙二醇,聚乙二醇或聚丙二醇醚,基于环氧乙烷和环氧丙烷的嵌段共聚物(Newpole PE-68(Sanyo),Pluronic L31,Pluronic 31R1,Pluronic L61,Pluronic F-127)(Dynol 607),聚氧丙烯蔗糖醚(SN008S,Sanyo),叔辛基苯氧基聚乙氧基乙醇(Triton X100),10-乙氧基-9,9-二甲基癸-1-胺(CF-32),聚氧乙烯(9)壬基苯基醚,支链的(IGEPAL CO-250),聚氧乙烯(40)壬基苯基醚,支链的(IGEPAL CO-890),聚氧乙烯山梨糖醇六油酸酯,聚氧乙烯山梨糖醇四油酸酯,聚乙二醇脱水山梨糖醇单油酸酯(Tween 80),脱水山梨糖醇单油酸酯(Span 80),Tween 80和Span 80的组合,醇烷氧基化物(例如,Plurafac RA-20),烷基-聚葡萄糖苷,全氟丁酸乙酯,1,1,3,3,5,5-六甲基-1,5-双[2-(5-降冰片烯-2-基)乙基]三硅氧烷,单体十八烷基硅烷衍生物如SIS6952.0(Siliclad,Gelest),硅氧烷改性聚硅氮烷如PP1-SG10Siliclad Glide 10(Gelest),硅酮-聚醚共聚物如Silwet L-77(SetreChemical Company),Silwet ECO Spreader(Momentive)和乙氧基化含氟表面活性剂(FSO-100,FSN-100)。
设想的阳离子表面活性剂包括但不限于十六烷基三甲基溴化铵(CTAB),十七烷基氟辛烷磺酸四乙基铵,硬脂基三甲基氯化铵(Econol TMS-28,Sanyo),4-(4-二乙基氨基苯基偶氮)-1-(4-硝基苄基)吡啶溴化物,十六烷基吡啶鎓氯化物一水合物,苯扎氯铵,苄索氯铵,苄基二甲基十二烷基氯化铵,苄基二甲基十六烷基氯化铵,十六烷基三甲基溴化铵,二甲基二-(十八烷基)氯化铵,十二烷基三甲基氯化铵,十六烷基三甲基对甲苯磺酸铵,双十二烷基二甲基溴化铵,二(氢化牛脂基)二甲基氯化铵,四庚基溴化铵,四(癸基)溴化铵,336和奥芬溴铵,盐酸胍(C(NH2)3Cl)或三氟甲磺酸盐如四丁基三氟甲磺酸铵,二甲基二-(十八烷基)氯化铵,二甲基二-(十六烷基)溴化铵和二(氢化牛脂基)二甲基氯化铵(例如,Arquad 2HT-75,Akzo Nobel)。在一些实施方式中,优选的是阳离子表面活性剂,例如含溴表面活性剂,例如1-十六烷基三甲基溴化铵。
在一些实施方式中,阳离子表面活性剂(如果使用)包含聚亚烷基亚胺。聚亚烷基亚胺是聚亚乙基亚胺(PEI)。可以使用任何PEI,但可使用均聚的聚亚乙基亚胺。PEI可以是支链或直链的。PEI可具有任何式量而具有效力,或具有较低的式量(FW),例如介于100和50,000之间,介于400和25,000之间,介于800和10,000之间,或介于1000和3000之间的FW。
在一个实施方式中,组合物可包含聚亚烷基亚胺,例如聚亚乙基亚胺(PEI),并且该PEI可占组合物的小于1重量%,或小于0.5重量%,或组合物重量的约0.02%至约1%。该PEI的分子量(FW)可以为100至2500,或200至1500,或400至1200。聚亚烷基亚胺的分子量可为100至2500,介于200至1500之间,介于400至1200之间,或介于700至900之间。分子量为800是特别合适的。分子量适当地通过本领域已知的光散射技术测定。聚亚乙基亚胺是可商购的,例如由BASF提供的800。
设想的阴离子表面活性剂包括但不限于聚丙烯酸铵(例如,DARVAN 821A),水中的改性聚丙烯酸(例如,SOKALAN CP10S),磷酸酯聚醚酯(例如,TRITON H-55),癸基膦酸,十二烷基膦酸(DDPA),十四烷基膦酸,十六烷基膦酸,十八烷基膦酸,十二烷基苯磺酸,聚(丙烯酸)钠盐,聚氧乙烯十二烷基醚钠,二己基磺基琥珀酸钠,二环己基磺基琥珀酸钠盐,7-乙基-2-甲基-4-十一烷基硫酸钠(Tergitol 4),SODOSIL RM02,和磷酸盐含氟表面活性剂如ZonylFSJ和UR。
两性离子表面活性剂包括但不限于炔二醇或改性炔二醇(例如,504),椰油酰胺基丙基甜菜碱,环氧乙烷烷基胺(AOA-8,Sanyo),N,N-二甲基十二烷基胺N-氧化物,椰油酰胺基丙酸钠(LebonApl-D,Sanyo),3-(N,N-二甲基肉豆蔻基铵基)丙磺酸盐,和(3-(4-庚基)苯基-3-羟基丙基)二甲基铵基丙磺酸盐。优选地,所述至少一种表面活性剂包括十二烷基苯磺酸,十二烷基膦酸,十二烷基磷酸酯,TRITON X-100,SOKALAN CP10S,PEG 400和PLURONIC F-127。
当存在时,基于组合物的总重量,表面活性剂的量可以在约0.001wt%至约1wt%,或约0.01wt%至约1wt%,或约0.1wt%至约1wt%的范围内。或者,据信对于一些应用,如果存在,一种或多种表面活性剂将占组合物的约0.1重量%至约15重量%;或约0.1重量%至约10重量%;或约0.5重量%至约5重量%;或约0.05重量%至约2重量%;或组合物的约0.5重量%至约5重量%。在替代实施方式中,基于组合物的总重量,组合物中表面活性剂的重量百分比可以在具有选自以下的起点和终点的任何范围内:0.001,0.01,0.05,0.1,0.5,1,2,4,5,8,10和15。
在一些实施方式中,本发明的组合物不含或基本上不含任何或所有上述列举的表面活性剂。
腐蚀抑制剂(任选的)
本发明的蚀刻组合物还可包含一种或多种腐蚀抑制剂。腐蚀抑制剂(如果存在的话)可以保护硅-锗免于蚀刻。腐蚀抑制剂的实例包括氨基羧酸,例如,三亚乙基四胺六乙酸(TTHA),1,3-二氨基-2-羟基丙烷-N,N,N',N'-四乙酸(DHPTA),甲基亚氨基二乙酸,丙二胺四乙酸,乙二胺四乙酸(EDTA),丁二胺四乙酸,(1,2-亚环己基二胺)四乙酸(CyDTA),二亚乙基三胺五乙酸(DETPA),乙二胺四丙酸,(羟乙基)乙二胺三乙酸(HEDTA),和硝基三乙酸(NTA),氨基膦酸,例如,N,N,N',N'-乙二胺四(亚甲基膦)酸(EDTMP),羧酸如,癸酸,柠檬酸,酒石酸,葡萄糖酸,糖酸,甘油酸,草酸,抗坏血酸,邻苯二甲酸,苯甲酸,巯基苯甲酸,马来酸,扁桃酸,丙二酸,乳酸和水杨酸。其它可能的腐蚀抑制剂包括没食子酸丙酯,连苯三酚,喹啉类如8-羟基喹啉,哌嗪类如1-(2-氨基乙基)哌嗪,半胱氨酸和N,N,N',N',N'-五甲基二亚乙基三胺(Polycat 5)。其它腐蚀抑制剂可包括己胺。一些优选的腐蚀抑制剂可包含含硫基团。其他优选的腐蚀抑制剂可包括氨基羧酸,如EDTA、CyDTA,喹啉类如8-羟基喹啉,癸酸,11-巯基十一烷酸,哌嗪类如1-(2-氨基乙基)哌嗪,苯并咪唑类如2-巯基-5-甲基苯并咪唑,和羧酸如草酸,癸酸和抗坏血酸。更优选的腐蚀抑制剂包括癸酸,抗坏血酸,11-巯基十一烷酸,1-(2-氨基乙基)哌嗪和8-羟基喹啉。最优选的是8-羟基喹啉。
据信,对于大多数应用,组合物中的腐蚀抑制剂(例如氨基羧酸,羧酸,喹啉或哌嗪等)的量可以在具有选自以下重量百分比列表的起点和终点的范围内:0.01,0.05,0.07,0.1,0.12,0.15,0.17,0.2,0.5,1,1.2,1.5,1.7,2,3,4,6,8,10,12,15。举例而言,基于组合物的总重量,腐蚀抑制剂在组合物中的存在量可为约0.05重量%至约3重量%,或约0.01重量%至约3重量%,或约0.1重量%至约5重量%,或约0.1重量%至约15重量%,或约0.1重量%至约10重量%,或约0.5重量%至约5重量%,或约0.05重量%至约2重量%,或约0.5重量%至约5重量%。
在一些实施方式中,本发明的组合物将不含或基本上不含任何或所有上面列出的腐蚀抑制剂;也就是说,该组合物不含任何或所有上面列出的氨基羧酸和/或羧酸和/或喹啉和/或哌嗪等。
其他通常已知的组分如染料、化学改性剂、杀生物剂等可以常规量包含在清洁组合物中,例如,高达组合物的总共约1或5或10重量%的量,达到它们不会对组合物的性能产生不利影响的程度。
或者,本发明的组合物可以不含或基本上不含任何或所有的染料、化学改性剂或杀生物剂。
在一些实施方式中,本文公开的蚀刻溶液组合物被配制成基本上不含或不含氟化物和/或季铵氟化物,例如组合物可基本上不含或不含以下的一种或多种:四甲基氟化铵,四乙基氟化铵,甲基三乙基氟化铵和/或四丁基氟化铵。在一些实施方案中,组合物可基本上不含或不含一种或多种金属氢氧化物,例如KOH或LiOH或NaOH。在其他实施方式中,组合物可以基本上不含或不含含卤素化合物,例如其可以基本上不含或不含以下一种或多种:含氟化合物、含溴化合物、含氯化合物或含碘化合物。在其他实施方式中,组合物可以基本上不含或不含磺酸和/或硫酸和/或硝酸和/或盐酸和/或磷酸。在其他实施方式中,组合物可以基本上不含或不含硫酸盐和/或硝酸盐和/或亚硫酸盐和/或亚硝酸盐。在其他实施方式中,组合物可以基本上不含或不含:氢氧化铵和/或乙基二胺。在其他实施方式中,组合物可以基本上不含或不含:含钠化合物和/或含钙化合物和/或含锰化合物或含镁化合物和/或含铬化合物和/或含硫化合物。在其他实施方式中,本发明的组合物可以基本上不含或不含氧化剂,例如过氧化物,例如过氧化氢,过硫酸盐(例如,单过硫酸盐和/或二过硫酸盐),过碳酸盐和/或其酸和/或其盐和/或其混合物。在其他实施方式中,本发明的组合物可以基本上不含或不含一种或多种氧化剂,例如氧化的卤化物(例如,碘酸盐,高碘酸盐和/或其酸,和/或其混合物),过硼酸,过硼酸盐,过碳酸盐,过氧酸(例如,过乙酸,过氧苯甲酸)其盐,高锰酸盐,铈化合物和/或铁氰化物(例如,铁氰化钾)。
本发明的蚀刻溶液组合物通常通过在室温下在容器中将组分混合在一起直至所有固体溶解在水基介质中来制备。
本发明的一些实施方式的实例将包含约30%至约70%重量,或约30%至约60%重量,或约35%至约55%重量的水;约15%至约55%重量,或20%至约50%重量,或约25%至约45%重量的季铵氢氧化物和胺化合物中的至少一者;约10%至约50%(重量),或约20%至约40%(重量),或约25%至约35%(重量)的水混溶性溶剂;任选地,约0.05重量%至约5重量%的表面活性剂;以及任选地约0.05至约5%重量的腐蚀抑制剂。上面描述了组分的可选范围,以及这些范围的任何组合的季铵氢氧化物和/或胺化合物的范围,好像它们全部在本文中记载了一样。
方法
在另一方面,提供了一种在包括硅和硅-锗的微电子器件(例如复合半导体器件)上相对于硅-锗而选择性地提高硅的蚀刻速率的方法,所述方法是通过在组合物中蚀刻微电子器件(复合半导体器件)而进行,所述组合物包含水、季铵氢氧化物和胺化合物中的至少一者、水混溶性溶剂和任选地表面活性剂,基本上由其组成或者由其组成。所述方法包括在包含硅和硅-锗的微电子器件(复合半导体器件)上相对于硅-锗而选择性地提高硅的蚀刻速率的步骤,所述方法包括以下步骤:使包含硅和硅-锗的所述微电子器件(复合半导体器件)与水性组合物接触,所述水性组合物包含:水;季铵氢氧化物和胺化合物中的至少一者;水混溶性溶剂;和任选地表面活性剂;和在所述硅被至少部分地去除之后冲洗所述复合半导体器件,其中硅相对于硅-锗的蚀刻选择性大于约50。该方法中还可包括另外的干燥步骤。“至少部分地去除”是指在本发明方法中使用本发明的组合物去除至少50%的材料,优选至少70%去除,最优选至少80%去除。
为了实现GAA器件的纳米线制造,Si/Si/SiGe上的蚀刻速率选择性优选大于(>)50,SiN蚀刻优选小于(<)或小于并且热氧化物蚀刻优选小于(<)或小于
牺牲性硅优选为(110)取向。
接触步骤可以通过任何合适的方式进行,例如浸渍、喷雾或通过单晶片工艺。接触步骤期间组合物的温度优选为约25℃至100℃,更优选为约40℃至75℃。接触时间可以是约1分钟至60分钟。
当在包括硅和硅-锗的衬底上使用时,例如,在制造堆叠的环栅器件期间,本发明的组合物令人惊讶地表现出硅相对于硅-锗的优异蚀刻选择性。术语“选择性”通常用于指两种材料的蚀刻速率的比率。根据本发明的组合物优选表现出:硅相对于硅-锗的湿式蚀刻选择性在约50至约500之间。在其它实施方式中,对于本发明的组合物观察到的硅相对于硅-锗的蚀刻选择性在约50至约200之间。
在接触步骤之后是任选的冲洗步骤。冲洗步骤可以通过任何合适的方式进行,例如,通过浸渍或喷雾技术用去离子水冲洗衬底。在优选的实施方式中,冲洗步骤可以使用去离子水和有机溶剂(例如异丙醇)的混合物进行。
在接触步骤和任选的冲洗步骤之后是任选的干燥步骤,其通过任何合适的方式进行,例如异丙醇(IPA)蒸气干燥、加热或通过向心力。
通过下面讨论的说明性实施例更充分地示出了特征和优点。
实施例
制备清洁组合物的一般程序
通过用1”特氟隆涂覆的搅拌棒将组分在250mL烧杯中混合来制备作为本实施例主题的所有组合物。通常,添加到烧杯中的第一材料是去离子(DI)水,然后是没有特定顺序的其他组分。
衬底的组成
通过在Si晶片上异质外延来沉积SiGe/Si多层。图1的A侧示出了在实施例中处理的微电子器件的示意图。SiGe/Si多层沉积以在Si衬底10上的厚的SiGe层12开始。然后进行Si/SiGe多层沉积。(Si层标记为14,SiGe层标记为16)。氧化物层18和氮化物硬掩模(HM)层20沉积在该多层的顶部上并且图案化成平行的鳍(FINs)22。选择性地蚀刻SiGe/Si纳米线鳍并产生SiGe纳米线。图1的A侧显示在用本发明的组合物接触器件之前,实施例中处理的微电子器件。该图的B侧显示处理后的微电子器件。
处理条件
使用100g蚀刻组合物在250ml烧杯中进行蚀刻测试,其中将1/2”圆形特氟隆搅拌棒设定在400rpm。在热板上将蚀刻组合物加热至约45℃的温度。在搅拌下将试样浸入组合物中约20分钟。
然后将节段在DI水浴或喷雾中冲洗3分钟,随后使用过滤的氮气干燥。根据蚀刻前后的厚度变化估算硅和硅-锗蚀刻速率,并通过光谱椭偏仪(MG-1000,Nano-View Co.,Ltd.,韩国;我们使用SCI FilmTek SE2000)测量。Si的典型起始层厚度为SiGe的典型起始层厚度为
实施例集1
实施例1:溶剂作用
如表1的组合物中详述的,评估不同的溶剂以确定它们对蚀刻和选择性的影响。
表1:溶剂对多晶硅/SiGe刻蚀选择性的影响
这组实验表明,就硅相对于SiGe的蚀刻选择性而言,甘油、DPM、PG和DMSO似乎是有益的。
实施例2:SiGe硅蚀的抑制
评估具有各种官能团的腐蚀抑制剂对SiGe纳米线的保护以使其免于在碱性环境中被蚀刻。在常规Si蚀刻剂中容易发生SiGe损伤,特别是当SiGe合金中的Ge浓度接近、等于或低于25%摩尔时。表3至6总结了评价的组合物。
表2:羧酸官能团/腐蚀抑制剂
表3:氨基官能团/腐蚀抑制剂/表面活性剂
表4:表面活性剂的作用
表5:其他腐蚀抑制剂
这些实验表明,当在硅蚀刻组合物中使用以下化合物时存在益处:癸酸、抗坏血酸、1-(2-氨基乙基)哌嗪、(1-十六烷基)三甲基溴化铵,8-羟基喹啉和11-巯基十一烷酸。
实施例3
进一步评估了以下制剂:
e42807-009Z
DI水 20.0
ETMAH(20%) 25.0
AEE 34.0
甘油 20.0
8-羟基喹啉 1.0
40℃下的SiGe e/r 5.76
40℃下的多晶硅e/r 570.62
多晶硅/SiGe选择性 99.1
该组合物表现出99的多晶硅/SiGe选择性,并且发现在图案化晶片上完全释放Si层。因此,在40℃/3分钟下成功制造了SiGe纳米线。此外,该组合物在45℃下也表现出良好的稳定性达120小时,这使其能够以再循环模式操作。见表7和表8。
表6:蚀刻速率
表7:选择性
前面的描述主要用于说明的目的。尽管已经关于本发明的示例性实施方式示出和描述了本发明,但是本领域技术人员应该理解,可以在其中进行其形式和细节的前述的和各种其他改变、省略和添加而不背离本发明的精神和范围。

Claims (15)

1.一种适合于从微电子器件中相对于硅-锗而选择性地去除硅的蚀刻溶液,所述蚀刻溶液包含:
水;
季铵氢氧化物和胺化合物中的至少一者;
水混溶性溶剂;
任选地,表面活性剂;和
任选地,腐蚀抑制剂。
2.根据权利要求1所述的蚀刻溶液,其中同时存在所述季铵氢氧化物和所述胺化合物。
3.根据权利要求1或2所述的蚀刻溶液,其中所述季铵氢氧化物是四烷基氢氧化铵化合物,其中并非所有的烷基都相同;并且所述胺化合物是烷醇胺。
4.根据权利要求3所述的蚀刻溶液,其中所述季铵氢氧化物选自苄基三甲基氢氧化铵,甲基三乙基氢氧化铵,乙基三甲基氢氧化铵(ETMAH),2-羟乙基三甲基氢氧化铵,苄基三乙基氢氧化铵,十六烷基三甲基氢氧化铵,及其混合物;和
所述烷醇胺化合物选自N-甲基乙醇胺(NMEA),单乙醇胺(MEA),二乙醇胺,三乙醇胺,三异丙醇胺,2-(2-氨基乙基氨基)乙醇,2-(2-氨基乙氧基)乙醇(AEE),三乙醇胺,N-乙基乙醇胺,N,N-二甲基乙醇胺,N,N-二乙基乙醇胺,N-甲基二乙醇胺,N-乙基二乙醇胺,环己胺二乙醇,二异丙醇胺,环己胺二乙醇,及其混合物。
5.根据权利要求3或4所述的蚀刻组合物,其中所述季铵氢氧化物是乙基三甲基氢氧化铵(ETMAH);和所述烷醇胺是氨基(乙氧基)乙醇(AEE)。
6.根据权利要求1-5任一项所述的蚀刻组合物,其中所述水混溶性溶剂选自乙二醇,丙二醇,1,4-丁二醇,三丙二醇甲醚,丙二醇丙醚,二乙二醇正丁醚,己氧基丙胺,聚(氧乙烯)二胺,二甲基亚砜,四氢糠醇,甘油,醇类,亚砜类,或其混合物。
7.根据权利要求1-6任一项所述的蚀刻组合物,其中所述水混溶性溶剂是甘油。
8.根据权利要求1-7任一项所述的蚀刻组合物,其中所述表面活性剂存在。
9.根据权利要求1-8所述的蚀刻组合物,其中所述表面活性剂是聚亚烷基亚胺。
10.根据权利要求1-9任一项所述的蚀刻组合物,其中所述腐蚀抑制剂存在。
11.根据权利要求1-10任一项所述的蚀刻组合物,其中所述腐蚀抑制剂选自:乙二胺四乙酸(EDTA),丁二胺四乙酸,(1,2-亚环己基二胺)四乙酸(CyDTA),二亚乙基三胺五乙酸(DETPA),乙二胺四丙酸,(羟乙基)乙二胺三乙酸(HEDTA),N,N,N',N'-乙二胺四(亚甲基膦)酸(EDTMP),三亚乙基四胺六乙酸(TTHA),1,3-二氨基-2-羟基丙烷-N,N,N',N'-四乙酸(DHPTA),甲基亚氨基二乙酸,丙二胺四乙酸,硝基三乙酸(NTA),柠檬酸,酒石酸,葡萄糖酸,糖酸,甘油酸,草酸,邻苯二甲酸,马来酸,扁桃酸,丙二酸,乳酸,水杨酸,没食子酸丙酯,连苯三酚,8-羟基喹啉,半胱氨酸,及其混合物。
12.一种在包含硅和硅-锗的微电子器件上相对于硅-锗而选择性地提高硅的蚀刻速率的方法,所述方法包括以下步骤:
使包含硅和硅-锗的所述微电子器件与根据权利要求1-11任一项的蚀刻组合物接触;和
在所述硅被至少部分地去除之后冲洗所述微电子器件,其中硅相对于硅-锗的蚀刻选择性大于约50。
13.根据权利要求12所述的方法,所述方法还包括干燥所述微电子器件的步骤。
14.根据权利要求12或13所述的方法,其中硅相对于硅-锗的蚀刻选择性在约50至约500之间。
15.根据权利要求12-14任一项所述的方法,其中所述接触步骤在约25℃至约100℃的温度下进行。
CN201810983642.6A 2017-08-25 2018-08-27 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液 Active CN109423288B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762550491P 2017-08-25 2017-08-25
US62/550,491 2017-08-25
US16/109,172 2018-08-22
US16/109,172 US10934485B2 (en) 2017-08-25 2018-08-22 Etching solution for selectively removing silicon over silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device

Publications (2)

Publication Number Publication Date
CN109423288A true CN109423288A (zh) 2019-03-05
CN109423288B CN109423288B (zh) 2021-02-23

Family

ID=63578918

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810983642.6A Active CN109423288B (zh) 2017-08-25 2018-08-27 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液

Country Status (8)

Country Link
US (1) US10934485B2 (zh)
EP (1) EP3447109B1 (zh)
JP (1) JP6892418B2 (zh)
KR (1) KR102241352B1 (zh)
CN (1) CN109423288B (zh)
IL (1) IL261357B2 (zh)
SG (1) SG10201807214WA (zh)
TW (1) TWI773809B (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110438504A (zh) * 2019-08-19 2019-11-12 江阴江化微电子材料股份有限公司 一种铝栅刻开区硅渣清除组合物及硅渣清除方法
CN112143500A (zh) * 2019-06-28 2020-12-29 东京应化工业株式会社 硅蚀刻液、硅蚀刻方法以及硅鳍片结构体的制造方法
CN113950520A (zh) * 2019-06-13 2022-01-18 弗萨姆材料美国有限责任公司 在半导体器件制造期间相对于p-掺杂硅和硅-锗选择性去除多晶硅的液体组合物
CN114231288A (zh) * 2020-09-09 2022-03-25 东友精细化工有限公司 硅蚀刻液组合物、图案形成方法、阵列基板的制造方法、以及阵列基板
CN114846177A (zh) * 2019-12-20 2022-08-02 弗萨姆材料美国有限责任公司 Co/cu选择性湿蚀刻剂
CN115074131A (zh) * 2021-03-12 2022-09-20 李长荣化学工业股份有限公司 蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导体装置
CN117417747A (zh) * 2023-09-13 2024-01-19 湖北兴福电子材料股份有限公司 一种相对于硅锗的硅选择性蚀刻液

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031239B2 (en) 2018-06-29 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Germanium nanosheets and methods of forming the same
US10680063B2 (en) * 2018-09-07 2020-06-09 International Business Machines Corporation Method of manufacturing stacked SiGe nanotubes
US11180697B2 (en) 2018-11-19 2021-11-23 Versum Materials Us, Llc Etching solution having silicon oxide corrosion inhibitor and method of using the same
JP7450334B2 (ja) * 2018-12-27 2024-03-15 東京応化工業株式会社 エッチング液、及び半導体素子の製造方法
US11168253B2 (en) 2019-01-08 2021-11-09 Samsung Electronics Co., Ltd. Silicon layer etchant composition and method of forming pattern by using the same
KR102444014B1 (ko) 2019-02-05 2022-09-15 가부시키가이샤 도쿠야마 실리콘 에칭액 및 상기 에칭액을 이용한 실리콘 디바이스의 제조방법
EP3959291A4 (en) * 2019-03-11 2023-07-19 Versum Materials US, LLC ETCHING SOLUTION AND PROCESS FOR ALUMINUM NITRIDE
TW202129061A (zh) 2019-10-02 2021-08-01 美商應用材料股份有限公司 環繞式閘極輸入/輸出工程
US11342409B2 (en) * 2020-03-25 2022-05-24 Intel Corporation Isolation regions in integrated circuit structures
US20230129238A1 (en) * 2020-03-31 2023-04-27 Nissan Chemical Corporation Cleaning agent composition and method for producing processed semiconductor substrate
WO2022025163A1 (ja) 2020-07-31 2022-02-03 株式会社トクヤマ シリコンエッチング液、並びに該エッチング液を用いたシリコンデバイスの製造方法およびシリコン基板の処理方法
JPWO2022025161A1 (zh) 2020-07-31 2022-02-03
KR20230122597A (ko) 2020-12-24 2023-08-22 가부시끼가이샤 도꾸야마 실리콘 에칭액, 그 에칭액을 사용한 실리콘 디바이스의 제조 방법 및 기판 처리 방법
CN116635986A (zh) 2021-01-12 2023-08-22 三菱化学株式会社 蚀刻组合物、蚀刻方法、半导体器件的制造方法和全环绕栅极型晶体管的制造方法
JPWO2022172907A1 (zh) 2021-02-10 2022-08-18
WO2022190903A1 (ja) * 2021-03-11 2022-09-15 富士フイルム株式会社 半導体処理用組成物、被処理物の処理方法
KR20240031305A (ko) 2021-07-08 2024-03-07 바스프 에스이 실리콘을 선택적으로 에칭하기 위한 조성물의 용도 및 방법
JP2023042176A (ja) * 2021-09-14 2023-03-27 株式会社東芝 エッチング方法
WO2023047959A1 (ja) * 2021-09-21 2023-03-30 富士フイルム株式会社 半導体製造用処理液および被処理物の処理方法
WO2023079908A1 (ja) * 2021-11-02 2023-05-11 三菱ケミカル株式会社 エッチング液、エッチング方法、半導体デバイスの製造方法及びゲートオールアラウンド型トランジスタの製造方法
US20230151274A1 (en) * 2021-11-15 2023-05-18 Cj Technology Co., Ltd. Method for selective etching Si in the presence of silicon nitride, its composition and application thereof
TW202342821A (zh) * 2022-02-24 2023-11-01 日商三菱瓦斯化學股份有限公司 組成物、以及使用其之半導體基板之製造方法及蝕刻方法
CN115011348B (zh) * 2022-06-30 2023-12-29 湖北兴福电子材料股份有限公司 一种氮化铝蚀刻液及其应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137554A (zh) * 2011-11-28 2013-06-05 格罗方德半导体公司 利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的方法
CN103633123A (zh) * 2013-12-10 2014-03-12 中国科学院微电子研究所 一种纳米线衬底结构及其制备方法
US20170145311A1 (en) * 2015-11-25 2017-05-25 Air Products And Chemicals, Inc. Etching Compositions and Methods for Using Same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3160344B2 (ja) * 1991-01-25 2001-04-25 アシュランド インコーポレーテッド 有機ストリッピング組成物
US6599370B2 (en) * 2000-10-16 2003-07-29 Mallinckrodt Inc. Stabilized alkaline compositions for cleaning microelectronic substrates
KR100554517B1 (ko) 2004-04-14 2006-03-03 삼성전자주식회사 실리콘 게르마늄층의 세정액 및 이를 이용한 세정 방법
JP4968477B2 (ja) 2005-08-19 2012-07-04 日産化学工業株式会社 ハードマスクの除去用組成物及び除去方法
SG175559A1 (en) * 2006-09-25 2011-11-28 Advanced Tech Materials Compositions and methods for the removal of photoresist for a wafer rework application
JPWO2009044647A1 (ja) 2007-10-04 2011-02-03 三菱瓦斯化学株式会社 シリコンエッチング液およびエッチング方法
US7994062B2 (en) 2009-10-30 2011-08-09 Sachem, Inc. Selective silicon etch process
US8753942B2 (en) 2010-12-01 2014-06-17 Intel Corporation Silicon and silicon germanium nanowire structures
US8912568B2 (en) 2011-06-20 2014-12-16 Semiconductor Manufacturing International (Beijing) Corporation Semiconductor device and manufacturing method thereof
US20140134778A1 (en) 2011-08-09 2014-05-15 Basf Se Aqueous alkaline compositions and method for treating the surface of silicon substrates
US8703004B2 (en) 2011-11-14 2014-04-22 Kabushiki Kaisha Toshiba Method for chemical planarization and chemical planarization apparatus
JP2016054219A (ja) 2014-09-03 2016-04-14 株式会社東芝 化学的平坦化方法及び化学的平坦化装置
US9873833B2 (en) * 2014-12-29 2018-01-23 Versum Materials Us, Llc Etchant solutions and method of use thereof
EP3127862B1 (en) 2015-08-06 2018-04-18 IMEC vzw A method of manufacturing a gate-all-around nanowire device comprising two different nanowires
KR102468776B1 (ko) * 2015-09-21 2022-11-22 삼성전자주식회사 폴리실리콘 습식 식각용 조성물 및 이를 이용한 반도체 소자의 제조 방법
US9716142B2 (en) 2015-10-12 2017-07-25 International Business Machines Corporation Stacked nanowires
US9704962B1 (en) 2015-12-16 2017-07-11 Globalfoundries Inc. Horizontal gate all around nanowire transistor bottom isolation

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137554A (zh) * 2011-11-28 2013-06-05 格罗方德半导体公司 利用牺牲栅极电极及牺牲自对准接触结构形成半导体装置的方法
CN103633123A (zh) * 2013-12-10 2014-03-12 中国科学院微电子研究所 一种纳米线衬底结构及其制备方法
US20170145311A1 (en) * 2015-11-25 2017-05-25 Air Products And Chemicals, Inc. Etching Compositions and Methods for Using Same

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
V. LOUP ET AL.,: "Silicon And Si-Ge Alloys Wet Etching Using TMAH Chemistry", 《ECS TRANSACTIONS》 *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113950520A (zh) * 2019-06-13 2022-01-18 弗萨姆材料美国有限责任公司 在半导体器件制造期间相对于p-掺杂硅和硅-锗选择性去除多晶硅的液体组合物
TWI760768B (zh) * 2019-06-13 2022-04-11 美商慧盛材料美國責任有限公司 於製造一半導體裝置時優先p-摻雜矽及矽-鍺選擇性移除多晶矽的液態組合物
CN113950520B (zh) * 2019-06-13 2024-03-01 弗萨姆材料美国有限责任公司 在半导体器件制造期间相对于p-掺杂硅和硅-锗选择性去除多晶硅的液体组合物
CN112143500A (zh) * 2019-06-28 2020-12-29 东京应化工业株式会社 硅蚀刻液、硅蚀刻方法以及硅鳍片结构体的制造方法
CN112143500B (zh) * 2019-06-28 2023-04-07 东京应化工业株式会社 硅蚀刻液、硅蚀刻方法以及硅鳍片结构体的制造方法
CN110438504A (zh) * 2019-08-19 2019-11-12 江阴江化微电子材料股份有限公司 一种铝栅刻开区硅渣清除组合物及硅渣清除方法
CN114846177A (zh) * 2019-12-20 2022-08-02 弗萨姆材料美国有限责任公司 Co/cu选择性湿蚀刻剂
CN114231288A (zh) * 2020-09-09 2022-03-25 东友精细化工有限公司 硅蚀刻液组合物、图案形成方法、阵列基板的制造方法、以及阵列基板
CN114231288B (zh) * 2020-09-09 2023-12-26 东友精细化工有限公司 硅蚀刻液组合物、图案形成方法、阵列基板的制造方法、以及阵列基板
CN115074131A (zh) * 2021-03-12 2022-09-20 李长荣化学工业股份有限公司 蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导体装置
CN117417747A (zh) * 2023-09-13 2024-01-19 湖北兴福电子材料股份有限公司 一种相对于硅锗的硅选择性蚀刻液

Also Published As

Publication number Publication date
TWI773809B (zh) 2022-08-11
CN109423288B (zh) 2021-02-23
EP3447109A1 (en) 2019-02-27
US10934485B2 (en) 2021-03-02
JP6892418B2 (ja) 2021-06-23
EP3447109B1 (en) 2020-08-05
KR102241352B1 (ko) 2021-04-15
IL261357A (en) 2019-02-28
SG10201807214WA (en) 2019-03-28
KR20190022414A (ko) 2019-03-06
JP2019050364A (ja) 2019-03-28
IL261357B (en) 2022-10-01
IL261357B2 (en) 2023-02-01
US20190085240A1 (en) 2019-03-21
TW201920613A (zh) 2019-06-01

Similar Documents

Publication Publication Date Title
CN109423288A (zh) 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液
CN109423291A (zh) 在制造半导体器件过程中从硅-锗/硅叠层中选择性地去除硅-锗合金的蚀刻溶液
TWI714013B (zh) 於製造一半導體裝置時用於從一矽-鍺/鍺堆疊選擇性移除矽-鍺合金的蝕刻溶液
KR102396018B1 (ko) 반도체 디바이스의 제조 과정에서 규소-게르마늄/규소 스택으로부터 규소 및 규소-게르마늄 합금을 동시 제거하기 위한 에칭 용액
TWI760768B (zh) 於製造一半導體裝置時優先p-摻雜矽及矽-鍺選擇性移除多晶矽的液態組合物
CN109423290A (zh) 用于在制造半导体器件过程中相对于氮化钛选择性地去除氮化钽的蚀刻溶液
WO2020146748A1 (en) Hafnium oxide corrosion inhibitor
TWI816379B (zh) 於製造一半導體裝置時用於從一矽-鍺/矽堆疊選擇性移除矽-鍺合金的蝕刻溶液

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant