CN115074131A - 蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导体装置 - Google Patents

蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导体装置 Download PDF

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Abstract

本公开提供一种蚀刻剂的组合物、使用其的半导体装置的形成方法、以及半导体装置,该组合物包括约0.1~13wt%的四级铵盐以及约45~90wt%的极性非质子溶剂。

Description

蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导 体装置
技术领域
本公开是关于一种组合物,特别是关于一种蚀刻剂的组合物、使用其之半导体装置的形成方法、以及半导体装置。
背景技术
随着晶体管尺寸的不断缩小,高介电常数金属闸极(High-k Metal Gate,HKMG)技术几乎已经成为45nm制程技术以及小于45nm制程技术的必备技术。HKMG制程依据金属闸极形成的时间点又可分为先闸极(gate first)制程与后闸极(gate last)制程。
后闸极制程包括形成虚设闸极的步骤、执行离子布植与高温退火的步骤、移除虚设闸极的步骤、以及形成金属闸极的步骤。由于后闸极制程的金属闸极是在高温退火步骤之后才形成的,因此,与先闸极制程相比,后闸极制程可避免金属闸极受到高温制程的影响而降低晶体管的性能以及稳定性。
虚设闸极可包括多晶硅(poly silicon,poly-Si)。多晶硅可包括例如硅(100)、(110)、和(111)等不同的晶面。习知用于移除虚设闸极的蚀刻剂组合物对于多晶硅的不同晶面的蚀刻速率不同,因此容易产生多晶硅残留的问题,进而造成后续形成的电子装置的良率损失以及电性劣化问题。
因此,目前业界仍亟待开发一种适用于HKMG制程的蚀刻剂的组合物。
公开内容
本公开的一方面是关于一种蚀刻剂的组合物,其包括约0.1~13wt%的四级铵盐以及约45~90wt%的极性非质子溶剂。
本公开的另一方面是关于一种半导体装置的形成方法,其包括:形成绝缘层于基板上方;形成虚设闸极于绝缘层上方;形成间隔物于虚设闸极以及绝缘层的两侧边上;移除虚设闸极以形成沟槽;以及形成金属闸极于该沟槽中,其中虚设闸极移除步骤包括使用一种蚀刻剂的组合物,该组合物包括约0.1~13wt%的四级铵盐以及约45~90wt%的极性非质子溶剂。
本公开的另一方面是关于一种半导体装置,其包括多晶硅组件,该多晶硅组件具有经蚀刻表面,其中该经蚀刻表面是经由湿蚀刻制程形成且具有小于等于20nm的表面算数平均高度,其中湿蚀刻制程包括使用一种蚀刻剂的组合物,该组合物包括约0.1~13wt%的四级铵盐以及约45~90wt%的极性非质子溶剂。
附图说明
为了使本公开的目的、特征和优点能更明显易懂,以下结合附图对本公开的具体实施方式作详细说明,其中:
图1是说明根据本公开实施例的半导体装置的形成方法的流程图。
具体实施方式
将进一步理解的是,当在本说明书中使用“包括”及/或“包含”时,其特指所述特征部件、整数、步骤、操作、组件、组分、及/或其群组的存在,但不排除存在或增加一个或多个其他特征部件、整数、步骤、操作、组件、组分、及/或其群组。当在本说明书中使用单数形式“一”时,除非上下文另外明确指出,否则也意图使其包括复数形式。
将理解的是,虽然本文中可使用术语“第一”、“第二”等来描述各种组件、组件、区域、层及/或部分,但是这些组件、组件、区域、层及/或部分不应受到此些术语的限制。此些术语仅用于区分一个组件、组件、区域、层或部分与另一组件、组件、区域、层或部分。
将理解的是,本文中的“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20%之内,较佳是10%之内,且更佳是5%之内,或3%之内,或2%之内,或1%之内,或0.5%之内。在此给定的数量为大约的数量,亦即在没有特定说明“约”、“大约”、“大抵”的情况下,仍可隐含“约”、“大约”、“大抵”的含义。进一步地,本公开中所表示的数值,可包括所述数值以及在本领域中具有通常知识者可接受的偏差范围内的偏差值。举例而言,考虑到多晶硅以及SiO2的蚀刻速率的测量误差(即,测量系统的限制或误差;或制程系统的限制或误差),多晶硅的蚀刻速率可包含所述数值
Figure BDA0003543162650000021
SiO2的蚀刻速率可包含所述数值
Figure BDA0003543162650000022
考虑到组合物的配制误差,组合物中的各成分含量可包含所述数值的±5%。
将理解的是,本文中用来表示特定数值范围的表述“a~b”被定义为“≧a且≦b”。
除非另外定义,否则本文中使用的全部用语(包括技术及科学用语)具有与本领域技术人员所通常理解的相同涵义。能理解的是,这些用语,例如在通常使用的字典中定义的用语,应被解读成具有与相关技术及本申请的背景或上下文一致的意思,而不应以理想化或过度正式的方面解读,除非在本公开中有特别定义。以下将省略可能不必要地混淆本公开已知功能和构造的描述。
本公开提供一种蚀刻剂的组合物,其包括四级铵盐以及极性非质子溶剂。
四级铵盐可抑制或推迟对硅氧化物、硅氮化物、硅碳化物和碳氮化硅的蚀刻,但对多晶硅层、单晶硅层或非晶硅层提供良好的蚀刻速率。换句话说,四级铵盐可提高蚀刻剂组合物对于硅材料相对于硅氧化物、硅氮化物、硅碳化物及/或碳氮化硅的蚀刻选择比。
在一些实施例中,四级铵盐可具有以下式(I)所示之结构:
N(R1)4 +X-………(I)
其中,R1可各独立地选自由经取代或未经取代的烷基、经取代或未经取代的芳香基及其组合所组成之群组,且各R1可彼此相同或不同;而X-可选自由F-、Cl-、Br-、I-、HSO4-、RCOO-及OH-所组成之群组。
在一些实施例中,R1可各独立地选自由经取代或未经取代的C1-C20烷基、经取代或未经取代的C6-C20芳基及其组合所组成之群组。在一些实施例中,R1可各独立地选自经取代或未经取代的C1-C6烷基。在一些实施例中,R1可各独立地选自由甲基、乙基、丙基、丁基、异丁基、仲丁基、叔丁基、戊基、异戊基、以及己基所组成的群组。
此处使用的“C1-C20烷基”或“未经取代的C1-C20烷基”是指在主碳链上具有1至20个碳原子的直链或支链脂族烃单价基团。C1-C20烷基或未经取代的C1-C20烷基的非限制性实例包括但不限于甲基、乙基、丙基、丁基、异丁基、仲丁基、叔丁基、戊基、异戊基、以及己基。此处使用的“经取代的C1-C20烷基”是指C1-C20烷基或未经取代的C1-C20烷基上的至少一个氢原子被OH、O、N、S、氘、氚、卤素、胺基、C1-C6烷基所取代的单价基团。此处使用的“C1-C6烷基”、“未经取代的C1-C6烷基”、或“经取代的C1-C6烷基”系以类似的方式解释,故于此不再赘述。
此处使用的“C6-C20芳基”或“未经取代的C6-C20芳基”是指具有6至20个碳原子的包含碳环芳香系统的单价基团。C6-C20芳基或未经取代的C6-C20芳基的非限制性实例包括但不限于苯基、萘基、蒽基、及菲基。此处使用的“经取代的C6-C20芳基”是指C6-C20芳基或未经取代的C6-C20芳基上的至少一个氢原子被OH、O、N、S、氘、氚、卤素、胺基、C1-C6烷基所取代的单价基团。
四级铵盐的具体实例可包括但不限于四甲基氢氧化铵(TMAH)、四乙基氢氧化铵(TEAH)、四丁基氢氧化铵(TBAH)、芐基三甲基氢氧化铵、三乙基甲基氢氧化铵、2-羟基-氢氧化物(TMA)和四丙基铵氢氧化物(TPAH)。在一些实施例中,四级铵盐可包括四甲基氢氧化铵(TMAH)、四乙基氢氧化铵(TEAH)、四丁基氢氧化铵(TBAH)、芐基三甲基氢氧化铵、三乙基甲基氢氧化铵、2-羟基-氢氧化物(TMA)和四丙基铵氢氧化物(TPAH)、或其任意组合。在一些实施例中,四级铵盐可包括四甲基氢氧化铵(TMAH)、四乙基氢氧化铵(TEAH)、四丁基氢氧化铵(TBAH)、三乙基甲基氢氧化铵、四丙基铵氢氧化物(TPAH)、或其任意组合。在一些实施例中,四级铵盐包括四甲基氢氧化铵(TMAH)、四乙基氢氧化铵(TEAH)、或其任意组合。
以蚀刻剂的组合物的总重量为100wt%为基准,蚀刻剂的组合物可包括约0.1~13wt%的四级铵盐。在一些实施例中,蚀刻剂的组合物可包括约0.1~10wt%、约0.1~8wt%、约0.1~5wt%、约0.1~3wt%、约2~3wt%、约12.5wt%、约3.71wt%、约2.38wt%、约2.36wt%、约1.9wt%、约1.6wt%、约1.0wt%、约0.8wt%、约0.7wt%、约0.5wt%、或约0.3wt%的四级铵盐。若蚀刻剂的组合物中的四级铵盐含量过高,例如,超过13wt%,则该蚀刻剂的组合物可能会出现分层而无法用于湿蚀刻制程中。若蚀刻剂的组合物中的四级铵盐含量过低,例如,少于0.1wt%,则该蚀刻剂的组合物可能无法对多晶硅层、单晶硅层或非晶硅层提供良好的蚀刻速率。在蚀刻剂的组合物包括上述含量的四级铵盐的情况下,本公开的蚀刻剂的组合物可在对多晶硅层、单晶硅层或非晶硅层提供良好的蚀刻速率的同时,降低或减少对硅氧化物、硅氮化物、硅碳化物及/或碳氮化硅的蚀刻,提高硅材料相对于硅氧化物、硅氮化物、硅碳化物及/或碳氮化硅的蚀刻选择比。
极性非质子溶剂是具有高极性的有机非质子溶剂。在一些实施例中,极性非质子溶剂是指介电常数(dielectric constant)大于15(量测条件1KHz、25℃)的非质子溶剂。极性非质子溶剂的实例可包括但不限于亚砜类溶剂,例如二甲基亚砜(dimethyl sulfoxide,DMSO);砜类溶剂,例如环丁砜(sulfolane,SFL);酯类溶剂,例如丙二醇甲醚醋酸酯(propylene glycol methyl ether acetate,PGMEA)、γ-丁内酯(γ-butyrolactone,GBL);酰胺类溶剂,例如二甲基甲酰胺(dimethylformamide,DMF)、二甲基乙酰胺(dimethylacetamide,DMAC);酮类溶剂,例如N-甲基吡咯烷酮(N-methylpyrrolidone,NMP)、N-乙基吡咯烷酮(N-ethyl-2-pyrrolidone,NEP);醚类溶剂,例如二乙二醇二甲醚(diethylene glycol dimethyl ether)、二乙二醇二乙醚(diethylene glycol diethylether,DEGDEE)、丙二醇甲醚(propylene glycol methyl ether,PGME)、二乙二醇丁醚(butyl diglycol,BDG);呋喃类溶剂,例如四氢呋喃(tetrahydrofuran,THF);及其组合。在一些实施例中,极性非质子溶剂可为砜类溶剂、亚砜类溶剂、或其任意组合。在进一步的实施例中,极性非质子溶剂可为砜类溶剂。在一些实施例中,极性非质子溶剂可为环丁砜、二甲基亚砜或其组合。
以蚀刻剂的组合物的总重量为100wt%为基准,所述蚀刻剂的组合物可包括约45~90wt%的极性非质子溶剂。在一些实施例中,蚀刻剂的组合物可包括约50~85wt%、约55~80wt%、约60~75wt%、约70~75wt%、约81.43wt%、约79.85wt%、约75wt%、约70wt%、约69.3wt%、或约59.45wt%、或约50wt%的极性非质子溶剂。若蚀刻剂的组合物中的极性非质子溶剂含量过高,例如,超过90wt%,则该蚀刻剂的组合物中的四级铵盐或其他成分含量可能过低,因此无法可能无法对多晶硅层、单晶硅层或非晶硅层提供良好的蚀刻速率。若蚀刻剂的组合物中的极性非质子溶剂含量过低,例如,少于45wt%,则该蚀刻剂的组合物可能无法以相近的蚀刻速率蚀刻多晶硅的不同晶面,导致粗糙的经蚀刻表面及/或多晶硅残留。在蚀刻剂的组合物包括上述含量的极性非质子溶剂的情况下,本公开的蚀刻剂的组合物可以相近的蚀刻速率蚀刻多晶硅的不同晶面,进而获得表面算数平均高度较小的经蚀刻表面及/或较少多晶硅残留的经蚀刻表面。
此处的“表面算数平均高度”一词是指轮廓表面内的点与中心面距离的算术平均。换句话说,取样区域的表面算数平均高度Sa是指以xy平面作为基准面,在取样区域上,被测量的轮廓面和基准面之间的z坐标距离的算术平均,即表面粗糙度曲面方程z坐标绝对值的算术平均,表面算数平均高度越大表示表面越粗糙。表面算数平均高度符合以下算式,其中A表示取样区域的面积:
Figure BDA0003543162650000061
在一些实施例中,蚀刻剂的组合物可包括极性质子溶剂以进一步降低经蚀刻表面的表面算数平均高度及/或提高硅材料相对于硅氧化物、硅氮化物、硅碳化物及/或碳氮化硅的蚀刻选择比。极性质子溶剂的实例可包括但不限于酯类溶剂,例如碳酸亚乙酯(ethylene carbonate,EC);醇类溶剂;及其组合。醇类溶剂可包括烷基醇溶剂,例如乙二醇(ethylene glycol,EG)、1,2-丙二醇(1,2-propanediol)、1,3-丙二醇(1,3-propanediol,PG)、甘油(glycerol,Gl)、1,4-丁二醇(1,4-butanediol,BDO)、季戊四醇(pentaerythritol,PENTA)、1,6-己二醇(1,6-hexanediol,1,6-HDO);醚类溶剂,例如双季戊四醇(DiPE);芳香醇溶剂,例如苯二醇(benzenediol);或其任意组合。在一些实施例中,极性质子溶剂可为醇类溶剂、醚类溶剂或其组合。在一些实施例中,醇类溶剂可为多元醇化合物。在进一步的实施例中,极性质子溶剂可为烷基醇溶剂。在更进一步的实施例中,极性质子溶剂可为C2-C15烷基醇溶剂。在进一步的实施例中,极性质子溶剂可为烷基醇溶剂。在更进一步的实施例中,极性质子溶剂可为C2-C10烷基醇溶剂。
此处使用的“C2-C15烷基醇溶剂”包括C2-C15烷基醇化合物。此处使用的“C2-C15烷基醇化合物”是指在主碳链上具有2至15个碳原子的直链或支链脂族烃化合物上的至少一个氢原子被OH所取代的化合物。
以蚀刻剂的组合物的总重量为100wt%为基准,蚀刻剂的组合物可包括约0.1~50wt%的极性质子溶剂。在一些实施例中,蚀刻剂的组合物可包括约0.1~25wt%、0.1~30wt%、约1~30wt%、约5~11wt%、约5~20wt%、约6~15wt%、约10.69wt%、或约10wt%的极性质子溶剂。若蚀刻剂的组合物中的极性质子溶剂含量过高,例如,超过50wt%,则该蚀刻剂的组合物中的极性非质子溶剂含量可能过低。在此种情况下,蚀刻剂的组合物可能无法以相近的蚀刻速率蚀刻多晶硅的不同晶面,导致粗糙的经蚀刻表面及/或多晶硅残留。在蚀刻剂的组合物包括上述含量的极性质子溶剂的情况下,本公开的蚀刻剂的组合物可获得表面算数平均高度较小的经蚀刻表面。
在一些实施例中,以蚀刻剂的组合物的总重量为100wt%为基准,极性质子溶剂与极性非质子溶剂的总和占蚀刻剂的组合物的约50~93wt%。在一些实施例中,极性质子溶剂与极性非质子溶剂的总和占蚀刻剂的组合物的约50~90wt%、约55~90wt%、约78~85wt%、约80~93wt%、或约80~90wt%。在蚀刻剂的组合物包括上述含量的极性质子溶剂与极性非质子溶剂的情况下,本公开的蚀刻剂的组合物可获得表面算数平均高度较小的经蚀刻表面。
在一些实施例中,蚀刻剂的组合物可包括表面活性剂以进一步提高硅材料相对于硅氧化物、硅氮化物、硅碳化物及/或碳氮化硅的蚀刻选择比。表面活性剂可包括但不限于氟素阴离子表面活性剂、氟素非离子表面活性剂、氟素两性表面活性剂、烃类阴离子表面活性剂、及其组合。表面活性剂的具体实例可包括但不限于Surfynol SE(购自EVONIK)、Surfynol AD-01(购自EVONIK)、Enoric BS-24(购自HARIS Universal)、Dynol 604(购自EVONIK)、Dynol 607(购自EVONIK)、FC-4430(购自3M)、或其任意组合。
以蚀刻剂的组合物的总重量为100wt%为基准,蚀刻剂的组合物可包括约0.01~0.5wt%的表面活性剂。在一些实施例中,蚀刻剂的组合物可包括约0.03~0.45wt%、约0.05~0.3wt%、或约0.28wt%的表面活性剂。若蚀刻剂的组合物中的表面活性剂含量过高,例如,超过0.5wt%,则该表面活性剂会自聚形成微胞,失去降低表面张力的功能性,造成蚀刻效果不佳。
在一些实施例中,蚀刻剂的组合物不包括金属离子。在一些实施例中,以蚀刻剂的组合物的总重量为100wt%为基准,蚀刻剂的组合物可包括约5~50wt%的水。在一些实施例中,蚀刻剂的组合物可包括约6~50wt%、约8~30wt%、或约9~20wt%的水。
本公开的另一方面提供一种半导体装置的形成方法。如图1所示,所述半导体装置的形成方法包括形成绝缘层于基板上方的步骤S101、形成虚设闸极于绝缘层上方的步骤S103、形成间隔物于虚设闸极以及绝缘层的两侧边上的步骤S105、移除虚设闸极以形成沟槽的步骤S107、以及形成金属闸极于沟槽中的步骤S110。
于步骤S101中,“基板”一词可包括基底以及形成于基底上的组件与覆盖在基底上的各种膜层。基底上方可形成任何所需的多个主动组件(晶体管组件)及/或被动组件。基底可为透明基底。基底的具体实例可包括但不限于玻璃基底;蓝宝石基底;或半导体基底,例如体半导体(bulk semiconductor)、绝缘体上半导体(Semiconductor-on-insulator,SOI)基底、绝缘体上硅基底。基底可为经P型或N型掺杂物掺杂的或无掺杂的基底。绝缘层可以溅射法、物理气相沉积(physical vapor deposition,PVD)法、化学气相沉积(CVD)法、电浆化学气相沉积(PECVD)法、真空蒸镀法、脉冲雷射沉积(PLD)法、有机金属化学气相沉积(MOCVD)法、原子层沉积(ALD)法、涂布法、印刷法或本领域中习知的任何技术手段形成于基板上。在一些实施例中,绝缘层可为氧化物,例如硅氧化物。
于步骤S103中,以溅射法、物理气相沉积法、化学气相沉积法、电浆化学气相沉积法、真空蒸镀法、脉冲雷射沉积法、有机金属化学气相沉积法、原子层沉积法、涂布法、印刷法或本领域中习知的任何技术手段于上述步骤S101中所形成之绝缘层上方形成虚设闸极。步骤S103中用以形成虚设闸极的材料相对于步骤S101中用以形成绝缘层的材料上方具有不同蚀刻选择比。举例而言,在绝缘层包括氧化物的实施例中,虚设闸极可包括多晶硅、单晶硅、非晶硅、或其任意组合。在一些实施例中,步骤S103中形成的虚设闸极的侧边与步骤S101中形成的绝缘层的侧边对齐。
于步骤S105中以化学气相沉积法、电浆化学气相沉积法、真空蒸镀法、脉冲雷射沉积法、有机金属化学气相沉积法、原子层沉积法、涂布法、印刷法或本领域中习知的任何技术手段形成间隔物于虚设闸极以及绝缘层的两侧边上。所述间隔物可使用相对于绝缘层的材料以及虚设闸极的材料具有不同蚀刻选择比的材料来形成。举例而言,在绝缘层包括氧化物且虚设闸极包括多晶硅、单晶硅、非晶硅、或其任意组合的实施例中,间隔物可包括氮化物,例如氮化硅、氮化钛。
接着于步骤S107中移除虚设闸极来形成以间隔物界定的沟槽。步骤S107是使用本公开的蚀刻剂的组合物,以湿蚀刻的方式移除虚设闸极。本公开的蚀刻剂的组合物的成分、比例以及优点已于前文说明,故于此不再重复。相较于习知的蚀刻剂组合物,使用本公开的蚀刻剂的组合物移除虚设闸极时可获得较细致的经蚀刻表面、较低的虚设闸极残留且可在以良好的蚀刻速率移除虚设闸极,同时维持绝缘层及/或间隔物不被蚀刻。进一步地,相较于习知的蚀刻剂组合物,本公开的蚀刻剂的组合物不包括金属离子且具有优异的水溶性,因此可避免因蚀刻剂组合物以及其中的金属离子残留而影响最终半导体装置的电性。
最后,于步骤S110中以化学气相沉积法、电浆化学气相沉积法、真空蒸镀法、脉冲雷射沉积法、有机金属化学气相沉积法、原子层沉积法、涂布法、印刷法或本领域中习知的任何技术手段形成金属闸极于沟槽以完成半导体装置。在一些实施例中,金属闸极可包括钛(Ti)、氮化钛(TiN)、钛-铝(TiAl)、铝(Al)、氮化铝(AlN)、钽(Ta)、氮化钽(TaN)、镧、氧化铝钛(AlTiO)、或其任意组合。
在一些实施例中,半导体装置的形成方法可进一步包括形成高介电常数介电层(高K介电层)的步骤S109。步骤S109可包括使用高介电常数介电材料,以化学气相沉积法、电浆化学气相沉积法、真空蒸镀法、脉冲雷射沉积法、有机金属化学气相沉积法、原子层沉积法、涂布法、印刷法或本领域中习知的任何技术手段形成高介电常数介电层于沟槽的内侧壁上及沟槽中的基板上。此步骤可在步骤S110之前执行,使得高介电常数介电层形成于后续形成的金属闸极与间隔物之间及/或金属闸极与基板之间。在一些实施例中,高介电常数介电材料可为介电常数为约10或更高的材料。高介电常数介电材料的具体实例可包括但不限于氧化钽(Ta2O5)、氧化铪(HfO2)、氧化锆(ZrO2)、氧化钛(TiO2)、氧化铝(Al2O3)、硅酸铪(HfSiOx)、及其任意组合,但本公开不限于此。
在一些实施例中,半导体装置的形成方法可进一步包括移除绝缘层的步骤S108。在一些实施例中,步骤S108可在步骤S107之后且在步骤S109之前执行。在一些实施例中,在步骤S108中可使用本领域中习知的任何蚀刻制程,例如干蚀刻制程、湿蚀刻制程、或其组合,来移除绝缘层。
在一些实施例中,半导体装置的形成方法可进一步包括在步骤S110之前以本领域中习知的手段进行掺杂物布植制程、退火制程等各种制程。该些制程的细节于此不再赘述以避免混淆本公开的公开目的。
透过上述步骤,本公开所提供的上述半导体装置的形成方法可在维持形成半导体装置的速度的情况下,提供电性效果较佳且良率较高的半导体装置。
本公开的另一方面进一步提供一种半导体装置,所述半导体装置包括多晶硅组件。所述多晶硅组件具有经蚀刻表面,该经蚀刻表面具有小于等于20nm的表面算数平均高度。在一些实施例中,该经蚀刻表面是使用本公开的蚀刻剂的组合物。本公开的蚀刻剂的组合物的成分、比例以及优点已于前文说明,故于此不再重复。相较于使用习知的蚀刻剂组合物形成的经蚀刻表面,使用本公开的蚀刻剂的组合物形成的经蚀刻表面具有较小的表面算数平均高度。
以下提供具体实施例以进一步说明本公开的特征以及优点。然而相关领域中具有通常知识者应理解,本公开不限于以下所揭示的具体实施例。
透过以表1至表6所示的比例混合下列成分制成实例1~26以及比较例的组合物。表1至表6中所示之数值为以组合物的总重量为100wt%为基准,各成分所占的比例。
四级铵盐:四甲基氢氧化铵(TMAH)、四乙基氢氧化铵(TEAH);
极性非质子溶剂:二甲基亚砜(DMSO)、环丁砜(SFL)、乙醇胺(Ethanolamine,MEA);
极性质子溶剂:乙二醇(EG)、1,3-丙二醇(PG)、甘油(Gl)、1,4-丁二醇(BDO)、季戊四醇(PENTA)、1,6-己二醇(1,6-HDO)、双季戊四醇(DiPE)
表面活性剂:氟素非离子表面活性剂
表1
实例1 实例2 实例3 实例4
TMAH(wt%) 0.1 0.3 0.5 0.7
SFL(wt%) 90 90 90 90
水(wt%) 9.9 9.7 9.5 9.3
表2
实例5 实例6 实例7 实例8 实例9
TMAH(wt%) 0.8 1.6 5 8 12.5
SFL(wt%) 50 50 50 50 50
水(wt%) 49.2 48.4 45 42 37.5
表3
Figure BDA0003543162650000111
表4
Figure BDA0003543162650000112
表5
Figure BDA0003543162650000121
表6
Figure BDA0003543162650000122
Figure BDA0003543162650000131
蚀刻速率以及选择比的评估
将上述实例1~26的组合物加热至70℃,将多晶硅片浸泡在上述组合物中约30秒至1分钟,并将二氧化硅片浸泡在上述组合物中约120分钟。使用椭偏仪(HORIBA UviselPlus)量测多晶硅(poly-Si)片以及二氧化硅(SiO2)片浸泡在上述组合物前后的厚度变化,将多晶硅片及/或二氧化硅片蚀刻(浸泡)前后的厚度变化除以蚀刻时间即可得到蚀刻速率并以所得蚀刻速率计算poly-Si/SiO2的蚀刻选择比。具体而言,所述蚀刻速率以及蚀刻选择比分别是由以下算式计算获得,所得结果示于以下表7至13:
Figure BDA0003543162650000132
Figure BDA0003543162650000133
表7
Figure BDA0003543162650000134
表8
Figure BDA0003543162650000141
表9
Figure BDA0003543162650000142
表10
Figure BDA0003543162650000143
表11
Figure BDA0003543162650000144
Figure BDA0003543162650000151
表12
Figure BDA0003543162650000152
表13
Figure BDA0003543162650000153
由以上表7至表13所示之结果可看出实例1~4以及9~26的组合物具有
Figure BDA0003543162650000154
的SiO2蚀刻速率;实例4、7~12、18、19、21以及23~24的组合物具有
Figure BDA0003543162650000155
的poly-Si蚀刻速率;而实例1~4、8~13以及15~24的组合物具有大于2500的蚀刻选择比。上述结果表示该些组合物可以期望速度移除目标组件的同时减少对目标组件以外的组件的蚀刻。具体而言,本公开的组合物可以期望速度移除多晶硅,而不蚀刻硅氧化物。在半导体装置的形成方法中,当虚设闸极包括多晶硅时,本公开的组合物可以良好的蚀刻速率移除虚设闸极,同时维持绝缘层及/或间隔物的完整性,进而提升最终获得的半导体装置的电性。
经蚀刻表面的表面算数平均高度的量测
将上述实例1、4~9、11~15、17、25以及比较例的组合物加热至70℃,将多晶硅片浸泡在上述组合物中约30秒至1分钟,并将二氧化硅片浸泡在上述组合物中约120分钟后,以共轭焦白光干涉仪(Sensofar S-Neox)测量经实例1、4~9、11~15、17、25以及比较例的组合物蚀刻后的多晶硅片表面。以上述关于表面算数平均高度算式计算获得经实例1、4~9、11~15、17、25以及比较例的组合物蚀刻后的多晶硅片表面的表面算数平均高度Sa,其结果示于以下表14至16中。
表14
Figure BDA0003543162650000161
表15
Figure BDA0003543162650000162
表16
Figure BDA0003543162650000163
由以上表14至16中可看出,与经比较例的组合物蚀刻后的多晶硅片表面的表面算数平均高度Sa为34.3nm相比,经实例1、4~9、11~15、17、以及25的组合物蚀刻后的多晶硅片表面的表面算数平均高度Sa皆小于等于20nm,甚至小于10nm。上述结果表示本公开的蚀刻剂的组合物对于多晶硅的各晶面的蚀刻速率相近。当使用本公开的蚀刻剂的组合物对多晶硅组件进行蚀刻的时候,所得之经蚀刻表面具有小于等于20nm的表面算数平均高度。在半导体装置的形成方法中,当虚设闸极包括多晶硅时,本公开的组合物可降低虚设闸极的残留,藉以进一步提升最终获得的半导体装置的电性。
上述实施例的特征有利于本技术领域中具有通常知识者理解本公开。本技术领域中具有通常知识者应理解可采用本公开作基础,设计并变化其他制程与结构以完成上述实施例之相同目的及/或相同优点。本技术领域中具有通常知识者亦应理解,这些等效置换并未脱离本公开精神与范畴,并可在未脱离本公开之精神与范畴的前提下进行改变、替换、或更动。
符号说明
S101,S103,S105,S107,S108,S109,S110:步骤

Claims (13)

1.一种蚀刻剂的组合物,包括:
0.1~13wt%的四级铵盐;以及
45~90wt%的极性非质子溶剂。
2.如权利要求1所述的蚀刻剂的组合物,其中所述蚀刻剂的组合物包括2~3wt%的所述四级铵盐。
3.如权利要求1所述的蚀刻剂的组合物,其中所述极性非质子溶剂为环丁砜、二甲基亚砜或其组合。
4.如权利要求1所述的蚀刻剂的组合物,其中该蚀刻剂的组合物包括70~75wt%的该极性非质子溶剂。
5.如权利要求1所述的蚀刻剂的组合物,其进一步包括1~30wt%的极性质子溶剂。
6.如权利要求1所述的蚀刻剂的组合物,其进一步包括5~11wt%的极性质子溶剂。
7.如权利要求5或6所述的蚀刻剂的组合物,其中所述极性质子溶剂与所述极性非质子溶剂的总和占所述蚀刻剂的组合物的78~85wt%。
8.如权利要求5或6所述的蚀刻剂的组合物,其中所述极性质子溶剂为C2-C10烷基醇溶剂。
9.如权利要求5或6所述的蚀刻剂的组合物,其中所述极性质子溶剂包括乙二醇、1,2-丙二醇、1,3-丙二醇、甘油、1,4-丁二醇、季戊四醇、1,6-己二醇、双季戊四醇或其组合。
10.一种半导体装置的形成方法,其包括:
形成一绝缘层于一基板上方;
形成一虚设闸极于所述绝缘层上方;
形成一间隔物于所述虚设闸极以及所述绝缘层的两侧边上;
移除所述虚设闸极以形成一沟槽;以及
形成一金属闸极于所述沟槽中,
其中所述虚设闸极移除步骤包括使用如权利要求1至9中任一项所述的蚀刻剂的组合物。
11.如权利要求10所述的半导体装置的形成方法,其进一步包括形成一高介电常数介电层于所述金属闸极电极与所述间隔物之间。
12.如权利要求11所述的半导体装置的形成方法,其进一步包括在形成所述高介电常数介电层之前移除所述绝缘层。
13.一种半导体装置,其包括一多晶硅组件,该多晶硅组件具有一经蚀刻表面,其中该经蚀刻表面系经由一湿蚀刻制程形成且具有小于等于20nm的一表面算数平均高度,其中该湿蚀刻制程包括使用如权利要求1至9中任一项所述的蚀刻剂的组合物。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795320A (zh) * 2014-01-17 2015-07-22 南亚科技股份有限公司 液体蚀刻剂组成物以及蚀刻过程
US20180171226A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etch chemistry for selective silicon etch
EP3447791A1 (en) * 2017-08-25 2019-02-27 Versum Materials US, LLC Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
CN109423288A (zh) * 2017-08-25 2019-03-05 弗萨姆材料美国有限责任公司 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液
CN110003911A (zh) * 2018-01-04 2019-07-12 才将科技股份有限公司 具有针对两种晶格方向低选择比(Si(100)/Si(111))及低二氧化硅蚀刻率的硅蚀刻剂组合物
CN111197182A (zh) * 2018-11-19 2020-05-26 弗萨姆材料美国有限责任公司 具有氧化硅腐蚀抑制剂的蚀刻溶液及其使用方法
TW202108746A (zh) * 2019-06-13 2021-03-01 美商慧盛材料美國責任有限公司 於製造一半導體裝置時優先p-摻雜矽及矽-鍺選擇性移除多晶矽的液態組合物

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001215736A (ja) * 2000-02-04 2001-08-10 Jsr Corp フォトレジスト用剥離液組成物、剥離方法及び回路基板
WO2006056298A1 (en) * 2004-11-25 2006-06-01 Basf Aktiengesellschaft Resist stripper and residue remover for cleaning copper surfaces in semiconductor processing

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104795320A (zh) * 2014-01-17 2015-07-22 南亚科技股份有限公司 液体蚀刻剂组成物以及蚀刻过程
US20180171226A1 (en) * 2016-12-15 2018-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Wet etch chemistry for selective silicon etch
EP3447791A1 (en) * 2017-08-25 2019-02-27 Versum Materials US, LLC Etching solution for selectively removing silicon-germanium alloy from a silicon-germanium/ silicon stack during manufacture of a semiconductor device
CN109423288A (zh) * 2017-08-25 2019-03-05 弗萨姆材料美国有限责任公司 制造半导体器件过程中从硅-锗/硅叠层中相对于硅-锗合金选择性去除硅的蚀刻溶液
CN110003911A (zh) * 2018-01-04 2019-07-12 才将科技股份有限公司 具有针对两种晶格方向低选择比(Si(100)/Si(111))及低二氧化硅蚀刻率的硅蚀刻剂组合物
CN111197182A (zh) * 2018-11-19 2020-05-26 弗萨姆材料美国有限责任公司 具有氧化硅腐蚀抑制剂的蚀刻溶液及其使用方法
TW202108746A (zh) * 2019-06-13 2021-03-01 美商慧盛材料美國責任有限公司 於製造一半導體裝置時優先p-摻雜矽及矽-鍺選擇性移除多晶矽的液態組合物

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
SALLES, CL等: "Pinhole formation in poly-Si/SiOx passivating contacts on Si(111)-oriented textures", 47TH IEEE PHOTOVOLTAIC SPECIALISTS CONFERENCE (PVSC), 31 December 2020 (2020-12-31), pages 736 - 738 *
谷维梁;刘立华;: "电子废水MBR+RO法处理回用中试研究", 产业与科技论坛, no. 22, 30 November 2012 (2012-11-30), pages 98 - 99 *

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