CN109360808A - 多层封装集成电路芯片的叠层集成电路封装结构 - Google Patents

多层封装集成电路芯片的叠层集成电路封装结构 Download PDF

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Abstract

本发明提供了一种多层封装集成电路芯片的叠层集成电路封装结构，其具有多层封装层，所述多层封装层的除最底层的其他各层的底部分别具有线路，所述线路分别于其所对应的层中的集成电路芯片电连接，层层之间的线路层彼此通过封装层电隔离，封装体的侧表面上具有点阵式焊盘，线路层分别于所述焊盘中的部分或全部进行电连接以引出端子。本发明减小了封装体积，增强了封装的灵活性。

Description

多层封装集成电路芯片的叠层集成电路封装结构
技术领域
本发明涉及集成电路封装领域，具体涉及一种多层封装集成电路芯片的叠层集成电路封装结构。
背景技术
在集成电路封装中，多采用打线或布线的方式进行电连接各集成电路芯片的引脚，以达到既定的封装体功能模块，叠置的芯片封装可以减小封装体积，是目前采用较广的发展方式。但是叠置封装容易造成打线间交叉短路或布线太乱不易更改的问题，这样得到的封装体往往体积较大且封装极为不灵便，布线也不能随意调整和更改。
发明内容
基于解决上述封装中的问题，本发明提供了一种多层封装集成电路芯片的叠层集成电路封装结构，其具有封装基板，所述封装基板上设置有多个焊盘，在所述封装基板上设置有多层封装层，所述多层封装的每一层的厚度均等于每层所封装的集成电路芯片的最大厚度，所述多层封装层的除最底层的其他各层均具有容纳所述集成电路芯片的凹槽，上层封装层的集成电路芯片分别叠置在其下层封装层集成电路芯片上，所述多层封装层的除最底层的其他各层的底部分别具有线路，所述线路分别于其所对应的层中的集成电路芯片电连接，层层之间的线路层彼此通过封装层电隔离，封装体的侧表面上具有点阵式焊盘，线路层分别与所述点阵式焊盘中的部分或全部进行电连接以引出端子。
其中，封装基板上的焊盘只是被封装层覆盖一半。
其中，所述线路的水平高度和所述点阵式焊盘每层的高度相同，呈对应关系。
其中，封装基板上的焊盘与点阵式焊盘列向对齐。
其中，还包括侧表面上的重分布线，所述重分布线根据封装结构的功能需要而电连接不同的点阵式焊盘，并耦合至相应的封装基板上的焊盘上。
其中，重分布线跨越不同的侧表面。
其中，所述多层封装层的集成电路芯片包括多个，多层封装层的每一层的厚度根据每层所封装的集成芯片的厚度不同而不同。
其中，所述多层封装层的每一层中可包括多个集成电路芯片，其中每层较薄的芯片上设有刚性构件。
其中，所述刚性构件的厚度等于最厚的芯片的厚度减去对应的较薄的芯片的厚度。
本发明的优点如下：
（1）利用叠层封装，减小封装体积，增强封装的灵活性；
（2）利用封装体侧表面的点阵式焊盘进行线路再分布，增加了布线的灵活性；
（3）刚性构件的使用防止了叠层封装的弯折翘曲。
附图说明
图1为本发明的集成电路封装结构的截面图；
图2为本发明的集成电路封装结构的俯视图；
图3为本发明的集成电路封装结构的一侧表面电连接图；
图4为本发明的集成电路封装结构的立体图。
具体实施方式
参见图1，本发明首先提供了一种叠层集成电路封装结构，其封装结构为一长方体封装体，其具有封装基板1，封装基板1上设置有多个焊盘2，在基板1上设置有多层封装层7，所述多层封装层7的每一层的厚度根据每层所封装的集成电路芯片3的厚度不同而不同，每一层的厚度均等于每层所封装的集成电路芯片3的最大厚度，例如在第三层封装层7中的两个集成电路芯片的厚度不同，但是该层的厚度等于较厚的集成电路芯片的厚度，在这种情况下，为了防止上层集成电路芯片的弯折，在较薄的芯片3上方设置一刚性构件6，其厚度等于较厚芯片的厚度减去较薄芯片的厚度。
所述多层封装层7的除最底层（第1层）的其他各层（第2-5层）均具有容纳集成电路芯片3的凹槽9，凹槽9呈阶梯状分布，所述凹槽9可用封装材料进行灌封，所述封装材料为环氧树脂或聚酰亚胺等。第3-5层的集成电路芯片3依次叠置在其下层的集成电路芯片3上，可以电隔离或者也可以电接触。第2-5层的封装层7的底部分别具有线路4，所述线路4分别于其所对应的层中的集成电路芯片3电连接，层层之间的线路层彼此通过封装层7电隔离，封装体的侧表面上具有点阵式焊盘5，线路层分别于所述焊盘中的部分或全部进行电连接以引出端子。此外，焊盘2只是被封装层7覆盖一半，这样有利于后续重布线的电连接。
参见图2，其只示意性描述了只具有两层封装层7的俯视图，可以看出每层的线路4的水平高度和焊盘每层的高度相同，呈对应关系，且根据实际需要，线路4可以在各层中根据实际情况的不同实现再分布。
参见图3，在该封装结构体的一个侧表面上，点阵式焊盘5为4×3的矩阵，焊盘2与点阵式焊盘5列向对齐，方便于重布线，根据实际电连接的需要，可将不同的焊盘5通过重分布线8电连接，并耦合至相应的焊盘2上。
参见图4，其立体的展示了侧表面的电连接情况，重分布线8可以跨越不同的侧表面以电连接不同表面的焊盘5。
最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (1)

1.一种多层封装集成电路芯片的叠层集成电路封装结构，其具有封装基板，所述封装基板上设置有多个焊盘，在所述封装基板上设置有多层封装层，所述多层封装的每一层的厚度均等于每层所封装的集成电路芯片的最大厚度，所述多层封装层的除最底层的其他各层均具有容纳所述集成电路芯片的凹槽，上层封装层的集成电路芯片分别叠置在其下层封装层集成电路芯片上，所述多层封装层的除最底层的其他各层的底部分别具有线路，所述线路分别于其所对应的层中的集成电路芯片电连接，层层之间的线路层彼此通过封装层电隔离，封装体的侧表面上具有点阵式焊盘，线路层分别与所述点阵式焊盘中的部分或全部进行电连接以引出端子；
还包括侧表面上的重分布线，所述重分布线根据封装结构的功能需要而电连接不同的点阵式焊盘，并耦合至相应的封装基板上的焊盘上；
所述多层封装层的集成电路芯片包括多个，多层封装层的每一层的厚度根据每层所封装的集成芯片的厚度不同而不同；所述多层封装层的每一层中可包括多个集成电路芯片，其中每层较薄的芯片上设有刚性构件；所述刚性构件的厚度等于最厚的芯片的厚度减去对应的较薄的芯片的厚度。
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Denomination of invention: Laminated integrated circuit packaging structure of multilayer packaging integrated circuit chip

Effective date of registration: 20220118

Granted publication date: 20210723

Pledgee: Bank of China Limited Tianmen branch

Pledgor: Xinchuang (Tianmen) Electronic Technology Co.,Ltd.

Registration number: Y2022980000633