CN110299332A - 芯片封装结构 - Google Patents

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Abstract

本发明实施例公开了一种芯片封装结构，包括：第一基板，第一基板的第一表面设置有若干个第一焊盘，第二表面设置有若干个第二焊盘，第一基板内部形成有第一金属线路层，第一金属线路层分别与第一焊盘和第二焊盘电连接；形成在第一基板第二表面上的至少一个第一功能芯片，第一功能芯片与第二焊盘电连接；形成在至少一个第一功能芯片上的第一塑封层，第一塑封层内形成有至少一个导电通孔，与第二焊盘电连接；形成在导电通孔上的第三焊盘。与传统的封装方式相比，本发明实施例提供的技术方案，在该芯片封装结构的上表面及下表面都提供与外部元件连接的引脚，将传统的2D封装方式扩展为3D堆叠的封装方式，减小芯片面积，提高了空间利用率。

Description

芯片封装结构
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种芯片封装结构。
背景技术
随着社会信息化不断进步，当前的电子工业对产品的集成度要求越来越高，产业界希望在尽可能小的面积内集成更多的器件，这对电子封装技术提出更多的挑战。
发明内容
有鉴于此，本发明实施例提供了一种芯片封装结构，以满足现有技术中在尽可能小的面积内集成更多的器件的需求。
本发明实施例提供了一种芯片封装结构，包括：
基板，所述基板的第一表面设置有若干个第一焊盘，所述基板与所述第一表面相对的第二表面设置有若干个第二焊盘，所述基板内部形成有金属线路层，所述金属线路层分别与所述第一焊盘和所述第二焊盘电连接；
形成在所述基板第二表面上的至少一个第一功能芯片，所述功能芯片与所述第二焊盘电连接；
形成在所述至少一个第一功能芯片上的塑封层，包括芯片区和非芯片区，所述芯片区覆盖所述第一功能芯片，所述非芯片区内形成有至少一个导电通孔，与所述第二焊盘电连接；
形成在所述导电通孔上的第三焊盘，与所述导电通孔电连接。
可选的，还包括第一印刷电路板，所述第一印刷电路板上的引脚与所述第三焊盘电连接；或者，还至少一个第二功能芯片，所述第二功能芯片于所述第三焊盘电连接。
可选的，所述第一印刷电路板设置接地线。
可选的，所述金属线路层内包括无源器件。
可选的，所述无源器件包括电感。
可选的，还包括第二印刷电路板，所述第二印刷电路板上的引脚与所述第一焊盘电连接；或者，还包括至少一个第三功能芯片，所述第三功能芯片于所述第一焊盘电连接。
可选的，还包括第三印刷电路板和第四印刷电路板，所述第三印刷电路板上的引脚与所述第一焊盘电连接，所述第四印刷电路板上的引脚与所述第三焊盘电连接；或者，还包括至少一个第四功能芯片和至少一个第五功能芯片，所述第四功能芯片于所述第一焊盘电连接，所述第五功能芯片与所述第三焊盘电连接。
可选的，所述第四印刷电路板设置接地线。
可选的，所述金属线路层内包括无源器件。
可选的，所述无源器件包括电感。
本发明实施例提供的芯片封装结构，通过在第一功能芯片的上形成有第一塑封层，第一塑封层包括第一芯片区和第一非芯片区，所述第一芯片区覆盖所述第一功能芯片，所述第一非芯片区内形成有至少一个导电通孔，与所述第二焊盘电连接；形成在所述导电通孔上的第三焊盘，与所述导电通孔电连接，在该芯片封装结构的上表面及下表面都提供与外部元件连接的引脚，将传统的2D封装方式扩展为3D堆叠的封装方式，减小芯片面积，提高了空间利用率，以满足现有技术中在尽可能小的面积内集成更多的器件的需求。
附图说明
下面将通过参照附图详细描述本发明或现有技术的示例性实施例，使本领域的普通技术人员更清楚本发明的上述及其他特征和优点。
图1为本发明实施例提供的一种芯片封装结构的结构示意图；
图2为现有技术中一种芯片封装结构的结构示意图；
图3为本发明实施例提供的又一种芯片封装结构的结构示意图；
图4为本发明实施例提供的又一种芯片封装结构的结构示意图；
图5为本发明实施例提供的又一种芯片封装结构的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
本发明实施例提供了一种芯片封装结构的结构示意图。图1为本发明实施例提供的一种芯片封装结构的结构示意图，参见图1，该芯片封装结构包括：第一基板10，第一基板10的第一表面101设置有若干个第一焊盘11，基板10与第一表面101相对的第二表面102设置有若干个第二焊盘12，第一基板10内部形成有第一金属线路层13，第一金属线路层13分别与第一焊盘11和第二焊盘12电连接；形成在第一基板10第二表面102上的至少一个第一功能芯片20，图中示例性的示出三个，第一功能芯片20与第二焊盘12电连接；形成在至少一个第一功能芯片20上的第一塑封层30，包括第一芯片区30A和第一非芯片区30B，第一芯片区30A覆盖第一功能芯片20，第一非芯片区30B内形成有至少一个导电通孔31，与第二焊盘12电连接；形成在导电通孔31上的第三焊盘32，与导电通孔31电连接。可选的，还包括在第一基板10的第一表面101的第一钝化层14，暴露出第一焊盘11，还包括在第一基板第二表面102的第二钝化层15，暴露出第二焊盘12。示例性的，第一功能芯片20与第二焊盘12通过第一引线21或者第一锡球22电连接。
本发明实施例提供的封装结构是栅格阵列封装(Land Grid Array，LGA)，栅格阵列封装属于面阵列封装形式的一种，这种封装器件一出现就因为其封装体积小、安装高度低、可靠性高受到广泛使用。
图2是现有技术中提供的一种栅格阵列封装结构的结构示意图，参见图2，该结构包括：第二基板40，第二基板40的第一表面401设置有若干个第四焊盘41，第二基板40与第一表面401相对的第二表面402设置有若干个第五焊盘42，第二基板40内部形成有第二金属线路层43，第二金属线路层43分别与第四焊盘41和第五焊盘42电连接；形成在第二基板40第二表面402上的至少一个第六功能芯片50，第六功能芯片50与第五焊盘42电连接；形成在至少一个第六功能芯片50上的第二塑封层60，包括第二芯片区60A和第二非芯片区60B，第二芯片区60A覆盖第六功能芯片50。还包括在第二基板40的第一表面401的第三钝化层44，暴露出第四焊盘41，还包括在第二基板40第二表面402的第四钝化层45，暴露出第五焊盘42。图中示例性的示出了3个第六功能芯片50。示例性的，第六功能芯片50与第五焊盘42通过第二引线51或者第二锡球52电连接。
本发明实施例提供的芯片封装结构，参见图1，第一功能芯片20的上形成有第一塑封层30，第一塑封层30包括第一芯片区30A和第一非芯片区30B，所述第一芯片区30A覆盖所述第一功能芯片20，所述第一非芯片区30B内形成有至少一个导电通孔31，与所述第二焊盘12电连接；形成在所述导电通孔31上的第三焊盘32，与所述导电通孔31电连接，第一功能芯片20与外接元件电连接的焊盘可以是第一焊盘11，也可以是第三焊盘32。
现有技术中的芯片封装结构参见图2，第六功能芯片50上的第二塑封层60没有设置导电通孔，因此，第六功能芯片50与外接元件电连接的焊盘只能是第四焊盘41，该芯片封装是一种2D封装方式。
因此，本发明实施例提供的芯片封装结构，通过在第一功能芯片20的上形成有第一塑封层30，第一塑封层30包括第一芯片区30A和第一非芯片区30B，所述第一芯片区30A覆盖所述第一功能芯片20，所述第一非芯片区内30B形成有至少一个导电通孔31，与所述第二焊盘12电连接；形成在所述导电通孔31上的第三焊盘32，与所述导电通孔31电连接，增加了芯片封装结构与外接元件电连接的引脚，在该芯片封装结构的上表面及下表面都提供与外部元件连接的引脚即焊盘，将传统的2D封装方式扩展为3D堆叠的封装方式，减小芯片面积，提高了空间利用率，以满足现有技术中在尽可能小的面积内集成更多的器件的需求。
在本实施例中，外接元件可以包括印刷电路板或者功能芯片。
本实施例提供的芯片封装结构，增加了芯片封装结构与外接元件电连接的引脚，在本实施例中表面为焊盘，那么可以在图1示出的芯片封装的上下堆叠其它外接元件，本实施例示例性的列出了如下三种堆叠情况：
第一种情况，可选的，在上述技术方案的基础上，参见图3，该芯片封装结构还包括第一印刷电路板70，第一印刷电路板70上的引脚与第三焊盘32电连接；或者，还至少一个第二功能芯片，第二功能芯片于第三焊盘32电连接(未示出)。
可选的，在上述技术方案的基础上，第一印刷电路板70设置接地线。本实施例中，将第一基板10设置在第一功能芯片20的上方，第一印刷电路板70设置接地线，第一金属线路层13与接地线距离较远，可以较少电学信号的串扰现象。
可选的，在上述技术方案的基础上，第一金属线路层13内包括无源器件。无源器件是微波射频器件中重要的一类，在微波技术中占有非常重要的地位。无源器件主要包括电阻，电容，电感，转换器，渐变器，匹配网络，谐振器，滤波器，混频器和开关等。
可选的，在上述技术方案的基础上，无源器件包括电感。第一金属线路层13中的电感与第一印刷电路板70中的接地线距离较远，可以减少电学信号的串扰现象。
第二种情况，参见图4，还包括第二印刷电路板71，第二印刷电路板71上的引脚与第一焊盘11电连接；或者，还包括至少一个第三功能芯片，第三功能芯片于第一焊盘11电连接(未示出)。此时，第二印刷电路板71距离第一金属线路层13较近，但是第二印刷电路板71内未设置接地线，避免对第一金属线路层13中的器件产生电学串扰问题。
第三种情况，参见图5，该芯片封装结构还包括第三印刷电路板72和第四印刷电路板73，第三印刷电路板72上的引脚与第一焊盘11电连接，第四印刷电路板73上的引脚与第三焊盘32电连接；或者，还包括至少一个第四功能芯片和至少一个第五功能芯片，第四功能芯片于第一焊盘11电连接，第五功能芯片与第三焊盘32电连接(未示出)。本实施例中的芯片封装结构，在该芯片封装结构的上表面及下表面都提供与外部元件连接的引脚，具体的，第三印刷电路板72上的引脚与第一焊盘11电连接，第四印刷电路板73上的引脚与第三焊盘32电连接；或者，还包括至少一个第四功能芯片和至少一个第五功能芯片，第四功能芯片于第一焊盘11电连接，第五功能芯片与第三焊盘32电连接，将传统的2D封装方式扩展为3D堆叠的封装方式，减小芯片面积，提高了空间利用率。
可选的，在上述技术分方案的基础上，第四印刷电路板73设置接地线。在本实施例中，第三印刷电路板72距离第一金属线路层13较近，但是第三印刷电路板72内未设置接地线，第四印刷电路板73设置接地线，第一金属线路层13与接地线距离较远，可以较少电学信号的串扰现象。
可选的，在上述技术分方案的基础上，第一金属线路层内包括无源器件。
可选的，在上述技术分方案的基础上，无源器件包括电感。在本实施例中，第三印刷电路板72距离第一金属线路层13内的电感较近，但是第三印刷电路板72内未设置接地线，第四印刷电路板73设置接地线，第一金属线路层13内的电感与接地线距离较远，可以较少电学信号的串扰现象。
本实施例提供的芯片封装结构，增加了芯片封装结构与外接元件电连接的引脚，在本实施例中表面为焊盘，那么可以在图1示出的芯片封装的上下堆叠其它外接元件，本实施例示例性的列出了上面三种堆叠情况，但是并不仅限于上面三种情况。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装结构，其特征在于，包括：
第一基板，所述第一基板的第一表面设置有若干个第一焊盘，所述第一基板与所述第一表面相对的第二表面设置有若干个第二焊盘，所述第一基板内部形成有第一金属线路层，所述第一金属线路层分别与所述第一焊盘和所述第二焊盘电连接；
形成在所述第一基板第二表面上的至少一个第一功能芯片，所述第一功能芯片与所述第二焊盘电连接；
形成在所述至少一个第一功能芯片上的第一塑封层，包括第一芯片区和第一非芯片区，所述第一芯片区覆盖所述第一功能芯片，所述第一非芯片区内形成有至少一个导电通孔，与所述第二焊盘电连接；
形成在所述导电通孔上的第三焊盘，与所述导电通孔电连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，
还包括第一印刷电路板，所述第一印刷电路板上的引脚与所述第三焊盘电连接；或者，还至少一个第二功能芯片，所述第二功能芯片于所述第三焊盘电连接。
3.根据权利要求2所述的芯片封装结构，其特征在于，
所述第一印刷电路板设置接地线。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述第一金属线路层内包括无源器件。
5.根据权利要求4所述的芯片封装结构，其特征在于，所述无源器件包括电感。
6.根据权利要求1所述的芯片封装结构，其特征在于，
还包括第二印刷电路板，所述第二印刷电路板上的引脚与所述第一焊盘电连接；或者，还包括至少一个第三功能芯片，所述第三功能芯片于所述第一焊盘电连接。
7.根据权利要求1所述的芯片封装结构，其特征在于，
还包括第三印刷电路板和第四印刷电路板，所述第三印刷电路板上的引脚与所述第一焊盘电连接，所述第四印刷电路板上的引脚与所述第三焊盘电连接；或者，还包括至少一个第四功能芯片和至少一个第五功能芯片，所述第四功能芯片于所述第一焊盘电连接，所述第五功能芯片与所述第三焊盘电连接。
8.根据权利要求7所述的芯片封装结构，其特征在于，
所述第四印刷电路板设置接地线。
9.根据权利要求8所述的芯片封装结构，其特征在于，所述第一金属线路层内包括无源器件。
10.根据权利要求9所述的芯片封装结构，其特征在于，所述无源器件包括电感。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046385A (ko) * 1999-11-12 2001-06-15 윤종용 듀얼 칩 패키지 및 그의 제조 방법
CN105845672A (zh) * 2016-06-15 2016-08-10 南通富士通微电子股份有限公司 封装结构
CN105870024A (zh) * 2016-06-15 2016-08-17 南通富士通微电子股份有限公司 系统级封装方法
WO2018054315A1 (zh) * 2016-09-26 2018-03-29 苏州晶方半导体科技股份有限公司 封装结构以及封装方法
CN108074898A (zh) * 2016-11-18 2018-05-25 三星电子株式会社 半导体封装

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010046385A (ko) * 1999-11-12 2001-06-15 윤종용 듀얼 칩 패키지 및 그의 제조 방법
CN105845672A (zh) * 2016-06-15 2016-08-10 南通富士通微电子股份有限公司 封装结构
CN105870024A (zh) * 2016-06-15 2016-08-17 南通富士通微电子股份有限公司 系统级封装方法
WO2018054315A1 (zh) * 2016-09-26 2018-03-29 苏州晶方半导体科技股份有限公司 封装结构以及封装方法
CN108074898A (zh) * 2016-11-18 2018-05-25 三星电子株式会社 半导体封装

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