CN112435995A - 半导体封装结构及其制造方法 - Google Patents

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Abstract

本公开提供了半导体封装结构及其制造方法。该半导体封装结构的一具体实施方式包括：基板，具有腔体，堆叠组件，包括至少一个组件，各组件依次堆叠于腔体内，封装材，填充于腔体内，包覆堆叠组件，基板设置有焊垫，焊垫通过导线电连接堆叠组件。该半导体封装结构可以缩减堆栈式封装结构的整体厚度。

Description

半导体封装结构及其制造方法
技术领域
本公开涉及半导体封装技术领域，具体涉及半导体封装结构及其制造方法。
背景技术
随着电子产品不断更新升级换代，对具有更高数字信息处理效率、更高存储容量和灵活性的存储架构的需求越来越多。为了满足这种需求，堆栈式封装技术正在迅速发展。
为了实现更多的功能，半导体组件(例如存储器芯片)集成数量的日益增加，堆栈在基板表面的半导体组件与连接线需要更多的空间，现有的堆栈式封装结构难以缩减厚度，妨碍了半导体封装的小型化。
发明内容
本公开提出了半导体封装结构及其制造方法。
第一方面，本公开提供了一种半导体封装结构，该半导体封装结构包括：基板，具有腔体；堆叠组件，包括至少一个组件，各组件依次堆叠于腔体内；封装材，填充于腔体内，包覆堆叠组件；基板设置有焊垫，焊垫通过导线电连接堆叠组件。
在一些可选的实施方式中，各组件以交错方式依次堆叠于腔体内。
在一些可选的实施方式中，腔体为阶梯状腔体。
在一些可选的实施方式中，基板包括核心基板、至少一个介电层和至少一个金属层，至少一个介电层依次堆叠于核心基板上，并形成阶梯状腔体。
在一些可选的实施方式中，基板所包括的介电层层数与堆叠组件所包括的组件个数相同。
在一些可选的实施方式中，至少一个介电层中各介电层与堆叠组件中各组件对应设置于同一垂直高度。
在一些可选的实施方式中，基板设置有焊垫，焊垫通过导线电连接堆叠组件，包括：每个介电层设置有焊垫，所设置的焊垫通过导线电连接与该介电层设置于同一垂直高度的组件。
在一些可选的实施方式中，同一垂直高度的介电层与组件之间的单边水平距离大于等于35微米。
在一些可选的实施方式中，阶梯状腔体中每相邻两个台阶的宽度差为2-3微米。
在一些可选的实施方式中，阶梯状腔体的每个台阶为斜面圆弧。
在一些可选的实施方式中，阶梯状腔体包括至少一层腔体，阶梯状腔体中最下层的腔体长度大于等于60微米。
在一些可选的实施方式中，阶梯状腔体中每相邻两个腔体中上层腔体长度与下层腔体长度的比值大于等于1.7。
在一些可选的实施方式中，阶梯状腔体的每个台阶为直角。
在一些可选的实施方式中，半导体封装结构还包括：重布线层，电连接基板，设置于基板上。
在一些可选的实施方式中，半导体封装结构还包括：导电层，电连接重布线层，设置于堆叠组件中的最上层组件。
在一些可选的实施方式中，各组件为存储芯片。
第二方面，本公开提供了一种制造半导体封装结构的方法，该方法包括：提供基板，基板具有腔体，基板设置有焊垫；将堆叠组件中的各组件依次堆叠至腔体内；采用引线键合方式电连接基板和堆叠组件；在腔体内注入封装材，以包覆堆叠组件。
在一些可选的实施方式中，将堆叠组件中的各组件依次堆叠至腔体内，包括:将堆叠组件中的各组件以交错方式依次堆叠至腔体内。
在一些可选的实施方式中，腔体为阶梯状腔体；以及基板是通过以下步骤制成的：提供核心基板；在核心基板上依次形成至少一个金属层和至少一个介电层，并在各介电层钻孔以形成阶梯状腔体。
在一些可选的实施方式中，阶梯状腔体的每个台阶为斜面圆弧；以及在各介电层钻孔以形成阶梯状腔体，包括：在各介电层激光钻孔以形成阶梯状腔体。
在一些可选的实施方式中，阶梯状腔体的每个台阶为直角；以及在各介电层钻孔以形成阶梯状腔体，包括：在各介电层蚀刻钻孔以形成阶梯状腔体。
在一些可选的实施方式中，基板所包括的介电层层数与堆叠组件所包括的组件个数相同，至少一个介电层中各介电层与堆叠组件中各组件对应设置于同一垂直高度；以及采用引线键合方式电连接基板和堆叠组件，包括：在各介电层上形成焊垫；采用引线键合方式电连接同一垂直高度的焊垫和堆叠组件。
在一些可选的实施方式中，方法还包括：在堆叠组件中的最上层组件上形成导电层；在基板上形成重布线层，将重布线层分别与导电层和基板电连接。
为解决现有技术中堆栈式封装结构中可能存在的封装厚度无法减薄等问题，本公开提供的半导体封装结构及其制造方法，通过设置具有空腔的基板，该空腔可以容置堆叠组件，以此缩减堆栈式封装结构的整体厚度。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本公开的其它特征、目的和优点将会变得更明显：
图1是根据本公开的半导体封装结构的一个实施例的结构示意图；
图2是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图3是根据本公开的半导体封装结构的又一个实施例的结构示意图；
图4A到图4N是图3实施例的半导体封装结构的制造过程中的结构示意图。
符号说明：
10-基板，100-核心基板，101-金属层，102-介电层，11-堆叠组件，12-封装材，13-焊垫，14-重布线层，15-导电层。
具体实施方式
下面结合附图和实施例对说明本公开的具体实施方式，通过本说明书记载的内容本领域技术人员可以轻易了解本公开所解决的技术问题以及所产生的技术效果。可以理解的是，此处所描述的具体实施例仅仅用于解释相关发明，而非对该发明的限定。另外，为了便于描述，附图中仅示出了与有关发明相关的部分。
需要说明的是，说明书附图中所绘示的结构、比例、大小等，仅用于配合说明书所记载的内容，以供本领域技术人员的了解与阅读，并非用以限定本公开可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本公开所能产生的功效及所能达成的目的下，均应仍落在本公开所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本公开可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本公开可实施的范畴。
请参考图1，图1示出了根据本公开的半导体封装结构的一个实施例的结构示意图。半导体封装结构100可以包括基板10、堆叠组件11以及封装材12。其中，基板10具有腔体，堆叠组件11可以包括至少一个组件，各组件可以依次堆叠于腔体内，封装材12可以填充于腔体内，包覆堆叠组件11，基板10设置有焊垫13，焊垫13通过导线电连接堆叠组件11。
腔体的横截面可以是圆形或方形等各种形状。这里，不限制腔体的垂直距离(深度/高度)，可以根据产品需求设置成合适的尺寸。
堆叠组件11所包括的各组件可以是有源组件，例如存储器芯片等，也可以是无源组件，例如电容器、电感器、电阻器等。
堆叠组件11所包括的各组件可以按照各种方式依次堆叠于腔体内。这里，不限制堆叠组件11所包括的组件的个数，可以根据产品需求设置对应的堆叠组件11。
封装材12可以是环氧树脂(Epoxy)、PI、预浸材料(PP，PrePreg)或其他合适材料。
堆叠组件11可以通过导线连接设置在基板10上的焊垫13，以实现电连接。
在一些可选的实施方式中，各组件可以以交错方式依次堆叠于腔体内。
这里，各组件可以以水平左右错位或旋转错位等交错方式依次堆叠于腔体内。
在一些可选的实施方式中，腔体可以是阶梯状腔体。
这里，腔体的纵截面可以是阶梯状结构，即腔体顶部开口面积大于腔体底部面积。
在一些可选的实施方式中，各组件为存储芯片。
在一些可选的实施方式中，基板10包括核心基板100、至少一个介电层102和至少一个金属层101，至少一个介电层102依次堆叠于核心基板100上，并形成阶梯状腔体。
在一些可选的实施方式中，基板10所包括的介电层102层数与堆叠组件11所包括的组件个数相同。
在一些可选的实施方式中，至少一个介电层102中各介电层102与堆叠组件11中各组件对应设置于同一垂直高度。
在一些可选的实施方式中，基板10设置有焊垫13，焊垫13通过导线电连接堆叠组件11，包括：每个介电层102设置有焊垫13，所设置的焊垫13通过导线电连接与该介电层102设置于同一垂直高度的组件。
在一些可选的实施方式中，同一垂直高度的介电层102与组件之间的单边水平距离大于等于35微米。
这里，将同一垂直高度的介电层102与组件之间的单边水平距离设置为大于等于35微米，可以预留足够的填充空隙便于后续填充封装材12。
在一些可选的实施方式中，阶梯状腔体中每相邻两个台阶的宽度差为2-3微米。
这里，将阶梯状腔体中每相邻两个台阶的宽度差设置为2-3微米，可以保证每个介电层102可以暴露足够的侧边位置以提供设置焊垫13以及引线的空间，供打线设置。
在一些可选的实施方式中，阶梯状腔体的每个台阶为斜面圆弧。
在实践中，利用不同技术制造出的阶梯状腔体的每个台阶可以是各种形状的。例如，利用激光钻孔(雷射钻孔)技术制造出的阶梯状腔体的每个台阶可以是斜面圆弧。
在一些可选的实施方式中，阶梯状腔体包括至少一层腔体，阶梯状腔体中最下层的腔体长度大于等于60微米。
在实践中，利用激光钻孔技术形成的钻孔的长度或直径可以是大于等于60微米。
在一些可选的实施方式中，阶梯状腔体中每相邻两个腔体中上层腔体长度与下层腔体长度的比值大于等于1.7。
在实践中，利用激光钻孔技术依次钻孔形成的阶梯状腔体中的每相邻两个腔体中上层腔体长度与下层腔体长度的比值可以大于等于1.7。
在一些可选的实施方式中，阶梯状腔体的每个台阶为直角。
在实践中，利用不同技术制造出的阶梯状腔体的每个台阶可以是各种形状的。例如，利用蚀刻钻孔技术制造出的阶梯状腔体的每个台阶可以是直角。
半导体封装结构100可以通过设置具有腔体的基板10，以容置堆叠组件11，以此缩减堆栈式封装结构的整体厚度。此外，与传统的侧壁与水平面呈垂直态的腔体结构(直上直下结构)相比，半导体封装结构100可以将腔体设置为阶梯状结构，每个台阶侧边可以设置焊垫13，以便可以进行引线键合，这样可以从腔体顶部开口处观察到焊锡丝的焊接效果，从而有效判断焊接的情况，进而提高产品的可靠性。
继续参考图2，相对于图1的半导体封装结构100，图2示出的半导体封装结构200还可以包括：重布线层14。其中，重布线层14电连接基板10，设置于基板10上。
在实践中，可以根据产品需求设置，可以在基板10上设置重布线层14。具体地，可以通过将重布线层14中的填充金属材料的通孔与基板10中最上层的金属层对应设置，以实现基板10和重布线层14的电性连接。
继续参考图3，相对于图1的半导体封装结构200，图3示出的半导体封装结构300还可以包括：导电层15。其中，导电层15电连接重布线层14，设置于堆叠组件11中的最上层组件。
导电层15可以选用热传导性好的材料，例如铜或其他合适的材料。具体地，可以将重布线层14中的填充金属材料的通孔与导电层15对应设置，以实现堆叠组件11和重布线层14的电性连接。
半导体封装结构300可以通过在堆叠组件11中的最上层组件设置导电层15，进而通过导电层15与重布线层14实现电性连接，通过将堆叠组件11的热量传递到导电层15，再通过重布线层14传递到外部环境中，以实现堆叠组件11的散热，提高半导体封装结构300的散热效果。
图4A到图4N是图3实施例的半导体封装结构的制造过程中的结构示意图。为了更好地理解本公开的各方面，已简化各图。
请参考图4A，提供核心基板100。
这里，核心基板100可以包括核心层以及设置在核心层上的铜箔。核心层可以采用双马来酰亚胺三嗪(BT)树脂、聚酰亚胺或其它合适材料。此外，用于核心层中的树脂材料可为纤维增强型树脂以便加强核心衬底。铜箔可以作为内层的金属层101。
请参考图4B-图4J，在核心基板100依次形成至少一个金属层101和至少一个介电层102，并在各介电层102钻孔以形成阶梯状腔体。
这里，不限制金属层101和介电层102的具体的层数，可以根据产品需求设置的层数，也可以根据堆叠组件11所包括的组件个数设置对应层数的介电层102。
可以采用各种涂布或层压技术在核心基板100上形成各介电层102，然后可以采用各种钻孔技术在各介电层102进行钻孔，以形成阶梯状腔体的每一层腔体，例如可以采用机械钻孔或其他合适的钻孔技术。
在一些可选的实现方式中，阶梯状腔体的每个台阶为斜面圆弧；以及在各介电层102钻孔以形成阶梯状腔体，包括：在各介电层102激光钻孔以形成阶梯状腔体。
这里，激光钻孔技术的打孔速度快、效率高、成本低以及经济效益好。
在一些可选的实现方式中，阶梯状腔体的每个台阶为直角；以及在各介电层102钻孔以形成阶梯状腔体，包括：在各介电层102蚀刻钻孔以形成阶梯状腔体。
这里，各介电层102可以采用感光材料或者其他合适和材料，可以直接在各介电层102进行光刻及刻蚀。
从图4B到图4J，核心基板100依次经过镀覆、钻孔等工艺制作成具有阶梯状腔体的基板10。
请参考图4K，将堆叠组件11中的各组件依次堆叠至腔体内，采用引线键合方式电连接基板10和堆叠组件11。
这里，可以将堆叠组件11中的各组件按照交错方式依次堆叠至腔体内，并且可以采用引线键合方式电连接基板10和堆叠组件11。
在一些可选的实现方式中，可以将堆叠组件11中的各组件以水平左右错位或旋转错位的方式依次堆叠至腔体内。
在一些可选的实现方式中，基板10所包括的介电层102层数与堆叠组件11所包括的组件个数相同，至少一个介电层102中各介电层102与堆叠组件11中各组件对应设置于同一垂直高度，采用引线键合方式电连接同一垂直高度的焊垫13和堆叠组件11。
请参考图4L，在堆叠组件11中的最上层组件上形成导电层15。
这里，可以采用镀覆技术或其他合适技术在在堆叠组件11中的最上层组件上形成导电层15。
请参考图4M，在腔体内注入封装材12，以包覆堆叠组件11。
这里，可以采用注射成型技术或其他合适技术注入封装材12。
请参考图4N，在基板10上形成重布线层14，将重布线层14分别与导电层15和基板10电连接。
这里，可以设置通孔、埋孔或盲孔实现各导电迹线的连接，以形成重布线层14。将重布线层14中填充金属材料的通孔与导电层15、基板10中最上层的金属层对应设置，将重布线层14分别与导电层15和基板10电连接。
此外，图4A到图4N示出的是单面制程，本公开也可以根据产品需求，选用双面制程。例如，当产品有厚度减薄的需求时，则更适用于单面制程，以满足厚度减薄的需求。当产品有信号传输能力强的需求时，则更适用于双面制程，以满足多方向信号传输。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书限定的本公开的真实精神和范围。图示可能未必按比例绘制。归因于制造过程中的变量等等，本公开中的艺术再现与实际设备之间可能存在区别。可存在未特定说明的本公开的其它实施例。应将说明书和图式视为说明性的，而非限制性的。可作出修改，以使特定情况、材料、物质组成、方法或过程适应于本公开的目标、精神以及范围。所有此些修改都打算属于在此所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组并不限制本公开。

Claims (10)

1.一种半导体封装结构，包括：
基板，具有腔体；
堆叠组件，包括至少一个组件，各组件依次堆叠于所述腔体内；
封装材，填充于所述腔体内，包覆所述堆叠组件；
所述基板设置有焊垫，所述焊垫通过导线电连接所述堆叠组件。
2.根据权利要求1所述的半导体封装结构，其中，所述各组件以交错堆叠方式依次堆叠于所述腔体内。
3.根据权利要求1或2所述的半导体封装结构，其中，所述腔体为阶梯状腔体。
4.根据权利要求3所述的半导体封装结构，其中，所述基板包括核心基板、至少一个介电层和至少一个金属层，所述至少一个介电层依次堆叠于所述核心基板上，并形成所述阶梯状腔体。
5.根据权利要求4所述的半导体封装结构，其中，所述至少一个介电层中各介电层与所述堆叠组件中各组件对应设置于同一垂直高度，同一垂直高度的介电层与组件之间的单边水平距离大于等于35微米。
6.根据权利要求3所述的半导体封装结构，其中，所述阶梯状腔体中每相邻两个台阶的宽度差为2-3微米。
7.根据权利要求3所述的半导体封装结构，其中，所述阶梯状腔体的每个台阶为斜面圆弧。
8.根据权利要求3所述的半导体封装结构，其中，所述阶梯状腔体的每个台阶为直角。
9.根据权利要求4所述的半导体封装结构，其中，所述半导体封装结构还包括：
重布线层，电连接所述基板，设置于所述基板上。
10.根据权利要求9所述的半导体封装结构，其中，所述半导体封装结构还包括：
导电层，电连接所述重布线层，设置于所述堆叠组件中的最上层组件。
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