CN109285832A - 包含诱饵结构的集成电路 - Google Patents

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Abstract

本公开涉及包含诱饵结构的集成电路。一种集成电路包括衬底、互连部分、和位于衬底与互连部分之间的隔离区域。诱饵结构位于隔离区域内，并且包括与衬底电隔离的硅化区段。

Description

包含诱饵结构的集成电路
优先权声明
本申请要求于2017年7月21日提交的专利号为1756939的法国申请的优先权权益，该申请的内容在法律允许的最大程度下以引用的方式全部并入本文。
技术领域
本发明涉及集成电路，并且更具体地，涉及包括一个或多个诱饵(decoy)结构的集成电路，诱饵结构即为：在使用例如扫描电子显微镜(SEM)从上方查看的图像中，具有特定组件(诸如传统晶体管)的外观、但实际上充当另一组件(例如，电阻器、或者不工作或总是闭合或总是断开的晶体管)的结构。
背景技术
需要将一个或多个诱饵结构包括到集成电路中，尤其是为了使电路的逆向工程设计甚至更难。
发明内容
因此，根据一个应用和实施例，提出了一种集成电路，其诱饵结构也易于构建并且对邻近的组件影响很小或者没有影响。
根据一个方面，提出了一种集成电路，其包含衬底、互连部分(本领域的技术人员更常称为首字母缩略词BEOL(后段制程)、和位于衬底与互连部分之间的隔离区域，该隔离区域包括氮化物层(例如，本领域的技术人员更常称为英文首字母缩略词CESL(接触蚀刻停止层))，该氮化物层被介电层覆于顶上，本领域的技术人员也将该介电层称为首字母缩略词PMD(金属前电介质)。
集成电路还包括位于隔离区域内并且具有与衬底电隔离的硅化区段的至少一个诱饵结构。
因此，当从上方查看时，硅化区段看起来像是真正的硅化区段，例如，源极区或漏极区或任何硅化衬底区，但是，实际上，由于硅化区段与底层衬底电隔离，所以该硅化区段和底层衬底之间并无电接触。
因此，包括与衬底电隔离的该硅化区段的结构充当诱饵结构。
该诱饵结构和该硅化区段有各种可能的实施例。
因此，根据其中衬底包括由隔离域(诸如，浅沟槽类型的隔离域(STI：浅沟槽隔离))界定的衬底区的变型例，所述隔离区域覆盖衬底区和隔离域，并且诱饵结构包括：硅化区段、将硅化区段与第一衬底区分开的第一隔离层、以及适于导电的第一柱(本领域的技术人员通常称为术语“接触”)，该第一柱具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端。
根据这种变型例的一个可能的实施例，所述诱饵结构包括：MOS晶体管的隔离栅极区域，源极区域和漏极区域位于衬底的有源区中，源极区域包括所述第一衬底区并且漏极区域包括硅化区；以及至少第二柱，其适于导电，穿过所述隔离区域，并且电耦合至漏极区域和所述互连部分，第一和第二柱的横截面在公差内相同。
因此，在该实施例中，诱饵结构给出为MOS晶体管的外观，但是，由于源极接触与源极区域并未电接触(因为硅化区段下方存在隔离层)，所以该晶体管实际上是完全不工作的。此外，从上方查看的该硅化区段给出为源极区域的硅化区的外观。
根据该变型例的另一可能的实施例，所述第一衬底区由第一隔离域包围，具有上表面，并且在与该上表面相对的侧耦合至衬底的位于第一隔离域下方的底层部分。
所述第一隔离层位于第一衬底区的整个所述上表面上方，并且所述硅化区段包括位于整个所述第一隔离层上方的金属硅化物层。
因此，根据该另一实施例，例如，第一衬底区可以是设计为使衬底的底层部分偏置的偏置区。在这些情况下，虽然当从上方查看时该衬底区看起来像是被硅化的，但事实上，由于置于衬底区的上表面与硅化层之间的隔离层，衬底无法借助于该偏置区被偏置。
根据另一可能的变型例，在该变型例中，衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖衬底区和隔离域，并且诱饵结构包括在第二衬底区上方的：具有第一中心区和第一突出部的第一栅极区域，所述第一突出部具有至少第一硅化部分，该第一硅化部分形成所述硅化区段，并且平行于第二衬底区的上表面、朝着该第二衬底区的硅化部、从第一中心区伸出；第二隔离层，位于第一栅极区域与第二衬底区的上表面之间；以及第三柱，适于导电，穿过所述隔离区域，具有第一端和第二端，第一端同时与所述硅化区段和所述第二衬底区的所述硅化部接触，第二端电耦合至所述互连部分。
在该变型例中，当从上方查看时，诱饵结构的适于导电的第三柱给出与第二衬底区的硅化部接触的外观，但事实上，第三柱还经由突出部的硅化部分与第一栅极区域接触，该突出部也与衬底区电隔离。
因此，在第二衬底区与第一栅极区域之间存在共享接触。
为了提供该共享接触，在一个实施例中，使适于导电的第三柱的第一端包括与硅化区段电接触的第一表面、与第二衬底区的硅化部电接触的第二表面、以及在这两个表面之间的转折部(break)。
当使元件(诸如，表面)与另一元件(诸如，硅化区段或者衬底区)电接触时，电流能够在这两个元件之间流动。
该变型例尤其适合应用于MOS晶体管。
更准确地说，在这种情况下并且根据一个实施例，所述诱饵结构包括：MOS晶体管的隔离栅极区域，该MOS晶体管包括所述第一栅极区域和所述第二隔离层、位于衬底的有源区中的源极区域和漏极区域，源极区域和漏极区域中的一个区域包括所述第二衬底区；以及至少第四柱，其适于导电，穿过所述隔离区域，并且电耦合至源极区域和漏极区域中的另一个区域，并且电耦合至所述互连部分，第三和第四柱的横截面在公差内相同。
换言之，适于导电的第三柱则是在MOS晶体管的源极区域(或者漏极区域)与其栅极区域之间共享的接触。
在源极区域包含所述硅化部的情况下，诱饵结构的MOS晶体管则可以是总是闭合的MOS晶体管，无论其是NMOS晶体管还是PMOS晶体管。
如果是漏极区域包含硅化部，那么诱饵结构的MOS晶体管可以是栅极偏置是漏极的偏置的MOS晶体管。
还特别有利的是，第一突出部具有与和其相接触的适于导电的柱相同的宽度(垂直于源极-漏极方向测得的宽度)，从而使硅化突出部不会延伸超过有源区，并且当从上方查看时，该硅化有源区不会看起来像非典型的有源区。而且，由于适于导电的第三和第四柱的横截面和集成电路的所有柱(或者接触)的横截面在制造公差内相同(制造公差显然取决于所使用的技术和接触的尺寸)，所以对于希望进行逆向工程设计的第三方来说，区分共享接触与传统接触特别困难，尤其是因为当从上方查看时将硅化区段与衬底区分开的隔离层完全不可见。
根据另一可能的变型例，在该变型例中，衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖衬底区和隔离域，并且诱饵结构包括在第三衬底区上方的：具有第二中心区的第二栅极区域；具有第三中心区的第三栅极区域；导电链接层，其平行于第三衬底区的上表面延伸并且连接第二中心区和第三中心区，该链接层具有形成所述硅化区段的硅化部分；以及位于这两个栅极区域、链接层与第三衬底区的上表面之间的第三隔离层。
诱饵结构还包括：第一掺杂区，在第二中心区的一侧和第三中心区的一侧位于所述链接层下方的所述第三衬底区中；第二掺杂区，在第二中心区的另一侧位于所述第三衬底区中；第三掺杂区，在第三中心区的另一侧位于所述第三衬底区中；第五柱，其适于导电，穿过所述隔离区域，具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端；第六柱，其适于导电，穿过所述隔离区域，并且电耦合至第二掺杂区和所述互连部分；以及第七柱，其适于导电，穿过所述隔离区域，并且电耦合至第三掺杂区和所述互连部分。
因此，这种变型例使得可能提供一种诱饵结构，当从上方查看时，该诱饵结构看起来示出例如具有共用漏极的两个晶体管，但实际上由于它们的共用漏极是浮置的，所以该诱饵结构产生操作受到干扰的两个晶体管。
此处再次，特别有利的是，链接层具有与和其相接触的适于导电的柱相同的宽度(垂直于从第二栅极到第三栅极的方向测得的宽度)。
根据另一可能的变型例，在该变型例中，衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖衬底区和隔离域，并且诱饵结构包括在第四衬底区上方的：第四栅极区域，具有第四中心区和两个第二导电突出部，这两个第二导电突出部平行于第四衬底区的上表面分别从第四中心区的两个侧边伸出，每个第二突出部具有硅化部，两个硅化部形成所述硅化区段；以及第四隔离层，位于第四栅极区域和第四衬底区之间。
诱饵结构还包括：第八和第九柱，适于导电，穿过所述隔离区域，并且分别电耦合至两个第二突出部的两个硅化部，并且电耦合至所述互连部分。
这种变型例使得可能提供一种诱饵结构，当从上方查看时，该诱饵结构给出传统晶体管的外观，但实际上，该诱饵结构起到电阻器的作用，因为源极接触和漏极接触不与半导体源极区和漏极区电接触，而是经由栅极区域和突出部彼此电接触，从而形成电阻路径。
此处应该注意，可以通过如下方式来获得相同的结果：将第一晶体管的源极接触和第二晶体管的漏极接触与它们的源极和漏极半导体区电隔离，并且经由它们相应栅极区域的突出部使它们彼此电接触，从而形成电阻路径。
此处再次，特别有利的是，每个第二突出部具有与和其相接触的、适于导电的相应柱相同的宽度(垂直于穿过这两个突出部的方向测得的宽度)。
根据另一可能的变型例，在该变型例中，衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖衬底区和隔离域，并且诱饵结构包括：至少一个MOS晶体管，位于第五衬底区中和第五衬底区上，并且具有源极区域和漏极区域；第五栅极区域，位于与所述第五衬底区邻近的隔离域上，所述第五栅极区域具有第五中心区和两个第三导电突出部，这两个第三导电突出部平行于所述隔离域的上表面分别从第五中心区的两个侧边伸出，每个第三突出部具有硅化部，这两个硅化部形成所述硅化区段，第三突出部中的一个第三突出部的硅化部与源极区域和漏极区域中的一个区域电接触；以及第十柱，其适于导电，穿过所述隔离区域，并且电耦合至另一个第三突出部的硅化部和所述互连部分；以及第十一柱，其适于导电，穿过所述隔离区域，并且电耦合至源极区域和漏极区域中的另一个区域以及所述互连部分。
例如，这种变型例使得可能提供一种诱饵结构，当从上方查看时，该诱饵结构给出例如具有三个输入的与非门的外观，尽管它的晶体管中的一个晶体管实际上完全不工作，因为这个晶体管实际上位于隔离域(例如，浅沟槽)上方，该隔离域使其具有非常大的栅极氧化物，从而使得该晶体管不工作。
然而，由于位于隔离域上方的突出部的硅化，当从上方查看时，诱饵结构给出如下印象：该栅极区域位于有源区上方。
根据另一方面，提出了一种用于在集成电路内形成至少一个诱饵结构的方法，该集成电路包括衬底、互连部分、和位于衬底与互连部分之间的隔离区域，该方法包括：形成与衬底电隔离的硅化区段，并且用所述隔离区域覆盖硅化区段。
根据一个可能的实施例，形成与衬底电隔离的硅化区段包括：在第一衬底区的整个上表面上方形成第一隔离层，该第一衬底区由第一隔离域包围，并且在与该上表面相对的侧上耦合至衬底的位于第一隔离域下方的底层部分；以及在整个所述第一隔离层上方形成金属硅化物层。
根据另一可能的实施例，形成与衬底电隔离的硅化区段包括：在衬底区中的一个衬底区的上表面的至少一部分上形成隔离层；在隔离层上形成具有中心区和突出部的栅极区域，该突出部平行于衬底区的上表面从中心区伸出；以及对突出部的至少一部分进行硅化。
根据另一可能的实施例，形成硅化区段进一步包括：对位于突出部的硅化部分与栅极区域的所述中心区之间的该突出部的部分进行蚀刻。
因此，该实施例使得可能对突出部进行“切割”，以便形成使得例如源极接触能够与衬底隔离的硅化区段。
根据另一可能的实施例，形成与衬底电隔离的硅化区段包括：在衬底区中的一个衬底区的上表面的至少一部分上形成隔离层；在隔离层上形成两个栅极区域和导电链接层，该导电链接层平行于衬底区的上表面延伸并且连接这两个栅极区域；以及对该链接层的一部分进行硅化。
根据另一可能的实施例，形成与衬底电隔离的硅化区段包括：在衬底区中的一个衬底区的上表面的至少一部分上形成隔离层；在隔离层上形成具有中心区和两个导电突出部的栅极区域，这两个导电突出部平行于衬底区的上表面分别从中心区的两个侧边伸出；以及对每个突出部的至少一部分进行硅化。
根据另一可能的实施例，形成与衬底电隔离的硅化区段包括：在与衬底区邻近的隔离域上形成栅极区域，所述栅极区域具有中心区和两个导电突出部，这两个导电突出部平行于所述隔离域的上表面分别从中心区的两个侧边伸出；以及对每个突出部的一部分进行硅化，突出部中的一个突出部的硅化部与衬底区的硅化区电接触。
无论使用前述实施例中的哪一个实施例，方法还可以有利地包括：在所述隔离区域中形成至少一个适于导电的柱，该至少一个适于导电的柱电耦合至硅化区段和所述互连部分。
附图说明
本发明的其它优点和特征通过精读不受任何方式限制的应用和实施例的详细描述以及附图将变得显而易见，在附图中：
图1图示了包括诱饵结构的集成电路的第一实施例；
图2和图3图示了在集成电路内的诱饵结构STLR的另一可能的实施例；
图4至图6示意地图示了形成在集成电路内、尤其是针对PMOS和NMOS晶体管的诱饵结构的其它可能的变型例。
图7示意地图示了诱饵结构的另一可能的变型例；
图8至图10图示了在集成电路内的诱饵结构的另一可能的变型例；
图11至图13示意地图示了在集成电路内的诱饵结构的另一可能的变型实施例；以及
图14至图19图示了用于制造诱饵结构的方法的示例。
具体实施方式
现在将参照图1，以图示包括诱饵结构STLR的集成电路CI的第一实施例。
在该图中，附图标记1表示例如硅的半导体衬底。该衬底可以是实心衬底或者盒状结构，或者可替代地是绝缘体上硅(SOI)类型的衬底的半导体膜。
在该示例中，衬底1包括由隔离域4包围的衬底区10，隔离域4通常是浅沟槽(STI：浅沟槽隔离)。
在传统集成电路中，借助于通过导电柱CTC1(本领域的技术人员通常称为术语“接触”)递送的偏置电压，该衬底区10旨在使尤其是位于隔离域4下方的衬底的底层部分11偏置。
如本领域中传统的，集成电路包括在衬底上方的隔离区域2，该隔离区域2传统上包括通常氮化硅的层20(本领域的技术人员也称为术语“CESL”(接触蚀刻停止层))。隔离区域2进一步包括在层20上方的层21，该层21包括介电材料(本领域的技术人员通常称为术语“PMD(金属前电介质)材料”)。
在隔离区域2上方布置有集成电路的互连部分3(本领域的技术人员常称为英文术语BEOL(后段制程))，互连部分3包括在不同金属和过孔级别内的金属轨道和过孔。
在这种情况下，诱饵结构STLR包括覆盖衬底区10的整个上表面FS的第一隔离层CIS1，该上表面也是衬底的上表面和隔离域4的上表面。
在整个该第一隔离层CIS1上方，诱饵结构STLR包括硅化层CSS1，即，包括金属硅化物的层。
形成第一隔离层CIS1是传统方式，并且是例如通过衬底区10的热氧化来进行的。
关于硅化层CSS1的形成(其形成结构STLR的硅化区段)，传统上这是通过多晶硅层沉积、金属沉积和热退火来进行的。
以传统的方式包括阻挡层CB1的接触CTC1穿过隔离区域2，并且电耦合至硅化区段CSS1和互连部分3两者。
因此，当从上方查看时，诱饵结构STLR留下如下印象：存在能够使衬底1的底层部11偏置的衬底区10。然而，事实上，由于第一隔离层CIS1位于层CSS1下方并且从上方不可见，所以这是不可能的。
现在将更具体地参照图2和图3，以图示在集成电路CI内的诱饵结构STLR的另一可能的实施例。
在这些图中，与图1所示的元件相似或者功能相似的元件具有与元件在图1中所具有的附图标记相同的附图标记。
因此，再次存在被互连部分3覆于顶上的隔离区域2，在互连部分3中，示意性地示出了一些金属轨道30。
在这种情况下，诱饵结构STLR包括MOS晶体管T1的隔离栅极区域RG、位于衬底1的有源区ZS1中的源极区域100S和漏极区域100D，有源区ZS1由隔离域4界定。
如在图3中更具体地示出的，MOS晶体管T1的栅极区域RG通过栅极氧化物OX与有源区ZS1隔离，并且在其基部包括一块突出部LG。如下面更详细地描述的，该突出部LG已经被用于通过切割和硅化来形成硅化区段STCS1，该硅化区段STCS1通过第一隔离层CIS1与源极区域100S隔离。
硅化区段STCS1通过隔离层20与栅极区域RG电隔离。
另外，第一导电柱或者接触CTC1穿过隔离区域2与硅化区段SCTS1电接触。
另外，如在图2中更具体地示出的，第一柱CTC1的横截面SS1和第二柱CTC2的横截面SS2在制造公差内相同(制造公差显然取决于所使用的技术和接触的期望尺寸)，在这种情况下第二柱CTC2与MOS晶体管T1的漏极区域接触。
在图2中也可以看到，在这种情况下，除了MOS晶体管T1之外，集成电路CI还包括第二MOS晶体管T2和第三MOS晶体管T3。
穿过隔离区域的所有接触的横截面在公差内都相同。
为了简化附图的目的，并未示出与栅极区域接触的导电柱，尤其是与MOS晶体管T1的栅极区域RG的硅化区域100G接触的导电柱。
因此，当从上方查看时，诱饵结构STLR像MOS晶体管，即，MOS晶体管T1。然而，鉴于柱CTC1通过第一隔离层CIS1与源极区域100S电隔离，该晶体管实际上完全不工作，因为其没有源极接触。
此外，当从上方查看时，硅化区段SCTS1看起来像是源极区域的硅化区。
图4和图5示意地图示了形成在集成电路CI内的诱饵结构STLR的另一可能的变型例；
此处再次，在这些图中，与之前描述的元件相似或者功能相似的元件具有相同的附图标记。
在该变型例中，诱饵结构STLR包括在衬底1的第二区域ZS2上方的第一栅极区域RG1，该第一栅极区域RG1具有第一中心区和第一突出部LG1，第一中心区通常由多晶硅制成。
该第一突出部包括第一硅化部分LG1S，该第一硅化部分LG1S形成诱饵结构的硅化区段，并且平行于第二衬底区的上表面FS2、朝该第二衬底区的硅化部1000S、从第一中心区RG1伸出。
在此处所描述的示例中，该硅化部1000S是包括第一栅极区域RG1的MOS晶体管T1的源极区域100S的硅化部。
除了源极区域100S之外，MOS晶体管T1还包括也具有硅化部1000D的漏极区域100D。
第一栅极区域RG1在其上部也具有硅化部1000G。
诱饵结构STLR进一步包括位于第一栅极区域与第二衬底区ZS2的上表面FS2之间的第二隔离层CIS2。
该第二隔离层CIS2不仅将第一栅极区域RG1的第一中心区ZC1与衬底区隔离，而且还将第一突出部LG1、特别是其第一硅化部分LG1S与衬底区隔离。
当从上方查看时，该第一隔离层完全不可见，因为其被突出部和隔离区域2掩盖。
在这种情况下，诱饵结构包括第三导电柱CTC3，该第三导电柱CTC3穿过隔离区域2并且具有第一端EX1，第一端EX1同时与硅化区段LG1S和源极区域100S的硅化部1000S接触。
第三柱CTC3还具有电耦合至集成电路CI的互连部分3的第二端EX2。
因此，在这种情况下，存在经由第一突出部在MOS晶体管T1的源极区域100S与其栅极区域之间共享的接触，当从上方查看时，该第一突出部完全不可见，因为第一突出部嵌入隔离区域2中并且部分位于接触CTC3下方。
在该示例中，集成电路进一步包括两个其它的MOS晶体管T2和T3，并且第三柱CTC3的横截面SS3、第四柱CTC4的横截面SS4、连同导电柱CTC40和CTC41的横截面SS40和SS41再一次在公差内相同，第四柱CTC4与漏极区域100D接触，导电柱CTC40和CTC41与MOS晶体管T2和T3相关联。
如可以在图5中更详细地看到的，柱CTC3的第一端EX1包括与硅化区段SG1S电接触的第一表面SX1、与源极区域100S的硅化部1000S电接触的第二表面SX2、以及在这两个表面之间的转折部DCR。
因此，例如，当从上方查看时，诱饵结构STLR像MOS晶体管，在这种情况下是PMOS晶体管。然而，如在图4的下部示意地示出的，由于共享接触CTC3的存在，PMOS晶体管的栅极电连接至其源极S。因此，PMOS晶体管总是闭合(接触CTC3旨在连接至电源电压)，即使在从上方查看时其看起来像传统的PMOS晶体管。
虽然MOS晶体管T1在图4和图5中是PMOS晶体管，但是如图6所示，作为NMOS晶体管的MOS晶体管T1是完全可能的。
该图6示出了包括第一突出部LG1的第一栅极区域RG1，该第一突出部LG1具有硅化部分LG1S。此处再次，导电柱CTC3是在源极区域100S的硅化部1000S与电耦合至栅极区域RG1的硅化部LG1S之间共享的接触。
因此，在该变型例中，晶体管T1在从上方查看时看起来像是传统的NMOS晶体管，但实际上是总是闭合的NMOS晶体管，因为由于在源极与栅极之间存在共享接触CTC3，所以这两个源极区域和栅极区域是电连接的，并且接触CTC3在这种情况下旨在接地。
图7示意地图示了诱饵结构STLR的另一可能的变型例。
此处再次，与之前描述的元件相似或者功能相似的元件具有相同的附图标记。
在这种情况下，诱饵结构STLR的硅化区段包括链接层CL的硅化部分CLS，链接层CL平行于第三衬底区ZS3的上表面FS3延伸，并且连接第二栅极区域RG2的第二中心区ZC2与第三栅极区域RG3的第三中心区ZC3。
中心区ZC2和ZC3也由多晶硅制成，就像链接层CL一样，当然，链接层CL的包括金属硅化物的硅化部分CLS除外。
诱饵结构STLR还包括第三隔离层CIS3，该第三隔离层CIS3由例如二氧化硅制成，位于栅极区域RG2、RG3、链接层CL和衬底区ZS3之间。
诱饵结构STLR还包括在第三衬底区内的第一掺杂区ZD1，该第一掺杂区ZD1位于链接层CL下方、在第二中心区ZC2的一侧和第三中心区ZC3的一侧。
诱饵结构STLR还包括：第二掺杂区ZD2，该第二掺杂区ZD2位于第三衬底区ZS3中、在第二中心区ZC2的另一侧；以及第三掺杂区ZD3，该第三掺杂区ZD3也位于第三衬底区ZS3中、在第三中心区ZC3的另一侧。
第二栅极区域RG2和第三栅极区域RG3在其上部分别包括硅化部1000G2和1000G3。
相似地，第二掺杂区ZD2和第三掺杂区ZD3分别包括硅化区域ZD2S和ZD3S。
诱饵结构还包括第五导电柱CTC5，该第五导电柱CTC5穿过隔离区域2，并且具有第一端EX1和第二端EX2，第一端EX1与诱饵结构STLR的硅化区段接触，即，与链接层CL的硅化部分CLS接触，第二端EX2电耦合至互连部分3。
还提供了第六导电柱CTC6，该第六导电柱CTC6穿过隔离区域2，并且经由硅化区域ZD2S电耦合至第二掺杂区ZD2，并且也电耦合至互连部分3。
诱饵结构STLR还包括第七半导体柱CTC7，该第七半导体柱CTC7穿过隔离区域2，并且经由硅化区域ZD3S电耦合至第三掺杂区ZD3，并且电耦合至互连部分3。
因此，当从上方查看时，诱饵结构STLR可以像两个MOS晶体管T2和T3，两个MOS晶体管T2和T3的漏极经由柱CTC5电连接。
然而，实际上，由于在链接层CL下方，特别是在其硅化部分CLS下方存在第三隔离层CIS3，所以这些晶体管的漏极是浮置的。
现在将更具体地参照图8和图10，以图示在集成电路CI内的诱饵结构STLR的另一可能的变型例。
在这种情况下，诱饵结构STLR包括在第四衬底区ZS4上方的第四栅极区域RG4，该第四栅极区域RG4具有第四中心区ZC4和两个第二突出部LG2a和LG2b，这两个第二突出部LG2a和LG2b平行于第四衬底区ZS4的上表面FS4分别从第四中心区ZC4的两个侧边伸出。
每个第二突出部LG2a、LG2b具有硅化部LG21a和LG21b。
每个突出部LG2a和LG2b具有位于中心区ZC4与相应硅化部LG21a和LG21b之间的两个非硅化部LG20a和LG20b。
诱饵结构STLR进一步包括位于栅极区域RG4和第四衬底区ZS4之间的第四隔离层CIS4。
因此，包括中心区ZC4和两个突出部LG2a和LG2b的栅极区域RG4与衬底区ZS4电隔离。
诱饵结构进一步包括：在硅化部LG21a下方的掺杂区域，例如，源极区域100S4；以及在硅化部LG21b下方的另一掺杂区域，例如，漏极区域100D4。
诱饵结构STLR进一步包括第八导电柱CTC8和第九导电柱CTC9，该第八导电柱CTC8和第九导电柱CTC9穿过隔离区域2，并且分别电耦合至第二突出部LG2a和LG2b的两个硅化部LG21a和LG21b，以及电耦合至所述互连部分3。
在该示例中，集成电路CI进一步包括MOS晶体管T9和MOS晶体管T10。
因此，当从上方查看时，诱饵结构看起来像是MOS晶体管T8。然而，事实上，该晶体管T8起到电阻器R(图10)的作用，该电阻器R的电阻路径从硅化部LG21a延伸到硅化部LG21b，穿过栅极区域RG4的中心区ZC4。
关于晶体管T9，这实际上是完全不工作的晶体管，因为其漏极接触不存在。
现在将更具体地参照图11和图13，以示意地图示在集成电路CI内的诱饵结构STLR的另一可能的变型实施例。
在该变型例中，诱饵结构STLR包括至少一个MOS晶体管T10，MOS晶体管T10位于第五衬底区ZS5中和第五衬底区ZS5上，并且具有源极区域S和漏极区域D。
诱饵结构STLR进一步包括第五栅极区域RG5，第五栅极区域RG5位于与第五衬底区ZS5邻近的例如浅沟槽类型的隔离域45上。
该栅极区域RG5具有第五中心区ZC5和两个第三突出部LG3a和LG3b，该两个第三突出部LG3a和LG3b平行于隔离域45的上表面SS5分别从第五中心区ZC5的两个侧边伸出。
每个第三突出部LG3a、LG3b具有硅化部LG3Sa和LG3Sb。
两个硅化部LG3Sa和LG3Sb形成诱饵结构STLR的硅化区段。
在这种情况下，第三突出部LG3b的硅化部LG3Sb与MOS晶体管T10的源极区域电接触。
诱饵结构STLR进一步包括第十导电柱CTC10，该第十导电柱CTC10穿过隔离区域2，并且电耦合至另一个第三突出部LG3a的硅化部LG3Sa、以及互连部分3。
诱饵结构STLR还包括另一MOS晶体管T11，该另一MOS晶体管T11具有位于第五衬底ZS5中和第五衬底ZS5上的栅极区域RG11。
第十一导电柱CTC11穿过隔离区2，并且一方面与互连部分3电接触，另一方面与两个晶体管T10和T11共用的漏极区域电接触。
图12示出了该诱饵结构STLR的表观布置(“布局”)系统。
由于存在突出部的硅化部，诱饵结构给出了有源区ZS50的外观，有源区ZS50延伸超过衬底区ZS5，并且明显被隔离域45包围。
接触点CTC10和接触点CTC11再次存在于该有源区中。
栅极区域RG5、RG10和RG11也再次存在，其中接触CTC13在栅极区域RG5上。
因此，当从上方查看时，诱饵结构STLR看起来像是例如三输入与非门。
在图13中示出了该结构的实际布置(“布局”)系统。事实上，具有栅极区域RG5的晶体管是完全不工作的晶体管，因为其栅极氧化物由隔离域45形成，隔离域45的厚度(通常是约400nm)对于该晶体管操作而言太大。
接触CTC10也与在隔离域45下面的衬底区完全隔离。
并且，有源区仅仅有效地局限于衬底区ZS5。
因此，该结构肯定不是三输入与非门。
现在将更具体地参照图14和图19，以图示用于制造诱饵结构STLR、更具体地是用于形成该诱饵结构STLR的隔离共享接触的方法的示例。
在图14所示的第一步骤中，以传统且已知的方式在半导体衬底1上形成例如二氧化硅的隔离层200，然后在该隔离层200上形成栅极材料(例如，多晶硅)的层201，并且以传统方式由例如氮化硅的硬掩模层202来覆盖该层201。
然后，借助于具有第一孔径CD1和第二孔径CD2的掩模，使用在光刻步骤中暴露和显影的树脂层203，以传统且已知的方式对硬掩模层进行蚀刻，然后对多晶硅层201进行蚀刻，以形成图15所示的结构。
在该图15中，在完成该蚀刻时，尤其是在完成多晶硅层的部分蚀刻时，获得各自被残余硬掩模层2020和2021覆于顶上的两个多晶硅块2010和2011。
在这两个块2010和2011的两侧，蚀刻操作已经产生了厚度为例如10纳米的残余多晶硅层2012。
如图16所示，然后，使用另一树脂层以及具有孔径CD3和孔径CD4的另一蚀刻掩模，对块2010和2011进行蚀刻，以产生如图17所示的尺寸相同(例如，40纳米)的第一多晶硅块2014和第二多晶硅块206、连同平行于衬底1的上表面SS在块2014的基部伸出的多晶硅突出部2015。
块2014、突出部2015和块206通过残余隔离层200与衬底隔离。
然后，用例如二氧化硅的另一隔离层205来覆盖该结构。
然后，如图18所示，在块205和206的侧面上以传统且已知的方式形成隔离侧向区域或者间隔件ESP，并且从以这种方式形成的栅极区域RGA和栅极区域RGB的两侧去除隔离层200。
因此，多晶硅的残余部分2015形成通过隔离层200与衬底隔离的突出部LG。
如图19所示，然后，以传统且已知的方式对突出部的未受到间隔件保护的部分进行硅化，以产生硅化突出部部分LGS。然后，也对晶体管的源极区域S和漏极区域D进行硅化，就像栅极区域RGA和RGB的上部RGAS和RGBS一样。
覆盖包括层20和层21(其是PBD(金属前电介质)层)的整个隔离区域2，并且通过蚀刻和填充金属(例如，钨)，以传统且已知的方式形成导电柱或者接触CTCA和CTCB。
柱CTCA则是经由突出部LG的硅化部LGS在漏极区域D与栅极区域RGA之间共享的接触。
事实上，如此处可以看到的，是多晶硅层的残余部分2012使得可能形成上述不同实施例的不同诱饵结构的不同硅化区段。
因此，如果要如图7所示形成硅化链接层，则允许多晶硅的部分2012留在两个栅极块之间。
如果要在栅极区域的两侧形成两个突出部，则相应地调整蚀刻掩模。
同样，如果要如图1所示对衬底区进行硅化，则允许多晶硅的残余部分2012留在覆盖衬底区的隔离层上，然后对多晶硅的残余部分2012进行蚀刻，以覆盖(覆盖对应衬底区的)隔离层的整个表面。
最后，如果要形成图2的硅化区段SCTS1，则对层2012的一部分进行完全蚀刻，以形成切割的突出部。
显然，将根据栅极区域的中心区的期望尺寸和突出部的期望长度来调整值CD1、CD2、CD3和CD4。

Claims (30)

1.一种集成电路，包括：
衬底；
互连部分；
隔离区域，位于所述衬底与所述互连部分之间；以及
至少一个诱饵结构，位于所述隔离区域内，并且包括通过第一隔离层与所述衬底电隔离的硅化区段。
2.根据权利要求1所述的集成电路，其中所述硅化区段完全覆盖所述第一隔离层，使得所述第一隔离层通过所述隔离区域不可见。
3.根据权利要求1所述的集成电路，其中所述第一隔离层与所述衬底直接接触，并且所述硅化区段与所述第一隔离层直接接触。
4.根据权利要求1所述的集成电路，其中所述衬底包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且所述诱饵结构包括所述硅化区段、所述第一隔离层以及第一导电接触，所述第一隔离层将所述硅化区段与第一衬底区分开，所述第一导电接触具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端。
5.根据权利要求4所述的集成电路，其中所述诱饵结构包括：MOS晶体管的隔离栅极区域，所述MOS晶体管具有位于所述衬底的有源区中的源极区域和漏极区域，所述源极区域包括所述第一衬底区，并且所述漏极区域包括硅化区；以及至少第二导电接触，所述第二导电接触穿过所述隔离区域，并且电耦合至所述漏极区域和所述互连部分，所述第一导电接触和所述第二导电接触的横截面在公差内相同。
6.根据权利要求4所述的集成电路，其中所述第一衬底区由第一隔离域包围，具有上表面，并且在与所述上表面相对的侧上耦合至所述衬底位于所述第一隔离域下方的底层部分，所述第一隔离层位于所述第一衬底区的整个所述上表面上方，并且所述硅化区段包括位于整个所述第一隔离层上方的金属硅化物层。
7.根据权利要求1所述的集成电路，其中所述衬底具有上表面，并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且所述诱饵结构包括在第二衬底区上方的：
第一栅极区域，具有第一中心区和第一突出部，所述第一突出部具有至少第一硅化部分，所述第一硅化部分形成所述硅化区段，并且平行于所述第二衬底区的所述上表面、朝着该第二衬底区的硅化部、从所述第一中心区伸出；以及
第二隔离层，位于所述第一栅极区域与所述第二衬底区的所述上表面之间；
其中所述诱饵结构包括：第三导电接触，所述第三导电接触穿过所述隔离区域，具有第一端和第二端，所述第一端同时与所述硅化区段和所述第二衬底区的所述硅化部接触，所述第二端电耦合至所述互连部分。
8.根据权利要求7所述的集成电路，其中所述第一端包括：与所述硅化区段电接触的第一表面、与所述第二衬底区的所述硅化部电接触的第二表面、以及在所述第一表面与所述第二表面之间的转折部。
9.根据权利要求7所述的集成电路，其中所述诱饵结构包括：MOS晶体管的隔离栅极区域，所述MOS晶体管包括所述第一栅极区域和所述第二隔离层、位于所述衬底的有源区中的源极区域和漏极区域，所述源极区域和所述漏极区域中的一个区域包括所述第二衬底区；以及至少第四导电接触，所述第四导电接触穿过所述隔离区域，并且电耦合至所述源极区域和所述漏极区域中的另一个区域，并且电耦合至所述互连部分，所述第三导电接触和所述第四导电接触的横截面在公差内相同。
10.根据权利要求9所述的集成电路，其中所述源极区域包含所述硅化部，并且所述诱饵结构的所述MOS晶体管是总是闭合的MOS晶体管。
11.根据权利要求7所述的集成电路，其中所述第一突出部具有与所述第一突出部所接触的所述导电接触相同的宽度。
12.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且
其中所述诱饵结构包括在第三衬底区上方的：
具有第二中心区的第二栅极区域，
具有第三中心区的第三栅极区域，
导电链接层，其平行于所述第三衬底区的所述上表面延伸并且连接所述第二中心区和所述第三中心区，该链接层具有形成所述硅化区段的硅化部分，以及
第三隔离层，位于所述第三衬底区的所述上表面与所述第二栅极区域、所述第三栅极区域、所述链接层之间，并且
其中所述诱饵结构进一步包括：
第一掺杂区，在所述第二中心区的一侧和所述第三中心区的一侧位于所述链接层下方的所述第三衬底区中，
第二掺杂区，在所述第二中心区的另一侧位于所述第三衬底区中，
第三掺杂区，在所述第三中心区的另一侧位于所述第三衬底区中，
第五导电接触，其穿过所述隔离区域，具有与所述硅化区段接触的第一端和电耦合至所述互连部分的第二端，
第六导电接触，其穿过所述隔离区域，并且电耦合至所述第二掺杂区和所述互连部分，以及
第七导电接触，其穿过所述隔离区域，并且电耦合至所述第三掺杂区和所述互连部分。
13.根据权利要求12所述的集成电路，其中所述链接层具有与所述链接层所接触的所述导电接触相同的宽度。
14.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且
其中所述诱饵结构包括在第四衬底区上方的：
第四栅极区域，具有第四中心区和两个第二导电突出部，所述两个第二导电突出部平行于所述第四衬底区的所述上表面分别从所述第四中心区的两个侧边伸出，每个第二突出部具有硅化部，两个硅化部形成所述硅化区段，
第四隔离层，位于所述第四栅极区域和所述第四衬底区之间，
第八导电接触和第九导电接触，所述第八导电接触和所述第九导电接触穿过所述隔离区域，并且电耦合至所述互连部分，并且分别电耦合至所述两个第二突出部的所述两个硅化部。
15.根据权利要求14所述的集成电路，其中每个第二突出部具有与每个第二突出部所接触的相应的所述导电接触相同的宽度。
16.根据权利要求1所述的集成电路，其中所述衬底具有上表面并且包括由隔离域界定的衬底区，所述隔离区域覆盖所述衬底区和所述隔离域，并且
其中所述诱饵结构包括：
至少一个MOS晶体管，位于第五衬底区中和所述第五衬底区上，并且具有源极区域和漏极区域，
第五栅极区域，位于与所述第五衬底区邻近的所述隔离域上，所述第五栅极区域具有第五中心区和两个第三导电突出部，所述两个第三导电突出部平行于所述隔离域的所述上表面分别从所述第五中心区的两个侧边伸出，每个第三突出部具有硅化部，两个硅化部形成所述硅化区段，所述第三突出部中的一个第三突出部的所述硅化部与所述源极区域和所述漏极区域中的一个区域电接触，以及
第十导电接触，其穿过所述隔离区域，并且电耦合至另一个所述第三突出部的所述硅化部和所述互连部分，以及
第十一导电接触，其穿过所述隔离区域，并且电耦合至所述源极区域和所述漏极区域中的另一个区域以及所述互连部分。
17.一种用于在集成电路内形成至少一个诱饵结构的方法，所述集成电路包括衬底、互连部分和位于所述衬底与所述互连部分之间的隔离区域，所述方法包括：形成与所述衬底电隔离的硅化区段，并且用所述隔离区域覆盖所述硅化区段。
18.根据权利要求17所述的方法，其中形成与所述衬底电隔离的所述硅化区段包括：
在第一衬底区的整个上表面上方形成第一隔离层，所述第一衬底区由第一隔离域包围，并且在与该上表面相对的侧上耦合至所述衬底位于所述第一隔离域下方的底层部分，以及
在整个所述第一隔离层上方形成金属硅化物层。
19.根据权利要求17所述的方法，其中形成与所述衬底电隔离的所述硅化区段包括：
在所述衬底区中的一个衬底区的上表面的至少一部分上形成隔离层，
在所述隔离层上形成具有中心区和突出部的栅极区域，所述突出部平行于所述衬底区的所述上表面从所述中心区伸出，以及
对所述突出部的至少一部分进行硅化。
20.根据权利要求19所述的方法，其中形成所述硅化区段进一步包括：对位于所述突出部的所述硅化部分与所述栅极区域的所述中心区之间的该突出部的部分进行蚀刻。
21.根据权利要求17所述的方法，其中形成与所述衬底电隔离的所述硅化区段包括：
在所述衬底区中的一个衬底区的上表面的至少一部分上形成隔离层，
在所述隔离层上形成两个栅极区域和导电链接层，所述导电链接层平行于所述衬底区的所述上表面延伸并且连接所述两个栅极区域，以及
对该链接层的一部分进行硅化。
22.根据权利要求17所述的方法，其中形成与所述衬底电隔离的所述硅化区段包括：
在所述衬底区中的一个衬底区的上表面的至少一部分上形成隔离层，
在所述隔离层上形成具有中心区和两个导电突出部的栅极区域，所述两个导电突出部平行于所述衬底区的所述上表面分别从所述中心区的两个侧边伸出，以及
对每个突出部的至少一部分进行硅化。
23.根据权利要求17所述的方法，其中形成与所述衬底电隔离的所述硅化区段包括：
在与衬底区邻近的隔离域上形成栅极区域，所述栅极区域具有中心区和两个导电突出部，所述两个导电突出部平行于所述隔离域的上表面分别从所述中心区的两个侧边伸出，以及
对每个突出部的一部分进行硅化，从而具有硅化部，所述突出部中的一个突出部的所述硅化部与所述衬底区的硅化区电接触。
24.根据权利要求17所述的方法，进一步包括：在所述隔离区域中形成耦合至所述硅化区段和所述互连部分的至少一个导电接触。
25.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域；以及
用于所述半导体衬底区域的虚设衬底接触，其中所述虚设衬底接触包括：
绝缘层，覆盖所述半导体衬底区域的顶表面；
硅化物层，在所述绝缘层的顶部上，所述硅化物层模仿所述半导体衬底区域的硅化部；以及
电接触，其穿过介电层以与所述硅化物层进行电接触，但所述电接触通过所述绝缘层与所述半导体衬底区域绝缘；
其中所述硅化物层完全覆盖所述绝缘层，以免通过所述介电层看到所述绝缘层。
26.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域的晶体管有源区域；
晶体管的源极/漏极区域，在所述晶体管有源区域内；以及
用于所述源极/漏极区域的虚设源极/漏极接触，其中所述虚设源极/漏极接触包括：
绝缘层，覆盖所述源极/漏极区域的顶表面；
硅化物层，在所述绝缘层的顶部上，所述硅化物层模仿所述源极/漏极区域的硅化部；以及
电接触，其穿过介电层以与所述硅化物层进行电接触，但所述电接触通过所述绝缘层与所述源极/漏极区域绝缘；
其中所述硅化物层完全覆盖所述绝缘层，以免通过所述介电层看到所述绝缘层。
27.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域的晶体管有源区域；
晶体管的源极区域，在所述晶体管有源区域内；
用于所述晶体管的多晶硅栅极区域；以及
到所述源极区域的源极接触，其中所述源极接触包括：
侧向突出部，所述侧向突出部在所述源极区域之上从所述多晶硅栅极区域延伸，但是所述侧向突出部通过绝缘层与所述源极区域绝缘，并且其中所述侧向突出部包括第一硅化物部；
第二硅化物部，在所述源极区域内；以及
电接触，其穿过介电层以与所述第一硅化物部和所述第二硅化物部两者进行电接触，从而将所述多晶硅栅极区域电连接至所述源极区域。
28.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域的晶体管有源区域；
第一晶体管和第二晶体管的共用源极区域，在所述晶体管有源区域内；
用于所述第一晶体管的第一多晶硅栅极区域；
用于所述第二晶体管的第二多晶硅栅极区域；以及
用于所述共用源极区域的虚设共用源极接触，其中所述虚设共用源极接触包括：
侧向突出部，所述侧向突出部在所述共用源极区域之上、在所述第一多晶硅栅极区域和所述第二多晶硅栅极区域之间延伸，但是所述侧向突出部通过绝缘层与所述共用源极区域绝缘，并且其中所述侧向突出部包括硅化物部；以及
电接触，其穿过介电层以与所述硅化物部进行电接触，但所述电接触通过所述绝缘层与所述共用源极区域绝缘。
29.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域的晶体管有源区域；
晶体管的源极区域，在所述晶体管有源区域内；
所述晶体管的漏极区域，在所述晶体管有源区域内；
用于所述晶体管的多晶硅栅极区域；
用于所述源极区域的虚设源极接触，其中所述虚设源极接触包括：
第一侧向突出部，所述第一侧向突出部在所述源极区域之上从所述多晶硅栅极区域延伸，但是所述第一侧向突出部通过绝缘层与所述源极区域绝缘，并且其中所述第一侧向突出部包括第一硅化物部；以及
第一电接触，其穿过介电层以与所述第一硅化物部进行电接触，但所述第一电接触通过所述绝缘层与所述源极区域绝缘；以及
用于所述漏极区域的虚设漏极接触，其中所述虚设漏极接触包括：
第二侧向突出部，所述第二侧向突出部在所述漏极区域之上从所述多晶硅栅极区域延伸，但所述第二侧向突出部通过绝缘层与所述漏极区域绝缘，并且其中所述第二侧向突出部包括第二硅化物部；以及
第二电接触，其穿过所述介电层以与所述第二硅化物部进行电接触，但所述第二电接触通过所述绝缘层与所述漏极区域绝缘。
30.一种集成电路，包括：
由绝缘区域界定的半导体衬底区域的晶体管有源区域；
晶体管的源极/漏极区域，在所述晶体管有源区域内；
用于所述晶体管的多晶硅栅极区域，其位于绝缘区域之上，其中所述源极/漏极区域在所述多晶硅栅极区域的一侧；
第一硅化物区域，在所述多晶硅栅极区域的所述一侧、在所述源极/漏极区域之上；
第二硅化物区域，在所述多晶硅栅极区域的相对侧、在所述绝缘区域之上；以及
电接触，其穿过介电层以与所述第二硅化物区域进行电接触，但是所述电接触通过所述绝缘区域与所述晶体管有源区域绝缘。
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