TWI685105B - 半導體設備及其製造方法 - Google Patents

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Abstract

本發明提供了一種半導體設備及其製造方法，半導體設備包括：半導體基板；以及形成在所述半導體基板上的無源元件，所述無源元件包括：第一多晶矽層、矽化物阻止層和第一自對準矽化物層，所述矽化物阻止層形成於所述第一多晶矽層上並覆蓋所述第一多晶矽層的上表面的至少一部分，所述第一自對準矽化物層覆蓋所述矽化物阻止層的上表面。本發明通過在矽化物阻止層的上表面形成第一自對準矽化物層，從而可以減小無源元件產生的寄生電信號。因此可以減小無源元件產生的干擾。

Description

半導體設備及其製造方法
本發明涉及一種半導體設備及其製造方法，特別是涉及一種具有自對準矽化物(salicide)層的半導體設備及其製造方法。
常見的電子設備包括無源元件和電路。無源元件通常會產生寄生電信號(Parasitic electricity)，例如寄生電阻、寄生電容和/或寄生電感。然而，此類寄生電信號或者寄生元件會對電路產生干擾。因此，減少由無源元件產生的干擾十分重要。
本發明提供一種半導體設備及其製造方法，以解決上述問題。
本發明提供了一種半導體設備，包括：半導體基板；以及形成在所述半導體基板上的無源元件，上述無源元件包括：第一多晶矽層、矽化物阻止層和第一自對準矽化物層，所述矽化物阻止層形成於所述第一多晶矽層上並覆蓋所述第一多晶矽層的上表面的至少一部分，所述第一自對準矽化物層覆蓋所述矽化物阻止層的上表面。
本發明提供了一種半導體設備製造方法，包括：提供半導體基板；在所述半導體基板的絕緣部上形成第一多晶矽層，在所述第一多晶矽層上形 成矽化物阻止層，在所述矽化物阻止層上形成第二多晶矽層，所述矽化物阻止層覆蓋所述第一多晶矽層的上表面的至少一部分；形成反應層，所述反應層覆蓋所述第二多晶矽層；通過所述第二多晶矽層與所述反應層反應，形成第一自對準矽化物層。
本發明通過在半導體基板上的無源元件中形成覆蓋第一多晶矽層的矽化物阻止層，且在矽化物阻止層的上表面形成第一自對準矽化物層，從而可以減小無源元件產生的寄生電信號。因此，本發明可以減小無源元件產生的干擾。
在結合附圖閱讀本發明的實施例的以下詳細描述之後，本發明的各種目的、特徵和優點將是顯而易見的。然而，這裡使用的附圖僅以解釋說明為目的，而不應被視為本發明的限制。
100‧‧‧半導體設備
110‧‧‧半導體基板
112‧‧‧第一絕緣部
114‧‧‧第二絕緣部
120‧‧‧MOS
130‧‧‧無源元件
140‧‧‧第一觸點
145‧‧‧控制器
150‧‧‧第二觸點
150’‧‧‧第三觸點
160‧‧‧層結構
110u‧‧‧半導體基板的上表面
121‧‧‧閘極絕緣層
122‧‧‧側壁層
123‧‧‧多晶矽層
112u‧‧‧第一絕緣部的上表面
131‧‧‧第一多晶矽層
132‧‧‧矽化物阻止層
133‧‧‧第一自對準矽化物層
115‧‧‧第二自對準矽化物層
124‧‧‧第三自對準矽化物層
131u‧‧‧第一多晶矽層的第二上表面
131s1‧‧‧第一多晶矽層的第一側表面
131s2‧‧‧第一多晶矽層的第二側表面
131s3‧‧‧第一多晶矽層的第三側表面
131s4‧‧‧第一多晶矽層的第四側表面
132u‧‧‧矽化物阻止層的第三上表面
1331‧‧‧第一矽化部
1332‧‧‧第二矽化部
1333‧‧‧第三矽化部
131u1‧‧‧第二上表面131u的第一部分
131u2‧‧‧第二上表面131u的第二部分
131u2’‧‧‧第一多晶矽層131的第三部分
132s1‧‧‧SAB層的第五側表面
132s2‧‧‧SAB層的第六側表面
133u‧‧‧第一自對準矽化物層的第一上表面
146‧‧‧第一導線
147‧‧‧第二導線
147’‧‧‧第三導線
133’‧‧‧第二多晶矽層
10‧‧‧反應層
160a1‧‧‧第一開口
160a2‧‧‧第二開口
160a2’‧‧‧第三開口
在流覽了下文的具體實施方式和相應的附圖後，本領域具有通常知識者將更容易理解上述本發明的目的和優點。
第1A圖是本發明半導體設備一實施例的結構示意圖。
第1B圖是第1A圖中半導體設備沿1B-1B’方向的剖視圖。
第1C圖是第1A圖中半導體設備沿1C-1C’方向的剖視圖。
第2A圖至第2F圖是第1B圖中的半導體設備的製造過程示意圖。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。本領域習知技藝者應可理解，電子設備製造商可能會用不同的名詞來稱呼同一元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區別元件的方式，而是以元件在功能上的差異來作為區別的基準。在通篇說明書及後續的申請專利範圍當中所提及的『包含』是開放式的用語，故應解 釋成『包含但不限定於』。此外，『耦接』一詞在此是包含任何直接及間接的電氣連接手段。因此，若文中描述第一裝置電性連接於第二裝置，則代表該第一裝置可直接連接於該第二裝置，或通過其他裝置或連接手段間接地連接至該第二裝置。
第1A圖根據本發明的實施例例示了半導體設備100的示意圖，第1B圖是第1A圖中半導體設備100沿1B-1B’方向的剖視圖，而第1C圖是第1A圖中半導體設備100沿1C-1C’方向的剖視圖。
例如，半導體設備100可以是記憶體設備，比如金屬氧化物半導體(metal-oxide-semiconductor，MOS)設備等。半導體設備100包括半導體基板110、第一絕緣部112、第二絕緣部114、至少一個MOS 120、無源元件130、第一觸點140、控制器145、第二觸點150、第三觸點150’以及層結構160。
例如，半導體基板110可以是矽晶圓(silicon wafer)。半導體基板110具有上表面110u。第一絕緣部112和第二絕緣部114嵌於半導體基板110中且在上表面110u露出。例如，在一實施例中，第一絕緣部112和第二絕緣部114是由SiOx或SiNx製成的淺槽隔離(shallow trench isolation，STI)。
MOS 120形成在半導體基板110的上表面110u上。MOS 120包括閘極絕緣層(gate insulation layer)121、側壁層(spacer)122和多晶矽層(poly layer)123，其中，閘極絕緣層121將多晶矽層123與半導體基板110分離。閘極絕緣層121可以由例如氧化物(oxide)製成，或者閘極絕緣層121可以由SiNx製成。
如第1B圖所示，無源元件130形成在第一絕緣部112的上表面112u之上。無源組件130包括第一多晶矽層131、矽化物阻止(salicide block,SAB)層132和第一自對準矽化物層(salicide layer)133。SAB層132 形成於位於上表面112u之上的第一多晶矽層131上，而第一自對準矽化物層133形成在SAB層132上。
此外，第一自對準矽化物層133通過使第二多晶矽層與由鈦、鎳、銅或者它們的組合物構成的反應層進行反應而形成。半導體基板110還包括第二自對準矽化物層115，MOS 120還包括第三自對準矽化物層124，其中第一自對準矽化物層133、第二自對準矽化物層115和第三自對準矽化物層124是在同樣的處理工序形成的相同的層結構。
如第1A圖和第1B圖所示，第一多晶矽層131具有第二上表面131u、第一側表面131s1和與第一側表面131s1相對的第二側表面131s2。SAB層132覆蓋第二上表面131u的一部分、第一側表面131s1的一部分以及第二側表面131s2的一部分。第一自對準矽化物層133形成在SAB層132的第三上表面132u上。
如第1C圖所示，第一多晶矽層131還具有第三側表面131s3和與第三側表面131s3相對的第四側表面131s4。在此剖視圖中，SAB層132覆蓋第二上表面131u的第一部分131u1，但是使第二上表面131u的第二部分131u2、第三側表面131s3及第四側表面131s4露出。另外，第一自對準矽化物層133形成在SAB層132的第三上表面132u及第二上表面131u的第二部分131u2上。
如第1C圖所示，第一自對準矽化物層133包括形成於SAB層132上的第一矽化部1331、形成於第一多晶矽層131上的第二矽化部1332和形成於第一多晶矽層131上的第三矽化部1333。第一矽化部1331通過SAB層132的第五側表面132s1與第二矽化部1332分離，且通過SAB層132的第六側表面132s2與第三矽化部1333分離，其中，第五側表面132s1與第六側表面132s2相對。
如第1B圖所示，第一觸點140形成在覆蓋SAB層132的第一自對準矽化物層133的第一上表面133u上，且通過第一導線146與控制器145電連接。控制器145可向無源元件130提供恒定電壓或者可控電壓。第一自對準矽化物層133可使無源元件130與形成在層結構160之上的電路(圖未示)隔離，以防止無源元件130的寄生電信號(例如寄生電阻、寄生電容、和/或寄生電感)干擾該電路。根據模擬結果，由於第一自對準矽化物層133的隔離，總諧波失真(total harmonic distortion，THD)可減少10dB。
按照可控電壓方式，控制器145可以通過第一觸點控制施加在第一自對準矽化物層133上的電壓，以使其改變。按照恒定電壓方式，控制器145可通過第一觸點140控制施加在第一自對準矽化物層133上的電壓，以保持第一自對準矽化物層133與第一多晶矽層131之間穩定的電壓差值。例如，施加到第一多晶矽層131上的電壓越大，施加到第一自對準矽化物層133上的電壓也越大。這樣一來，第一自對準矽化物層133與第一多晶矽層131之間的電壓差就可以保持一個恒定的電壓差值，因此，可以避免由電壓差改變而引起的任何不利或者意外影響。
類似地，如第1C圖所示，第二觸點150形成在第一自對準矽化物層133的覆蓋第一多晶矽層131的第二部分131u2的第二矽化部1332上，且通過第二導線147與控制器145電連接。第三觸點150’形成在第一自對準矽化物層133的覆蓋第一多晶矽層131的第三部分131u2’的第三矽化部1333上，且通過第三導線147’與控制器145電連接。第二部分131u2和第三部分131u2’位於SAB層132的相對兩側且通過SAB層132相互隔離。
如第1C圖所示，控制器145可以通過第二觸點150和/或第三觸點150’控制施加到第一自對準矽化物層133的電壓，以使其改變或者保持第一自對準矽化物層133和第一多晶矽層131之間穩定的電壓差。
在另一實施例中，第一觸點140和第二觸點150其中之一可被省去。在其他實施例中，第一觸點140和第二觸點150都可以被省去，這樣無源元件130與控制器145電分離。即使第一自對準矽化物層133可與控制器145電分離，第一自對準矽化物層133仍可以使無源元件130與形成在層結構160之上的電路隔離，以防止無源元件130的寄生電信號干擾該電路。
第2A圖至第2F圖例示了第1B圖中的半導體設備100的製造過程。
請參閱第2A圖，提供半導體基板110，其中，第一絕緣部112和第二絕緣部114嵌入半導體基板110中，第一多晶矽層131形成在半導體基板110上，SAB層132形成在第一多晶矽層131上，第二多晶矽層133’形成在SAB層132上，MOS 120形成在半導體基板110的上表面110u之上。
請參閱第2B圖，通過例如濺鍍(sputtering)的方式形成覆蓋第二多晶矽層133’、SAB層132、MOS 120、半導體基板110的上表面110u、第一多晶矽層131的上表面中未被SAB層132覆蓋的部分、第一絕緣部112和第二絕緣部114的反應層10。例如，反應層10可以是鈦、鎳、銅、鈷或者它們的組合為主要成分的反應物。
請參閱第2C圖，第二多晶矽層133’通過加熱與反應層10反應，以形成具有低電阻的第一自對準矽化物層133，半導體基板110的上表面110u除絕緣部以外的部分與反應層10反應形成第二自對準矽化物層115，MOS 120中多晶矽層與反應層10反應形成第三自對準矽化物層124。此外，通過加熱，反應層10與第一多晶矽層131的上表面中未被SAB層132覆蓋的部分反應，形成自對準矽化物層。第一多晶矽層131、SAB層132和第一自對準矽化物層133組成無源元件130。在加熱後，被反應層10覆蓋的矽材料發生反應，從而形成多個自對準矽化物層。例如，第二多晶矽層133’、半導體基板110的上部及MOS 120的多晶矽層123的上部與反應層10發生反應，從而在同一 加熱過程中分別形成第一自對準矽化物層133、第二自對準矽化物層115和第三自對準矽化物層124。
請參閱第2D圖，通過例如蝕刻等操作移除反應層10。在反應層10被移除後，第一自對準矽化物層133、第二自對準矽化物層115和第三自對準矽化物層124顯露出來。
請參閱第2E圖，形成覆蓋MOS 120和無源元件130的層結構160。在一實施例中，例如，層結構160可以是層間介電層(interlayer dielectric layer)，並且例如可以覆蓋整個半導體基板。
請參閱第2F圖，形成穿過層結構160的第一開口160a1、第二開口160a2(如第1C圖所示)及第三開口160a2’(如第1C圖所示)。
而後，第一開口160a1中填入第1B圖所示的第一觸點140，第二開口160a2(如第1C圖所示)中填入如第1C圖所示的第二觸點150，且第三開口160a2’(如第1C圖所示)中填入如第1C圖所示的第三觸點150’。第一觸點140、第二觸點150和第三觸點150’由相同材料製成，例如金屬。
接著，形成用於連接第一觸點140和控制器145的第一導線146以及用於連接第二觸點150和控制器145的第二導線147和用於連接第三觸點150’和控制器145的第三導線147’。控制器145用於向無源元件130提供恒定電壓或可控電壓。
本發明根據當前實用的、優選的實施例進行了描述，然而，應當理解，本發明的範圍不受所公開的實施例限制。相反地，本發明的保護範圍應被認為覆蓋所附申請專利範圍的精神和範圍內的多種變形和類似的設置，且與申請專利範圍最寬的解釋範圍相符以包括這些修改和類似的結構。
100‧‧‧半導體設備
110‧‧‧半導體基板
112‧‧‧第一絕緣部
114‧‧‧第二絕緣部
115‧‧‧第二自對準矽化物層
120‧‧‧MOS
130‧‧‧無源元件
140‧‧‧第一觸點
145‧‧‧控制器
146‧‧‧第一導線
160‧‧‧層結構
121‧‧‧閘極絕緣層
122‧‧‧側壁層
123‧‧‧多晶矽層
124‧‧‧第三自對準矽化物層
131‧‧‧第一多晶矽層
132‧‧‧矽化物阻止層
133‧‧‧第一自對準矽化物層
131s1‧‧‧第一多晶矽層的第一側表面
131s2‧‧‧第一多晶矽層的第二側表面
131u‧‧‧第一多晶矽層的第二上表面
132u‧‧‧矽化物阻止層的第三上表面
110u‧‧‧半導體基板的上表面
112u‧‧‧第一絕緣部的上表面
133u‧‧‧第一自對準矽化物層的第一上表面

Claims (16)

  1. 一種半導體設備，包括：半導體基板；以及形成在所述半導體基板上的無源元件，包括：第一多晶矽層、矽化物阻止層和第一自對準矽化物層，所述矽化物阻止層形成於所述第一多晶矽層上並覆蓋所述第一多晶矽層的上表面的至少一部分，所述第一自對準矽化物層覆蓋所述矽化物阻止層的整個上表面。
  2. 如申請專利範圍第1項所述的半導體設備，其中所述第一自對準矽化物層還覆蓋所述第一多晶矽層的上表面中未被所述矽化物阻止層覆蓋的部分。
  3. 如申請專利範圍第2項所述的半導體設備，其中所述第一自對準矽化物層包括第一矽化部、第二矽化部和第三矽化部，其中所述第一矽化部覆蓋所述矽化物阻止層的整個上表面，所述第二矽化部和所述第三矽化部覆蓋所述第一多晶矽層的上表面中未被所述矽化物阻止層覆蓋的部分。
  4. 如申請專利範圍第3項所述的半導體設備，其中所述第二矽化部和所述第三矽化部位於所述矽化物阻止層的相對兩側並通過所述矽化物阻止層相隔離。
  5. 如申請專利範圍第3項所述的半導體設備，其中所述第一矽化部通過所述矽化物阻止層的一個側表面與所述第二矽化部分離，所述第一矽化部通過所述矽化物阻止層的另一個側表面與所述第三矽化部分離。
  6. 如申請專利範圍第1項所述的半導體設備，其中所述半導體設備還包括第一觸點，所述第一觸點形成於所述第一自對準矽化物層，與控制器電連接以向所述無源元件提供恒定電壓或可控電壓。
  7. 如申請專利範圍第3項所述的半導體設備，其中所述半導體設備還包括第二觸點和/或第三觸點，所述第二觸點形成於所述第二矽化部和/或所述第三觸點形成於所述第三矽化部上，所述第二觸點和/或所述所述第三觸點與控制器電連接以向所述無源元件提供恒定電壓或可控電壓。
  8. 如申請專利範圍第1項所述的半導體設備，其中所述半導體 設備還包括：金屬氧化物半導體，形成於所述半導體基板上；第二自對準矽化物層，形成於所述金屬氧化物半導體上的多晶矽層的上表面。
  9. 如申請專利範圍第8項所述的半導體設備，其中所述半導體基板還包括嵌入所述半導體基板的上表面的絕緣部，所述無源器件形成於所述絕緣部上；其中，所述半導體設備還包括第三自對準矽化物層，所述第三自對準矽化物層覆蓋所述半導體基板的上表面上除所述絕緣部和所述金屬氧化物半導體以外的部分。
  10. 一種半導體設備製造方法，包括：提供半導體基板；在所述半導體基板的絕緣部上形成第一多晶矽層，在所述第一多晶矽層上形成矽化物阻止層，在所述矽化物阻止層上形成第二多晶矽層，所述矽化物阻止層覆蓋所述第一多晶矽層的上表面的至少一部分；形成反應層，所述反應層覆蓋所述第二多晶矽層；以及通過所述第二多晶矽層與所述反應層反應，形成第一自對準矽化物層，所述第一自對準矽化物層覆蓋所述矽化物阻止層的整個上表面。
  11. 如申請專利範圍第10項所述的半導體設備製造方法，其中所述反應層進一步覆蓋所述第一多晶矽層的上表面中未被所述矽化物阻止層覆蓋的部分。
  12. 如申請專利範圍第10項所述的半導體設備製造方法，其中所述反應層還覆蓋所述半導體基板的上表面以及形成於所述半導體基板上的金屬氧化物半導體，其中通過所述半導體基板的上表面和所述金屬氧化物半導體與所述反應層反應，分別形成第二自對準矽化物層和第三自對準矽化物層。
  13. 如申請專利範圍第10項所述的半導體設備製造方法，其中進一步包括：在形成所述第一自對準矽化物層後移除所述反應層。
  14. 如申請專利範圍第13項所述的半導體設備製造方法，其中進一步包括：形成覆蓋所述第一自對準矽化物層、所述第一多晶矽層和所述矽化物阻止層的層結構。
  15. 如申請專利範圍第10項所述的半導體設備製造方法，其中在所述第一自對準矽化物層的第一矽化部上形成第一觸點，其中所述第一矽化部通過所述反應層與所述第二多晶矽層反應形成。
  16. 如申請專利範圍第11項所述的半導體設備製造方法，其中在所述第一自對準矽化物層的第二矽化部上形成第二觸點，其中所述第二矽化部通過所述反應層與所述第一多晶矽層的上表面中未被所述矽化物阻止層覆蓋的部分發生反應形成。
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017933A1 (en) * 2006-07-20 2008-01-24 United Microelectronics Corp. Method of fabricating semiconductor devices

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7855422B2 (en) * 2006-05-31 2010-12-21 Alpha & Omega Semiconductor, Ltd. Formation of high sheet resistance resistors and high capacitance capacitors by a single polysilicon process
KR20100076256A (ko) 2008-12-26 2010-07-06 주식회사 동부하이텍 Ｐｉｐ 커패시터의 제조 방법
JP5520102B2 (ja) 2010-03-26 2014-06-11 旭化成エレクトロニクス株式会社 半導体装置の製造方法
JP2013149685A (ja) * 2012-01-17 2013-08-01 Toshiba Corp 半導体装置の製造方法および半導体装置
KR102298775B1 (ko) * 2015-01-21 2021-09-07 에스케이하이닉스 주식회사 싱글 폴리 비휘발성 메모리 소자 및 그 제조방법
US9871132B1 (en) * 2016-08-15 2018-01-16 Globalfoundries Singapore Pte. Ltd. Extended drain metal-oxide-semiconductor transistor

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080017933A1 (en) * 2006-07-20 2008-01-24 United Microelectronics Corp. Method of fabricating semiconductor devices

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