CN109155280B - 用于混合式激光划线及等离子体蚀刻晶片切单处理的蚀刻掩模 - Google Patents

用于混合式激光划线及等离子体蚀刻晶片切单处理的蚀刻掩模 Download PDF

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Abstract

描述了切割半导体晶片的蚀刻掩模和方法。在示例中，用于晶片切单处理的蚀刻掩模包含基于固态成分和水的水溶性基质。蚀刻掩模还包含分散遍布水溶性基质的多个颗粒。所述多个颗粒具有大约在5纳米～100纳米的范围内的平均直径。所述固态成分的重量％对于所述多个颗粒的重量％的比率大约在1:0.1～1:4的范围内。

Description

用于混合式激光划线及等离子体蚀刻晶片切单处理的蚀刻 掩模
技术领域
本发明的实施例涉及半导体处理的领域，且具体而言，涉及切割半导体晶片的方法，各晶片上具有多个集成电路。
背景技术
在半导体晶片处理中，将集成电路形成于由硅或其他半导体材料所形成的晶片(也称作基板)上。一般而言，采用半导电的、导电的或绝缘的各种材料层来形成集成电路。使用各种熟知的工艺来掺杂、沉积和蚀刻这些材料以形成集成电路。各晶片经处理以形成大量的、含有被称作管芯(dice)的集成电路的各个区域。
在集成电路形成工艺之后，将晶片“切割”以将各个管芯彼此分离用于封装或用于在较大电路内以未封装的形式使用。用于晶片切割的两个主要技术为划线(scribing)及锯切(sawing)。使用划线，将钻石尖端划片(diamond tipped scribe)沿着预先形成的刻划线(scribe lines)移动跨越晶片表面。这些刻划线沿着管芯之间的空间延伸。这些空间通常被称作“切割道(streets)”。钻石划片在晶片表面沿着切割道形成浅划痕(scratch)。当例如使用辊(roller)施加压力时，晶片沿着刻划线分离。晶片中的破裂(break)遵循晶片基板的晶格结构。划线可用于厚度为约10密耳(数个千分之一英寸)或更薄的晶片。对于较厚的晶片，锯切为目前用于切割的较佳的方法。
使用锯切，于每分钟高转数下旋转的钻石尖端锯接触晶片表面且沿着切割道锯切晶片。将晶片安装在支撑构件上，支撑构件为例如跨越膜框架(film frame)而拉伸的粘附膜(adhesive film)，且锯重复地施加至垂直切割道和水平切割道两者。划线或锯切中的任一者带来的一个问题为，碎片(chips)及凿痕(gouges)可能沿着管芯的被切断的边缘形成。此外，裂缝(cracks)可能从管芯的边缘形成且传播到基板中而导致集成电路损坏。碎片(chipping)和裂缝(cracking)是划线所特别具有的问题，因为方形或矩形的管芯仅有一侧可以沿着结晶结构的<110>方向被划线。因此，该管芯的另一侧的裂开导致锯齿状(jagged)的分隔线(separation line)。因为碎片和裂缝，在晶片上的管芯之间需要额外的间隔以避免损害集成电路，例如，将碎片和裂缝维持在与实际的集成电路具有一段距离处。由于间隔需求，没有那么多的管芯可以形成在标准尺寸的晶片上，且浪费了原本可以被用作电路系统的晶片有效面积(wafer real estate)。锯切的使用加剧了半导体晶片上有效面积的浪费。锯的刀刃近似15微米厚。因此，为了确保由锯所引起的环绕切口的裂缝和其他损坏不会伤害集成电路，各个管芯的电路系统经常必须分离三百微米到五百微米。此外，在切割之后，各管芯需要大量的清洁以移除由锯切工艺所造成的颗粒及其他污染物。
也已使用等离子体切割，但等离子体切割可能也具有限制。举例而言，妨碍等离子体切割的实施的一个限制可能是成本。用于图案化抗蚀剂的标准平板印刷术操作可能导致实施成本过高。可能妨碍等离子体切割的实施的另一个限制条件在于沿着切割道切割常见金属(举例而言，铜)的等离子体蚀刻可能会产生生产问题或产量限制。
发明内容
本发明的实施例包含切割半导体晶片的方法及用于切割半导体晶片的设备。
在实施例中，用于晶片切单处理的蚀刻掩模包含基于固态成分及水的水溶性基质。蚀刻掩模还包含分散遍布水溶性基质的多个颗粒。该多个颗粒具有大约在5纳米～100纳米的范围内的平均直径。该固态成分的重量％对于该多个颗粒的重量％的比率大约在1:0.1～1:4的范围内。
在另一个实施例中，切割包含多个集成电路的半导体晶片的方法包含在该半导体晶片上方形成掩模。该掩模包括水溶性基质及多个颗粒，该水溶性基质基于固态成分及水，该多个颗粒分散遍布该水溶性基质。该固态成分的重量％对于该多个颗粒的重量％的比率大约在1:0.1～1:4的范围内。该方法还包含用激光划线处理将掩模图案化以提供具有缝隙的图案化的掩模，从而暴露出半导体晶片的在集成电路之间的区域。该方法还包含等离子体蚀刻半导体晶片穿过图案化的掩模中的缝隙以切单集成电路。在等离子体蚀刻期间，图案化的掩模保护集成电路。
在另一个实施例中，切割包含多个集成电路的半导体晶片的方法包含在该半导体晶片上方形成掩模。该掩模包含水溶性基质及多个颗粒，该水溶性基质基于固态成分及水，该多个颗粒分散遍布该水溶性基质。该多个颗粒具有大约在5纳米～100纳米的范围内的平均直径。该方法还包含用激光划线处理将掩模图案化以提供具有缝隙的图案化的掩模，从而暴露出半导体晶片的在集成电路之间的区域。该方法还包含等离子体蚀刻半导体晶片穿过图案化的掩模中的缝隙以切单集成电路。在等离子体蚀刻期间，图案化的掩模保护集成电路。
附图说明
图1是根据本发明的实施例代表切割半导体晶片的方法中的操作的流程图，该半导体晶片包含多个集成电路。
图2A示出了根据本发明的实施例，对应于图1的流程图的操作102和图3的流程图的操作302，在执行切割半导体晶片的方法期间包含多个集成电路的半导体晶片的横截面图。
图2B示出了根据本发明的实施例，对应于图1的流程图的操作104和图3的流程图的操作304，在执行切割半导体晶片的方法期间包含多个集成电路的半导体晶片的横截面图。
图2C示出了根据本发明的实施例，对应于图1的流程图的操作106和图3的流程图的操作306，在执行切割半导体晶片的方法期间包含多个集成电路的半导体晶片的横截面图。
图3是根据本发明的另一个实施例代表切割半导体晶片的另一个方法中的操作的流程图，该半导体晶片包含多个集成电路。
图4示出了根据本发明的实施例可用于半导体晶片或基板的切割道区域的材料叠层的横截面图。
图5A～图5D示出了根据本发明的实施例在切割半导体晶片的方法中的各种操作的横截面图。
图6示出了根据本发明的实施例用于激光和等离子体切割晶片或基板的工具布局的框图。
图7示出了根据本发明的实施例示例性计算机系统的框图。
具体实施方式
描述了切割半导体晶片的方法，各晶片上具有多个集成电路。在以下的描述中记载了众多具体细节，例如水溶性掩模材料及处理、激光划线条件以及等离子体蚀刻条件及材料配方(material regimes)，用以提供对本发明的实施例的彻底了解。对于本领域技术人员而言将为显而易见的是，在没有这些具体细节的情况下可实践本发明的实施例。在其他情况下，并未详细描述熟知方面，例如集成电路制造，以免不必要地使本发明的实施例模糊。此外，应了解，附图中所示的各种实施例为说明性表示且未必是按比例绘制。
一个或更多实施例特别针对使用颗粒分散(particle dispersion)来改善蚀刻掩模的蚀刻选择性。
针对管芯切单可实施涉及初始激光划线和后续等离子体蚀刻的混合式晶片或基板切割处理。激光划线处理可用以干净地移除掩模层、有机介电层和无机介电层以及器件层。随后当晶片或基板的暴露或晶片或基板的部分蚀刻时可终止激光蚀刻处理。随后可采用切割处理的等离子体蚀刻部分以蚀刻穿过晶片或基板的块体(bulk)，例如穿过块体单晶硅(bulk single crystalline silicon)，以产生管芯或芯片切单或切割。更具体而言，一个或更多实施例是针对实现用于例如切割应用的抗蚀刻掩模。应理解，尽管以下所述的许多实施例与飞秒激光划线相关联，但在其他实施例中，具有其他激光束类型的激光划线亦可与本文所述的掩模材料相容。亦应理解，尽管以下所述的许多实施例与具有金属化特征的切割道相关联，但在其他实施例中，也可考虑无金属(metal free)切割道。
根据本文所述的一个或更多实施例，提供解决上述问题中的一个或多个、相对薄但高抗蚀刻掩模涂层。实现这种抗蚀刻掩模的优点可包含以下中的一个或更多个：(1)减少晶片级和晶片到晶片的涂层厚度变化，(2)降低对混合式切割处理的蚀刻掩模的厚度要求，因为在该处理的蚀刻部分中消耗较少的掩模材料，及(3)减少划线所需的激光脉冲能量。
为了提供上下文，在混合式激光划线和等离子体蚀刻管芯切单处理中，沿着管芯之间的切割道切割或切片晶片。传统上，用机械锯执行切割。然而，移动设备及其他技术驱动者可能需要更先进的切单方式以减少裂缝、剥层(delamination)及碎片缺陷。为了促进这种先进的处理，可将水溶性聚合物保护涂层应用至基板。随后可通过激光划线(激光划线打开下面的基板材料，通常为Si)移除切割道中的涂层和器件测试层。随后可将暴露出的Si等离子体蚀刻穿过暴露出的Si的整个厚度以将晶片切单成个别的管芯。随后可在基于去离子(DI)水的清洁操作中移除保护涂层。由于环境和易于加工，水溶性保护涂层可能是期望的。这种水溶性聚合物涂层可在等离子体蚀刻步骤期间主要用作为蚀刻掩模，且还可收集在先前的激光划线操作期间所产生的任何碎屑。不幸地，大多数的水溶性聚合物并不具有对等离子体蚀刻的高抗蚀刻性，而具有良好抗蚀刻性的聚合物通常不溶于水。为了进一步提供上下文，蚀刻选择性定义为在蚀刻处理期间基板材料(例如，Si)移除的量对于掩模损耗的量的比率。水溶性聚合物通常具有相对低的选择性，且在不牺牲水溶性的情况下增强蚀刻掩模的选择性可以是有利的。
根据本发明的实施例，提供具有颗粒在其中的水溶性掩模，用于激光划线和等离子体蚀刻晶片切单的蚀刻选择性。实施例可解决水溶性切割掩模中对于改善的抗蚀刻性的潜在需求。在具体的示例中，提供具有二氧化硅颗粒分散于其中的聚乙烯醇(PVA)基质作为蚀刻掩模。更具体而言，在实施例中，颗粒分散体与水溶性聚合物混合以形成复合掩模。可将材料(例如不溶于水的氧化物和聚合物)并入水溶性聚合物混合物作为分散体。适合的颗粒分散体可以是无机颗粒和聚合物的胶体分散体。适合的无机颗粒可包含氧化物，例如硅氧化物、铝氧化物、钛氧化物及铈氧化物，以及其他颗粒，例如碳酸钙、硫酸钡等等。适合的聚合物颗粒可包含聚苯乙烯(polystyrene)及PTFE。应理解，由于掩模被激光划线，对于蚀刻掩模通常需要低雾度。为了使雾度最小化，在实施例中，在基质中可包含小于100纳米的颗粒。
因此，在本发明的一方面，抗蚀刻掩模用于基于激光划线处理与等离子体蚀刻处理的组合的切单处理以将半导体晶片切割成切单的集成电路。图1是根据本发明的实施例代表切割包含多个集成电路的半导体晶片的方法中的操作的流程图100。图3是根据本发明的实施例代表切割包含多个集成电路的半导体晶片的方法中的操作的流程图300。图2A～图2C示出了根据本发明的实施例，对应于流程图100和流程图300的操作，在执行切割半导体晶片的方法期间包含多个集成电路的半导体晶片的横截面图。
参照流程图100的操作102和流程图300的操作302，且对应于图2A，将蚀刻掩模202形成于半导体晶片或基板204上方。蚀刻掩模202覆盖且保护形成于半导体晶片204的表面上的集成电路206。蚀刻掩模202还覆盖形成于各个集成电路206之间的切割道207。
在实施例中，蚀刻掩模202包含基于固态成分和水的水溶性基质。蚀刻掩模202还包含分散遍布在水溶性基质的多个颗粒。在一个实施例中，该多个颗粒具有大约在5～100纳米的范围内的平均直径。在一个实施例中，固态成分的重量％对于该多个颗粒的重量％的比率大约在1:0.1～1:4的范围内。在一个实施例中，该多个颗粒具有大约在5～100纳米的范围内的平均直径，且固态成分的重量％对于该多个颗粒的重量％的比率大约在1:0.1～1:4的范围内。
在一个实施例中，该多个颗粒具有大约在5～50纳米的范围内的平均直径。应理解，可以优选较小直径，以便减轻或消除任何潜在的激光散射或雾度。在一个实施例中，固态成分的重量％对于该多个颗粒的重量％的比率大约在1:0.5～1:2的范围内。
在一个实施例中，该多个颗粒是从由二氧化硅(SiO2)颗粒、氧化铝(Al2O3)颗粒、涂覆有氧化铝的硅颗粒、聚四氟乙烯(PTFE)颗粒及其组合所组成的群组中选择的多个颗粒。应理解，其他氧化物(例如钛氧化物、铈氧化物、锌氧化物、铟锡氧化物、锆氧化物)和其他无机颗粒(例如碳酸钙、硫酸钡等)也可用作颗粒添加剂。适合的聚合物颗粒也可包含聚苯乙烯、环氧树脂等等。
在一个实施例中，水溶性基质为基于聚乙烯醇(PVA)的水溶性基质。其他水溶性基质选项包含聚乙烯氧化物(polyethylene oxide)、聚乙二醇(polyethylene glycol)、聚丙烯酸(polyacryclic acid)、聚丙烯酰胺(polyacrylamide)、聚苯乙烯-马来酸共聚物(polystyrene-maleic acid copolymer)、羟乙基纤维素(hydroxyethyl cellulose)、羟乙基淀粉(hydroxyethyl starch)等。在一个实施例中，水溶性基质包含大约10～40重量％的固态成分，且剩余部分为水。在具体的实施例中，通过混合水溶性基质的溶液和颗粒的液态分散来制造蚀刻掩模202。
在一个实施例中，在半导体晶片204上方形成掩模202包含在半导体晶片204上旋涂掩模202。在具体的实施例中，在涂覆之前，执行等离子体或化学预处理以促进晶片的更好的可湿润性(wettability)和涂覆。
在一个实施例中，在半导体晶片204上方形成掩模202包含在相同的工具平台上将该多个颗粒与水溶性基质混合(例如通过板上混合(on-board mixing)，包含在线混合(in-line mixing))，该工具平台用以使用激光划线处理将掩模图案化(且可能的是，该相同的工具还用于等离子体蚀刻晶片)。在一个实施例中，在半导体晶片204上方形成掩模202包含在相同的工具平台上将多个颗粒与水溶性基质混合(例如通过板上混合，包含在线混合)，该工具平台用以沉积(例如旋涂)和/或最终清洁或移除掩模。在一个实施例中，在半导体晶片204上方形成掩模202包含在相同的工具平台上将该多个颗粒与水溶性基质混合(例如通过板上混合，包含在线混合)，该工具平台用以使用激光划线处理将掩模图案化(且可能的是，该相同的工具也用于等离子体蚀刻晶片)及用以沉积(例如旋涂)和/或最终清洁或移除掩模。
在实施例中，上述板上混合/在线混合的优点可包含以下中之一个或更多个：(1)消除掩模材料的任何老化效应且移除上架寿命(shelf life)顾虑，(2)允许混合的灵活的比率，这样可能有利于(a)不需要从供货商重新认证特定混合物，(b)容纳晶片的不同表面拓扑及(c)更容易容纳针对不同应用/晶片厚度的不同目标涂层厚度(例如，较厚的晶片需要较长的蚀刻时间)，(3)改善掩模质量(例如，特别是结合在线排气以减轻气泡缺陷)，和/或(4)实现静态混合器可提供在线混合能力的可能性。
在实施例中，蚀刻掩模202是水溶性蚀刻掩模。在一个这样的实施例中，所沉积的水溶性掩模202容易溶解于水性介质中。举例而言，在一个实施例中，所沉积的水溶性掩模202是由可溶于碱性溶液、酸性溶液或去离子水中的一或更多者的材料所组成。在具体的实施例中，所沉积的水溶性掩模202在水溶液中具有大约在每分钟1微米～15微米的范围内的蚀刻或移除率，且更具体地，每分钟约1.3微米。
在实施例中，半导体晶片或基板204是由适于承受制造处理的材料所组成，且可将半导体处理层适合地设置于该半导体晶片或基板204上。举例而言，在一个实施例中，半导体晶片或基板204是由基于第IV族的材料所组成，例如但不限于，结晶硅、锗或硅/锗。在具体的实施例中，提供半导体晶片204包含提供单晶硅(monocrystalline silicon)基板。在特定的实施例中，单晶硅基板掺杂有杂质原子。在另一个实施例中，半导体晶片或基板204是由III-V族材料所组成，例如，举例而言，在发光二极管(LED)的制造中使用的III-V族材料基板。
在实施例中，半导体晶片或基板204在其上或其中设置有半导体器件阵列，作为集成电路206的一部分。这种半导体器件的示例包含但不限于，在硅基板中制造且被封装于介电层中的存储器器件或互补式金属氧化物半导体(CMOS)晶体管。可将多个金属互连形成于器件或晶体管上方及在环绕的介电层中，并且可用以电性耦合这些器件或晶体管以形成集成电路206。构成切割道207的材料可与用以形成集成电路206的那些材料相似或相同。举例而言，切割道207可由介电材料层、半导体材料层和金属化层所组成。在一个实施例中，切割道207中的一个或更多个包含与集成电路206的实际器件相似的测试器件。
再次参照对应的图2A，在任选的实施例中，烘烤蚀刻掩模202。在实施例中，烘烤(299)蚀刻掩模202，以增加蚀刻掩模的抗蚀刻性，从而提供增强的抗蚀刻蚀刻掩模203。在具体的实施例中，在大约在50摄氏度至130摄氏度的范围内的相对高的温度下烘烤(299)蚀刻掩模202。这样的较高的温度烘烤可能导致蚀刻掩模202的交联，以便显著增加抗蚀刻性。举例而言，当在130摄氏度下或接近130摄氏度烘烤蚀刻掩模202大约3分钟时，所造成的增强的抗蚀刻掩模203对于硅蚀刻处理是坚固的。在一个实施例中，使用热板技术或从晶片前侧(例如，在使用基板载具的情况下为非带安装侧)施加的热(光)辐射或其他适合的技术执行烘烤。
参照流程图100的操作104和流程图300的操作304，及对应的图2B，用激光划线处理将蚀刻掩模202或203图案化以提供具有缝隙210的图案化的掩模208，从而暴露出集成电路206之间的半导体晶片或基板204的区域。因此，激光划线处理用以移除原始形成于集成电路206之间的切割道207的材料。根据本发明的实施例，用激光划线处理将蚀刻掩模202或203图案化包含：在集成电路206之间形成部分进入半导体晶片204的区域的沟槽212，如图2B中所描绘。根据本发明的实施例，在用激光划线处理对蚀刻掩模202或203图案化期间，蚀刻掩模202或203的该多个颗粒实质上不干涉激光划线处理。
在实施例中，将基于飞秒的激光用作为激光划线处理的源。举例而言，在实施例中，具有波长在可见光谱加上紫外(UV)范围和红外(IR)范围(合计为宽带光谱)的激光用以提供基于飞秒的激光，即，具有脉冲宽度在飞秒的等级(10-15秒)的激光。在一个实施例中，烧蚀与波长无关或基本上与波长无关，且因此适合复合膜，例如蚀刻掩模202或203的膜、切割道207的膜及可能地半导体晶片或基板204的一部分的膜。
应理解，比起较长脉冲宽度(例如，纳秒处理)，通过使用来自飞秒范围贡献的激光束轮廓，热损害问题得以减轻或消除。在激光划线期间消除或减轻损害可能是由于缺乏低能量再耦合或热平衡。也应理解，激光参数选择(例如束轮廓)对于发展成功的激光划线及切割处理使得碎片、微裂缝及剥层最小化以达成干净激光划线切口是关键性的。激光划线切口越干净，可执行用以最终管芯切单的蚀刻处理越顺利。在半导体器件晶片中，不同材料类型(例如，导体、绝缘体、半导体)与厚度的许多功能性层通常设置于该半导体器件晶片上。这种材料可包含但不限于，有机材料例如聚合物、金属或无机电介质例如二氧化硅及氮化硅。
设置于晶片或基板上的各个集成电路之间的切割道可包含与集成电路本身相似或相同的材料。举例而言，图4示出了根据本发明的实施例的可用于半导体晶片或基板的切割道区域的材料叠层的横截面图。
参照图4，切割道区域400包含硅基板的顶部分402、第一二氧化硅层404、第一蚀刻终止层406、第一低介电常数介电层408(例如，具有比二氧化硅的介电常数4.0低的介电常数)、第二蚀刻终止层410、第二低介电常数介电层412、第三蚀刻终止层414、未掺杂的硅玻璃(USG)层416、第二二氧化硅层418及蚀刻掩模420(例如上述与掩模202或203关联的蚀刻掩模)。铜金属化422设置于第一蚀刻终止层406与第三蚀刻终止层414之间且穿过第二蚀刻终止层410。在具体的实施例中，第一、第二和第三蚀刻终止层406、410和414由氮化硅所组成，而低介电常数介电层408和412由掺杂碳的氧化硅材料所组成。
在传统激光照射(例如基于纳秒的照射)下，切割道400的材料在光吸收与烧蚀机制方面表现地相当不同。举例而言，介电层，诸如二氧化硅，在正常条件下对所有市售激光波长而言是基本上可穿透的。反之，金属、有机物(例如，低介电常数材料)和硅可很容易地耦合光子，特别是响应于基于纳秒的照射。在实施例中，通过在烧蚀低介电常数材料层和铜层之前烧蚀二氧化硅层，使用基于飞秒的激光划线处理以将二氧化硅层、低介电常数材料层和铜层图案化。
在激光束是基于飞秒的激光束的情况下，在实施例中，适合的基于飞秒的激光处理的特征在于高峰值强度(照射)，高峰值强度(照射)通常会在各种材料中导致非线性交互作用。在一个这样的实施例中，飞秒激光源具有大约在10飞秒至500飞秒范围内的脉冲宽度，尽管优选是在100飞秒至400飞秒的范围内。在一个实施例中，飞秒激光源具有大约在1570纳米至200纳米的范围内的波长，尽管较佳是在540纳米至250纳米的范围内。在一个实施例中，激光与对应的光学系统提供在工作表面处大约在3微米至15微米的范围内的焦点，尽管优选是大约在5微米至10微米的范围内或在10微米～15微米之间。
在实施例中，激光源具有大约在200kHz至10MHz的范围内的脉冲重复率(pulserepetition rate)，尽管优选大约在500kHz至5MHz的范围内。在实施例中，激光源在工作表面处传递大约在0.5uJ至100uJ的范围内的脉冲能量，尽管优选大约在1uJ至5uJ的范围内。在实施例中，激光划线处理沿着工件表面以大约在500mm/秒至5m/秒的范围内的速率运作，尽管优选大约在600mm/秒至2m/秒的范围内。
划线处理可以仅单次(single pass)运作或以多次(multiple passes)运作，但在实施例中，优选为1次至2次。在一个实施例中，在工件中的划线深度为大约在5微米至50微米深的范围内，优选大约在10微米至20微米深的范围内。在实施例中，产生的激光束的切口宽度(kerf width)大约在2微米至15微米的范围内，尽管在硅晶片划线/切割中在器件/硅接口处测量的优选为大约在6微米至10微米的范围内。
激光参数可经选择而具有益处和优点，例如提供足够高激光强度以达成无机电介质(例如，二氧化硅)的离子化，以及使得在直接烧蚀无机电介质之前由下层损害所导致的剥层及碎片最小化。此外，参数可经选择以提供用于工业应用的有意义的处理产量且具有精确控制的烧蚀宽度(例如，切口宽度)及深度。在实施例中，线型轮廓激光束激光划线处理适合提供这种优点。
应理解，在激光划线用于对掩模图案化以及完全划线穿过晶片或基板用以切单管芯的情况下，在上述激光划线之后可停止切割或切单处理。因此，在该种情况下将不需要进一步切单处理。然而，在针对整个切单并非单独实施激光划线的情况下，可考虑以下实施例。
在任选的实施例中，在激光划线之后且在等离子体蚀刻切单处理之前，执行中间的掩模开启后(post mask-opening)的清洁操作。在实施例中，掩模开启后的清洁操作是基于等离子体的清洁处理。在示例中，如下所述，基于等离子体的清洁处理对于基板204的由缝隙210所暴露出的区域是不反应的。
根据一个实施例，基于等离子体的清洁处理对于基板204的暴露区域是不反应的，因为暴露区域在清洁处理期间不被蚀刻或蚀刻仅可忽略不计。在一个这种实施例中，仅使用非反应性气体等离子体清洁。举例而言，对于划线的开口的掩模压缩(maskcondensation)和清洁两者使用Ar或另一种非反应性气体(或混合)以执行高偏压等离子体处理。该方式可适用于例如蚀刻掩模202或203的水溶性掩模。在另一个这样的实施例中，使用分离的掩模压缩(表面层的致密化)和划线沟槽清洁操作，例如，首先执行Ar或非反应性气体(或混合)高偏压等离子体处理用于掩模压缩，且随后执行激光划线沟槽的Ar+SF6等离子体清洁。此实施例可适用于当由于掩模材料太厚而Ar清洁不足以清洁沟槽的情况。
参照流程图100的操作106或流程图300的操作306，且对应于图2C，半导体晶片204被蚀刻穿过图案化的掩模208中的缝隙210，以切单集成电路206。根据本发明的实施例，通过蚀刻由线型轮廓激光束激光划线处理初始形成的沟槽212，蚀刻半导体晶片204包含最终蚀刻穿过整个半导体晶片204，如图2C中所描绘。根据本发明的实施例，等离子体蚀刻半导体晶片穿过缝隙涉及等离子体蚀刻单晶硅(single crystalline silicon)晶片。在该实施例中，在等离子体蚀刻期间单晶硅晶片的蚀刻率对于蚀刻掩模202或203的蚀刻率的比率大约在15:1～170:1的范围内。
在实施例中，通过激光划线处理图案化蚀刻掩模202或203涉及在集成电路之间的半导体晶片的区域中形成沟槽，且等离子体蚀刻半导体晶片涉及延伸沟槽以形成对应的沟槽延伸部。在一个这样的实施例中，各个沟槽具有宽度，且各个对应的沟槽延伸部具有该宽度。
在实施例中，蚀刻半导体晶片204包含使用等离子体蚀刻处理。在一个实施例中，使用穿硅通孔型(through-silicon via type)蚀刻处理。举例而言，在具体的实施例中，半导体晶片204的材料的蚀刻率大于每分钟25微米。超高密度等离子体源可用于管芯切单处理的等离子体蚀刻部分。适合执行该等离子体蚀刻处理的处理腔室的示例是可从美国加州森尼韦尔的应用材料公司购得的AppliedSilviaTM Etch系统。Applied/>SilviaTM Etch系统结合电容式和电感式RF耦合，比起仅用电容式耦合可能的，即使具有由磁性增强所提供的改进，该结合仍给予离子密度及离子能量更独立得多的控制。该结合促使离子密度从离子能量有效解耦，以便达成相对高密度等离子体而即使在非常低压下也没有潜在具有损害的高直流偏压位准。这造成异常宽的处理窗口。然而，可使用能够蚀刻硅的任何等离子体蚀刻腔室。在示例的实施例中，使用深层硅蚀刻，以在大于传统硅蚀刻率的大约40％的蚀刻率下蚀刻单晶硅基板或晶片204，同时维持基本上精确轮廓控制和几乎无扇形扭曲(scallop-free)的侧壁。在具体的实施例中，使用穿硅通孔型蚀刻处理。蚀刻处理是基于从反应气体产生的等离子体，反应气体大致上是基于氟的气体，例如SF6、C4F8、CHF3、XeF2或任何能在相对快的蚀刻率下蚀刻硅的其他反应气体。在实施例中，如图2C中所描绘，且如下文更详细描述的，在切单处理之后移除抗蚀刻水溶性图案化的掩模208。在另一个实施例中，与图2C关联地描述的等离子体蚀刻操作采用传统的博世(Bosch)型沉积/蚀刻/沉积处理来蚀刻穿过基板204。通常，博世型处理由三个子操作所组成：沉积、定向轰击蚀刻和等向性化学蚀刻，其经历许多迭代(循环)运作直到硅被蚀刻穿过。
在实施例中，在切单处理之后，移除图案化的掩模208。在实施例中，通过热水性处理(诸如热水处理)移除图案化的掩模208。在实施例中，在大约在40摄氏度～100摄氏度的范围内的温度下的热水处理中移除图案化的掩模208。在具体的实施例中，在大约在80摄氏度～90摄氏度的范围内的温度下的热水处理中移除图案化的掩模208。应理解，水的温度越热，热水处理可能需要的时间越短。根据本发明的实施例，在蚀刻之后也可执行等离子体清洁处理以协助移除图案化的掩模208。
应理解，其他情况可受益于较低的水处理温度。举例而言，在切割的晶片被支撑在可能受到较高温度水处理(例如，经由粘附损失)的冲击的切割带上的情况下，可采用相对较低的水处理温度，尽管比相对较高的水处理温度具有较长持续时间。在一个这样的实施例中，水处理在室温(即，水未加热)和低于大约40摄氏度的温度之间。在具体的此类实施例中，在大约在35摄氏度～40摄氏度的范围内的温度下的温水处理中移除图案化的掩模208。
因此，再次参照流程图100和流程图300以及图2A～图2C，可通过初始烧蚀以烧蚀穿过蚀刻掩模202或203、穿过晶片切割道(包含金属化)并且部分地进入硅基板来执行晶片切割。随后可通过后续的穿硅深等离子体蚀刻来完成管芯切单。根据本发明的实施例，以下关联图5A～图5D描述切割的材料叠层的具体示例。
参照图5A，混合式激光烧蚀和等离子体蚀刻切割的材料叠层包含蚀刻掩模502、器件层504和基板506。蚀刻掩模层502、器件层504和基板506设置在管芯黏着膜508上方，管芯黏着膜508黏着至背托带510。在其他实施例中，使用与标准切割带的直接耦接。在实施例中，蚀刻掩模502是例如上述与蚀刻掩模202或203关联的蚀刻掩模。器件层504包含设置在一层或更多金属层(例如铜层)和一层或更多低介电常数介电层(例如碳掺杂的氧化物层)上方的无机介电层(例如二氧化硅)。器件层504还包含布置在集成电路之间的切割道，切割道包含与集成电路相同或相似的层。基板506是块材单晶硅基板。在实施例中，使用热处理599制造蚀刻掩模502，诸如上述的针对蚀刻掩模203所描述的。
在实施例中，在将块材单晶硅基板506黏着至管芯黏着膜508之前，从背侧将块材单晶硅基板506变薄。可通过背侧研磨处理执行该变薄。在一个实施例中，将块材单晶硅基板506变薄至大约在50微米～100微米的范围内的厚度。重要的是要注意到，在实施例中，在激光烧蚀和等离子体蚀刻切割处理之前执行该变薄。在实施例中，蚀刻掩模502的厚度大约在1微米～5微米的范围内，且器件层504的厚度大约在2微米～3微米的范围内。在实施例中，管芯黏着膜508(或任何能将变薄的或薄的晶片或基板接合至背托带510的适合取代物，例如由上粘附层与基底膜所组成的切割带)的厚度大约在10微米～200微米的范围内。
参照图5B，以激光束激光划线处理512将蚀刻掩模502、器件层504和一部分的基板506图案化，以在基板506中形成沟槽514。参照图5C，使用穿硅深等离子体蚀刻处理516将沟槽514向下延伸至管芯黏着膜508，从而暴露出管芯黏着膜508的顶部分并且切单硅基板506。在穿硅深等离子体蚀刻处理516期间，通过蚀刻掩模502保护器件层504。
参照图5D，切单处理可进一步包含将管芯黏着膜508图案化，从而暴露出背托带510的顶部并且切单管芯黏着膜508。在实施例中，通过激光处理或通过蚀刻处理切单管芯黏着膜。进一步实施例可包含后续从背托带510移除基板506的切单部分(例如，作为单独的集成电路)。在一个实施例中，将切单的管芯黏着膜508保留在基板506的切单部分的背侧上。在替代的实施例中，在基板506比大约50微米薄的情况下，使用激光束激光划线处理512来完全切单基板506而不使用额外的等离子体处理。实施例可进一步包含从器件层504移除蚀刻掩模502。蚀刻掩模502的移除可以是如上述针对图案化的掩模208的移除。
单一处理工具可经配置以执行在采用抗蚀刻水溶性掩模的混合式激光束烧蚀和等离子体蚀刻切单处理中的许多或全部操作。举例而言，图6示出了根据本发明的实施例，用于晶片或基板的激光和等离子体切割的工具布局的框图。
参照图6，处理工具600包含工厂接口602(FI)，工厂接口602具有与工厂接口602耦接的多个装载锁(load lock)604。群集工具606与工厂接口602耦接。群集工具606包含一个或更多个等离子体蚀刻腔室，例如等离子体蚀刻腔室608。激光划线设备610还与工厂接口602耦接。在一个实施例中，如图6中所描绘，处理工具600的整体占地面积可以是大约3500毫米(3.5米)乘以大约3800毫米(3.8米)。
在实施例中，激光划线设备610容纳激光组件，该激光组件经配置以提供基于飞秒的激光束。在实施例中，该激光适于执行混合式激光和蚀刻切单处理的激光烧蚀部分，例如上述的激光烧蚀处理。在一个实施例中，激光划线设备610中还包含可移动的平台，该可移动的平台经配置以相对于激光移动晶片或基板(或晶片或基板的载具)。在具体的实施例中，激光也是可移动的。在一个实施例中，如图6中所描绘，激光划线设备610的整体占地面积可以是大约2240毫米乘以大约1270毫米。
在实施例中，该一个或更多个等离子体蚀刻腔室608经配置用于蚀刻晶片或基板穿过图案化的掩模中的缝隙，以切单多个集成电路。在一个这样的实施例中，该一个或更多个等离子体蚀刻腔室608经配置以执行深硅蚀刻处理。在具体的实施例中，该一个或更多个等离子体蚀刻腔室608是可从美国加州森尼韦尔的应用材料公司购得的AppliedSilviaTM Etch系统。可将蚀刻腔室具体设计为针对用于产生切单的集成电路的深硅蚀刻，集成电路容纳于单晶硅基板或晶片上或在单晶硅基板或晶片中。在实施例中，等离子体蚀刻腔室608中包含高密度等离子体源，以促进高硅蚀刻率。在实施例中，处理工具600的群集工具606部分中包含多于一个的蚀刻腔室，以实现切单或切割处理的高制造产量。
工厂接口602可以是适合的大气接口，以在具有激光划线设备610的外部制造设施与群集工具606之间对接。工厂接口602可包含具有手臂或叶片的机器人，用于将晶片(或晶片的载具)从储存单元(例如前开式标准舱)传送进入群集工具606或激光划线设备610中的任一者或二者。
群集工具606可包含其他适合执行在切单的方法中的功能的腔室。举例而言，在一个实施例中，包含沉积和/或烘烤腔室612。沉积和/或烘烤腔室612可经配置用于在晶片或基板的激光划线之前在晶片或基板的器件层上或在晶片或基板的器件层上方的蚀刻掩模沉积。如上所述，在切割处理之前可烘烤该蚀刻掩模材料。如上所述，该蚀刻掩模材料可以是水溶性的。根据本发明的实施例，在半导体晶片上方形成蚀刻掩模涉及在相同工具平台上将多个颗粒与水溶性基质混合，该工具平台用于通过激光划线处理对掩模图案化。即，尽管其他布置可以是适合的，但是在实施例中，处理工具600包含在线或板上颗粒与基质混合能力。在实施例中，如本文所述，还将涂覆模块和清洁模块整合到与划线模块和蚀刻模块相同的主机上。
在实施例中，再次参照图6，包含湿式站614。湿式站可适用于清洁执行室温或热水性处理，以如上所述在基板或晶片的激光划线和等离子体蚀刻切单处理之后移除抗蚀刻水溶性掩模。在实施例中，尽管未描绘，还包含计量站作为处理工具600的部件。清洁腔室可包含雾化雾(atomized mist)和/或超音波振荡喷嘴硬件，该雾化雾和/或超音波振荡喷嘴硬件增加清洁处理的物理成分，从而增强掩模的溶解率。
本发明的实施例可被提供为计算机程序产品或软件，该计算机程序产品或软件可包含机器可读介质，该机器可读介质具有存储于该机器可读介质上的指令，所述指令可用来对计算机系统(或其他电子装置)编程以根据本发明的实施例执行处理。在一个实施例中，将计算机系统与关联图6所述的处理工具600耦接。机器可读介质包含任何用于以机器(例如，计算机)可读取的形式来存储或传送信息的机制。举例而言，机器可读(例如，计算机可读)介质包含机器(例如，计算机)可读存储介质(例如，只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储介质、光学存储介质、闪存装置等等)、机器(例如，计算机)可读传送介质(电性、光学、声学或其他形式的传播信号(例如，红外信号、数字信号等))等等。
图7示出了计算机系统700的示例形式的机器的图示表示，在计算机系统700内可执行用于导致该机器执行本文所述的方法的任何一个或更多个的一组指令。在替代的实施例中，可将机器连接(例如，网络连接)至在局域网(LAN)、内联网、外联网或因特网中的其他机器。机器可在客户端-服务器网络环境中作为服务器或客户端机器操作，或在对等(peer-to-peer)(或分布式)网络环境中作为对等机器(peer machine)操作。该机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络应用设备、服务器、网络路由器、交换机或网桥，或能够执行指明该机器将采取的行动的一组指令(依序的或其他方式)的任何机器。此外，尽管仅示出一个机器，但术语“机器”也应被视为包含单独地或联合地执行一组(或多组)指令以执行本文所述的方法的任何一或更多种方法的机器(例如，计算机)的任何组合。
示例性计算机系统700包含处理器702、主存储器704(例如，只读存储器(ROM)、闪存、诸如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)的动态随机存取存储器(DRAM)等)、静态存储器706(例如，闪存、静态随机存取存储器(SRAM)等)，及辅助存储器718(例如，数据存储装置)，处理器702、主存储器704、静态存储器706及辅助存储器718经由总线730彼此通信。
处理器702代表一个或更多个通用处理装置例如微处理器、中央处理单元等等。更具体而言，处理器702可以是复杂指令集计算(complex instruction set computing；CISC)微处理器、精简指令集计算(reduced instruction set computing；RISC)微处理器、超长指令字集(very long instruction word；VLIW)微处理器、实施其他指令集的处理器或实施指令集的组合的处理器。处理器702也可以是一个或更多个专用处理装置例如专用集成电路(application specific integrated circuit；ASIC)、现场可编程门阵列(fieldprogrammable gate array；FPGA)、数字信号处理器(digital signal processor；DSP)、网络处理器等等。处理器702经配置以执行处理逻辑726用于执行本文所述的操作。
计算机系统700可进一步包含网络接口装置708。计算机系统700还可包含视像显示单元710(例如，液晶显示器(LCD)、发光二极管显示器(LED)或阴极射线管(CRT))、字母数字输入设备712(例如，键盘)、光标控制装置714(例如，鼠标)及信号产生装置716(例如，扬声器)。
辅助存储器718可包含机器可存取存储介质(或更具体而言为计算机可读存储介质)732，实施本文所述的方法或功能的任何一个或更多个的一组或更多组指令(例如，软件722)存储于机器可存取存储介质732上。在由计算机系统700执行软件722期间，软件722还可完全地或至少部分地驻留在主存储器704内和/或于处理器702内，主存储器704和处理器702还构成机器可读存储介质。软件722可进一步经由网络接口装置708通过网络720传送或接收。
尽管机器可存取存储介质732在示例实施例中示出为单一介质，但术语“机器可读存储介质”应解读为包含存储该一组或更多组指令的单一介质或多个介质(例如，集中式或分布式数据库，和/或关联的高速缓存及服务器)。术语“机器可读存储介质”还应解读为包含能够存储或编码由该机器所执行的一组指令的任何介质，且该组指令导致该机器执行本发明的方法的任何一个或更多个。术语“机器可读存储介质”因此应解读为包含但不限于固态存储器，及光学和磁性介质。
根据本发明的实施例，机器可存取存储介质具有存储于其上的指令，所述指令导致数据处理系统执行切割具有多个集成电路的半导体晶片的方法，例如上述的方法。
因此，公开了混合式晶片切割方式，该方式使用激光划线处理和实施抗蚀刻掩模的等离子体蚀刻处理。

Claims (14)

1.一种用于晶片切单处理的蚀刻掩模，所述蚀刻掩模包括：
水溶性基质，所述水溶性基质基于固态成分和水；以及
多个颗粒，所述多个颗粒分散遍布所述水溶性基质，所述多个颗粒具有在5纳米～100纳米的范围内的平均直径，其中所述固态成分的重量％对于所述多个颗粒的重量％的比率在1:0.1～1:4的范围内，
其中所述多个颗粒是从以下所组成的群组中选择的多个颗粒：氧化铝(Al2O3)颗粒、涂覆氧化铝的硅颗粒、聚四氟乙烯(PTFE)颗粒及它们的组合。
2.如权利要求1所述的蚀刻掩模，其中所述多个颗粒具有在5纳米～50纳米的范围内的平均直径。
3.如权利要求1所述的蚀刻掩模，其中所述固态成分的重量％对于所述多个颗粒的重量％的所述比率在1:0.5～1:2的范围内。
4.如权利要求1所述的蚀刻掩模，其中所述水溶性基质是从以下所组成的群组中选择的水溶性基质：基于聚乙烯醇(PVA)的水溶性基质、基于聚乙烯氧化物的水溶性基质、基于聚乙二醇的水溶性基质以及基于聚丙烯酰胺的水溶性基质。
5.如权利要求1所述的蚀刻掩模，其中所述水溶性基质包括10～40重量％的固态成分，且剩余部分为水。
6.一种切割半导体晶片的方法，所述半导体晶片包括多个集成电路，所述方法包括：
在所述半导体晶片上方形成掩模，所述掩模包括水溶性基质和多个颗粒，所述水溶性基质基于固态成分和水，所述多个颗粒分散遍布所述水溶性基质，其中所述固态成分的重量％对于所述多个颗粒的重量％的比率在1:0.1～1:4的范围内；
用激光划线处理将所述掩模图案化以提供具有缝隙的图案化的掩模，从而暴露出所述半导体晶片的在所述集成电路之间的区域；以及
等离子体蚀刻所述半导体晶片穿过所述图案化的掩模中的所述缝隙以切单所述集成电路，其中在所述等离子体蚀刻期间，所述图案化的掩模保护所述集成电路，
其中所述多个颗粒是从以下所组成的群组中选择的多个颗粒：氧化铝(Al2O3)颗粒、涂覆氧化铝的硅颗粒、聚四氟乙烯(PTFE)颗粒及它们的组合。
7.如权利要求6所述的方法，其中形成所述掩模包括：形成具有平均直径在5纳米～100纳米的范围内的所述多个颗粒的所述掩模。
8.如权利要求6所述的方法，其中等离子体蚀刻所述半导体晶片穿过所述缝隙包括：等离子体蚀刻单晶硅晶片，且其中在所述等离子体蚀刻期间所述单晶硅晶片的蚀刻率对于所述掩模的蚀刻率的比率在15:1～170:1的范围内。
9.如权利要求6所述的方法，其中在所述半导体晶片上方形成所述掩模包括：在所述半导体晶片上旋涂所述掩模。
10.如权利要求6所述的方法，其中在用激光划线处理将所述掩模图案化期间，所述掩模的所述多个颗粒实质上不干涉所述激光划线处理。
11.如权利要求6所述的方法，进一步包括：
在等离子体蚀刻所述半导体晶片穿过所述图案化的掩模中的所述缝隙之后，使用水溶液移除所述图案化的掩模。
12.如权利要求6所述的方法，其中在所述半导体晶片上方形成所述掩模包括：在相同的工具平台上将所述多个颗粒与所述水溶性基质混合，所述工具平台用以使用所述激光划线处理将所述掩模图案化。
13.一种切割半导体晶片的方法，所述半导体晶片包括多个集成电路，所述方法包括：
在所述半导体晶片上方形成掩模，所述掩模包括水溶性基质及多个颗粒，所述水溶性基质基于固态成分和水，所述多个颗粒分散遍布所述水溶性基质，所述多个颗粒具有在5纳米～100纳米的范围内的平均直径；
用激光划线处理将所述掩模图案化以提供具有缝隙的图案化的掩模，从而暴露出所述半导体晶片的在所述集成电路之间的区域；以及
等离子体蚀刻所述半导体晶片穿过所述图案化的掩模中的所述缝隙以切单所述集成电路，其中在所述等离子体蚀刻期间，所述图案化的掩模保护所述集成电路，
其中所述多个颗粒是从以下所组成的群组中选择的多个颗粒：氧化铝(Al2O3)颗粒、涂覆氧化铝的硅颗粒、聚四氟乙烯(PTFE)颗粒及它们的组合。
14.如权利要求13所述的方法，其中等离子体蚀刻所述半导体晶片穿过所述缝隙包括：等离子体蚀刻单晶硅晶片，且其中在所述等离子体蚀刻期间所述单晶硅晶片的蚀刻率对于所述掩模的蚀刻率的比率在15:1～170:1的范围内。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11158540B2 (en) 2017-05-26 2021-10-26 Applied Materials, Inc. Light-absorbing mask for hybrid laser scribing and plasma etch wafer singulation process
JP2020047875A (ja) * 2018-09-21 2020-03-26 株式会社ディスコ ウェーハの加工方法
WO2020100403A1 (ja) 2018-11-15 2020-05-22 東京応化工業株式会社 プラズマダイシング用保護膜形成剤、及び半導体チップの製造方法
CN110620167B (zh) * 2019-08-26 2021-04-16 华南师范大学 一种基于大面积衬底剥离的深紫外led及其制备方法
EP4060717A4 (en) * 2019-12-24 2023-12-13 Tokyo Ohka Kogyo Co., Ltd. PROTECTIVE FILM FORMING AGENT AND SEMICONDUCTOR CHIP MANUFACTURING METHOD
JP7378031B2 (ja) 2020-02-03 2023-11-13 パナソニックＩｐマネジメント株式会社 素子チップの製造方法
US11854888B2 (en) * 2020-06-22 2023-12-26 Applied Materials, Inc. Laser scribing trench opening control in wafer dicing using hybrid laser scribing and plasma etch approach
CN113378507B (zh) * 2021-06-01 2023-12-05 中科晶源微电子技术（北京）有限公司 掩模数据切割方法和装置、设备及存储介质

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091673A (ja) * 2006-10-03 2008-04-17 Tokyo Electron Ltd 処理終点検出方法及び処理終点検出装置
CN101681109A (zh) * 2007-06-01 2010-03-24 3M创新有限公司 图案化光酸蚀刻以及由其制得的制品
CN103563054A (zh) * 2011-06-15 2014-02-05 应用材料公司 通过激光与等离子体蚀刻的基板切割所用的水溶性遮罩
CN104347389A (zh) * 2013-07-23 2015-02-11 中微半导体设备(上海)有限公司 等离子体刻蚀方法
CN104471674A (zh) * 2012-06-22 2015-03-25 3M创新有限公司 用于图案化涂层的方法
CN106057738A (zh) * 2015-04-17 2016-10-26 株式会社迪思科 晶片的分割方法

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4049944A (en) 1973-02-28 1977-09-20 Hughes Aircraft Company Process for fabricating small geometry semiconductive devices including integrated components
US4339528A (en) 1981-05-19 1982-07-13 Rca Corporation Etching method using a hardened PVA stencil
US4684437A (en) 1985-10-31 1987-08-04 International Business Machines Corporation Selective metal etching in metal/polymer structures
KR100215338B1 (ko) 1991-03-06 1999-08-16 가나이 쓰도무 반도체 장치의 제조방법
EP0609809B8 (en) 1993-02-01 2001-11-21 Canon Kabushiki Kaisha Liquid crystal display device
US5593606A (en) 1994-07-18 1997-01-14 Electro Scientific Industries, Inc. Ultraviolet laser system and method for forming vias in multi-layered targets
JPH09216085A (ja) 1996-02-07 1997-08-19 Canon Inc 基板の切断方法及び切断装置
EP0822582B1 (en) 1996-08-01 2003-10-01 Surface Technology Systems Plc Method of etching substrates
US6426484B1 (en) 1996-09-10 2002-07-30 Micron Technology, Inc. Circuit and method for heating an adhesive to package or rework a semiconductor die
US5920973A (en) 1997-03-09 1999-07-13 Electro Scientific Industries, Inc. Hole forming system with multiple spindles per station
JP3230572B2 (ja) 1997-05-19 2001-11-19 日亜化学工業株式会社 窒化物系化合物半導体素子の製造方法及び半導体発光素子
US6051149A (en) * 1998-03-12 2000-04-18 Micron Technology, Inc. Coated beads and process utilizing such beads for forming an etch mask having a discontinuous regular pattern
US6057180A (en) 1998-06-05 2000-05-02 Electro Scientific Industries, Inc. Method of severing electrically conductive links with ultraviolet laser output
JP3940546B2 (ja) * 1999-06-07 2007-07-04 株式会社東芝 パターン形成方法およびパターン形成材料
US6436605B1 (en) 1999-07-12 2002-08-20 International Business Machines Corporation Plasma resistant composition and use thereof
JP2001044144A (ja) 1999-08-03 2001-02-16 Tokyo Seimitsu Co Ltd 半導体チップの製造プロセス
JP2001110811A (ja) 1999-10-08 2001-04-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP4387007B2 (ja) 1999-10-26 2009-12-16 株式会社ディスコ 半導体ウェーハの分割方法
JP2001144126A (ja) 1999-11-12 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2001148358A (ja) 1999-11-19 2001-05-29 Disco Abrasive Syst Ltd 半導体ウェーハ及び該半導体ウェーハの分割方法
US6300593B1 (en) 1999-12-07 2001-10-09 First Solar, Llc Apparatus and method for laser scribing a coated substrate
US6574250B2 (en) 2000-01-10 2003-06-03 Electro Scientific Industries, Inc. Laser system and method for processing a memory link with a burst of laser pulses having ultrashort pulse widths
US6887804B2 (en) 2000-01-10 2005-05-03 Electro Scientific Industries, Inc. Passivation processing over a memory link
US6407363B2 (en) 2000-03-30 2002-06-18 Electro Scientific Industries, Inc. Laser system and method for single press micromachining of multilayer workpieces
CN1219319C (zh) 2000-07-12 2005-09-14 电子科学工业公司 用于集成电路熔丝的单脉冲切断的紫外激光系统和方法
US6676878B2 (en) 2001-01-31 2004-01-13 Electro Scientific Industries, Inc. Laser segmented cutting
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US6642127B2 (en) 2001-10-19 2003-11-04 Applied Materials, Inc. Method for dicing a semiconductor wafer
JP3910843B2 (ja) 2001-12-13 2007-04-25 東京エレクトロン株式会社 半導体素子分離方法及び半導体素子分離装置
US6706998B2 (en) 2002-01-11 2004-03-16 Electro Scientific Industries, Inc. Simulated laser spot enlargement
US20040002617A1 (en) * 2002-01-17 2004-01-01 Rantala Juha T. Integrated circuits having organic-inorganic dielectric materials and methods for forming such integrated circuits
KR100451950B1 (ko) 2002-02-25 2004-10-08 삼성전자주식회사 이미지 센서 소자 웨이퍼 소잉 방법
AU2003246348A1 (en) 2002-02-25 2003-09-09 Disco Corporation Method for dividing semiconductor wafer
JP2003257896A (ja) 2002-02-28 2003-09-12 Disco Abrasive Syst Ltd 半導体ウェーハの分割方法
EP1497851B1 (en) 2002-04-19 2006-01-25 Xsil Technology Limited Program-controlled dicing of a substrate using a pulsed laser
JP2004031526A (ja) 2002-06-24 2004-01-29 Toyoda Gosei Co Ltd ３族窒化物系化合物半導体素子の製造方法
KR100475080B1 (ko) * 2002-07-09 2005-03-10 삼성전자주식회사 Ｓｉ-콘테이닝 수용성 폴리머를 이용한 레지스트 패턴형성방법 및 반도체 소자의 제조방법
US6582983B1 (en) 2002-07-12 2003-06-24 Keteca Singapore Singapore Method and wafer for maintaining ultra clean bonding pads on a wafer
JP4286497B2 (ja) 2002-07-17 2009-07-01 新光電気工業株式会社 半導体装置の製造方法
JP3908148B2 (ja) 2002-10-28 2007-04-25 シャープ株式会社 積層型半導体装置
US20040157457A1 (en) 2003-02-12 2004-08-12 Songlin Xu Methods of using polymer films to form micro-structures
JP2004273895A (ja) 2003-03-11 2004-09-30 Disco Abrasive Syst Ltd 半導体ウエーハの分割方法
US7087452B2 (en) 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
JP2004322168A (ja) 2003-04-25 2004-11-18 Disco Abrasive Syst Ltd レーザー加工装置
JP4231349B2 (ja) 2003-07-02 2009-02-25 株式会社ディスコ レーザー加工方法およびレーザー加工装置
JP4408361B2 (ja) 2003-09-26 2010-02-03 株式会社ディスコ ウエーハの分割方法
US7128806B2 (en) 2003-10-21 2006-10-31 Applied Materials, Inc. Mask etch processing apparatus
JP4471632B2 (ja) 2003-11-18 2010-06-02 株式会社ディスコ ウエーハの加工方法
JP2005203541A (ja) 2004-01-15 2005-07-28 Disco Abrasive Syst Ltd ウエーハのレーザー加工方法
US7459377B2 (en) 2004-06-08 2008-12-02 Panasonic Corporation Method for dividing substrate
US7804043B2 (en) 2004-06-15 2010-09-28 Laserfacturing Inc. Method and apparatus for dicing of thin and ultra thin semiconductor wafer using ultrafast pulse laser
US7687740B2 (en) 2004-06-18 2010-03-30 Electro Scientific Industries, Inc. Semiconductor structure processing using multiple laterally spaced laser beam spots delivering multiple blows
US7507638B2 (en) 2004-06-30 2009-03-24 Freescale Semiconductor, Inc. Ultra-thin die and method of fabricating same
JP4018088B2 (ja) 2004-08-02 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法及び半導体素子の製造方法
US7199050B2 (en) 2004-08-24 2007-04-03 Micron Technology, Inc. Pass through via technology for use during the manufacture of a semiconductor device
JP4018096B2 (ja) 2004-10-05 2007-12-05 松下電器産業株式会社 半導体ウェハの分割方法、及び半導体素子の製造方法
US20060088984A1 (en) 2004-10-21 2006-04-27 Intel Corporation Laser ablation method
US20060086898A1 (en) 2004-10-26 2006-04-27 Matsushita Electric Industrial Co., Ltd. Method and apparatus of making highly repetitive micro-pattern using laser writer
US20060146910A1 (en) 2004-11-23 2006-07-06 Manoochehr Koochesfahani Method and apparatus for simultaneous velocity and temperature measurements in fluid flow
JP4288229B2 (ja) 2004-12-24 2009-07-01 パナソニック株式会社 半導体チップの製造方法
US7875898B2 (en) 2005-01-24 2011-01-25 Panasonic Corporation Semiconductor device
JP2006253402A (ja) * 2005-03-10 2006-09-21 Nec Electronics Corp 半導体装置の製造方法
US7361990B2 (en) 2005-03-17 2008-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking of high-lead or lead-free bumps by matching sizes of contact pads and bump pads
JP4478053B2 (ja) 2005-03-29 2010-06-09 株式会社ディスコ 半導体ウエーハ処理方法
JP4285455B2 (ja) 2005-07-11 2009-06-24 パナソニック株式会社 半導体チップの製造方法
JP4599243B2 (ja) 2005-07-12 2010-12-15 株式会社ディスコ レーザー加工装置
JP4769560B2 (ja) 2005-12-06 2011-09-07 株式会社ディスコ ウエーハの分割方法
JP4372115B2 (ja) 2006-05-12 2009-11-25 パナソニック株式会社 半導体装置の製造方法、および半導体モジュールの製造方法
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
US20080078948A1 (en) * 2006-10-03 2008-04-03 Tokyo Electron Limited Processing termination detection method and apparatus
JP4544231B2 (ja) 2006-10-06 2010-09-15 パナソニック株式会社 半導体チップの製造方法
JP4840174B2 (ja) 2007-02-08 2011-12-21 パナソニック株式会社 半導体チップの製造方法
JP4840200B2 (ja) 2007-03-09 2011-12-21 パナソニック株式会社 半導体チップの製造方法
US8557128B2 (en) * 2007-03-22 2013-10-15 Micron Technology, Inc. Sub-10 nm line features via rapid graphoepitaxial self-assembly of amphiphilic monolayers
US7926410B2 (en) 2007-05-01 2011-04-19 J.R. Automation Technologies, L.L.C. Hydraulic circuit for synchronized horizontal extension of cylinders
JP4488037B2 (ja) * 2007-07-24 2010-06-23 パナソニック株式会社 半導体ウェハの処理方法
JP5205012B2 (ja) 2007-08-29 2013-06-05 株式会社半導体エネルギー研究所 表示装置及び当該表示装置を具備する電子機器
JP4858395B2 (ja) 2007-10-12 2012-01-18 パナソニック株式会社 プラズマ処理装置
US7859084B2 (en) 2008-02-28 2010-12-28 Panasonic Corporation Semiconductor substrate
JP2009260272A (ja) 2008-03-25 2009-11-05 Panasonic Corp 基板の加工方法および半導体チップの製造方法ならびに樹脂接着層付き半導体チップの製造方法
US20090255911A1 (en) 2008-04-10 2009-10-15 Applied Materials, Inc. Laser scribing platform and hybrid writing strategy
US20100013036A1 (en) 2008-07-16 2010-01-21 Carey James E Thin Sacrificial Masking Films for Protecting Semiconductors From Pulsed Laser Process
JP2010074004A (ja) * 2008-09-19 2010-04-02 Fujifilm Corp 表面処理方法、表面処理用マスク、及び光学デバイス
US8609512B2 (en) 2009-03-27 2013-12-17 Electro Scientific Industries, Inc. Method for laser singulation of chip scale packages on glass substrates
US8642448B2 (en) 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US20120094494A1 (en) * 2010-10-14 2012-04-19 Macronix International Co., Ltd. Methods for etching multi-layer hardmasks
JP2012186195A (ja) * 2011-03-03 2012-09-27 Toshiba Corp 半導体発光素子及びその製造方法
US8802545B2 (en) 2011-03-14 2014-08-12 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8598016B2 (en) * 2011-06-15 2013-12-03 Applied Materials, Inc. In-situ deposited mask layer for device singulation by laser scribing and plasma etch
US8507363B2 (en) 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US8859397B2 (en) 2012-07-13 2014-10-14 Applied Materials, Inc. Method of coating water soluble mask for laser scribing and plasma etch
US8980726B2 (en) 2013-01-25 2015-03-17 Applied Materials, Inc. Substrate dicing by laser ablation and plasma etch damage removal for ultra-thin wafers
US20140273401A1 (en) * 2013-03-14 2014-09-18 Wei-Sheng Lei Substrate laser dicing mask including laser energy absorbing water-soluble film
JP6177168B2 (ja) * 2013-05-08 2017-08-09 旭化成株式会社 エッチング被加工材及びそれを用いたエッチング方法
JP2015120879A (ja) * 2013-11-20 2015-07-02 旭化成イーマテリアルズ株式会社 レジスト組成物
US9659889B2 (en) * 2013-12-20 2017-05-23 Intel Corporation Solder-on-die using water-soluble resist system and method
US9012305B1 (en) * 2014-01-29 2015-04-21 Applied Materials, Inc. Wafer dicing using hybrid laser scribing and plasma etch approach with intermediate non-reactive post mask-opening clean
JP6242776B2 (ja) * 2014-09-26 2017-12-06 富士フイルム株式会社 保護膜組成物、半導体装置の製造方法およびレーザーダイシング方法
US9721839B2 (en) 2015-06-12 2017-08-01 Applied Materials, Inc. Etch-resistant water soluble mask for hybrid wafer dicing using laser scribing and plasma etch

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091673A (ja) * 2006-10-03 2008-04-17 Tokyo Electron Ltd 処理終点検出方法及び処理終点検出装置
CN101681109A (zh) * 2007-06-01 2010-03-24 3M创新有限公司 图案化光酸蚀刻以及由其制得的制品
CN103563054A (zh) * 2011-06-15 2014-02-05 应用材料公司 通过激光与等离子体蚀刻的基板切割所用的水溶性遮罩
CN104471674A (zh) * 2012-06-22 2015-03-25 3M创新有限公司 用于图案化涂层的方法
CN104347389A (zh) * 2013-07-23 2015-02-11 中微半导体设备(上海)有限公司 等离子体刻蚀方法
CN106057738A (zh) * 2015-04-17 2016-10-26 株式会社迪思科 晶片的分割方法

Also Published As

Publication number Publication date
JP6727335B2 (ja) 2020-07-22
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