CN109075076B - 硅晶片 - Google Patents

硅晶片 Download PDF

Info

Publication number
CN109075076B
CN109075076B CN201780025439.1A CN201780025439A CN109075076B CN 109075076 B CN109075076 B CN 109075076B CN 201780025439 A CN201780025439 A CN 201780025439A CN 109075076 B CN109075076 B CN 109075076B
Authority
CN
China
Prior art keywords
layer
wafer
concentration
width
oxygen
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201780025439.1A
Other languages
English (en)
Other versions
CN109075076A (zh
Inventor
前田进
番场博则
须藤治生
冈村秀幸
荒木浩司
末冈浩治
中村浩三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Japan Co Ltd
Original Assignee
GlobalWafers Japan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalWafers Japan Co Ltd filed Critical GlobalWafers Japan Co Ltd
Publication of CN109075076A publication Critical patent/CN109075076A/zh
Application granted granted Critical
Publication of CN109075076B publication Critical patent/CN109075076B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/02—Elements
    • C30B29/06—Silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225—Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B33/00—After-treatment of single crystals or homogeneous polycrystalline material with defined structure
    • C30B33/02—Heat treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0236—Special surface textures
    • H01L31/02363—Special surface textures of the semiconductor body itself, e.g. textured active layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Thermal Sciences (AREA)
  • Electromagnetism (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

本发明提供硅晶片，该硅晶片具备：最表层的无缺陷区域(10)，该最表层的无缺陷区域(10)的作为空位与氧的复合体的空位氧复合体的浓度小于1.0×1012/cm3；中间层(11)，该中间层(11)与无缺陷区域(10)的晶片深度方向内侧相邻地形成，从无缺陷区域(10)侧朝向厚度方向内侧，中间层(11)的所述空位氧复合体的浓度在1.0×1012/cm3以上且小于5.0×1012/cm3的范围内逐渐增加，与无缺陷区域(10)的宽度tDZ对应地决定中间层(11)的宽度tI；以及体层(12)，该体层(12)与中间层(11)的晶片深度方向内侧相邻地形成，体层(12)的所述空位氧复合体的浓度为5.0×1012/cm3以上。

Description

硅晶片
技术领域
本发明涉及在表层形成有半导体器件的硅晶片。
背景技术
伴随着近年的半导体器件的高集成化以及高性能化，要求作为它的基板而使用的硅晶片(以下，简称为晶片。)的高品质化。
具体而言，要求在供半导体器件形成的晶片表层的无缺陷区域(Denuded Zone：以下，简称为DZ层。)中，在硅结晶培育中从放入硅熔体的坩埚溶入的氧与硅的化合物亦即氧析出物、以及在结晶培育中导入到该结晶中的空位的凝结体亦即空洞缺陷完全不存在。这是因为，氧析出物等作为漏电流的根源发生作用，有可能使半导体器件的电气特性降低，空洞缺陷在晶片的表面形成凹状的凹陷，有可能成为形成于该表面的布线的断线的原因。
另一方面，要求在比DZ层深的体层(Bulk层)中，使规定密度以上的氧析出物析出。这是因为，DZ层的氧析出物像上述那样使半导体器件的电气特性降低，另一方面，体层的氧析出物作为捕获在工序中附着于晶片表面的重金属的吸杂源发挥作用而提高器件的电气特性，并且作为对引起晶片的热处理中的塑性变形的转位的动作进行固定的固定源发挥作用而提高晶片的机械强度。
氧析出物的密度的晶片深度方向分布是由于施加给晶片的高温下的迅速升降温热处理(Rapid Thermal Process：以下，简称为RTP。)而形成的，较大地取决于点缺陷(特别是空位)的晶片深度方向分布。例如，在下述专利文献1中，使从通过丘克拉斯基法而培育的结晶切出的晶片在氩气或者氢气气氛中进行RTP(参照本文献的段落0037)。通过进行该RTP，能够在晶片的表层形成无氧析出物的DZ层，并且能够使块体区域析出充分的密度的氧析出物(参照本文献的图7A～图8)。
专利文献1：日本特开2009-16864号公报
在专利文献1中，从本文献的图12～图21的照片可知，使用红外散射断层摄影装置来进行氧析出物的析出评价，基于该评价结果来规定不存在氧析出物的DZ宽度。但是，能够由该红外散射断层摄影装置检测的是指尺寸为约25nm以上的氧析出物，比其小的尺寸的氧析出物很难检测。例如，在图像传感器用的器件中，红外散射断层摄影装置的检测下限以下的尺寸的氧析出物有可能是被称为白瑕疵的图像传感器的像素不良的原因，在红外散射断层摄影装置中无法检测的微小的氧析出物的抑制变得更加重要。
发明内容
因此，本发明的课题在于，抑制DZ层中的氧析出物的析出，并且，确保体层中的较高的吸杂能力。
为了解决上述的课题，在本发明中，提供硅晶片，该硅晶片具备：最表层的无缺陷区域，该最表层的无缺陷区域的作为空位与氧的复合体的空位氧复合体的浓度小于1.0×1012/cm3；中间层，该中间层与上述无缺陷区域的晶片深度方向内侧相邻地形成，从上述无缺陷区域侧朝向厚度方向内侧，上述中间层的上述空位氧复合体的浓度在1.0×1012/cm3以上且小于5.0×1012/cm3的范围内逐渐增加，与上述无缺陷区域的宽度tDZ对应地决定上述中间层的宽度tI；以及体层，该体层与上述中间层的晶片深度方向内侧相邻地形成，上述体层的上述空位氧复合体的浓度为5.0×1012/cm3以上。
空位氧复合体(以下，简称为VOx。)与氧析出物的析出举动和紧密接触相关，通过使VOx浓度小于1.0×1012/cm3，能够可靠地抑制会给器件特性带来负面影响的氧析出物的析出。并且，通过构成如下的层，在该层中使中间层的VOx浓度从DZ层侧朝向厚度方向内侧而从1.0×1012/cm3逐渐变化到5.0×1012/cm3，连续并且迅速地变化到VOx浓度为5.0×1012/cm3以上的体层为止，从而能够将附着于DZ层的表面的重金属迅速地引导到体层，利用该体层可靠地进行吸杂。VOx浓度的晶片深度方向分布能够通过计算机模拟或铂扩散处理后的DLTS测定等各种方法来推断或者测定，但在实验上测定是非常麻烦的。
在上述结构中，优选采用如下的结构：在上述无缺陷区域的宽度tDZ与上述中间层的宽度tI之间，在上述无缺陷区域的宽度tDZ为3μm以上且小于10μm的范围内，tI≤(2.6tDZ+64)μm的关系成立。
并且，在上述结构中，优选采用如下的结构：在上述无缺陷区域的宽度tDZ与上述中间层的宽度tI之间，在上述无缺陷区域的宽度tDZ为10μm以上且小于100μm的范围内，tI≤(0.3tDZ+87)μm的关系成立。
这样，通过决定中间层的宽度tI的上限，使无缺陷区域(DZ层)与体层接近(即，使中间层中的VOx浓度的上升急剧)，能够高效地进行在体层中析出的氧析出物对于重金属的吸杂。由此，能够实现在DZ层形成的半导体器件的电气特性的提高。
在上述结构中，优选采用如下的结构：在上述无缺陷区域的宽度tDZ为10μm以上100μm以下的范围内，43μm≤tI的关系成立。
这样，通过决定中间层的宽度的下限，能够确保吸杂能力，并且防止在从DZ层到体层的范围内氧析出物的密度急增而产生形变应力从而导致器件特性产生不良情况。
在上述各结构中，优选采用如下的结构：上述中间层的上述空位氧复合体的浓度的晶片深度方向变化量的最大值为5.0×1011/cm3·μm以上。
这样，通过使空位氧复合体的浓度的深度方向变化量的最大值为上述的值以上，能够使中间层中的空位氧复合体的浓度的上升急剧，而使DZ层正下方的吸杂有效地发挥功能。
在本发明中，提供硅晶片，该硅晶片具备：表层的无缺陷区域(DZ层)，该表层的无缺陷区域(DZ层)的作为空位与氧的复合体的空位氧复合体(VOx)的浓度小于1.0×1012/cm3；中间层，该中间层与上述无缺陷区域的晶片深度方向内侧相邻地形成，从上述无缺陷区域侧朝向厚度方向内侧，该中间层的上述空位氧复合体的浓度在1.0×1012/cm3以上且小于5.0×1012/cm3的范围内逐渐增加，与上述无缺陷区域的宽度tDZ对应地决定上述中间层的宽度tI；以及体层，该体层与上述中间层的晶片深度方向内侧相邻地形成，上述体层的上述空位氧复合体的浓度为5.0×1012/cm3以上。
这样，将DZ层的VOx浓度限定在规定范围内，而抑制DZ层中的氧析出物的析出，并且使体层的VOx浓度为规定值以上，使较高的密度的氧析出物析出而确保较高的吸杂能力，由此实现在DZ层形成的半导体器件的器件特性的提高。
附图说明
图1是示出本发明所涉及的硅晶片的层构造的纵剖视图。
图2是示出DZ层的宽度与中间层的宽度的关系的图。
图3A是示出本发明所涉及的晶片的晶片深度方向的VOx的分布的图像图。
图3B是现有技术所涉及的晶片的晶片深度方向的VOx的分布的图像图。
图4是示出热处理顺序的一例的图。
图5A是示出处理温度为1350℃、降温速度为120℃/秒、氧分压为100％时的氧析出物的晶片深度方向分布的图。
图5B是示出处理温度为1350℃、降温速度为50℃/秒、氧分压为100％时的氧析出物的晶片深度方向分布的图。
图5C是示出处理温度为1350℃、降温速度为25℃/秒、氧分压为100％时的氧析出物的晶片深度方向分布的图。
图6A是示出处理温度为1300℃、降温速度为25℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图6B是示出处理温度为1275℃、降温速度为25℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图6C是示出处理温度为1250℃、降温速度为25℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图7A是示出处理温度为1300℃、降温速度为120℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图7B是示出处理温度为1275℃、降温速度为120℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图7C是示出处理温度为1250℃、降温速度为120℃/秒、氧分压为0％时的氧析出物的晶片深度方向分布的图。
图8是示出与图5A～图7C对应的热处理条件下的VOx浓度的模拟结果的图。
图9是示出使处理温度按照1350～1150℃(50℃间距)这5个条件、使升温速度按照75℃/秒、使降温速度按照120、50、25、5℃/秒这4个条件、使氧分压按照100、50、30、10、8、6、4、2、1、0％这10个条件变化时的VOx浓度的晶片深度方向分布的模拟结果的图。
图10是示出在图9所示的模拟中VOx浓度的晶片深度方向变化量(VOx浓度的深度微分)的晶片深度方向分布的模拟结果的图
具体实施方式
图1中示出本发明所涉及的硅晶片(晶片)的纵剖视图。该晶片是从通过丘克拉斯基法而培育出的锭切出的，在两面被镜面研磨之后，施加由后述的热处理顺序(参照图4)构成的迅速升降温热处理(RTP)。在该晶片的最表层形成有作为空位与氧的复合体的空位氧复合体(VOx)浓度小于1.0×1012/cm3的无缺陷区域10(DZ层)。该DZ层10的宽度是与形成于晶片的半导体器件的种类对应地决定的，多数情况下处于3～100μm的范围内。
DZ层的VOx浓度像上述那样被限定为小于1.0×1012/cm3。这样，通过限定VOx浓度，能够使有可能降低器件特性的氧析出物在器件制造工序中不会在DZ层10内析出，确保半导体器件的较高的特性。
在DZ层10的晶片深度方向(图1中所示的箭头的方向。以下也是相同的。)内侧，以与该DZ层10相邻的方式形成有从DZ层10侧朝向厚度方向内侧按照VOx浓度为1.0×1012/cm3以上且小于5.0×1012/cm3的范围逐渐增加的中间层11。像后述那样，该中间层11的宽度tI是与DZ层10的宽度tDZ对应决定的。
该中间层11是在从DZ层10到后述的体层12的范围内VOx浓度逐渐变化的迁移区域。在器件制造工序中附着于晶片的表面的重金属(污染元素)穿过该中间层11而从DZ层10扩散到体层12，通过体层12内的氧析出物进行捕获(吸杂)，而从DZ层10(器件活性区域)除去。为了使重金属迅速地扩散到体层12而高效地进行吸杂，基本上优选使中间层11内的VOx浓度在从DZ层10侧到体层12侧的范围内急剧地上升，使该中间层11的宽度尽可能小。特别是该效果对于在硅结晶中的扩散系数较小因此在器件制造工序中很难从DZ层10扩散移动到体层12的重金属(例如，钼、钨、钴等)来说是有效的。
在中间层11的晶片深度方向内侧，以与该中间层11相邻的方式形成有VOx浓度为5.0×1012/cm3以上的体层12。若对晶片进行器件制造工序，则在体层12内，进行重金属的吸杂所需的充分的密度的氧析出物析出。从吸杂的观点出发，该体层的VOx浓度越高则越优选，但若VOx浓度过高而导致氧析出物的析出过多，则该氧析出物成为滑移的根源而有可能在晶片的强度的方面产生问题，因此优选使其浓度为1.0×1014/cm3以下。
在图2中示出DZ层10的宽度tDZ与中间层11的宽度tI的关系。中间层11的宽度tI是与DZ层10的宽度tDZ对应地决定的，优选像后述那样，伴随着DZ层10的宽度tDZ的增加而增加。
在图2所示的关系中，在DZ层10的宽度tDZ与中间层11的宽度tI之间，在DZ层10的宽度tDZ为3μm以上且小于10μm的范围内，43μm≤tI≤(2.6tDZ+64)的关系(参照本图中的圆圈数字1以及3)成立，并且在DZ层10的宽度tDZ为10μm以上的范围内，43μm≤tI≤(0.3tDZ+87)μm(参照本图中的圆圈数字1和2)的关系成立。
这样，通过与DZ层10的宽度tDZ对应地限定中间层11的宽度tI的上限，能够使DZ层10与体层12接近(即，使中间层11中的VOx浓度的上升急剧)，能够高效地进行氧析出物对重金属的吸杂。并且，通过限定中间层11的宽度tI的下限，能够防止在从DZ层10到体层12的范围内氧析出物的密度急增而产生形变应力，从而导致器件特性产生不良情况。
图2中的数据点是对于在晶片上制成半导体器件时能够得到良好的电气特性的结构，按照与对该晶片进行的RTP的顺序(RTP的处理温度为1250～1350℃、升温速度为75℃/秒、降温速度为20～150℃/秒、氧分压为4～50％的范围内)相同的条件进行后述的模拟，对通过该模拟而得到的DZ层10的宽度tDZ与中间层11的宽度tI的关系进行描绘而得到的，各数据点包含在由DZ层10的宽度tDZ决定的中间层11的宽度tI的范围内。
此外，在图2中示出的DZ层10的宽度tDZ为10μm以上的范围内的中间层11的宽度tI的上限(参照本图中的圆圈数字2)、以及DZ层10的宽度tDZ为3μm以上的范围内的中间层11的宽度tI的下限(参照本图中的圆圈数字3)不是必须的，也可以仅在DZ层10的宽度tDZ为3μm以上且小于10μm的范围内决定上限、或者上限和下限双方。
图3A、图3B中示出VOx浓度的晶片深度方向分布的图像图。图3A是本发明所涉及的晶片的分布，图3B是以往发明所涉及的晶片的分布。在以往发明所涉及的晶片中，在形成半导体器件的DZ层内存在着VOx浓度比1.0×1012/cm3高的区域(在图3B中表示为“NG”的区域)。在该区域中，在器件制造工序中析出微小的氧析出物，有可能由于该氧析出物而导致高性能器件的寿命等电气特性降低。
与此相对，在本发明所涉及的晶片中，由于在DZ层10的深度方向的整个范围内使VOx浓度小于1.0×1012/cm3，因此抑制DZ层10中的氧析出物的析出。并且，VOx浓度在中间层11急剧地上升，能够利用位于比该中间层11靠晶片深度方向的内侧的体层12来高效地进行吸杂。因此，能够确保半导体器件较高的特性。
图4中示出本发明所涉及的晶片的热处理顺序(RTP)的一例。该RTP是使用能够迅速升降温的灯退火炉而进行的。首先，按照规定的升温速度R1从规定温度T1(例如700℃)升温到处理温度T2，在该处理温度T2保持了规定时间(例如15秒)。并且，在保持后按照规定的降温速度R2降温到规定温度T3(例如700℃)。该一系列的RTP是在含氧气氛中(氧分压为1％以上且100％以下的范围)进行的。这样，通过在含氧气氛中进行RTP，而在该RTP中在晶片的表面上形成氧化膜，从该氧化膜与晶片的界面向晶片的内部注入晶格间硅原子。该晶格间硅原子具有如下作用：与通过RTP而导入到晶片的空位抵消，降低晶片表层的VOx浓度。
并且，为了评价按照该顺序形成在晶片内的VOx浓度分布与实际的氧析出物的析出状态的关系，而在上述的顺序后，对RTP后的晶片进行了氧析出物的显现化热处理(780℃3小时+1000℃16小时这2个阶段热处理)。在该显现化热处理后，使用红外散射断层摄影装置(MO441(株式会社raytex制))来评价氧析出物的晶片深度方向分布。
在使晶片按照图4所示的顺序(处理温度T2＝1350℃、升温速度R1＝75℃/秒、降温速度R2＝120、50、25℃/秒、氧分压100％)进行了处理后，在图5A～图5C中示出进行了上述的显现化热处理时的氧析出物的晶片深度方向评价结果。图5A是降温速度R2为120℃/秒时的结果，图5B是降温速度R2为50℃/秒的结果，图5C是降温速度R2为25℃/秒时的结果。若按照上述的顺序对晶片进行热处理，则在晶片的表层形成有无法观察氧析出物的DZ层10。使降温速度R2越大则该DZ层10的宽度越窄。在该DZ层10形成半导体器件而评价寿命等电气特性时，能够确认出图5A～图5C所示的任意的晶片都具有合格基准以上的良好的特性，存在按照图5A、图5B、图5C的顺序(即，降温速度R2越小)其特性稍微降低的趋势。认为这是由于降温速度R2越小则DZ层10的宽度tDZ越大，吸杂能力降低。
升温速度R1优选为50℃/秒以上，更优选为75℃/秒以上。这样，在RTP的升温中，在RTP前存在于晶片中的氧析出物的核(在结晶制造时产生)生长，能够防止在RTP的处理温度的保持中生长的氧析出物没有完全溶解而残留于DZ层10。
接下来，在图6A～图7C中示出在按照图4所示的顺序(处理温度T2＝1300、1275、1250℃、升温速度R1＝75℃/秒、降温速度R2＝120、25℃/秒、氧分压0％)进行了处理后进行上述的显现化热处理时的氧析出物的晶片深度方向评价结果。图6A～图6C是降温速度R2都为25℃/秒时的结果，图6A是处理温度T2为1300℃时的结果，图6B是处理温度T2为1275℃时的结果，图6C是处理温度T2为1250℃时的结果，图7A～图7C是降温速度R2都为120℃/秒时的结果，图7A是处理温度T2为1300℃时的结果，图7B是处理温度T2为1275℃时的结果，图7C是处理温度T2为1250℃时的结果。在图6A～图7C中，都在晶片的表层形成了不会观察到氧析出物的DZ层10。
在该DZ层10形成半导体器件而评价寿命等电气特性时，判断出寿命的降低等不良情况。认为这是由于在乍一看为良好的DZ层10内存在利用红外散射断层摄影装置等普通的检测单元很难测定的微小氧析出物(尺寸为25nm左右以下)，该微小氧析出物引起半导体器件的不良情况。
为了评价按照图4所示的顺序进行了RTP后的VOx浓度的晶片深度方向分布与氧析出物的析出状态和器件特性的关系，而进行了RTP后的VOx浓度的晶片深度方向分布的模拟。该模拟基于考虑了高温下的空位与晶格间硅原子的生成、扩散、抵消、氮气与空位的复合体的形成等的物理模型，采用能够高精度地说明硅结晶培育中的空位和晶格间硅原子的举动的、空位和晶格间硅原子的热平衡浓度以及扩散常量。
在图8中示出按照与图5A～图7C对应的热处理条件进行热处理时的VOx浓度的晶片深度方向分布的模拟结果。本图中的标注了V的模拟结果与图5A～图5C对应，标注了VI的模拟结果与图6A～图6C对应，标注了VII的模拟结果与图7A～图7C对应。
根据图8中标注了VI以及VII的模拟结果，可知处理温度T2越高则VOx浓度越高。这是由于越高温则空位的热平衡浓度越高，由于RTP而导致大量的VOx冻结在晶片内。
另外，根据图8中标注了V的模拟结果，可知降温速度R2越大则DZ层10的宽度越窄，并且VOx浓度急剧地上升。这是由于降温速度R2越大则无法给予用于空位在RTP中在晶片的表面侧进行外侧扩散的充分的时间，空位(即VOx)的浓度较高的区域残存到晶片的表面附近。
并且，根据图8中的V与VI和VII的模拟结果的对比，可知若采用含有氧的气氛(氧分压100％)，则与不含有氧的气氛(氧分压为0％)时相比较，DZ层10的宽度变大。这是由于，在含氧气氛中，在晶片的表面形成有氧化膜，而从该氧化膜与晶片的界面向晶片表层注入晶格间硅原子，空位与该晶格间硅原子抵消而使VOx浓度下降。
在按照图5A～图5C所示的降温速度R2为120℃/秒(参照图5A)、50℃/秒(参照图5B)、25℃/秒(参照图5C)的各条件进行了RTP的晶片上形成半导体器件而评价其电气特性时，在任意的晶片中都是，在接近其表面的区域(比约60μm浅的区域)形成的半导体器件的电气特性非常良好。与此相对，在降温速度R2为120℃/秒时进行了RTP的晶片在比约60μm深的区域形成半导体器件的情况下、在降温速度R2为50℃/秒时进行了RTP的晶片在比约90μm深的区域形成半导体器件的情况下、在降温速度R2为25℃/秒时进行了RTP的晶片在比约130μm深的区域(图8中表示为“NG”的区域)形成半导体器件的情况下，能够确认出电气特性的降低趋势。认为这是由于，在该区域中存在无法利用红外散射断层摄影装置检测的微小氧析出物，因该微小氧析出物引起电气特性降低。根据该电气特性的结果，能够将VOx浓度小于1.0×1012/cm3的区域确定为没有电气特性的降低的担忧的DZ层10。
另外，若对图5A～图7C所示的氧析出物的晶片深度方向评价结果与图8所示的模拟结果进行对比，能够确认出在VOx浓度为5.0×1012/cm3以上的区域中，氧析出物高密度地析出，氧析出物的析出状态与VOx浓度的深度方向分布对应。根据该氧析出物的析出状态的结果，能够将VOx浓度为5.0×1012/cm3以上的区域确定为氧析出物高密度地析出的体层12。而且，能够将DZ层10与体层12之间的VOx浓度为1.0×1012/cm3以上且小于5.0×1012/cm3的区域确定为VOx浓度朝向体层12侧上升的中间层11。
并且，在图9中示出使处理温度T2按照1350～1150℃(50℃的间距)这5个条件、使升温速度R1为75℃/秒、使降温速度R2按照120、50、25、5℃/秒这4个条件、使氧分压按照100、50、30、10、8、6、4、2、1、0％这10个条件变化时的(若组合全部的条件则合计为200个条件)VOx浓度的晶片深度方向分布的模拟结果，在图10中示出该模拟中的VOx浓度的晶片深度方向变化量(VOx的深度微分)的晶片深度方向分布的模拟结果。
根据图9的模拟结果，与图8中说明的内容同样，降温速度R2和氧分压在恒定的条件下在一部分中存在例外，但处理温度T2越高则VOx浓度越高。另外，在处理温度T2以及氧分压处于恒定的条件下，降温速度R2越大则VOx浓度越高。并且，在处理温度T2以及降温速度R2处于恒定的条件下，氧分压越高则VOx浓度越低。
像上述那样，在将VOx浓度小于1.0×1012/cm3的区域确定为DZ层10、将1.0×1012/cm3以上且小于5.0×1012/cm3的区域确定为中间层11、将5.0×1012/cm3以上的区域确定为体层12的情况下，是否通过RTP来形成该各层10、11、12、以及形成的情况下的各层10、11、12的厚度根据RTP的处理条件而大幅改变。
如图9所示，例如若按照处理温度T2＝1350℃、升温速度R1＝75℃/秒、降温速度R2＝120℃/秒、氧分压30％的条件进行RTP，则在晶片形成有约15μm的厚度的DZ层10，并且形成有约50μm的厚度的中间层11。另外，若按照处理温度1350℃、升温速度75℃/秒、降温速度50℃/秒、氧分压10％的条件进行RTP，则在晶片形成有约4μm的DZ层10，并且形成有约59μm的厚度的中间层11。
与此相对，例如若按照处理温度T2＝1350℃、升温速度R1＝75℃/秒、降温速度R2＝120℃/秒、氧分压10％的条件进行RTP则不形成DZ层10，若按照处理温度T2＝1350℃、升温速度R1＝75℃/秒、降温速度R2＝5℃/秒、氧分压30％的条件进行RTP则不形成中间层11以及体层12，在任意的情况下都无法作为半导体器件的基板来使用。
这样，通过将RTP的处理条件(处理温度T2、升温速度R1、降温速度R2、氧分压)作为参数来进行模拟，能够简便地导出直接评价非常困难的VOx浓度的晶片深度方向分布，能够简便地估计出具备所希望的厚度的DZ层10以及中间层11的晶片的处理条件。
另外，根据图10的模拟结果，在降温速度R2以及氧分压处于恒定的条件下，虽然一部分存在例外，但处理温度T2越高则VOx浓度的晶片深度方向变化量(微分值)的最大值越高，并且其最大值的位置向晶片的表面附近侧进行了移动。另外，在处理温度T2以及氧分压处于恒定的条件下，降温速度R2越大则微分值的最大值越大，并且，其最大值向晶片的表面附近侧进行了移动。并且，在处理温度T2以及降温速度R2处于恒定的条件下，在氧分压为10％前后时微分值的最大值最大，并且朝向比约10％靠低分压侧以及高分压侧中的任意一方，其最大值变小。另外，氧分压越高则其最大值越向晶片的厚度中心侧移动。
微分值的最大值的大小越大则中间层11的VOx浓度的上升越急剧，能够经由中间层11而使DZ层10与体层12接近。这样，能够通过使两层10、12接近而缩短重金属的扩散距离，能够高效地进行吸杂。另外，通过使最大值的位置为晶片的表面附近，从而对于像上述那样扩散系数较小且吸杂困难的重金属也能够与上述同样地高效地进行吸杂。该最大值的大小优选处于5.0×1011/cm3·μm以上的范围。这是因为，通过像上述那样使微分值的最大值的大小为5.0×1011/cm3·μm以上，能够接近使吸杂有效地发挥功能。
此外，图9、图10所示的模拟结果是在干燥含氧气氛(干燥氧气气氛)使晶片进行RTP的情况下的模拟结果，在湿润含氧气氛(湿润氧气气氛)的情况下，也能够通过适当地调节模拟中的氧化膜形成速度，而自如地进行模拟。
上述中，说明了图4所示的顺序的从升温工序到降温工序是在同一气氛(上述中为包含规定分压的氧气的含氧气氛)中进行的情况，但该顺序不过是一例，例如，也可以是，在升温之前为非活性气体气氛、使处理温度下的保持工序之后为含氧气氛、或者在处理中使氧分压变化等在顺序的中途使热处理气氛适当地变更。另外，也可以是，在处理温度下的保持中，使其处理温度变化，在该变化的时机使热处理的气氛变化。
上述中说明的实施方式仅仅是例示，只要能够解决如下的本发明的课题，也允许例如在RTP之前在晶片的表面进行氧化膜等的膜形成等对晶片的层结构施加变更，该课题是指抑制硅晶片的DZ层10中的氧析出物的析出、并且确保体层12中的较高的吸杂能力。
附图标记的说明
10…无缺陷区域(DZ层)；11…中间层；12…体层。

Claims (4)

1.一种硅晶片，其特征在于，该硅晶片具备：
最表层的无缺陷区域(10)，该最表层的无缺陷区域(10)的作为空位与氧的复合体的空位氧复合体的浓度小于1.0×1012/cm3；
中间层(11)，该中间层(11)与所述无缺陷区域(10)的晶片深度方向内侧相邻地形成，从所述无缺陷区域(10)侧朝向厚度方向内侧，所述中间层(11)的所述空位氧复合体的浓度在1.0×1012/cm3以上且小于5.0×1012/cm3的范围内逐渐增加，与所述无缺陷区域(10)的宽度tDZ对应地决定所述中间层(11)的宽度tI；以及
体层(12)，该体层(12)与所述中间层(11)的晶片深度方向内侧相邻地形成，所述体层(12)的所述空位氧复合体的浓度为5.0×1012/cm3以上，
在所述无缺陷区域(10)的宽度tDZ与所述中间层(11)的宽度tI之间，在所述无缺陷区域(10)的宽度tDZ为3μm以上且小于10μm的范围内，tI≤(2.6tDZ+64)μm的关系成立。
2.根据权利要求1所述的硅晶片，其特征在于，
在所述无缺陷区域(10)的宽度tDZ与所述中间层(11)的宽度tI之间，在所述无缺陷区域(10)的宽度tDZ为10μm以上且小于100μm的范围内，tI≤(0.3tDZ+87)μm的关系成立。
3.根据权利要求2所述的硅晶片，其特征在于，
在所述无缺陷区域(10)的宽度tDZ为10μm以上100μm以下的范围内，43μm≤tI的关系成立。
4.根据权利要求1至3中任一项所述的硅晶片，其特征在于，
所述中间层(11)的所述空位氧复合体的浓度的晶片深度方向变化量的最大值为5.0×1011/cm3·μm以上。
CN201780025439.1A 2016-04-27 2017-02-24 硅晶片 Active CN109075076B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2016-089272 2016-04-27
JP2016089272A JP6704781B2 (ja) 2016-04-27 2016-04-27 シリコンウェーハ
PCT/JP2017/007177 WO2017187752A1 (ja) 2016-04-27 2017-02-24 シリコンウェーハ

Publications (2)

Publication Number Publication Date
CN109075076A CN109075076A (zh) 2018-12-21
CN109075076B true CN109075076B (zh) 2023-03-24

Family

ID=60161336

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201780025439.1A Active CN109075076B (zh) 2016-04-27 2017-02-24 硅晶片

Country Status (7)

Country Link
US (1) US10648101B2 (zh)
JP (1) JP6704781B2 (zh)
KR (1) KR102162948B1 (zh)
CN (1) CN109075076B (zh)
DE (1) DE112017002225B4 (zh)
TW (1) TWI711727B (zh)
WO (1) WO2017187752A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2024008390A (ja) * 2022-07-08 2024-01-19 株式会社Sumco シリコンウェーハ及びその製造方法

Citations (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
JPH10144696A (ja) * 1996-11-06 1998-05-29 Toshiba Ceramics Co Ltd シリコンウエーハ及びその製造方法
JPH11186277A (ja) * 1997-12-17 1999-07-09 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの熱処理方法ならびにシリコン単結晶ウエーハ
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JP2002110683A (ja) * 2000-09-26 2002-04-12 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2003007711A (ja) * 2001-06-27 2003-01-10 Sumitomo Mitsubishi Silicon Corp シリコンウェーハ
JP2003257981A (ja) * 2002-02-27 2003-09-12 Toshiba Ceramics Co Ltd シリコンウェーハの製造方法
JP2004087592A (ja) * 2002-08-23 2004-03-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ
CN1591781A (zh) * 2003-09-05 2005-03-09 海力士半导体有限公司 硅晶片及其制造方法
JP2005311200A (ja) * 2004-04-23 2005-11-04 Komatsu Electronic Metals Co Ltd シリコン半導体基板の熱処理方法及び同方法で処理されたシリコン半導体基板
JP2005322875A (ja) * 2004-05-10 2005-11-17 Siltron Inc シリコンウェーハ及びその製造方法
JP2009073684A (ja) * 2007-09-19 2009-04-09 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法
JP2009218620A (ja) * 2009-06-23 2009-09-24 Sumco Corp シリコンウェーハの製造方法
JP2009231430A (ja) * 2008-03-21 2009-10-08 Covalent Materials Corp シリコンウェーハ
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
DE102012214085A1 (de) * 2012-08-08 2014-05-15 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100378184B1 (ko) 1999-11-13 2003-03-29 삼성전자주식회사 제어된 결함 분포를 갖는 실리콘 웨이퍼, 그의 제조공정및 단결정 실리콘 잉곳의 제조를 위한 초크랄스키 풀러
JP4605876B2 (ja) 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
JP4106862B2 (ja) * 2000-10-25 2008-06-25 信越半導体株式会社 シリコンウェーハの製造方法
JP2003059932A (ja) * 2001-08-08 2003-02-28 Toshiba Ceramics Co Ltd シリコン単結晶ウエハの製造方法およびシリコン単結晶ウエハ
US6955718B2 (en) 2003-07-08 2005-10-18 Memc Electronic Materials, Inc. Process for preparing a stabilized ideal oxygen precipitating silicon wafer
JP2005340348A (ja) * 2004-05-25 2005-12-08 Sumco Corp Ｓｉｍｏｘ基板の製造方法及び該方法により得られるｓｉｍｏｘ基板
US20080251879A1 (en) * 2005-07-11 2008-10-16 Naoshi Adachi Method for Manufacturing Simox Substrate and Simox Substrate Obtained by this Method
CN103943672B (zh) * 2006-01-20 2020-06-16 英飞凌科技奥地利股份公司 处理含氧半导体晶片的方法及半导体元件
DE102006002903A1 (de) * 2006-01-20 2007-08-02 Infineon Technologies Austria Ag Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
US8378384B2 (en) * 2007-09-28 2013-02-19 Infineon Technologies Ag Wafer and method for producing a wafer
US8476149B2 (en) * 2008-07-31 2013-07-02 Global Wafers Japan Co., Ltd. Method of manufacturing single crystal silicon wafer from ingot grown by Czocharlski process with rapid heating/cooling process
US10177008B2 (en) * 2014-01-14 2019-01-08 Sumco Corporation Silicon wafer and method for manufacturing the same
US10020203B1 (en) * 2017-01-06 2018-07-10 Sumco Corporation Epitaxial silicon wafer

Patent Citations (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW331017B (en) * 1996-02-15 1998-05-01 Toshiba Co Ltd Manufacturing and checking method of semiconductor substrate
JPH10144696A (ja) * 1996-11-06 1998-05-29 Toshiba Ceramics Co Ltd シリコンウエーハ及びその製造方法
TW429478B (en) * 1997-08-29 2001-04-11 Toshiba Corp Semiconductor device and method for manufacturing the same
JPH11186277A (ja) * 1997-12-17 1999-07-09 Shin Etsu Handotai Co Ltd シリコン単結晶ウエーハの熱処理方法ならびにシリコン単結晶ウエーハ
JP2002110683A (ja) * 2000-09-26 2002-04-12 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2003007711A (ja) * 2001-06-27 2003-01-10 Sumitomo Mitsubishi Silicon Corp シリコンウェーハ
JP2003257981A (ja) * 2002-02-27 2003-09-12 Toshiba Ceramics Co Ltd シリコンウェーハの製造方法
JP2004087592A (ja) * 2002-08-23 2004-03-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの製造方法及びシリコンウェーハ
CN1591781A (zh) * 2003-09-05 2005-03-09 海力士半导体有限公司 硅晶片及其制造方法
KR20050024994A (ko) * 2003-09-05 2005-03-11 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
JP2005311200A (ja) * 2004-04-23 2005-11-04 Komatsu Electronic Metals Co Ltd シリコン半導体基板の熱処理方法及び同方法で処理されたシリコン半導体基板
CN1943022A (zh) * 2004-04-23 2007-04-04 小松电子金属股份有限公司 硅半导体衬底的热处理方法以及使用该方法处理的硅半导体衬底
JP2005322875A (ja) * 2004-05-10 2005-11-17 Siltron Inc シリコンウェーハ及びその製造方法
JP2009073684A (ja) * 2007-09-19 2009-04-09 Shin Etsu Handotai Co Ltd エピタキシャルウェーハの製造方法
JP2009231430A (ja) * 2008-03-21 2009-10-08 Covalent Materials Corp シリコンウェーハ
JP2010040587A (ja) * 2008-07-31 2010-02-18 Covalent Materials Corp シリコンウェーハの製造方法
JP2009218620A (ja) * 2009-06-23 2009-09-24 Sumco Corp シリコンウェーハの製造方法
DE102012214085A1 (de) * 2012-08-08 2014-05-15 Siltronic Ag Halbleiterscheibe aus einkristallinem Silizium und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
TW201802305A (zh) 2018-01-16
CN109075076A (zh) 2018-12-21
JP6704781B2 (ja) 2020-06-03
DE112017002225B4 (de) 2021-04-15
KR102162948B1 (ko) 2020-10-07
US10648101B2 (en) 2020-05-12
US20190119828A1 (en) 2019-04-25
DE112017002225T5 (de) 2019-01-10
WO2017187752A1 (ja) 2017-11-02
TWI711727B (zh) 2020-12-01
KR20190002461A (ko) 2019-01-08
JP2017199788A (ja) 2017-11-02

Similar Documents

Publication Publication Date Title
JP5940238B2 (ja) シリコンウエハの製造方法
KR100573473B1 (ko) 실리콘 웨이퍼 및 그 제조방법
JP5256195B2 (ja) シリコンウエハ及びその製造方法
JP4794137B2 (ja) シリコン半導体基板の熱処理方法
KR101116949B1 (ko) 실리콘 웨이퍼 및 실리콘 웨이퍼 제조 방법
KR100945767B1 (ko) 실리콘 웨이퍼 및 그 제조 방법
CN107210223B (zh) 硅晶圆的制造方法
TWI548785B (zh) 矽晶圓及其製造方法
JP5160023B2 (ja) シリコンウェーハ及びシリコンウェーハの製造方法
JP5567259B2 (ja) シリコンウェーハおよびその製造方法
CN109075076B (zh) 硅晶片
WO2002049091A1 (fr) Procede de fabrication d'une tranche de recuit et tranche obtenue
JP5572091B2 (ja) 半導体ウェーハの製造方法
JP6716344B2 (ja) シリコンウェーハの熱処理方法
KR100685260B1 (ko) 실리콘 웨이퍼의 열처리 방법
KR101089994B1 (ko) 저온 공정에서 근접 게터링 능력을 갖는 실리콘 웨이퍼 및 그 제조 방법
WO2024009659A1 (ja) シリコンウェーハ及びその製造方法
JP6711320B2 (ja) シリコンウェーハ
KR101081652B1 (ko) 저온 급속 열처리를 통해 ｂｍｄ농도를 제어하는 실리콘 웨이퍼 제조 방법
JP5227586B2 (ja) アニールシリコンウエハの製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant