CN108735721A - 半导体装置 - Google Patents
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Abstract
半导体装置包括第1、第2半导体芯片、金属基体及第1、第2接合部件。上述第2半导体芯片在第1方向上与上述第1半导体芯片分离。上述金属基体在与上述第1方向交叉的第2方向上,与上述第1、第2半导体芯片分离。上述绝缘基体设置于上述第1半导体芯片与上述金属基体之间及上述第2半导体芯片与上述金属基体之间。上述第1接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第1半导体芯片与上述金属基体之间。上述第2接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第2半导体芯片与上述金属基体之间。
Description
关联申请的交叉引用
本申请基于并主张2017年4月19日提出的在先日本专利申请2017-083063的优先权,这里通过参考而援引在先申请的全部内容。
技术领域
实施方式涉及半导体装置。
背景技术
功率半导体芯片在动作中发出较高的热。较高的热会使半导体装置例如功率半导体模块变形。希望提高散热性。
发明内容
根据实施方式,半导体装置包括第1半导体芯片、第2半导体芯片、金属基体、第1接合部件及第2接合部件。上述第2半导体芯片在第1方向上与上述第1半导体芯片分离。上述金属基体在与上述第1方向交叉的第2方向上,与上述第1半导体芯片及上述第2半导体芯片分离。上述绝缘基体设置于上述第1半导体芯片与上述金属基体之间及上述第2半导体芯片与上述金属基体之间。上述第1接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第1半导体芯片与上述金属基体之间。上述第2接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第2半导体芯片与上述金属基体之间。
附图说明
图1是例示第1实施方式的半导体装置的示意剖视图。
图2A是例示第1实施方式的半导体装置的示意俯视图。图2B是沿着图2A中的B-B线的示意剖视图。图2C是沿着图2A中的C-C线的示意剖视图。
图3A是例示第1实施方式的半导体装置的示意俯视图。图3B是沿着图3A中的B-B线的示意剖视图。图3C是沿着图3A中的C-C线的示意剖视图。
图4是例示第1实施方式的半导体装置的示意剖视图。
图5是例示第1实施方式的半导体装置的另外的示意剖视图。
图6A及图6B是例示第2实施方式的半导体装置的示意剖视图。
图7是例示第3实施方式的半导体装置的示意俯视图。
图8A~图8D是例示第4实施方式的半导体装置的示意俯视图。
图9是例示第5实施方式的半导体装置的示意俯视图。
图10A是例示第6实施方式的半导体装置的示意俯视图。图10B是沿着图10A中的B-B线的示意剖视图。
图11是例示第6实施方式的半导体装置的另外的示意剖视图。
图12是例示第7实施方式的半导体装置的示意剖视图。
具体实施方式
根据实施方式,半导体装置包括第1半导体芯片、第2半导体芯片、金属基体、第1接合部件及第2接合部件。上述第2半导体芯片在第1方向上与上述第1半导体芯片分离。上述金属基体在与上述第1方向交叉的第2方向上,与上述第1半导体芯片及上述第2半导体芯片分离。上述绝缘基体设置于上述第1半导体芯片与上述金属基体之间及上述第2半导体芯片与上述金属基体之间。上述第1接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第1半导体芯片与上述金属基体之间。上述第2接合部件设置于上述金属基体与上述绝缘基体之间,在上述第2方向上,至少一部分处于上述第2半导体芯片与上述金属基体之间。
以下,参照附图对本发明的实施方式进行说明。
附图是示意性的或者概念性的,各部分的厚度与宽度的关系、部分间的大小的比率等,不一定与现实的相同。即使是表示相同的部分的情况下,也存在根据附图以彼此的尺寸、比率不同的方式表示的情况。
在本案说明书和各图中,对于与关于已经出现的图的在前面叙述过的要素同样的要素附以同一符号,详细的说明适当省略。
(第1实施方式)
图1是例示第1实施方式的半导体装置的示意剖视图。
在图1中,示出了第1方向、第2方向及第3方向。在本说明书中,将第1方向设为X轴方向。将与X轴方向交叉例如正交的1个方向设为第2方向。第2方向是Z轴方向。将与X轴方向及Z轴方向分别交叉例如正交的1个方向设为第3方向。第3方向是Y轴方向。第3方向与通过第1方向及第2方向形成的平面(包含第1方向及第2方向的平面)交叉。
如图1所示,半导体装置100包括第1半导体芯片1a、第2半导体芯片1b、金属基体2、绝缘基体3、第1接合部件4a及第2接合部件4b。
图1所示的半导体装置100例如是功率半导体模块。第1半导体芯片1a及第2半导体芯片1b是功率半导体芯片。功率半导体模块的电流密度的范围例如是50~1000A/cm2。在第1半导体芯片1a中,例如设置有晶体管等。晶体管的例子是MOSFET及IGBT等。另外,MOSFET的栅极绝缘膜并不限于例如氧化物。在第2半导体芯片1b中,设置有例如二极管等。第2半导体芯片1b在X轴方向上与第1半导体芯片1a分离。
金属基体2在Z轴方向上与第1半导体芯片1a及第2半导体芯片1b分离。金属基体2包含例如铜、铝。
绝缘基体3设置在第1半导体芯片1a与金属基体2之间及第2半导体芯片1b与金属基体2之间。绝缘基体3例如包含从由氧化铝、氮化硅、氮化铝及氮化硼构成的群中选择的至少1种。
第1接合部件4a设置在金属基体2与绝缘基体3之间。第1接合部件4a的至少一部分在Z轴方向上处于第1半导体芯片1a与金属基体2之间。第2接合部件4b设置在金属基体2与绝缘基体3之间。第2接合部件4b的至少一部分在Z轴方向上处于第2半导体芯片1b与金属基体2之间。第1接合部件4a及第2接合部件4b将金属基体2与绝缘基体3接合。第1接合部件4a在Z轴方向上例如处于第1半导体芯片1a的正下方。第2接合部件4b在Z轴方向上例如处于第2半导体芯片1b的正下方。以下对“正下方”的具体的1个例子进行说明。
图2A是例示第1实施方式的半导体装置的示意俯视图。图2B是沿着图2A中的B-B线的示意剖视图。图2C是沿着图2A中的C-C线的示意剖视图。图2A~图2C将第1半导体芯片1a或者第2半导体芯片1b的局部放大表示。图2A~图2C的括弧内的参照符号表示第2半导体芯片1b及第2接合部件4b的情况。
在图2A及图2B所示的例子中,X轴方向的第1半导体芯片1a的第1长度L1,比X轴方向的第1接合部件4a的第2长度L2短(L1<L2)。X轴方向例如是与和Z轴方向正交的平面平行的方向之一。X轴方向的第2半导体芯片1b的第3长度L3,比X轴方向的第2接合部件4b的第4长度L4短(L3<L4)。Y轴方向的第1半导体芯片1a的第5长度L5,比Y轴方向的第1接合部件4a的第6长度L6短(L5<L6)。Y轴方向例如是和与Z轴方向正交的平面平行的方向之一。Y轴方向的第2半导体芯片1b的第7长度L7,比Y轴方向的第2接合部件4b的第8长度L8短(L7<L8)。
第1半导体芯片1a包括第1侧面1sa和第2侧面1sb。从第1侧面1sa朝向第2侧面1sb的方向,和与Z轴方向正交的平面(XY平面)平行,例如是X轴方向。第1接合部件4a包括第3侧面4sc和第4侧面4sd。从第3侧面4sc朝向第4侧面4sd的方向例如沿着X轴方向。
第2半导体芯片1b包括第5侧面1se和第6侧面1sf。从第5侧面1se朝向第6侧面1sf的方向例如是X轴方向。第2接合部件4b包括第7侧面4sg和第8侧面4sh。从第7侧面4sg朝向第8侧面4sh的方向例如沿着X轴方向。
第1半导体芯片1a包括第9侧面1si和第10侧面1sj。从第9侧面1si朝向第10侧面1sj的方向例如是Y轴方向。第1接合部件4a包括第11侧面4sk和第12侧面4sl。从第11侧面4sk朝向第12侧面4sl的方向例如沿着Y轴方向。
第2半导体芯片1b包括第13侧面1sm和第14侧面1sn。从第13侧面1sm朝向第14侧面1sn的方向例如是Y轴方向。第2接合部件4b包括第15侧面4so和第16侧面4sp。从第15侧面4so朝向第16侧面4sp的方向例如沿着Y轴方向。
在第1长度L1比第2长度L2短,且第5长度L5比第6长度L6短的情况下,例如,X轴方向上的第1半导体芯片1a的第1侧面1sa的位置及X轴方向上的第2侧面1sb的位置,位于X轴方向上的第1接合部件4a的第3侧面4sc的位置与第4侧面4sd的位置之间。而且,例如,Y轴方向上的第1半导体芯片1a的第9侧面1si的位置及Y轴方向上的第10侧面1sj的位置,位于Y轴方向上的第1接合部件4a的第11侧面4sk的位置与Y轴方向上的第12侧面4sl的位置之间。第1半导体芯片1a的第1侧面1sa、第2侧面1sb、第9侧面1si及第10侧面1sj这4个在Z轴方向上分别位于第1接合部件4a之上。
在第3长度L3比第4长度L4短,且第7长度L7比第8长度L8短的情况下,例如,X轴方向上的第2半导体芯片1b的第5侧面1se的位置及X轴方向上的第6侧面1sf的位置,位于X轴方向上的第2接合部件4b的第7侧面4sg的位置与X轴方向上的第8侧面4sh的位置之间。而且,例如,Y轴方向上的第2半导体芯片1b的第13侧面1sm的位置及Y轴方向上的第14侧面1sn的位置,位于Y轴方向上的第2接合部件4b的第15侧面4so的位置与Y轴方向上的第16侧面4sp的位置之间。第2半导体芯片1b的第5侧面1se、第6侧面1sf、第13侧面1sm及第14侧面1sn这4个在Z轴方向上分别位于第2接合部件4b之上。
图3A是例示第1实施方式的半导体装置的示意俯视图。图3B是沿着图3A中的B-B线的示意剖视图。图3C是沿着图3A中的C-C线的示意剖视图。
在图3A~图3C中,示出了第1长度L1与第2长度L2相等(L1=L2)且第5长度L5与第6长度L6相等(L5=L6)的情况。或者,示出了第3长度L3与第4长度L4相等(L3=L4)且第7长度L7与第8长度L8相等(L7=L8)的情况。另外,在本说明书中,所谓的“相等”,不仅包括完全相等的情况,也包括实质上相等的情况。
在该情况下,例如,第1半导体芯片1a的第1侧面1sa、第2侧面1sb、第9侧面1si及第10侧面1sj的位置,在Z轴方向上分别与第1接合部件4a的第3侧面4sc、第4侧面4sd、第11侧面4sk及第12侧面4sl的位置重叠。第1半导体芯片1a的第1侧面1sa、第2侧面1sb、第9侧面1si及第10侧面1sj这4个在Z轴方向上分别位于第1接合部件4a之上。
例如,第2半导体芯片1b的第5侧面1se、第6侧面1sf、第13侧面1sm、第14侧面1sn的位置,在Z轴方向上分别与第2接合部件4b的第7侧面4sg、第8侧面4sh、第15侧面4so及第16侧面4sp的位置重叠。第2半导体芯片1b的第5侧面1se、第6侧面1sf、第13侧面1sm及第14侧面1sn这4个在Z轴方向上分别位于第2接合部件4b之上。
这样,在第1长度L1为第2长度L2以下(L1≤L2)且第5长度L5为第6长度L6以下(L5≤L6)的情况下,第1接合部件4a在Z轴方向上设置于第1半导体芯片1a的正下方从例如散热性的观点为优选。而且,在第3长度L3为第4长度L4以下(L3≤L4)且第7长度L7为第8长度L8以下(L7≤L8)的情况下,第2接合部件4b在Z轴方向上设置于第2半导体芯片1b的正下方,从例如散热性的观点为优选。
图4是例示第1实施方式的半导体装置的示意剖视图。
如图4所示,角θ1是金属基体2的上面2a与第1接合部件4a的第3侧面4sc所成的角。角θ2是金属基体2的上面2a与第1接合部件4a的第4侧面4sc所成的角。角θ1及角θ2有时分别不为例如“直角”。在图4所示的例子中为,“θ1>90°”,“θ2>90°”。第1接合部件4a的顶部中的X轴方向的第2长度L21,比第1接合部件4a的底部中的X轴方向的第2长度L22短(L21<L22)。
在第1接合部件4a的沿着X轴方向及Z轴方向的截面中,例如产生了第2长度L2不同的部位的情况下,作为第2长度L2,采用长度最短的部位的长度。在本例中,作为第2长度L2,采用第1接合部件4a的顶部中的第2长度L21。据此,例如,第1接合部件4a的第2长度L2,无论对何处测定,第1长度L1都能够为第2长度L2以下(L1≤L2)。
长度的测定部位的选择对于第2接合部件4b也是同样的。在第2接合部件4b的顶部中的X轴方向的第4长度L41比第2接合部件4b的底部中的X轴方向的第4长度L42短(L41<L42)的情况下,作为第2长度L2,采用第2接合部件4b的顶部中的第4长度L41。而且,虽未特别图示,但在沿着Y轴方向及Z轴方向的截面中,长度的测定部位也能够如上所述那样选择。
在第1实施方式中,第1接合部件4a及第2接合部件4b使用例如烧结型接合材料。
烧结型接合材料包含金属微粒子例如金属纳米粒子。金属纳米粒子的金属包含从由Ag(银)、Ni(镍)及Cu(铜)构成的群中选择的至少1个。烧结型接合材料,是在烧结前将例如具有包含有机物的表面保护膜的金属纳米粒子分散于例如有机溶剂中的糊剂。例如,根据糊剂状的烧结型接合材料,能够在烧结前将第1接合部件4a及第2接合部件4b在X轴方向上图案形成为互相分离的图案。在本说明书中,所谓的烧结,例如通过加热到比材料的熔点低的温度,从而块状的部分不会熔融,而在表面的一部分相邻的金属纳米粒子彼此间形成接合状态。
金属纳米粒子的表面保护膜及有机溶剂通过加热来除去。金属纳米粒子彼此接触。在使接触的金属纳米粒子彼此烧结后,形成第1接合部件4a及第2接合部件4b,金属基体2与绝缘基体3接合。在烧结中,第1接合部件4a及第2接合部件4b与例如焊锡材料那样的熔融类接合材料相比较,不易流动。
在烧结后,第1接合部件4a及第2接合部件4b产生孔例如微孔。在第1实施方式中,第1接合部件4a及第2接合部件4b是有孔材质。有孔材质的第1接合部件4a的致密度例如为60%以上95%以下。同样地,有孔材质的第2接合部件4b的致密度例如为60%以上95%以下。另外,在本说明书中,致密度100%为没有孔的状态。随着致密度变低,在第1接合部件4a中孔所占的比例及在第2接合部件4b中孔所占的比例变大。“100%-致密度(%)”,与这些接合物各自中孔所占的比例对应。
半导体装置100还包括第3接合部件4c、第4接合部件4d、第5接合部件4e、第6接合部件4f、第1导电体5a、第2导电体5b、第3导电体5c及第4导电体5d。
第1导电体5a设置于第1半导体芯片1a与绝缘基体3之间、及第2半导体芯片1b与绝缘基体3之间。第2导电体5b在X轴方向上与第1导电体5a及第3导电体5c分离。第3导电体5c在X轴方向上与第1导电体5a及第2导电体5b分离。第1导电体5a~第3导电体5c例如是设置于绝缘基体3上的电路配线。第1导电体5a~第3导电体5c例如包含Cu。
第3接合部件4c设置于第1导电体5a与第1半导体芯片1a之间。第3接合部件4c的至少一部分在Z轴方向上处于第1半导体芯片1a与第1导电体5a之间。第4接合部件4d设置于第1导电体5a与第2半导体芯片1b之间。第4接合部件4d的至少一部分在Z轴方向上处于第2半导体芯片1b与第1导电体5a之间。第3接合部件4c将第1导电体5a与第1半导体芯片1a接合。第4接合部件4d将第1导电体5a与第2半导体芯片1b接合。在第1实施方式中,第3接合部件4c及第4接合部件4d例如使用烧结型接合材料。第3接合部件4c及第4接合部件4d例如是有孔材质。有孔的第3接合部件4c及有孔的第4接合部件4d包括从由Ag、Ni及Cu构成的群中选择的至少1个。另外,在第1实施方式中,第3接合部件4c及第4接合部件4d可以使用熔融类接合材料,例如焊锡材料,焊锡材料包含例如Sn(锡)。
第5接合部件4e设置于金属基体2与绝缘基体3之间。第5接合部件4e的至少一部分在Z轴方向上处于第2导电体5b与金属基体2之间。第6接合部件4f设置于金属基体2与绝缘基体3之间。第6接合部件4f的至少一部分在Z轴方向上处于第3导电体5c与金属基体2之间。第5接合部件4e及第6接合部件4f将金属基体2与绝缘基体3接合。在第1实施方式中,第5接合部件4e及第6接合部件4f使用例如烧结型接合材料。第5接合部件4e及第6接合部件4f例如是有孔材质。有孔的第5接合部件4e及有孔的第6接合部件4f例如包含从由Ag、Ni及Cu构成的群中选择的至少1种。也可以针对每个第2导电体5b及第3导电体5c,设置有第5接合部件4e及第6接合部件4f。
第1半导体芯片1a包括第1电极6a及第2电极6b。在第1实施方式中,第1电极6a在Z轴方向上与第2电极6b分离。第2半导体芯片1b包括第3电极6c及第4电极6d。在第1实施方式中,第3电极6c在Z轴方向上与第4电极6d分离。
第1导电体5a与第1半导体芯片1a及第2半导体芯片1b分别电连接。第1电极6a经由第3接合部件4c与第1导电体5a电连接。第2电极6b经由第1配线7a与第2导电体5b电连接。第3电极6c经由第4接合部件4d与第1导电体5a电连接。第4电极6d经由第2配线7b与第2导电体5b电连接。第1导电体5a经由第3配线7c与第3导电体5c电连接。
第4导电体5d设置在绝缘基体3与第1接合部件4a之间、绝缘基体3与第2接合部件4b之间、绝缘基体3与第5接合部件4e之间及绝缘基体3与第6接合部件4f之间。第4导电体5d是设置在绝缘基体3的背面之上的金属箔或者电路配线。第4导电体5d包括例如Cu。
图5是例示第1实施方式的半导体装置的另外的示意剖视图。图5表示将图1所示的半导体装置100收纳于壳体,并将散热部件安装于金属基体2的状态。
图5所示的状态的半导体装置100还具备中间部件80、散热部件81、壳体82及树脂83。金属基体2设置在第1接合部件4a与中间部件80之间、第2接合部件4b与中间部件80之间、第5接合部件4e与中间部件80之间及第6接合部件4f与中间部件80之间。中间部件80设置在金属基体2与散热部件81之间。中间部件80例如是热界面材料(TIM)。TIM是导热部件。TIM例如是包含导热性填充剂的润滑脂或者包含导热性填充剂的弹性体。散热部件81例如是散热器。
金属基体2包括边缘区域2b。边缘区域2b沿着金属基体2的边缘。在边缘区域2b之上设置有壳体82。壳体82是框状。框状的壳体82包围图1所示的半导体装置100。在壳体82中设置有主端子。在图5中,示出了主端子84a和主端子84b。主端子84a经由第4配线7d与例如第2导电体5b电连接。主端子84b经由第5配线7e与例如第3导电体5c电连接。
在壳体82内设置有树脂83。树脂83是绝缘性的。树脂83将半导体装置100相对于外界密封,并且绝缘。在第1实施方式中,树脂83在壳体82内进一步设置在第1接合部件4a与第2接合部件4b之间、第1接合部件4a与第6接合部件4f之间、及第2接合部件4b与第5接合部件4e之间。树脂83具有柔软性。树脂83例如能够对应于第1接合部件4a、第2接合部件4b、第5接合部件4e、第6接合部件4f、金属基体2及绝缘基体3的膨胀及收缩而变形。树脂83也可以设置在金属基体2与绝缘基体3之间、第1接合部件4a与第2接合部件4b之间、第1接合部件4a与第6接合部件4f之间及第2接合部件4b与第5接合部件4e之间。例如,在第1实施方式中,在金属基体2与绝缘基体3之间,树脂83分别被填充在第1接合部件4a与第2接合部件4b之间、第1接合部件4a与第6接合部件4f之间及第2接合部件4b与第5接合部件4e之间。
第1实施方式的半导体装置100中,将金属基体2与绝缘基体3接合的接合部件至少包括第1接合部件4a和第2接合部件4b。例如,半导体装置100中,接合部件包括第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f。在半导体装置100中,在金属基体2与绝缘基体3之间,将接合部件分为多个接合部件,并能够将各接合部件选择性地设置在必要的部位。
根据这种半导体装置100,与将焊锡材料设置在金属基体2与绝缘基体3间的整体(例如,金属基体2与第4导电体5d间的整体)的半导体装置相比较,能够降低接合部件的热电阻。例如,烧结型接合材料与焊锡材料相比较,导热率好。因此,在接合面积相同的情况下,与使用焊锡材料的情况相比较,热电阻降低。烧结型接合材料与焊锡材料相比较,能够使接合部件的例如Z轴方向的厚度变薄。接合从整面接合变为部分接合时,热电阻增大。但是,因为烧结型接合材料的良好的导热率及能够使接合部件的Z轴方向的厚度变薄这两者,与基于焊锡材料的整面接合相比较,基于烧结型接合材料的部分接合能够降低热电阻。因此,第1实施方式能够提高半导体装置100的散热性。例如,功率半导体模块的安装密度不断提高。在安装密度提高时,散热变得困难。能够提高散热性的第1实施方式,对安装密度不断提高的功率半导体模块是有效的。
金属基体2的线膨胀系数α2与绝缘基体3的线膨胀系数α3,不匹配。例如,包含铜的金属基体2的线膨胀系数α2为约“17”。例如,包含氧化铝的绝缘基体3的线膨胀系数α3为约“3~8”。
例如,在通过接合部件将金属基体2与绝缘基体3整面地接合的半导体装置中,与将接合部件分为多个区域而接合的情况相比,金属基体2的变形变大。在金属基体2大幅变形时,例如,导致图4所示的中间部件80的抽空(pump-out)。在发生中间部件80的抽空时,金属基体2与散热部件81间的热电阻增加。
在第1实施方式中,在金属基体2与绝缘基体3之间,能够将作为接合部件的各接合部件分别选择性地设置在必要的部位。因此,在组装后,例如能够减小金属基体2的变形。若能够减小金属基体2的变形,则能够使中间部件80的Z轴方向的厚度t80变薄。
在第1实施方式中,在高温下的动作时,半导体装置100例如半导体装置100的金属基体2,与将1个接合部件设置在金属基体2与绝缘基体3之间的整体上的半导体装置相比较,变得不易变形。因此,能够抑制中间部件80的抽空。能够抑制中间部件80的抽空的结果,还能够将中间部件80的Z轴方向的厚度t80设定得更薄。
根据第1实施方式,例如,
(a)能够抑制中间部件80的抽空,
(b)能够将中间部件80的Z轴方向的厚度t80设定得较薄;所以还能够抑制中间部件80的热电阻的增加。
第1半导体芯片1a及第2半导体芯片1b,在动作状态下分别变得高热。金属基体2及绝缘基体3,在第1半导体芯片1a及第2半导体芯片1b从非动作状态变为动作状态时膨胀,在从动作状态变为非动作状态时收缩。在金属基体2及绝缘基体3变形时,在接合部件的内部,产生应力。根据接合部件本身的温度变化,也会在接合部件的内部产生应力。在1个接合部件与金属基体2的接合面积及1个接合部件与绝缘基体3的接合面积较大时,在1个接合部件的内部产生的应力变大。
在第1实施方式中,接合部件至少包括多个接合部件例如第1接合部件4a及第2接合部件4b。在第1实施方式中,至少能够使第1接合部件4a与金属基体2的接合面积、第2接合部件4b与金属基体2的接合面积、第1接合部件4a与绝缘基体3的接合面积及第2接合部件4b与绝缘基体3的接合面积分别减小。因此,能够使在第1接合部件4a及第2接合部件4b的内部产生的应力分别减小。根据第1实施方式,还能够提高金属基体2与绝缘基体3的接合的可靠性。
在使用了熔融类接合材料的接合部件中,考虑流动化时的倾向,将Z轴方向的厚度形成得较厚。
在第1实施方式中,接合部件例如第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f,分别为烧结型接合材料。烧结型接合材料与如例如焊锡材料那样的熔融类接合材料相比较,在接合时不易流动化。
在接合部件例如第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f使用烧结型接合材料时,与使用熔融类接合材料的情况相比较,能够使第1接合部件4a的Z轴方向的第1厚度t1、第2接合部件4b的Z轴方向的第2厚度t2、第5接合部件4e的Z轴方向的第5厚度t5及第6接合部件4f的Z轴方向的第6厚度t6更薄。
例如,在半导体装置100的接合部件使用了熔融类接合材料例如包含Sn的焊锡材料的情况下,接合部件必要的Z轴方向的厚度,大约为310~350μm。
与此相对,在第1实施方式的半导体装置100的各接合部件使用了烧结型接合材料的情况下,第1接合部件4a的Z轴方向的第1厚度t1、第2接合部件4b的Z轴方向的第2厚度t2、第5接合部件4e的Z轴方向的第5厚度t5及第6接合部件4f的Z轴方向的第6厚度t6,能够分别为50μm以上200μm以下。
根据第1实施方式,通过将Z轴方向的厚度“t1”、“t2”、“t5”及“t6”分别设定为50μm以上200μm以下,能够使包括第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f的接合部件的热电阻进一步降低。
熔融类接合材料,例如包含Sn的焊锡材料的导热率为约50W/(m·K)。
与此相对,在第1实施方式的半导体装置100的接合部件使用了烧结型接合材料的情况下,第1接合部件4a的第1导热率λ1、第2接合部件4b的第2导热率λ2、第5接合部件4e的第5导热率λ5及第6接合部件4f的第6导热率λ6,例如能够分别为80W/(m·K)以上350W/(m·K)以下。
根据第1实施方式,通过将导热率“λ1”、“λ2”、“λ5”及“λ6”分别设定为80W/(m·K)以上350W/(m·K)以下,能够进一步降低包括第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f的接合部件的热电阻。
(第2实施方式)
图6A及图6B是例示第2实施方式的半导体装置的示意剖视图。在图6A及图6B中示出了第1半导体芯片1a的情况。图6A及图6B所示的关系,在第2半导体芯片1b的情况下也同样成立。在图6A及图6B中,括弧内的参照符号表示置换为第2半导体芯片1b的情况。
如图6A及图6B所示,第1半导体芯片1a产生的热H朝向绝缘基体3及金属基体2以例如相对于Z轴方向为约45°的角度扩展到外侧。第1接合部件4a及第2接合部件4b的大小的决定中例如可以考虑图6A及图6B所示的“热H的扩展”。
图6A表示第1接合部件4a的第2长度L2与第1半导体芯片1a的第1长度L1相等的情况(L1=L2)。而且,表示如括弧内的参照符号所示那样,第2接合部件4b的第4长度L4与第2半导体芯片1b的第3长度L3相等的情况(L3=L4)。
在第2实施方式中,图6A所示的状态被设为例如第1接合部件4a的第2长度L2的最小值及第2接合部件4b的第4长度L4的最小值。
图6B表示第1接合部件4a的第2长度L2比第1半导体芯片1a的第1长度L1长的情况(L1<L2)。而且,表示第2接合部件4b的第4长度L4比第2半导体芯片1b的第3长度L3长的情况(L3<L4)。
图6B所示的状态为,在热H从第1半导体芯片1a或者第2半导体芯片1b起、朝向金属基体2以相对于Z轴方向为约45°的角度扩展到外侧时,第2长度L2、或者第4长度L4与金属基体2最初受到的热H的宽度实质上相等。
在第2实施方式中,图6B所示的状态被设为,例如第1接合部件4a的第2长度L2的最大值及第2接合部件4b的第4长度L4的最大值。
在第2实施方式中,例如,第1半导体芯片1a的第1长度L1、第1接合部件4a的第2长度L2及Z轴方向的从第1半导体芯片1a到金属基体2的第1距离D1满足,
L1≤L2≤L1+(D1×2)…(1)
的关系。另外,在将第1长度L1作为对角线的情况下,第2长度L2为最大第2长度L2max。在该情况下,最大第2长度L2max、第1长度L1、第1距离D1满足,
的关系。
而且,在第2实施方式中,例如,第2半导体芯片1b的第3长度L3、第2接合部件4b的第4长度L4、Z轴方向的从第2半导体芯片1b到金属基体2的第2距离D2满足,
L3≤L4≤L3+(D2×2)…(2)
的关系。在将第3长度L3作为对角线的情况下,最大第4长度L4max、第3长度L3及第2距离D2满足,
的关系。
根据第2实施方式,通过将第1接合部件4a的第2长度L2及第2接合部件4b的第4长度L4,设定为满足(1)式及(2)式的范围,从而例如能够确保从第1半导体芯片1a及第2半导体芯片1b的散热性,并且能够分别降低第1接合部件4a及第2接合部件4b的热应力。
另外,关于Y轴方向,也有同样的关系。即,在第2实施方式中,例如,第1半导体芯片1a的第5长度L5、第1接合部件4a的第6长度L6、Z轴方向的从第1半导体芯片1a到金属基体2的第1距离D1满足,
L5≤L6≤L5+(D1×2)…(3)
的关系。在将第5长度L5作为对角线的情况下,最大第6长度L6max、第5长度L5及第1距离D1满足,
的关系。
同样地,例如第2半导体芯片1b的第7长度L7、第2接合部件4b的第8长度L8、Z轴方向的从第2半导体芯片1b到金属基体2的第2距离D2满足,
L7≤L8≤L7+(D2×2)…(4)。
在将第7长度L7作为对角线的情况下,最大第8长度L8max、第7长度L7、第3距离D2满足,
的关系。
(第3实施方式)
图7是例示第3实施方式的半导体装置的示意俯视图。
如图7所示,接合部件例如第1接合部件4a的大小,可以考虑第1半导体芯片1a的第1面积S1及第1接合部件4a的第2面积S2。而且,第2接合部件4b的大小可以考虑第2半导体芯片1b的第3面积S3及第2接合部件4b的第4面积S4。
在第3实施方式中,第1半导体芯片1a的第1面积S1和第1接合部件4a的第2面积S2满足,
1.0≤S2/S1≤3.0…(5)
的关系。
第1面积S1是与Z轴方向交叉的交叉平面中的第1半导体芯片1a的面积(S1=L1×L5)。交叉平面例如是沿着X轴方向和Y轴方向的XY平面。第2面积S2是交叉平面中的第1接合部件4a的面积(S2=L2×L6)。
而且,在第3实施方式中,第2半导体芯片1b的第3面积S3和第2接合部件4b的第4面积S4满足,
1.0≤S4/S3≤3.0…(6)
的关系。
第3面积S3是交叉平面中的第2半导体芯片1b的面积(S3=L3×L7)。第4面积S4是交叉平面中的第2接合部件4b的面积(S4=L4×L8)。
在第3实施方式中,将“S2=S1”的状态、或者“S4=S3”的状态设为第1接合部件4a的第2面积S2的最小值、或者第2接合部件4b的第4面积S4的最小值。这基于如下状况:例如,在第1接合部件4a的第2面积S2比第1半导体芯片1a的第1面积小的情况下((S2/S1)<1.0)、及第2接合部件4b的第4面积S4比第2半导体芯片1b的第3面积S3小的情况下((S4/S3)<1.0),热容易在第1接合部件4a及第2接合部件4b停滞。第1接合部件4a的第2面积S2的最大值及第2接合部件4b的第4面积S4的最大值,例如是“(S2/S1)=3.0”或者“(S4/S3)=3.0”。散热性例如被提高到大致“(S2/S1)=3.0”或者“(S4/S3)=3.0”。
在第3实施方式中,例如X轴方向的绝缘基体3的第9长度L9、第1接合部件4a的第2长度L2、第2接合部件4b的第4长度L4满足,
L9>L2+L4…(7)
的关系。
同样地,例如,Y轴方向的绝缘基体3的第10长度L10和第1接合部件4a的第6长度L6满足,
L10>L6…(8)
的关系。
同样地,例如Y轴方向的绝缘基体3的第10长度L10和第2接合部件4b的第8长度L8满足,
L10>L8…(9)
的关系。
根据第3实施方式,通过将第1半导体芯片1a的第1面积S1、第1接合部件4a的第2面积S2、第2半导体芯片1b的第3面积S3及第2接合部件4b的第4面积S4,设定为满足(5)式及(6)式的范围,从而例如能够抑制金属基体2与绝缘基体3的接合强度的降低,并能够分别降低第1接合部件4a及第2接合部件4b的热电阻。
(第4实施方式)
图8A~图8D是例示第4实施方式的半导体装置的示意俯视图。图8A~图8D所示的半导体装置例如是“L1≤L2”、“L3≤L4”、“L5≤L6”及“L7≤L8”。
如图8A~图8D所示,例如,在功率半导体模块中,从XY平面观看时,存在第1半导体芯片1a从第1接合部件4a偏移的情况。或者,存在第2半导体芯片1b从第2接合部件4b偏移的情况。另外,还存在将第1半导体芯片1a相对于第1接合部件4a偏移而配置或者将第2半导体芯片1b相对于第2接合部件4b偏移而配置的情况。
图8A示出了第1半导体芯片1a与第1接合部件4a例如精确地对准的状态。或者示出了第2半导体芯片1b与第2接合部件4b精确地对准的状态。
在该情况下,第1半导体芯片1a的第1侧面1sa、第2侧面1sb、第9侧面1si及第10侧面1sj这4个在Z轴方向上分别位于第1接合部件4a之上。或者,第2半导体芯片1b的第5侧面1se、第6侧面1sf、第13侧面1sm及第14侧面1sn这4个在Z轴方向上分别位于第2接合部件4b之上。
在图8B中,示出了第1半导体芯片1a在X轴方向上偏移了的状态或者第2半导体芯片1b在X轴方向上偏移了的状态。
在该情况下,例如,X轴方向上的第1半导体芯片1a的第2侧面1sb的位置及X轴方向上的第1接合部件4a的第3侧面4sc的位置,位于第1半导体芯片1a的第1侧面1sa的位置与第1接合部件4a的第4侧面4sd的位置之间。第1半导体芯片1a的4个侧面中,3个侧面在Z轴方向上位于第1接合部件4a之上。例如,第1半导体芯片1a的第2侧面1sb、第9侧面1si及第10侧面1sj这3个面在Z轴方向上位于第1接合部件4a之上。
或者,X轴方向上的第2半导体芯片1b的第6侧面1sf的位置、及X轴方向上的第2接合部件4b的第7侧面4sg的位置,位于第2半导体芯片1b的第5侧面1se的位置与第2接合部件4b的第8侧面4sh的位置之间。第2半导体芯片1b的4个侧面中,3个侧面在在Z轴方向上位于第2接合部件4b之上。例如,第2半导体芯片1b的第6侧面1sf、第13侧面1sm、第14侧面1sn这3个在Z轴方向上位于第1接合部件4a之上。
在该情况下,第1半导体芯片1a或者第2半导体芯片1b包括非重叠区域NOA。非重叠区域NOA,是在Z轴方向上第1半导体芯片1a与第1接合部件4a不重叠的区域、或者第2半导体芯片1b与第2接合部件4b不重叠的区域。
即使第1半导体芯片1a或者第2半导体芯片1b包含非重叠区域NOA,也能够容许非重叠区域NOA的情况存在。例如,第1半导体芯片1a或者第2半导体芯片1b包括重叠区域OA。重叠区域OA是在Z轴方向上第1半导体芯片1a与第1接合部件4a重叠的区域、或者第2半导体芯片1b与第2接合部件4b重叠的区域。如果重叠区域OA的面积SOA是第1半导体芯片1a的第1面积S1的例如90%以上,则能够容许非重叠区域NOA。面积SOA是XY平面中的重叠区域OA的面积。或者,如果重叠区域OA的面积SOA是第2半导体芯片1b的第3面积S3的例如90%以上,则能够容许非重叠区域NOA。在本说明书中,将面积SOA为第1面积S1或者第3面积S3的例如90%的面积设为第1容许面积。第1容许面积能够考虑例如散热性及接合强度中的至少一个来决定。
在能够容许非重叠区域NOA的情况下,也可以基于非重叠区域NOA的面积SNOA来决定。面积SOA是XY平面中的非重叠区域NOA的面积。如果面积SNOA小于第1面积S1的例如10%,则能够容许非重叠区域NOA。或者,如果面积SNOA小于第3面积S3的例如10%,则能够容许非重叠区域NOA。在本说明书中,将面积SNOA为第1面积S1或者第3面积S3的例如10%的面积设为第2容许面积。第2容许面积也能够考虑例如散热性及接合强度中的至少一个来决定。
这样,例如,如果重叠区域OA的面积SOA为第1容许面积以上,则在第1半导体芯片1a与第1接合部件4a之间或者第2半导体芯片1b与第2接合部件4b之间可以存在非重叠区域NOA。或者,只要非重叠区域NOA的面积SNOA小于第2容许面积即可。
图8C中示出了第1半导体芯片1a在X轴方向及Y轴方向上这两方偏移了的状态、或者第2半导体芯片1b在X轴方向及Y轴方向上这两方偏移了的状态。
在该情况下,第1半导体芯片1a的4个侧面中,2个侧面在Z轴方向上位于第1接合部件4a之上。在本例中,例如,第2侧面1sb及与第2侧面1sb相邻的第10侧面1sj这2个面在Z轴方向上位于第1接合部件4a之上。或者,第2半导体芯片1b的4个侧面中,2个侧面在Z轴方向上位于第2接合部件4b之上。在本例中,例如第6侧面1sf及与第6侧面1sf相邻的第14侧面1sn这2个面在Z轴方向上位于第2接合部件4b之上。
即使第1半导体芯片1a或者第2半导体芯片1b在X轴方向及Y轴方向上这两方偏移了的情况下,只要例如面积SOA为第1容许面积以上即可。或者只要面积SNOA小于第2容许面积即可。
图8D中输出了第1半导体芯片1a将Z轴作为中心轴旋转的状态或者第2半导体芯片1b将Z轴作为中心轴旋转的状态。
在该情况下,第1半导体芯片1a的4个侧面在Z轴方向上位于第1接合部件4a之上。但是,第1半导体芯片1a或者第2半导体芯片1b,例如包括第1非重叠区域NOA1~第4非重叠区域NOA4,作为非重叠区域NOA。
即使在第1半导体芯片1a或者第2半导体芯片1b将Z轴作为中心轴旋转了的情况下,例如只要面积SOA为第1容许面积以上即可。第1半导体芯片1a或者第2半导体芯片1b也可以包括多个非重叠区域NOA。
在第1半导体芯片1a或者第2半导体芯片1b包括多个非重叠区域NOA的情况下,例如只要将多个非重叠区域NOA的面积SNOA各自的合计值设为面积SNOA即可。在本例中,例如将面积SNOAa~面积SNOAd的合计面积(SNOAa+SNOAb+SNOAc+SNOAd)设为面积SNOA。面积SNOAa是XY平面中的第1非重叠区域NOA1的面积。面积SNOAb是XY平面中的第2非重叠区域NOA2的面积。面积SNOAc是XY平面中的第3非重叠区域NOA3的面积。面积SNOAd是XY平面中的第4非重叠区域NOA4的面积。在第1半导体芯片1a或者第2半导体芯片1b包括多个非重叠区域NOA的情况下,只要将各自的面积合计后的面积SNOA小于第2容许面积即可。
(第5实施方式)
图9是例示第5实施方式的半导体装置的示意俯视图。
在第4实施方式中,说明了能够容许非重叠区域NOA的情况。根据该观点,例如,如图9所示,如果例如面积SOA为第1容许面积以上,或者面积SNOA小于第2容许面积,则例如也能够设为第1长度L1比第2长度L2长,第5长度L5比第6长度L6长(L1>L2,L5>L6)。或者,例如,也可以设为,第3长度L3比第4长度L4长,第7长度L7比第8长度L8长(L3>L4,L7>L8)。
(第6实施方式)
图10A是例示第6实施方式的半导体装置的示意俯视图。图10B是沿着图10A中的B-B线的示意剖视图。
如果如图10A及图10B所示那样,例如重叠区域OA的面积SOA为第1容许面积以上,或者非重叠区域NOA的面积SNOA小于第2容许面积,则第1接合部件4a及第2接合部件4b中的至少一个能够分为多个接合小片。在本实施方式中,第1接合部件4a例如包括4个即第1接合小片4aa~第4接合小片4ad。或者,第2接合部件4b例如包括4个即第5接合小片4ba~第8接合小片4bd。另外,接合小片的数量不限于“4”。接合小片的数量能够任意设定。
在Z轴方向上,第1接合小片4aa~第4接合小片4ad各自与第1半导体芯片1a,包括第1重叠区域OAa~第4重叠区域OAd作为重叠区域OA。例如,在X轴方向上,第1接合小片4aa~第4接合小片4ad互相分离。第1接合小片4aa与相对于第1接合小片4aa在X轴方向上相邻的第2接合小片4ba之间的区域,是第1非重叠区域NOAa。第2接合小片4ab与相对于第2接合小片4ab在X轴方向上相邻的第3接合小片4ac之间的区域,是第2非重叠区域NOAb。第3接合小片4ac与相对于第3接合小片4ac在X轴方向上相邻的第4接合小片4ad之间的区域,是第3非重叠区域NOAc。
在Z轴方向上,第5接合小片4ba~第8接合小片4bd各自与第2半导体芯片1b,包括第1重叠区域OAa~第4重叠区域OAd作为重叠区域OA。例如,在X轴方向上,第5接合小片4ba~第8接合小片4bd互相分离。第5接合小片4ba与相对于第5接合小片4ba在X轴方向上相邻的第6接合小片4bb之间的区域,是第1非重叠区域NOAa。第6接合小片4bb与相对于第6接合小片4bb在X轴方向上相邻的第7接合小片4bc之间的区域,是第2非重叠区域NOAb。第7接合小片4bc与相对于第7接合小片4bc在X轴方向上相邻的第8接合小片4bd之间的区域,是第3非重叠区域NOAc。
根据第6实施方式,如果例如第1重叠区域OAa的面积SOAa~第4重叠区域OAd的面积SOAd各自的合计面积(SOAa+SOAb+SOAc+SOAd)为第1容许面积以上,则第1接合部件4a或者第2接合部件4b能够包括多个接合小片。或者,如果第1非重叠区域NOAa~第3重叠区域NOAc各自的面积SNOAa~SNOAc的合计面积(SNOAa+SNOAb+SNOAc)小于第2容许面积,则第1接合部件4a或者第2接合部件4b能够包括多个接合小片。
图11是例示第6实施方式的半导体装置的另外的示意剖视图。图11表示将图10A及图10B所示的半导体装置收容于壳体,并将散热部件安装于金属基体2的状态。
在图11所示的例子中,第5接合部件4e或者第6接合部件4f被分为多个接合小片。在本实施方式中,第5接合部件4e包括例如4个即第9接合小片4ea~第12小片4ed。第6接合部件4f包括例如4个即第13接合小片4fa~第16接合小片4fd。接合小片的数量并不限于“4”。接合小片的数量是任意的。
第6实施方式的半导体装置,在壳体82内被树脂83密封及绝缘的情况下,接合小片彼此间的区域例如可以通过树脂83填充。
如第6实施方式那样,第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f各自不限于1个。第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f可以分别设置有多个。第1接合小片4aa~第4接合小片4ad中的至少1个接合小片的一部分,在Z轴方向上处于第1半导体芯片1a与金属基体2之间。第5接合小片4ba~第8接合小片4bd中的至少1个接合小片的一部分,在Z轴方向上处于第2半导体芯片1b与金属基体2之间。第9接合小片4ea~第12接合小片4ed中的至少1个接合小片的一部分,在Z轴方向上处于第2导电体5b与金属基体2之间。第13接合小片4fa~第16接合小片4fd中的至少1个接合小片的一部分,在Z轴方向上处于第3导电体5c与金属基体2之间。图示省略,但也能够将第1接合部件4a、第2接合部件4b、第5接合部件4e及第6接合部件4f中的至少1个设置多个,而将剩余的设置1个。第6实施方式也能够与第2实施方式~第5实施方式组合。
(第7实施方式)
图12是例示第7实施方式的半导体装置的示意剖视图。
如图12所示,第7实施方式例如与第1实施方式的不同之处在于,在1个壳体82内例如收纳有多个半导体装置100。
如第7实施方式那样,半导体装置100也能够在1个壳体82内收纳有多个。关于半导体装置100的发热量,与收纳的半导体装置100为1个的情况相比,收纳的半导体装置100为多个的情况更多。在1个壳体82内收纳有多个半导体装置100的例如功率半导体模块,更容易变形。第1~第4实施方式对于如第7实施方式那样、在1个壳体82内收纳了多个半导体装置100的例如功率半导体模块,能够更有效地应用。第7实施方式也能够与第2实施方式~第6实施方式组合。
以上,根据实施方式,能够提供能够提高散热性的半导体装置。
以上,参照具体例,对本发明的实施方式进行了说明。但是,本发明并不限定于这些具体例。例如,关于实施方式的半导体装置100包括的第1半导体芯片1a、第2半导体芯片1b、金属基体2、绝缘基体3、第1接合部件4a~第4接合部件4d等的各要素的具体的构成,只要通过从本领域技术人员公知的范围中适当选择能够同样地实施本发明并能够获得同样的效果,也包含在本发明的范围中。尤其是,关于第1接合部件4a~第4接合部件4d的形状,能够适当变更。
将各具体例的任意2个以上的要素在技术上可能的范围内组合后,只要包含本发明的技术思想,就包含在本发明的范围中。
此外,基于作为本发明的实施方式而在上面叙述了的半导体装置,本领域技术人员适当进行设计变更而能够实施的全部的半导体装置,只要包含本发明的技术思想,也属于本发明的范围。
此外,在本发明的思想范畴中,只要是本领域技术人员,能够想到各种变更例及修正例,关于这些变更例及修正例,也理解为属于本发明的范围。
对本发明的实施方式进行了说明,但实施方式是作为例子提示的,意图不是限定发明的范围。新的实施方式能够以其他的各种各样的方式实施,在不脱离发明的技术思想的范围内,能够进行各种省略、置换、变更。这些实施方式及其变形,包含在发明的范围及技术思想中,并且包含在权利要求书所记载的发明及其等同的范围中。
本发明包括以下方式。
(附注1)
一种半导体装置,具备:
第1半导体芯片;
第2半导体芯片;
金属基体,在与从上述第1半导体芯片向上述第2半导体芯片的方向交叉的第1方向上,与上述第1半导体芯片及上述第2半导体芯片分离;
绝缘基体,设置在上述第1半导体芯片与上述金属基体之间及上述第2半导体芯片与上述金属基体之间;
第1接合部件,设置在上述金属基体与上述绝缘基体之间,上述第1接合部件的至少一部分,在上述第1方向上处于上述第1半导体芯片与上述金属基体之间;以及
第2接合部件,设置在上述金属基体与上述绝缘基体之间,上述第2接合部件的至少一部分,在上述第1方向上处于上述第2半导体芯片与上述金属基体之间。
(附注2)
根据附注1所述的半导体装置,其中,
上述第1半导体芯片的沿着与上述第1方向垂直的1个方向的第1长度,是上述第1接合部件的沿着上述1个方向的第2长度以下。
(附注3)
根据附注1或2所述的半导体装置,其中,
上述第1接合部件及上述第2接合部件是致密度为百分之60以上百分之95以下的有孔材质。
(附注4)
根据附注1至3中任一项所述的半导体装置,其中,
上述第1接合部件的沿着上述第1方向的第1厚度为50μm以上200μm以下,
上述第2接合部件的沿着上述第1方向的第2厚度为50μm以上200μm以下。
(附注5)
根据附注1至4中任一项所述的半导体装置,其中,
上述第1接合部件的第1导热率为80W/(m·K)以上350W/(m·K)以下,
上述第2接合部件的第2导热率为80W/(m·K)以上350W/(m·K)以下。
(附注6)
根据附注1至5中任一项所述的半导体装置,其中,
上述第1半导体芯片在与上述第1方向交叉的交叉平面中的第1面积S1和上述第1接合部件在上述交叉平面中的第2面积S2满足,
1.0≤S2/S1≤3.0
的关系。
(附注7)
根据附注6所述的半导体装置,其中,
上述第2半导体芯片在上述交叉平面中的第3面积S3和上述第2接合部件在上述交叉平面中的第4面积S4满足,
1.0≤S4/S3≤3.0
的关系。
(附注8)
根据附注1至7中任一项所述的半导体装置,其中,还具备:
中间部件;以及
散热部件,
上述金属基体设置于上述第1接合部件与上述中间部件之间及上述第2接合部件与上述中间部件之间,
上述中间部件设置在上述金属基体与上述散热部件之间。
(附注9)
根据附注1至8中任一项所述的半导体装置,其中,还具备:
树脂,在与上述第1方向交叉的方向上,设置在上述第1接合部件与上述第2接合部件之间。
(附注10)
根据附注1至9中任一项所述的半导体装置,其中,
上述第1半导体芯片包括在上述第1方向上与上述第1接合部件重叠的第1重叠区域,
上述第1重叠区域在与上述第1方向交叉的交叉平面中的面积为,上述第1半导体芯片在上述交叉平面中的第1面积的百分之90以上。
(附注11)
根据附注10所述的半导体装置,其中,
上述第1接合部件包括第1接合小片和第2接合小片。
Claims (11)
1.一种半导体装置,具备:
第1半导体芯片;
第2半导体芯片;
金属基体,在与从上述第1半导体芯片向上述第2半导体芯片的方向交叉的第1方向上,与上述第1半导体芯片及上述第2半导体芯片分离;
绝缘基体,设置在上述第1半导体芯片与上述金属基体之间及上述第2半导体芯片与上述金属基体之间;
第1接合部件,设置在上述金属基体与上述绝缘基体之间,上述第1接合部件的至少一部分,在上述第1方向上处于上述第1半导体芯片与上述金属基体之间;以及
第2接合部件,设置在上述金属基体与上述绝缘基体之间,上述第2接合部件的至少一部分,在上述第1方向上处于上述第2半导体芯片与上述金属基体之间。
2.根据权利要求1所述的半导体装置,其中,
上述第1半导体芯片的沿着与上述第1方向垂直的1个方向的第1长度,是上述第1接合部件的沿着上述1个方向的第2长度以下。
3.根据权利要求1所述的半导体装置,其中,
上述第1接合部件及上述第2接合部件是致密度为百分之60以上百分之95以下的有孔材质。
4.根据权利要求1所述的半导体装置,其中,
上述第1接合部件的沿着上述第1方向的第1厚度为50μm以上200μm以下,
上述第2接合部件的沿着上述第1方向的第2厚度为50μm以上200μm以下。
5.根据权利要求1所述的半导体装置,其中,
上述第1接合部件的第1导热率为80W/(m·K)以上350W/(m·K)以下,
上述第2接合部件的第2导热率为80W/(m·K)以上350W/(m·K)以下。
6.根据权利要求1所述的半导体装置,其中,
上述第1半导体芯片在与上述第1方向交叉的交叉平面中的第1面积S1和上述第1接合部件在上述交叉平面中的第2面积S2满足,
1.0≤S2/S1≤3.0
的关系。
7.根据权利要求6所述的半导体装置,其中,
上述第2半导体芯片在上述交叉平面中的第3面积S3和上述第2接合部件在上述交叉平面中的第4面积S4满足,
1.0≤S4/S3≤3.0
的关系。
8.根据权利要求1~7中任一项所述的半导体装置,其中,还具备:
中间部件;以及
散热部件,
上述金属基体设置于上述第1接合部件与上述中间部件之间及上述第2接合部件与上述中间部件之间,
上述中间部件设置在上述金属基体与上述散热部件之间。
9.根据权利要求1所述的半导体装置,其中,还具备:
树脂,在与上述第1方向交叉的方向上,设置在上述第1接合部件与上述第2接合部件之间。
10.根据权利要求1所述的半导体装置,其中,
上述第1半导体芯片包括在上述第1方向上与上述第1接合部件重叠的第1重叠区域,
上述第1重叠区域在与上述第1方向交叉的交叉平面中的面积为,上述第1半导体芯片在上述交叉平面中的第1面积的百分之90以上。
11.根据权利要求10所述的半导体装置,其中,
上述第1接合部件包括第1接合小片和第2接合小片。
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JP2020141023A (ja) * | 2019-02-27 | 2020-09-03 | 株式会社 日立パワーデバイス | 半導体装置 |
WO2021085234A1 (ja) * | 2019-10-31 | 2021-05-06 | 三菱電機株式会社 | 半導体モジュール、電力変換装置、半導体モジュールの製造方法、および、電力変換装置の製造方法 |
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Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030146498A1 (en) * | 2001-12-18 | 2003-08-07 | Yasuo Kondo | Composite material including copper and cuprous oxide and application thereof |
CN101341592B (zh) * | 2005-12-20 | 2010-11-10 | 昭和电工株式会社 | 半导体模块 |
CN102487053A (zh) * | 2010-12-03 | 2012-06-06 | 三菱电机株式会社 | 半导体装置及其制造方法 |
CN103477428A (zh) * | 2011-05-13 | 2013-12-25 | 富士电机株式会社 | 半导体器件及其制造方法 |
CN104704618A (zh) * | 2012-10-09 | 2015-06-10 | 三菱综合材料株式会社 | 半导体装置、陶瓷电路基板及半导体装置的制造方法 |
JP2016134586A (ja) * | 2015-01-22 | 2016-07-25 | 三菱電機株式会社 | パワー半導体モジュール |
CN205752150U (zh) * | 2013-08-28 | 2016-11-30 | 三菱电机株式会社 | 半导体装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006128571A (ja) * | 2004-11-01 | 2006-05-18 | Toyota Motor Corp | 半導体装置 |
JP2008200728A (ja) * | 2007-02-21 | 2008-09-04 | Mitsubishi Materials Corp | はんだ接合材及びその製造方法並びにこれを用いたパワーモジュール基板 |
US8207607B2 (en) * | 2007-12-14 | 2012-06-26 | Denso Corporation | Semiconductor device with resin mold |
JP4766087B2 (ja) * | 2007-12-14 | 2011-09-07 | 株式会社デンソー | 電子装置 |
JP2009277856A (ja) * | 2008-05-14 | 2009-11-26 | Toyota Motor Corp | パワーモジュール、パワーモジュールの製造方法 |
DE102009000514A1 (de) * | 2009-01-30 | 2010-08-26 | Robert Bosch Gmbh | Verbundbauteil sowie Verfahren zum Herstellen eines Verbundbauteil |
JP5210935B2 (ja) * | 2009-03-26 | 2013-06-12 | 本田技研工業株式会社 | 半導体装置 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20030146498A1 (en) * | 2001-12-18 | 2003-08-07 | Yasuo Kondo | Composite material including copper and cuprous oxide and application thereof |
CN101341592B (zh) * | 2005-12-20 | 2010-11-10 | 昭和电工株式会社 | 半导体模块 |
CN102487053A (zh) * | 2010-12-03 | 2012-06-06 | 三菱电机株式会社 | 半导体装置及其制造方法 |
CN103477428A (zh) * | 2011-05-13 | 2013-12-25 | 富士电机株式会社 | 半导体器件及其制造方法 |
CN104704618A (zh) * | 2012-10-09 | 2015-06-10 | 三菱综合材料株式会社 | 半导体装置、陶瓷电路基板及半导体装置的制造方法 |
CN205752150U (zh) * | 2013-08-28 | 2016-11-30 | 三菱电机株式会社 | 半导体装置 |
JP2016134586A (ja) * | 2015-01-22 | 2016-07-25 | 三菱電機株式会社 | パワー半導体モジュール |
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SE01 | Entry into force of request for substantive examination | ||
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WW01 | Invention patent application withdrawn after publication |
Application publication date: 20181102 |
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