CN108701638A - 用于高效率传输半导体组件的系统与方法 - Google Patents

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Abstract

本发明揭示用于组件的高效率传输的系统与方法。可提供支撑多个经切割整合式装置裸片的一薄膜。所述多个经切割整合式装置裸片可安置为沿所述薄膜的一表面彼此邻近。所述薄膜可定位于邻近所述支撑结构，以使得所述薄膜的所述表面面向所述支撑结构的一支撑表面。所述薄膜可相对于所述支撑结构而选择性地侧向定位，以使得一选定第一裸片与所述支撑结构的一第一位置对准。可在非平行于所述薄膜的所述表面的一方向上施加一力，以使得所述选定第一裸片自所述薄膜直接传输至所述支撑结构。

Description

用于高效率传输半导体组件的系统与方法
对相关申请案的交叉参考
本申请案主张2016年1月13日申请的美国临时专利申请案第62/278,354号及2016年3月4日申请的美国临时专利申请案第62/303,930号的优先权，所述多个申请案中的每一者的全部内容特此以全文引用的方式且出于所有目的而并入本文中。
技术领域
本技术领域大体上是关于用于将半导体组件高效率传输至支撑结构的系统与方法，且详言的，是关于用于将整合式装置裸片自薄膜高效率传输至支撑结构的系统与方法。
背景技术
整合式装置裸片典型地经建置于半导体芯片上，所述半导体芯片被置放于薄膜上(例如，胶带或其他黏着薄膜)且经切割以界定多个单独的整合式装置裸片。在习知半导体程序中，经切割整合式装置裸片自切割胶带个别地进行移除，且被置放至中间载体(诸如，裸片托盘、窝伏尔组件或其他处理设备)上。举例而言，在一些配置中，使用机器人臂将裸片自裸片托盘个别地取放至中间载体。装置裸片可经受进一步处理及/或可自中间载体移动至其他处理台，且最终移动至封装平台，诸如封装衬底(例如，印刷电路板、引线框等)。
然而，使用机器人取放型机器可能效率低下且耗时，此是因为机器的末端执行器可花费几秒来将每一裸片自切割胶带个别地移除且将其置放于中间载体的特定位置上。使用取放型机器每次移动一个裸片可因此增加总处理时间及/或在处理中产生瓶颈，其增大制造成本。在一些配置中，可使用卷盘式带机将裸片自切割胶带移动至中间载体。然而，卷盘式机器仅在一个维度上移动及排列裸片(亦即，在直线方向上自一个卷盘直接至另一卷盘)。
因此，仍存在对用于将选定裸片自薄膜高效率传输至支撑结构的改良式系统与方法的需要。
发明内容
在一个实施方式中，揭示一种用于将裸片安装于一支撑结构上的方法。所述方法可包括提供支撑多个经单粒化组件或整合式装置裸片的一薄膜，所述多个经单粒化组件或整合式装置裸片安置为沿所述薄膜的一表面彼此邻近。所述方法可包含邻近所述支撑结构定位所述薄膜，使得所述薄膜的所述表面面向所述支撑结构的一支撑表面。所述方法可包括相对于所述支撑结构选择性地侧向定位所述薄膜，使得一选定第一组件或裸片与所述支撑结构的一第一位置对准。所述方法可包括在非平行于所述薄膜的所述表面的一方向上施加一力，以使得所述选定第一裸片自所述薄膜直接传输至所述支撑结构。
在另一实施方式中，揭示一种用于结合整合式装置裸片的方法。所述方法可包括提供支撑第一多个经单粒化整合式装置裸片的一薄膜，所述第一多个经单粒化整合式装置裸片安置为沿所述薄膜的一第一表面彼此邻近。所述方法可包括提供支撑第二多个整合式装置裸片的一支撑结构，所述第二多个整合式装置裸片安置为沿所述支撑结构的一第二表面彼此邻近。所述方法亦可包括邻近所述支撑结构定位所述薄膜，使得来自所述第一多个经单粒化整合式装置裸片或组件的一选定第一裸片与来自所述第二多个经单粒化整合式装置裸片的一第二裸片对准且面向所述第二裸片。所述方法可包括在非平行于所述薄膜的所述第一表面的一方向上施加一力，以使得所述第一裸片接触所述第二裸片。所述方法可包括将所述第一裸片与所述第二裸片直接结合，或将一第一组件与一第二组件直接结合。所述方法亦可包括将所述第一裸片自所述薄膜移除。
本文中揭示的所述多个实施方式可用以传输任何合适类型的组件。所述组件可包含一半导体组件或并不包括一半导体材料的一组件。举例而言，所述多个组件可包含可出于任何合适目的(包括电功能及/或非电功能)附接至一支撑结构的一表面的一组件。可在附接至所述支撑结构的后将电路制造于所述组件中、所述组件上或所述组件周围。在一些实施方式中，所述多个经单粒化组件可包含多个经单粒化整合式装置裸片。本文中所揭示的方法可进一步包含自所述多个经单粒化组件选择一第一已知良好组件(例如，一第一良裸裸片)，所述第一已知良好组件具有适当起作用的非电特性，所述选定第一组件包含所述第一已知良好组件。
在又一实施方式中，揭示一种半导体处理系统。所述系统可包括一控制系统，其经组态以自一薄膜的一表面上的多个经单粒化整合式装置裸片或组件选择一第一裸片，所述薄膜支撑所述多个经单粒化整合式装置裸片。所述控制系统可经组态以将指令发送至一可移动设备，以使得所述可移动设备邻近一支撑结构定位所述薄膜，使得所述薄膜的所述表面面向所述支撑结构的一支撑表面。所述控制系统可经组态以将指令发送至所述可移动设备，以使得所述可移动设备相对于所述支撑结构选择性地侧向定位所述薄膜，使得一选定第一裸片与所述支撑结构的一第一位置对准。所述控制系统可经组态以将指令发送至一裸片释放总成，以使得所述裸片释放总成在非平行于所述薄膜的所述表面的一方向上将一力施加至所述支撑结构及所述薄膜中的至少一者，以使得所述选定第一裸片自所述薄膜传输至所述支撑结构。
出于概述本发明及所达成的优于先前技术的优点的目的，已在本文中对本发明的某些目标及优点加以描述。当然，应理解，未必所有的此等目标或优点均可根据本发明的任何特定实施方式而达成。因此，例如，熟习此项技术者将认识到，可以如本文中所教示或建议来达成或优化一个优点或一组优点而不一定达成如本文中可能教示或建议的其他目标或优点的方式来实施或进行本发明。
所有此等实施方式均意欲处于本文中所揭示的本发明范畴内。对于熟习此项技术者而言，此等及其他实施方式将自较佳实施方式的参看附图的以下详细描述变得易于显而易见，本发明不受限于所揭示的任何特定实施方式。
附图说明
此等态样及其他者自较佳实施方式的以下描述及随附图式将为显而易见的，其意欲说明且并不限制本发明，其中：
图1为根据一个实施方式的封装支撑结构及芯片黏片的示意性俯视平面图。
图2为经垂直安置于支撑结构的支撑表面上的图1的芯片黏片的俯视平面图。
图3为根据一些实施方式的经安置于芯片黏片上的裸片释放总成的俯视平面图。
图4为处于芯片级封装程序的各种阶段的支撑结构的俯视平面图。
图5为根据各种实施方式的经安置于芯片黏片上且近接于所述芯片黏片的包含一或多个流体致动器的裸片释放总成的示意性侧视图。
图6A为根据一些实施方式的经安置于芯片黏片与封装支撑表面上的裸片释放总成的示意性侧视图。
图6B为根据一些实施方式的经安置于芯片黏片与封装支撑表面上的裸片释放总成的示意性侧视图。
图6C为流体致动器的示意性俯视平面图，所述流体致动器具有包含经配置为沿流体致动器彼此邻近的多个多边形孔的喷嘴。
图6D为具有配置成矩形或正方形孔的二维数组的喷嘴的流体致动器的示意性俯视平面图。
图6E为具有经配置成二维数组的圆化喷嘴的流体致动器的示意性俯视平面图。
图6F为根据各种实施方式的具有经配置为彼此邻近的多边形喷嘴的流体致动器的示意性俯视平面图。
图6G为根据各种实施方式的具有经配置成二维数组的圆化喷嘴的流体致动器的示意性俯视平面图。
图7为说明根据一个实施方式的用于将裸片安装于封装支撑结构上的方法的流程图。
图8A为芯片的示意性侧视横截面图，所述芯片包含衬底、沉积于衬底上的非导电层及形成于非导电层中的多个导电接点。
图8B为在非导电层与接点上附接至衬底的处置芯片的示意性侧视横截面图。
图8C为经薄化至所要厚度的衬底的示意性侧视横截面图。
图8D为芯片的示意性侧视横截面图，其中另一非导电层及另一组接点形成于芯片的经抛光背面上。
图8E为安装于芯片黏片上的芯片的示意性侧视横截面图。
图8F为在切割成多个整合式装置裸片的后的芯片的示意性侧视横截面图。
图8G为在自裸片的背面移除临时黏着剂的后的结构的示意性侧视横截面图。
图8H为整合式装置裸片的示意性侧视横截面图，其中结合表面被曝露于含氮电浆。
图8I为在自薄膜直接传输至支撑结构的后的整合式装置裸片的示意性侧视横截面图。
图8J为经堆栈且直接结合至彼此的多个经结合裸片的示意性侧视横截面图。
图8K为经制备用于直接结合至另一组装置裸片的经结合裸片的所曝露活性表面的示意性侧视横截面图。
图8L为直接结合至经结合裸片的堆栈的第三组裸片的示意性侧视横截面图。
图8M为根据各种实施方式的自薄膜传输至窝伏尔组件的裸片的示意性侧视横截面图。
图8N为曝露于含氮电浆同时安置于窝伏尔组件中的裸片的示意性侧视横截面图。
图8O为在被翻转至另一窝伏尔组件中的后的裸片的示意性侧视横截面图。
图9为说明根据一个实施方式的用于结合整合式装置裸片的方法的流程图。
图10A为用于使用一对合作筒夹将整合式装置裸片自薄膜高效率传输至支撑结构的各种系统与方法的示意性侧视图。
图10B为图10A的系统的示意性侧视图，其中筒夹朝向彼此移动。
图10C为图10B的系统的示意性侧视图，其中所述多个筒夹啮合裸片与薄膜。
图10D为在筒夹移动远离彼此的后的图10C的系统的示意性侧视图。
图10E为根据各种实施方式的筒夹的示意性侧视图。
具体实施方式
本文中所揭示的各种实施方式是关于将组件(例如，诸如整合式装置裸片的半导体组件)自诸如黏着薄膜或胶带的薄膜高效率传输至支撑结构以供封装。如上文所解释，习知系统可使用取放型机器以藉由机器人臂及/或卷盘式带系统将组件或裸片或其他半导体组件个别地移动至中间载体。此等系统可为效率低下的，从而导致增大的制造成本。本文中揭示的实施方式有利地改良将裸片(或其他类型的组件或半导体组件)自切割胶带传输至支撑结构以供封装的效率。此外，本文中所描述的系统与方法可识别良裸裸片(KGD)，所述多个良裸裸片为经测试以确认适当电功能性的裸片。本文中所揭示的系统与方法可使用二维转位(indexing)及致动将选定裸片有利地置放于二维支撑表面上的所要位置处。
举例而言，在各种实施方式中，可在切割薄膜上将包含多个组件(诸如，整合式装置裸片)的芯片切割或单粒化，且可将芯片的KGD(或其他选定裸片)选择性地传输至二维支撑表面上的选定位置。在各种配置中，可在支撑裸片时延展切割薄膜或将其维持于拉伸中。在一些实施方式中，可将KGD或选定裸片自切割薄膜直接传输至封装平台，所述封装平台可包含封装衬底(诸如，印刷电路板或PCB、引线框、陶瓷衬底、插入件等)、另一整合式装置裸片(例如，藉助于堆栈及直接结合)、用于重组芯片以供封装的黏着薄膜、面板或任何其他合适平台。因此，有利地，在各种实施方式中，可能不存在将裸片自切割薄膜传输至后续处理台及/或封装平台的中间载体。实情为，可在无介入结构的情况下将来自衬底或芯片(诸如，KGD)的选定经单粒化或经切割整合式装置裸片或组件自切割薄膜直接地且选择性地置放于最终封装平台上，而未经选择的裸片或组件可留在切割薄膜上。连同其他优点，裸片的处置得以最小化，且可制备表面用于封装结构(例如，裸片堆栈)中的直接结合，所述制备是以用于在结合的前保护所制备表面的较少步骤进行。在其他实施方式中，可将选定经单粒化或经切割整合式装置裸片(诸如，KGD)选择性地置放于中间载体(诸如，黏着薄片或胶带)上，其可用于介入封装步骤(例如，模制以供重组芯片用于扇出型金属化)及/或随后将选定裸片安装至封装平台。
本文中所揭示的实施方式描述将整合式装置裸片高效率地传输至封装结构的各种方法。然而，应了解，本文中所揭示的方法及系统可用以将任何合适类型的组件(诸如，半导体组件，包括整合式装置裸片等)高效率地传输至封装结构。举例而言，本文中所揭示的实施方式可用以传输半导体组件，诸如整合式装置裸片、插入件(例如，具有用于将信号传输至其他组件或自其他组件传输信号的整合式导电迹线或通孔的半导体组件)、经重组裸片等。在一些实施方式中，可将其他类型的组件(其可包含或可不包含半导体材料)传输至封装结构。举例而言，本文中所揭示的实施方式可传输光学装置，诸如透镜、滤光片、波导等此外，在本文中所揭示的实施方式中，组件(例如，半导体组件)可经处理以供在安装于切割薄膜上时直接结合，使得可对安装于切割薄膜上的半导体组件进行直接结合程序中的大部分或全部。对组件进行处理以在切割薄膜上直接结合可改良结合的整体效率，此是因为可藉此避免所述多个组件在单粒化与直接结合之间至其他结构的中间传输。
图1为支撑结构或表面10及芯片黏片12的示意性俯视平面图。芯片黏片12可包含经组态以在各种半导体处理技术期间支撑半导体芯片18的总成。举例而言，芯片黏片12可经组态以在单粒化或切割操作期间支撑芯片18。芯片黏片12可包含框架14及安装至框架14的薄膜15。薄膜15可包含黏着薄片，例如，胶带薄片。薄膜15可围绕薄膜15的周边紧固至框架14，使得薄膜15处于拉伸中。尽管框架14在图1中被说明为多边形框架，但应了解，框架可采用经组态以支撑薄膜15的任何合适的实体形式。
芯片18可包含用经组织成多个相关联整合式装置裸片16的多个整合式装置进行图案化的半导体材料(诸如，硅或任何其他合适的第III-IV族元素)。举例而言，芯片18可经图案化以界定诸如处理器或内存的集成电路、微机电系统(MEMS)装置裸片或熟习此项技术者已知的任何其他合适类型的整合式装置。另外，在一些实施方式中，可在每一整合式装置进行单粒化或切割的前在芯片18上对其进行测试，以识别哪些装置裸片16具有电子功能(在本文中被称作良裸裸片(KGD))且哪些装置裸片16被损坏或以其他方式功能异常，并产生定位KGD的映射。在其他实施方式中，可在单粒化或切割的后执行电测试。在装置裸片16被移动至后续支撑结构10的前测试裸片16的电特性及/或电子特性可有利地减少支撑结构10上的用于功能异常或受损裸片的实际面积的量。因此，在本文中所揭示的各种实施方式中，可仅选择KGD且将其置放于支撑结构10上，此举可减少与处理及置放受损或功能异常裸片相关联的制造成本。
可在单粒化或切割的前将芯片18安装至芯片黏片12，使得芯片18黏附至薄膜15的黏着表面。在一些实施方式中，芯片的背面可安装至薄膜15的黏着表面。可使用合适的切割或单粒化技术对芯片18进行切割或单粒化，以将芯片18划分成多个单独的经切割整合式装置裸片16。举例而言，可将芯片18锯切或以其他方式单粒化以产生个别裸片16。可进行切割操作使得仅芯片18被切割而薄膜15保持持续连接(即使作为切割操作的结果而薄膜15上可能存在锯切或其他标记亦如此)以支撑裸片16。可使用无损薄膜15来将经单粒化裸片16保持为邻近彼此地聚合于薄膜15的黏着表面上。可使用任何合适类型的清洁方法来清洁薄膜15及/或经单粒化裸片16。如上文所解释，尽管图1的芯片18包括整合式装置裸片16或组件，但在其他实施方式中，可在芯片18上提供其他类型的半导体组件(诸如，插入件、经重组裸片等)。
支撑结构10可为经组态以支撑自芯片黏片12传输的经切割整合式装置裸片16的任何合适的结构或表面。举例而言，在所说明的实施方式中，支撑结构10可包含耦接至可移动设备(诸如，可移动工作台)、形成有所述可移动设备及/或安装于所述可移动设备上的支撑表面11。支撑表面11可包含封装平台，诸如封装衬底(例如，PCB、塑料、玻璃、引线框、陶瓷衬底等)、芯片或芯片堆栈、插入件、经重组芯片、面板或经重组面板，或一或多个其他整合式装置裸片。如下文关于图8A至图8L更详细论述，支撑表面(裸片被传输至所述支撑表面)可为经制备用于在无任何介入黏着剂的情况下直接结合的裸片或芯片表面。在其他实施方式中，支撑表面11及/或支撑结构10可包含可用以将整合式装置裸片16传输至最终封装平台的中间载体，诸如黏着薄片或机械裸片载体。在一些实施方式中，支撑表面11可为上面形成有经重组芯片的黏着层，使得裸片16与其他封装材料(例如，模具或囊封材料)的相对位置在支撑表面11上固定。在需要高裸片传输速率的实施方式中，支撑结构10及芯片黏片12可相对于彼此移动。
如图1中所示，支撑结构10及支撑表面11可为在两个维度上可移动的，亦即，可在+x、-x及+y、-y方向上移动。包含一或多个处理器及相关联内存装置的控制系统(参见图5至图6B的控制系统100)可经组态以准确且精确地控制支撑结构10在两个维度上的移动。举例而言，控制系统可电耦接至马达与齿轮系统，所述系统可使支撑结构10移动或转位，以便将支撑表面11的选定位置与芯片黏片12上的选定整合式装置裸片16对准。
图2为经垂直安置于支撑结构10的支撑表面11上的图1的芯片黏片12的俯视平面图。在一些实施方式中，可使用任何合适机构(诸如，机器人臂总成)将具有经切割整合式装置裸片16的芯片黏片12定位于支撑表面11上。在一些实施方式(诸如，图2中所示的实施方式)中，具有经切割整合式装置裸片16的芯片黏片12可保持固定，且支撑结构10可为在两个维度上可移动的。在其他实施方式中，支撑结构10可保持固定，且具有裸片16的芯片黏片12可为在两个维度(亦即，-x、+x及-y、+y方向)上可移动的。在另外其他实施方式中，支撑结构10及具有经切割裸片16的芯片黏片12两者均可为在两个维度上可移动的。在图2的实施方式中，支撑表面10及/或芯片黏片12可相对于彼此垂直移动，使得经切割整合式装置裸片16经安置成近接于支撑结构10的支撑表面11。举例而言，经切割裸片16可与支撑表面11垂直间隔开在10微米至1000微米的范围内的距离，或更特定而言，间隔开在10微米至100微米的范围内的距离。另外，支撑结构10可在两个维度上侧向移动，以将支撑表面11的所要位置与选定整合式装置裸片16对准。举例而言，支撑结构10可经移动使得整合式装置裸片16的选定KGD(先前在芯片级测试的后进行映射)与支撑表面11的所要位置侧向对准(亦即，在x方向及y方向上)。
图3为根据一些实施方式的经安置于芯片黏片12上的裸片释放总成20的俯视平面图。如图3中所示，裸片释放总成20可为平行于薄膜的表面在两个维度(亦即，x方向及y方向)上可移动的。裸片释放总成20可在来自多个经切割裸片16的选定裸片上移动。如下文结合图5至图6G所详细解释，裸片释放总成20可包含一或多个致动器(图3中未示)，其经组态以在非平行于(例如，垂直于)薄膜15的黏着表面的方向上施加力，以使得选定裸片自薄膜15直接传输至支撑结构10的支撑表面11。在一些实施方式中，裸片释放总成20可包括将对应装置裸片16自薄膜15释放的一个致动器。在此配置中，支撑结构10可经移动以便将选定裸片定位于支撑表面11上的所要位置正上方。裸片释放总成20可经侧向移动(例如，在x方向及/或y方向上可旋转地及/或线性地移动)，以便定位于选定装置裸片上。致动器可经启动以使得对应选定裸片被直接传输至支撑表面11。
然而，在其他实施方式中，裸片释放总成20可包含经组态以使得多个对应裸片自薄膜15释放且被传输至支撑结构10的多个致动器的数组。举例而言，在一些实施方式中，裸片释放总成20可包含配置成一行的N×1个致动器的线性数组，其中N为任何合适的正整数。在此配置中，裸片释放总成20可沿x方向移动以定位于待自裸片黏片12释放的一或多个裸片上。在其他配置中，裸片释放总成20可包含经配置以便使得横跨薄膜15的区域的多个裸片得以释放的N×M个致动器的二维数组。应了解，在具有多个致动器的裸片释放总成中，可一起或个别地启动致动器。在一些配置中，可(例如)同时或依序启动总成20的所有致动器(在具有或不具有介入转位运动的情况下)。在其他配置中，可仅同时启动总成20的选定致动器。举例而言，可启动总成20的安置于KGD(如自先前芯片级测试及映射所判定)上的致动器，使得仅KGD被传输至支撑结构10。
在一些实施方式中，类似于裸片释放总成20的拖臂(图中未示)可将额外瞬时压力以气动方式施加至被传输至支撑结构的KGD。对于支撑表面11包含黏着材料的实施方式，可能尤其需要此等额外瞬时压力。对于支撑表面11包含经制备用于在无任何介入黏着剂的情况下直接结合的裸片或芯片表面的实施方式中，可省略额外瞬时压力，或若施加时，此压力无需为高的(例如，小于或等于约2atm)，且可鉴于用于直接结合的先前表面的制备而施加持续约1毫秒至1秒。可在加热或不加热的另一支撑腔室(图中未示)中将额外的经气动施加的压力同时施加至支撑结构10上的每一裸片。
图4为处于芯片级封装程序的各种阶段的支撑结构10的俯视平面图。在图4的实施方式中，多个裸片A至D可安装于支撑结构10的对应封装区21内。对应封装区21可与最终在整合式装置封装中封装在一起的组件相关联。有利地，每一封装的组件可自第一黏着剂(例如，芯片切割胶带)直接组装于支撑结构10上，所述支撑结构可包含芯片或芯片堆栈或诸如黏着薄片或裸片载体的中间载体。如图4中所示，裸片A可与映射A相关联，所述映射A可识别支撑表面11上应安装裸片A的位置。控制系统(参见图5至图6B的控制系统100)可指示可移动支撑结构10及/或芯片黏片12相对于彼此侧向移动(例如，在x方向及/或y方向上可旋转地及/或线性地移动)，使得裸片A与映像A上的支撑表面11的所识别位置侧向对准。裸片释放总成20可经启动以使得每一裸片A传输至支撑表面11上的所识别位置。因此，如图4中所示，每一裸片A可在对应封装区21的左上角中安装至所述封装区21。另外，如上文所解释，先前芯片级裸片测试及映射可确认每一裸片A为良裸裸片或KGD，使得仅KGD被安置于每一封装区21内。
裸片释放总成20可平行于薄膜15的表面移动，以将额外裸片置放于支撑结构10上。系统可将每一裸片B置放于支撑表面11上的如由映射B所指示的相关联位置处(亦即，置放于每一封装区21的右上角处)，将每一裸片C置放于支撑表面11上的如由映射C所指示的相关联位置处(亦即，置放于每一封装区21的左下角处)，且将每一裸片D置放于支撑表面11上的如由映射D所指示的相关联位置处(亦即，置放于每一封装区21的右下角处)。因此，如图4中所示，与封装相关联的每一裸片A至D可在芯片级安装至支撑表面11的相关联封装区21。另外，安装至封装区21的每一裸片A至D可为KGD，以便改良封装良率、加速封装总成程序且减少废料。将可移动支撑结构10用于在两个维度上相对于芯片黏片12移动支撑表面11(或相对于支撑表面移动芯片黏片)可有利地实现将KGD准确置放于支撑结构10的所要封装位置处。
如上文所解释，支撑结构10可包含任何合适结构。举例而言，在一些实施方式中，支撑结构10包含封装平台，诸如封装衬底(例如，PCB、塑料、玻璃、陶瓷、引线框、插入件等)。在一些实施方式中，支撑结构10包含芯片或芯片堆栈、裸片或裸片堆栈，或经重组芯片。在另外其他实施方式中，支撑结构10包含诸如黏着薄片的中间载体，可在所述中间载体上进行其他封装步骤(例如，用于形成经重组芯片的模制)。此外，尽管图4的实施方式说明并排地安装于对应封装区21内的若干选定裸片A至D，但在一些实施方式中，如自图8A至图8L的实例将清楚的，选定裸片(或裸片中的一些)可堆栈于彼此的顶部上。所揭示实施方式的一个优点在于，映像于芯片18上的KGD内的具有所需特性的分组(binned)装置可选择性地丛集于支撑结构10上的选定位置处。具有较低效能的KGD可丛集至支撑结构10上的其他已知位置且隔离开。然而，相比于在滚动条中安装于胶带上的裸片，此丛集协议可能实施起来更费时且昂贵。
图5为裸片释放总成20的示意性侧视图，所述裸片释放总成包含安置于芯片黏片12上且近接于所述芯片黏片的一或多个流体致动器24。裸片释放总成20可经组态以将力施加至薄膜15的正对于选定裸片16A的背面，以使得选定裸片16A自薄膜15直接传输至支撑表面11。在各种实施方式中，经单粒化裸片的背面可曝露于诸如紫外线(UV)源的辐射源，以在传输操作的前将裸片16A与切割胶带15之间的黏着力减弱。举例而言，在图5的实施方式中，流体致动器24可包含一或多个喷嘴，其引导高速流体对着薄膜15的背面。高速流体可使得具有裸片16A的薄膜15挠曲远离裸片释放总成20，使得裸片16A接触支撑表面11。藉由高速流体施加的压力亦可使得裸片16A自薄膜15释放且直接传输至支撑表面11。致动器24的喷嘴可经大小设定及塑形，以便将力施加至薄膜15的背面的局部区，使得仅选定裸片自薄膜15传输至支撑结构10。在一些实施方式中，藉由流体致动器24供应的流体可包含空气或任何其他合适气体，诸如氮气。在其他实施方式中，流体可包含诸如水的液体。在各种实施方式中，可在将裸片16A传输至支撑结构10的前或期间冷却或加热流体。举例而言，可将流体加热至高于50℃的温度，例如，在50℃至150℃的范围内。在一些实施方式中，加热流体可有利地增强选定裸片16A至支撑表面11的黏着(例如，直接结合至另一裸片)，及/或可帮助将裸片16A自薄膜15分层或移除。
支撑表面11可安置于任何合适类型的可移动平台上，诸如可移动工作台或支撑件(参见图1至图3及随附描述)。在图5的实施方式中，支撑表面11藉由包含旋转夹盘总成的可移动支撑件22支撑，所述可移动支撑件经组态以围绕垂直于x方向及y方向的z轴旋转支撑表面11。可移动(亦即，旋转)可移动支撑件22，以将支撑表面11上的所要位置(例如，如在图4中所解释的，特定封装区21内的所要位置)与选定裸片16A准确地对准。当裸片16A与支撑表面11上的所要位置对准时，流体致动器24可经启动以使得裸片16A自薄膜15传输至支撑表面11。尽管裸片释放总成20使用流体致动器24以使得裸片自薄膜15释放且传输至支撑表面11，但在其他实施方式(诸如，下文结合图8I所描述的彼等实施方式)中，裸片释放总成20可包含柱塞或可在非平行于薄膜的方向上施加力的其他类型的机械装置。可使用诸如磁性装置、音波装置或辐射装置的其他非机械或非接触方法在非平行于薄膜的方向上施加力，以将裸片16A传输至支撑结构10。举例而言，在一个实施方式中，可使用诸如激光源的辐射装置在非平行于薄膜的方向上将裸片16A与薄膜15解除结合。又，来自辐射源的热可改良裸片16A至支撑结构10的表面的附接及黏着。
如上文所解释，控制系统100可经程序化以控制可移动支撑件22的操作(且藉此控制支撑结构10及支撑表面11的操作)及/或裸片释放总成20的操作。举例而言，控制系统100可包含经程序化有软件的一或多个处理器及内存装置，所述软件在被执行时将指令发送至马达(或其他装置)，所述马达使得可移动支撑件22旋转至所要定向。此外，控制系统100可将关于芯片18的哪些裸片(参见图3)为KGD的信息储存于内存中，且亦可储存关于裸片在支撑表面11上的目标位置的信息(包括(例如)图4中所示的芯片级封装映像)。至少部分基于此信息，控制系统100可指示可移动支撑件22针对芯片18上的每一裸片或至少每一KGD或分组裸片(参见图3)移动至所要定向。控制系统100亦可经程序化以将指令发送至马达或其他装置，以使得裸片释放总成20定位于有待传输的裸片上。控制系统100可指示裸片释放总成20对薄膜15的背面施加合适的力，以使得裸片被传输至支撑结构10。控制系统100可指示裸片释放总成20对薄膜15的背面施加合适的力，以使得分组裸片在丛集组态中被传输至支撑结构10，使得具有合乎需要的较高效能属性(例如，较低功率、高频率)的裸片可与支撑层的预期出现有益程序结果的部分隔离开。
图6A为根据一些实施方式的经安置于芯片黏片12及支撑表面11上的裸片释放总成20的示意性侧视图。除非另外指出，否则用于图6A中的参考数字表示与图1至图5中所说明的组件类似或相同的组件。举例而言，如图6A中所示，具有整合式装置裸片16的芯片黏片12可相对于支撑表面11而近接安置。如上文所解释，支撑表面11可垂直地(在z方向上)且侧向地(例如，在x方向及/或y方向上可旋转地及/或线性地)对准，使得选定裸片16A与支撑表面11上的所要位置(其可对应于封装区21内的所要位置)侧向对准。图6A的控制系统100可以类似于图5中所说明的控制系统100的方式的方式操作。
在图6A的实施方式中，裸片释放总成20包含具有多个喷嘴的流体致动器24。图6C至图6E为具有喷嘴26的流体致动器24的示意性俯视平面图，所述多个喷嘴配置成可与图6A的实施方式一起使用的喷嘴图案。参看图6A，裸片释放总成20的流体致动器24可经启动以对薄膜15的背面射出高速流体(例如，诸如空气、氮气等的气体)。流体致动器24的喷嘴26可经大小设定及不对称塑形，以使得选定裸片16A的边缘23在裸片16A的其他区的前接触支撑表面11。举例而言，如图6C中所示，喷嘴26可包含经配置为沿流体致动器24彼此邻近的多个多边形(例如，矩形)孔。相比于在第二末端23b处，喷嘴26可在第一末端23a附近较宽。在图6C中，喷嘴26经配置成单列邻近矩形孔。在图6D中，相比于第二末端23b，喷嘴26可在第一末端23a附近较宽，然而，喷嘴26经配置成矩形或正方形孔的二维数组，其中喷嘴26的宽度或主要尺寸自第一末端23a至第二末端23b减小。在图6E中，喷嘴26类似地在第一末端23a附近较宽，但喷嘴26经配置成圆化孔(例如，圆形或椭圆形)的二维数组，其中喷嘴26的宽度或主要尺寸自第一末端23a至第二末端23b减小。
当图6C至图6E的喷嘴26以图6A中所示的配置进行致动时，第一末端23a附近的较宽孔可产生对着薄膜15的流体串流，以使得薄膜15朝向支撑表面11移动。因为喷嘴26的更接近第一末端23a的孔比在第二末端23b处的宽，所以相比于裸片16A的其他区，对着裸片16A的边缘23射出较高流速的流体。在裸片16A的边缘23处的较高流速的流体(且因此较高施加力)可使得裸片16A的边缘23在裸片16A的其他区的前接触支撑表面11。可施加充足的流体压力，以使得裸片16A自薄膜15分层且传输至支撑表面11。
图6B为根据一些实施方式的经安置于芯片黏片12及支撑表面11上的裸片释放总成20的示意性侧视图。除非另外指出，否则用于图6B中的参考数字表示与图1至图6A中所说明的组件类似或相同的组件。举例而言，如图6B中所示，具有整合式装置裸片16的芯片黏片12可相对于支撑表面11而近接安置。如上文所解释，支撑表面11可垂直地(在z方向上)且侧向地对准(至经映像的x及y位置)，使得选定裸片16A与支撑表面11上的所要位置(其可对应于封装区21或中间载体表面内的所要位置)侧向对准。图6B的控制系统100可以类似于图5至图6A中所说明的控制系统100的方式的方式操作。
如同图6A的实施方式，图6B的裸片释放总成20包含具有多个喷嘴的流体致动器24。图6F及图6G为具有喷嘴26的流体致动器24的示意性俯视平面图，所述多个喷嘴配置成可与图6B的实施方式一起使用的喷嘴图案。图6B的流体致动器24的喷嘴26可经大小设定及塑形，以使得选定裸片16A的中心区25在裸片16A的其他区(诸如，裸片16A的边缘23)的前接触支撑表面11。如图6B中所示，在此等配置中，裸片16A的中心区25可弯曲或挠曲以便在裸片16A的边缘23的前接触支撑表面11。参看图6F，流体致动器24可包含具有矩形孔的多个喷嘴26。在图6F中，孔可在致动器24的中心区处最宽，且在末端区处较窄。类似地，在图6G中，喷嘴26可包含配置成二维数组的圆化(例如，圆形或椭圆形)孔，其中较大孔经配置为位于中心区附近且较小孔经配置为位于致动器24的末端附近。
当图6B的致动器24经启动时，位于致动器24的中心附近的喷嘴26可相比位于致动器24的边缘附近的喷嘴26供应较大流速(且因此较大力)。在致动器24的中心处的增大的流速可在裸片16A的中心区25处施加足够的力，以使得中心区25朝向支撑表面11弓曲或挠曲。中心区25可在裸片16A的其他区的前接触支撑表面11。选定裸片16A可自薄膜15被移除且直接传输至支撑表面11。
图7为说明根据一个实施方式的用于将裸片安装于支撑结构上的方法30的流程图。方法30在区块32开始，其中提供支撑多个经切割组件(例如，诸如经切割整合式装置裸片的半导体组件)的薄膜。如上文结合图1所解释，可将芯片安装至芯片黏片的薄膜。芯片先前已被处理以具有多个整合式装置，所述多个整合式装置可使用任何合适方法(诸如，锯切)进行切割或分离开。在切割的后，薄膜(例如，胶带)可维持裸片(或其他组件或半导体组件)，使得所述裸片保持为沿薄膜的黏着表面彼此邻近。在一些实施方式中，可在切割装置裸片的前对其进行测试，以判定且映射哪些裸片具有电子功能，亦即，哪些裸片为良裸裸片或KGD。在一些实施方式中，每一整合式装置裸片可包含形成于其上的多个接触衬垫。在图7的处理步骤期间，在一些实施方式中，接触衬垫可被钝化薄膜覆盖或被曝露；然而，衬垫可不含外部接触凸块(诸如，焊球)。
转向区块34，邻近支撑结构定位具有经切割整合式装置(或其他类型的经切割组件或半导体组件)的薄膜，使得薄膜的黏着表面面向支撑结构的支撑表面。如上文所解释，支撑结构可包含任何合适类型的表面，包括(例如)封装平台(诸如，封装衬底、插入件、一或多个装置裸片、一或多个芯片)或中间载体(诸如，黏着薄片)。在区块36中，可相对于支撑结构选择性地侧向定位薄膜，使得选定第一裸片(或其他类型的组件或半导体组件)与支撑结构的第一位置对准。如上文所解释，支撑结构及/或芯片黏片可经转位以在两个维度上移动。控制系统可经程序化以相对于薄膜定位支撑结构，使得选定裸片(例如，KGD)与支撑表面上的选定位置(诸如，支撑表面的对应封装区)对准。
移动至区块38，可在非平行于薄膜的黏着表面的方向上施加力，以使得选定裸片(或其他类型的组件或半导体组件)自薄膜直接传输至支撑结构。举例而言，如在本文中所解释，可在选定裸片上移动裸片释放总成，且可启动致动器以使得裸片自薄膜释放且传输至支撑结构。在一些实施方式中，致动器可包含具有一或多个喷嘴的流体致动器，其经组态以对着薄膜的背面射出高速流体(例如，诸如空气或氮气的气体，或液体)以使得裸片被传输至支撑结构。喷嘴可经配置成任何合适的图案。举例而言，在一些实施方式中，喷嘴可经配置以便使得裸片的边缘在裸片的其他区的前接触支撑表面。在其他实施方式中，喷嘴可经配置以便使得裸片的中心区弓曲且在裸片的其他区的前接触支撑表面。在另外其他实施方式中，致动器可包含柱塞或经组态以施加非平行于薄膜的力的其他机械致动器。
有利地，本文中关于图1至图7揭示的实施方式可用以将裸片或其他组件自切割薄膜高效率地直接传输至支撑结构，所述支撑结构可为中间载体或最终封装平台。此外，图1至图7中揭示的实施方式可使得封装组装器在封装中仅利用KGD，其可改良封装良率且减少与使用功能异常装置裸片相关联的成本。此外，选定裸片在支撑结构上的二维选择性置放可实现使用准确且高效率的芯片级封装，其中KGD被准确且直接地安装至表面，在所述表面上，裸片与封装的其他组件(诸如，另一裸片或裸片堆栈、芯片或芯片堆栈、封装衬底、有待在传输至支撑结构上的后形成的囊封或模具材料等)具有固定关系。
当裸片组装于支撑表面的对应封装区上时，支撑表面可藉由填充材料或囊封剂模制，所述填充材料或囊封剂被涂覆于裸片的部分上及/或邻近裸片之间的间隙中。在一些配置中，裸片的背面可经薄化。支撑表面(其可包含芯片或衬底材料网片，诸如PCB或引线框)可随后经单粒化，以产生多个经单粒化装置封装。
图8A至图8L为根据一些实施方式的用于结合整合式装置裸片的方法的各种阶段的示意性侧视横截面图。应了解，上文关于图1至图7揭示的流体致动器及相对运动实施方式亦可应用于图8A至图8L中所示的实施方式。举例而言，图7中的流程图说明亦应用于图8A至图8L的制造方法的步骤。此外，尽管图8A至图8L说明整合式装置裸片的直接结合，但应了解，所述多个方法可替代地用以直接结合其他类型的半导体组件，诸如插入件、经重组裸片等。图8A说明芯片18，所述芯片包含衬底40、沈积于衬底40上的非导电层42及形成于非导电层42中的多个导电接点44。衬底40可包含硅或任何其他合适的半导体材料、玻璃、陶瓷或聚合层或面板。非导电层42可包含合适的非导电材料，诸如无机或有机介电材料，诸如二氧化硅、碳化硅、类金刚石碳、聚合层、复合材料或此等材料的各种组合等。又，导体44的部分可藉由镶嵌及非镶嵌金属化方法形成。导电接点44可由镶嵌程序界定，其中接点44填充在形成于非导电层42中的沟槽内部，且可与非导电层42的表面共平面，稍微突出而高于所述表面(例如，2至20nm)，或可稍微凹进而低于所述表面(例如，2至20nm)。接点44可包含任何合适的导体，诸如铜、金等。接点44及非导电层42的表面可经制备用于与另一芯片或其他结构直接结合。举例而言，接点44及/或非导电层42的表面可经抛光(使用(例如)化学机械抛光技术)以便确保结合表面极其平滑。关于接点44及非导电层42的表面制备的额外细节贯穿美国专利第6,902,987号、第6,566,694号、第7,109,092号、第6,962,835号及第8,389,378号可见，所述多个专利中的每一者的全部内容以全文引用的方式且出于所有目而并入本文中。
转向图8B，处置芯片48可藉助于黏着剂46在非导电层42及接点44上附接至衬底40。处置芯片48可包含硅或足够厚以便充当用于移动或以其他方式操控芯片18的手柄的另一半导体材料。在图8C中，衬底40的背面可经薄化至适合于最终自芯片18形成的整合式装置裸片的所要厚度。举例而言，衬底40可经薄化至位于10微米至200微米的范围、位于10微米至100微米的范围、位于20微米至75微米的范围、位于25微米至50微米的范围中的厚度，或任何其他合适的厚度。经薄化芯片18的背面可以类似于芯片18的正面的方式进行抛光或以其他方式平面化。在图8D中，另一非导电层52及另一组接点54可以类似于接点44及非导电层42的方式形成于芯片18的经抛光背面上。第二组接点54可藉助于(例如)硅穿孔(TSV)及/或后段制程(BEOL)金属化与衬底40内的集成电路通信。非导电层52及接点54亦可如上文所解释经抛光及制备用于结合。
在图8E中，芯片18可安装于类似于上文结合图1至图7描述的芯片黏片12的芯片黏片12上。举例而言，芯片黏片12可包含框架14及藉由框架14支撑的薄膜15。芯片18可黏附至薄膜15的黏着表面55。在一些实施方式中，芯片18可涂布有保护性聚合物，以保护芯片18的活性表面不碰到薄膜15在其他实施方式中，可能不使用保护性涂层，且可随后清洁来自薄膜15的任何残余物。可自黏着剂46移除处置芯片48。
转向图8F，可将芯片18切割成多个整合式装置裸片16。举例而言，芯片18可经锯切、冲压或以其他方式单粒化以便形成经切割整合式装置裸片16。如同图1至图7的实施方式，装置裸片16可包含任何合适类型的裸片，诸如集成电路(诸如，内存或处理器)、MEMS裸片等。如图8F中所示，切割操作可将裸片16完全切割或单粒化，尽管切割锯(dicing saw)可能在薄膜15上留下刻痕或标记，但薄膜15保持无损且为连续的。无损薄膜15可支撑经切割裸片16，且维持其在薄膜15上的相对位置。在图8G中，可藉由任何合适方法移除黏着剂46，诸如藉由曝露于电磁辐射(例如，紫外线辐射)及/或溶剂。
在图8H中，整合式装置裸片16的结合表面56可用合适物质进行平面化(例如，藉由化学机械抛光进行抛光)、活化(例如，经极微蚀刻)及/或终止。举例而言，如图8H中所示，结合表面56(其可包含氧化硅)可曝露于电浆腔室中的含氮电浆。举例而言，电浆程序可在一些实施方式中包含反应性离子蚀刻程序。极微蚀刻可产生小于0.5nm(例如，在0.1nm至3nm的范围内)的均方根微粗糙度。有益地，可在裸片16安装至薄膜15时执行本文中揭示的程序(例如、抛光、活化及/或终止)，其可改良直接结合程序的效率。举例而言，本文中揭示的程序可在相对较低温度下进行(例如，在50℃至100℃的范围内)，其可为足够低的温度及/或可用于足够低的处理时间(例如，小于10分钟或小于6分钟)，使得薄膜15可在无降级或熔融的情况下适应直接结合程序。在其他实施方式中，结合表面56可曝露于含氮溶液，例如，氨基溶液。用含氮物质终止结合表面56可有利地增强裸片16至其他半导体组件的直接结合。活化及终止程序的额外细节贯穿美国专利第6,902,987号予以揭示，所述专利的全部内容以全文引用的方式且出于所有目的而并入本文中。
转向图8I，在图8F至图8H中所展示的整合式装置裸片16可自薄膜15直接传输至支撑结构10。在图8I的所说明实施方式中，用于裸片16的支撑结构10包含安装于第二芯片黏片12B上的第二组裸片16B，所述第二芯片黏片包含支撑第二薄膜15B的第二框架14B。然而，如同图1至图7的实施方式，在其他实施方式中，支撑结构10可包含任何合适类型的结构，包括(例如)封装平台，诸如封装衬底(例如，PCB、玻璃、塑料、引线框、陶瓷衬底、硅插入件等)、芯片或芯片堆栈、经重组芯片、面板，或经重组面板等。在其他实施方式中，支撑结构10可包含诸如黏着薄片或机械裸片载体的中间载体，其可用于其他封装步骤(例如，用于芯片重组的模制)或用以将整合式装置裸片16传输至最终封装平台。
第一薄膜15及裸片16可安装至第一平台62。如图8I中所示，第一薄膜15及裸片16可在制备时经反转以供与第二裸片16B直接结合。黏附有第二裸片16B的第二薄膜15B可安装至第二平台64。第一平台62及第二平台64可包含用于支撑各别芯片黏片12、12B的任何合适结构。在所说明的实施方式中，例如，第一平台62及第二平台64可包含真空夹盘，所述多个真空夹盘将负压施加至每一薄膜15、15B，以便将薄膜15、15B紧固至各别平台62、64。在图8I中，来自图8F至图8H的裸片16在反转组态中进行说明，亦即，经安置于第二组裸片16B上。然而，应了解，在其他配置中，来自图8F至图8H的裸片16可替代地安置于第二平台64上，且裸片16B可安置于第一平台62上。此外，尽管上文结合图8A至图8H描述的处理步骤参考裸片16进行描述，但诸如平坦化、活化及终止的相同处理步骤亦可在制备时应用于第二组裸片16B的表面以供直接结合。
如同图1至图7的实施方式，控制系统100可储存关于有待结合的每一裸片16、16B的信息。举例而言，控制系统100可判定第一薄膜上的哪些裸片16为KGD。控制系统100亦可经组态以识别来自第一组的哪些个别裸片16有待结合至来自第二组的哪些个别裸片16B。控制系统100可指示马达或其他合适设备，以使得第一平台62相对于第二平台64移动(或第二平台相对于第一平台移动)，以便将选定裸片16与来自第二组的对应选定裸片16B侧向对准。举例而言，如上文所解释，第一平台62可在两个维度上侧向移动(亦即，在x及y维度上，例如，在x及/或y方向上可旋转地及/或线性地移动)，以将选定裸片16与对应裸片16B在侧向方向上对准。
一旦裸片16、16B大体上对准，裸片释放总成24便可在控制系统100的控制下对薄膜15的背面施加力以使得裸片16自薄膜15传输至支撑表面11，所述支撑表面亦可包含对应第二裸片16B的结合表面56B。举例而言，如图8I中所示，裸片释放总成24可包含柱塞60，其经驱动沿z方向对薄膜15的背面施加接触力。
在一些实施方式中，柱塞60可在-z方向上对薄膜15施加初始向下力(其可包括压力感测)，以使得一个裸片16安置于其他裸片16下方。柱塞配置可包含具有反馈控制系统的移位及/或压力传感器，以准确地控制藉由柱塞60施加的力及/或移位的量。可启动对准系统(藉由控制系统100及/或用户)，以估计裸片16相对于第二裸片16B在x、y及/或z方向上未对准的程度。对准系统可与控制系统100通信以提供关于未对准程度的反馈。对准系统可在一些配置中包含光学量测系统。举例而言，对准系统可在一些实施方式中包含一或多个摄影机。在其他实施方式中，可使用包含一或多个激光的干涉式对准系统。控制系统100可反复地发送命令以使得第一平台62在两个维度上将选定裸片16相对于第二裸片16B移动对准。
柱塞60(及/或第二平台64)沿z方向的精确移动可使得第一裸片的结合表面56与第二裸片16B的对应结合表面56B接触且直接结合。裸片16、16B之间的直接结合可包含化学(例如，共价)键结，其中各别裸片16、16B的非导电层42及接点44在无介入黏着剂的情况下结合至彼此。在一些实施方式中，直接结合程序可在室温下进行。裸片在结合的前的高平滑度可改良直接结合的强度。举例而言，在结合的前，裸片的结合表面可具有平面化表面，其具有介于0.5nm与1.5nm的范围内的表面粗糙度(RMS)。在各种实施方式中，可执行(在介于100℃至400℃的范围内的温度下)结合后退火以进一步增强结合。在各种实施方式中，直接结合可具有至少400mJ/m2的结合强度(例如，至少2000mJ/m2)。直接结合程序的额外细节可见于美国专利第6,902,987号、第6,566,694号、第7,109,092号、第6,962,835号及第8,389,378号中，所述多个专利中的每一者的全部内容以全文引用的方式且出于所有目的而并入本文中。在一些实施方式中，柱塞60可包含一或多个内部通道，可经由所述多个通道供应流体。流体可包含经加热或经冷却流体，其可在裸片16的传输期间增强结合程序。
一旦选定裸片16、16B直接结合，柱塞60便沿+z方向缩回。裸片16、16B之间的结合力可大于裸片16与薄膜15之间的黏着力，使得柱塞60的缩回可使得裸片16自薄膜15释放。在一些配置中，裸片16与薄膜15之间的黏着力可已藉由将薄膜15的背面曝露于辐射源(诸如，UV光或激光)而减小。一旦选定裸片16经释放，控制系统100便可指示柱塞60及第一平台62移动至有待结合的另一对裸片，直至第一芯片黏片12上的每一裸片16(或每一KGD)经传输且结合至第二芯片黏片12B上的相关联裸片16B(其亦可为KGD)。图8J说明经堆栈且直接结合至彼此的多个经结合裸片16C。经结合裸片16C可保持附接至第二薄膜15B及/或附接至第二平台64(图8J中未示)。每一裸片可经充分结合以允许相比于(例如)热压结合在更短的时间范围内自薄膜15释放。结合可包括非导电至非导电(例如，氧化物)表面化学键结。后续加热可增强非导电表面结合，且亦可增强或导致裸片16、16B的经对准接点44的导电表面的结合。此外，本文中所描述的技术促进(诸如)可能难以由习知取放型机器人处置的经薄化裸片16的直接结合。
转向图8K，在一些实施方式中，经结合裸片16C的所曝露活性表面可包含结合表面56C，所述多个结合表面可经制备用于直接结合至另一组装置裸片。举例而言，如同图8H，结合表面56C可在裸片16C安装于薄膜15上时用合适物质活化(例如，藉由极微蚀刻)及/或终止。活化及终止可依序进行或在单个程序中进行。举例而言，如图8K中所示，结合表面56C可曝露于电浆腔室中的含氮电浆。在其他实施方式中，结合表面56可曝露于含氮溶液，例如，氨基溶液，如上文所解释。图8L说明直接结合至裸片16C的第三组裸片16D。可如上文关于图8I所解释来执行第三裸片16D至经结合裸片16C的结合。所述程序可继续，直至所要数目个裸片予以堆栈且直接结合至彼此。如上，当直接结合完成时，经堆栈芯片可以任何合适方式封装。举例而言，裸片可至少部分藉由模制或填充材料囊封，所述模制或填充材料填充邻近裸片之间的间隙。经囊封裸片可经单粒化且安装至封装衬底，诸如PCB、引线框、陶瓷衬底等。在其他实施方式中，裸片堆栈可能在结合程序期间已代替第二薄膜15B安装于封装衬底或大型程序裸片上。
因此，在所说明的实施方式中，半导体组件(例如，装置裸片16)可安装至薄膜15以用于直接结合程序。举例而言，如本文所示，裸片16可在薄膜15进行切割，在薄膜15上进行抛光，及在薄膜15进行活化及/或终止。藉由在薄膜15上处理裸片16，可改良直接结合技术的效率及有效性。
图8M至图8O说明替代性实施方式，其可结合图8A至图8L中所说明的程序的各种步骤使用或作为其替代。举例而言，如图8M中所示，在一些实施方式中，裸片16可自薄膜15传输至窝伏尔组件105，所述窝伏尔组件具有形成于其中的多个凹陷106。如图8M中所示，裸片16可经反转且置放于对应凹陷106中，其中结合表面56面朝上。转向图8N，可对窝伏尔组件105中的裸片16执行各种处理步骤，诸如抛光、终止及/或活化。如图8N中所示，例如，结合表面56可曝露于氮气电浆，以既活化亦终止以供直接结合。有益地，窝伏尔组件105可由可相比结合薄膜15使用的程序在较长时间段内经受较高温度处理的材料制成。举例而言，裸片16可在定位于窝伏尔组件105中时被加热至300℃至400℃。转向图8O，经处理裸片16可定位(例如，经由取放型机器或其他系统)于窝伏尔组件105A的对应凹陷中，所述窝伏尔组件可不同于窝伏尔组件105。举例而言，图8M及图8N的窝伏尔组件105可经翻转以便将裸片16传输至窝伏尔组件105A。图8O中的裸片16可经处理用于额外裸片或其他半导体组件的堆栈，如上文所解释。
图9为说明根据一个实施方式的用于结合组件(例如，诸如整合式装置裸片的半导体组件)的方法90的流程图。在区块92中，提供支撑多个经切割半导体组件的薄膜(例如，经切割整合式装置裸片)。如同图7，半导体组件可包含任何合适类型的装置裸片，诸如处理器裸片、MEMS裸片、内存裸片等，或可包含插入件、经重组裸片，或任何其他合适类型的半导体组件。在其他实施方式中，所述多个组件可包含其他类型的装置或衬底，包括可包含或可不包含半导体材料的组件。经切割半导体组件可安置为沿薄膜的第一表面彼此邻近。在半导体组件包含装置裸片的实施方式中，可在切割裸片的前测试其电功能性及/或电子功能性以识别KGD。可使用诸如锯切、冲压等的任何合适技术切割半导体组件。
在区块93中，提供支撑第二多个经切割半导体组件(例如，整合式装置裸片)的支撑结构。第二多个半导体组件(例如，经切割裸片)可安置为沿支撑结构的第二表面彼此邻近。第二多个半导体组件可包含任何合适类型的装置裸片，诸如处理器裸片、MEMS裸片、内存裸片等，或可包含插入件、经重组裸片或其他类型的半导体组件。在半导体组件包含装置裸片的实施方式中，可在切割第二多个裸片的前测试其电功能性及/或电子功能性以识别KGD。可使用诸如锯切、冲压等的任何合适技术切割半导体组件。
在区块94中，可邻近支撑结构定位薄膜，使得来自第一多个半导体组件的选定第一半导体组件(其可为KGD)与来自第二多个经切割半导体组件的第二半导体组件(其亦可为KGD)对准且面向所述组件。可在两个维度上选择性地侧向定位薄膜，以便对准第一半导体组件与第二半导体组件。可使用各种类型的对准系统(诸如，光学对准系统)来量测两个半导体组件之间的未对准程度。
移动至区块95，可在非平行于第一表面或第二表面的方向上施加力，以使得第一半导体组件接触第二半导体组件。在一些实施方式中，所述力可藉由接触薄膜的背面的柱塞施加。在其他实施方式中，所述力可藉由穿过一或多个喷嘴的高速流体施加。所施加的力可使得第一半导体组件传输至第二半导体组件。
转向区块96，第一半导体组件可与第二半导体组件直接结合。举例而言，如上文所解释，第一装置裸片及第二装置裸片的各别结合表面可经制备用于结合。如本文中所解释，结合表面可用所要物质进行抛光、活化及终止。当结合表面接触(例如，在室温下)时，两个半导体组件之间在无介入黏着剂的情况下形成共价键结。在区块98中，可将第一半导体组件自薄膜移除。举例而言，柱塞可缩回，其可归因于两个裸片之间更坚固的化学键结而导致薄膜牵拉远离第一半导体组件。
经堆栈及结合的半导体组件(例如，经堆栈及结合的裸片)可以任何合适的方式进行封装，以供后续并入至较大电子装置或系统中。举例而言，可将囊封剂或模制材料涂覆于半导体组件的表面的至少部分上及/或涂覆于邻近半导体组件之间的间隙中。半导体组件可经单粒化且安装至封装衬底。
图10A至图10E说明用于将半导体组件(例如，整合式装置裸片)自薄膜15(诸如，黏着薄膜或胶带)高效率传输至支撑结构10以供封装的系统与方法的又一实施方式。除非另外指出，否则图10A至图10E中的参考数字指与图1至图8L的相似编号组件相同或大体上类似的组件。此外，结合图10A至图10E描述的特征可结合与图1至图9的实施方式结合进行描述且说明的特征中的任一者使用。在图10A至图10E的实施方式中，裸片释放总成24包含一对筒夹110A、110B，其协作以将有待结合在一起的两个裸片16、16B固持或支撑于各别薄膜15、15B上。在一些实施方式中，筒夹110A、110B可协作以固持或支撑有待置放于支撑结构10上的单个裸片。
转向图10A，可将一或多个裸片16(其可包含KGD且可能亦包括不良裸片，所述多个裸片可在芯片级测试中进行识别)支撑于薄膜15上，且可将一或多个裸片16B(其亦可包含KGD且可能亦包含不良裸片)支撑于薄膜15B上。薄膜15、15B可相对于彼此定向，使得裸片16的结合表面56面向裸片16B的对应结合表面56B(及支撑表面11)。在图10B中，可启动裸片释放总成24以将各别力F1、F2施加至第一筒夹110A及第二筒夹110B，以使得筒夹110A、110B沿z轴朝向彼此移动。在一些实施方式中，一个筒夹可保持固定，而另一筒夹移动。尽管未说明于图10B中，但筒夹110A、110B可藉由控制系统控制，所述控制系统可与本文中揭示的控制系统100相同或大体上类似。如图10B中所示，随着筒夹110A、110B朝向彼此移动，筒夹110A、110B可围绕裸片16、16B的周边刺穿薄膜15、15B，使得每一筒夹110A、110B的一部分安置于裸片16、16B的周边周围以支撑裸片16、16B。
筒夹110A、110B可包含任何合适机构，其固持且支撑裸片16、16B以供结合至彼此及/或置放于支撑结构10上。图10E为根据一些实施方式的例示性筒夹110A、110B的示意性侧视图。在呈现于y-z平面中的图10E中，第一筒夹110A可包含隔开一或多个对应间隙114A的多个指形件112A。第二筒夹110B可类似地包含隔开一或多个对应间隙114B的多个指形件112B。如图10E中所示，筒夹相对于彼此经定向使得第一筒夹110A的指形件112A可相对于第二筒夹110B的指形件112B沿y轴交错，使得当筒夹110A、110B沿z轴聚集在一起时，第一筒夹的指形件112A收纳于第二筒夹之间隙114B中，且第二筒夹的指形件112B收纳于第一筒夹的间隙114A中。虽然图10E中仅展示筒夹的一侧，但应理解，指形件可针对周围矩形裸片在筒夹的所有四侧上以类似方式交错。将指形件112A、112B相对于彼此交错可有利地使得筒夹110A、110B能够配对，以便固持及/或支撑裸片16、16B。另外，当筒夹110A、110B藉由施加各别力F1、F2而聚集在一起时，指形件112A、112B可刺穿薄膜15、15B，使得指形件112A、112B安置于裸片16、16B的周边周围，同时仍使薄膜15、15B保持连续且无损但具有穿孔。
返回至图10C，筒夹110A、110B可藉由施加力F1、F2进一步聚集在一起，直至两个裸片16、16B(例如)藉由使用本文中所描述的处理技术的直接结合而接触且结合在一起。在所说明的实施方式中，第二筒夹110B可保持固定或可仅稍微移动，且第一筒夹110A可沿-z轴移动，其可导致薄膜15在薄膜15的可变形部分116处延展或弯曲。在直接结合的后，可在两个裸片16、16B之间的界面处形成结合部113。
在图10D中，两个筒夹110A、110B可在藉由将各别力F3、F4施加至筒夹110A、110B进行结合的后移动而远离彼此。在一些实施方式中，一个筒夹(诸如，筒夹110B)可保持固定，且另一筒夹(例如，筒夹110A)可沿z轴移开。当筒夹110A、110B彼此分离时，一个薄膜15可自裸片16释放，而另一裸片16B保持附接至另一薄膜15B。举例而言，在直接结合的后，直接结合的强度可超出裸片16与薄膜15之间的黏着强度，使得当筒夹110A、110B分离时，裸片16自薄膜15脱离。在一些配置中，如上文所解释，可将预先释放处理(诸如，曝露于UV辐射)应用于有待释放的薄膜15。
有利地，使用图10A至图10E中的筒夹110A、110B可提供用于在结合程序的前及期间固持且支撑裸片16、16B的可信赖机构。此外，筒夹110A、110B可提供用于在结合的前将两个裸片准确对准的简单对准特征，此是因为指形件的机械加工及位置可供应裸片的充足机械对准以供结合，此可能借助于关于裸片的一个边缘的花费小的光学对准。在一些其他配置中，可使用较复杂的光学传感器(例如，摄影机)将裸片16、16B上的标记对准，以确保裸片16、16B在结合的前对准。筒夹110A、110B可提供比此等较复杂光学传感器更简单的解决方案，此是因为筒夹110A、110B可经准确地机械加工以紧密贴合于裸片16、16B的周边周围，且彼此配对以将裸片16、16B对准以供结合。
尽管本发明已在某些实施方式及实例的上下文中进行揭示，但本领域的技术人员将理解，本发明超出特定揭示的实施方式扩展至本发明的其他替代实施方式及/或用途及其明显修改以及等效物。另外，虽然已详细展示并描述本发明的若干变化，但基于本发明，在本发明的范畴内的其他修改对于本领域的技术人员为显而易见的。亦预期可实行实施方式的特定特征及态样的各种组合或子组合且其仍属于本发明的范畴内。应理解，所揭示实施方式的各种特征及态样可彼此组合或彼此取代以便形成所揭示发明的变化模式。因此，在本文中揭示的本发明的范畴意欲不应受上述经特定揭示的实施方式限制，而应仅藉由对以下申请专利范围的正确解读来判定。

Claims (63)

1.一种用于将组件安装于支撑结构上的方法，所述方法包括：
提供支撑多个经单粒化组件的薄膜，所述多个经单粒化组件安置为沿所述薄膜的表面彼此邻近；
邻近所述支撑结构定位所述薄膜，使得所述薄膜的所述表面面向所述支撑结构的支撑表面；
相对于所述支撑结构选择性地侧向定位所述薄膜，使得选定第一组件与所述支撑结构的第一位置对准；以及
在不平行于所述薄膜的所述表面的方向上施加力，以使得所述选定第一组件从所述薄膜直接转移到所述支撑结构。
2.根据权利要求1所述的方法，其进一步包括将所述薄膜上的衬底单粒化以界定所述多个经单粒化组件。
3.根据权利要求1到2中任一项所述的方法，其中所述多个经单粒化组件包括多个经单粒化集成装置裸片，所述方法进一步包括从所述多个经单粒化集成装置裸片选择第一已知良品裸片，所述第一已知良品裸片具有适当起作用的电特性，选定第一裸片包括所述第一已知良品裸片。
4.根据权利要求1到3中任一项所述的方法，其进一步包括在平行于所述薄膜的所述表面的侧向方向上调整所述薄膜或所述支撑结构，以将所述选定第一组件与所述第一位置对准。
5.根据权利要求1到4中任一项所述的方法，其中所述支撑结构包括芯片或芯片堆叠、裸片或裸片堆叠、重构芯片、面板、重构面板、印刷电路板、内插器、玻璃衬底、塑料衬底或陶瓷衬底。
6.根据权利要求1到5中任一项所述的方法，其中所述支撑结构不包括粘合剂层。
7.根据权利要求1到4中任一项所述的方法，其中所述支撑结构包括粘合薄片。
8.根据权利要求1到4中任一项所述的方法，其中所述支撑结构包括封装衬底。
9.根据权利要求1到8中任一项所述的方法，所述第一组件包括第一裸片，所述第一裸片包括形成在所述第一裸片中的接触垫和位于所述接触垫上方的钝化层，其中没有外部接触凸块安置在所述接触垫上。
10.根据权利要求1到9中任一项所述的方法，其中所述薄膜包括附接到所述多个经单粒化组件的背面且通过框架支撑的粘合薄片。
11.根据权利要求10所述的方法，其中施加所述力包括将所述力施加到在所述选定第一组件正对面的所述薄膜的背面。
12.根据权利要求11所述的方法，其中施加所述力包括在所述背面的局部区域中将所述力施加到所述薄膜的所述背面，以便仅使所述选定组件转移到所述支撑结构。
13.根据权利要求11到12中任一项所述的方法，其中施加所述力包括将流体引导到所述薄膜的所述背面上。
14.根据权利要求13所述的方法，其中引导所述流体包括使高速气体流向所述薄膜的所述背面。
15.根据权利要求13到14中任一项所述的方法，其中施加到所述薄膜的所述背面上的所述流体的温度高于50℃。
16.根据权利要求14或15所述的方法，其中使所述气体流动包括通过多个喷嘴将所述气体引导到所述薄膜的所述背面上。
17.根据权利要求1到16中任一项所述的方法，其进一步包括使所述选定第一组件的中心区域弯曲，以便在所述第一组件的其它区域的前接触所述支撑结构。
18.根据权利要求1到16中任一项所述的方法，其进一步包括使所述选定第一组件的边缘在所述第一组件的其它区域的前接触所述支撑结构。
19.根据权利要求1到18中任一项所述的方法，其中施加所述力包括在平行于所述薄膜的所述表面的方向上移动释放总成，以使得额外的组件被转移到所述支撑结构。
20.根据权利要求1到19中任一项所述的方法，其中施加所述力包括将柱塞推靠在所述薄膜上以使所述选定第一组件转移到所述支撑结构。
21.根据权利要求20所述的方法，其进一步包括将真空吸盘施加到所述薄膜的所述背面以支撑所述薄膜。
22.根据权利要求1到21中任一项所述的方法，其中所述多个组件包括多个集成装置裸片，所述方法进一步包括对所述多个裸片执行电测试，以识别具有适当起作用的电特性的已知良品裸片。
23.根据权利要求22所述的方法，其进一步包括将所述薄膜上的芯片单粒化以界定所述多个经单粒化集成装置裸片，其中在所述单粒化的前执行所述电测试。
24.根据权利要求1到23中任一项所述的方法，其进一步包括：
从所述多个经单粒化组件选择第二组件；
相对于所述薄膜侧向地重新定位所述支撑结构，使得所述第二组件与所述支撑结构上的选定位置对准；以及
在不平行于所述薄膜的所述表面的方向上将第二力施加到所述支撑结构和所述薄膜中的至少一个，以使得所述选定第二组件从所述薄膜直接转移到所述支撑结构。
25.根据权利要求1到24中任一项所述的方法，其中第二多个组件安置为沿所述支撑结构的所述支撑表面彼此邻近，所述方法进一步包括：
将所述选定第一组件与所述支撑结构上的所述第二多个组件中的第二组件对准；以及
在施加所述力的后，将所述选定第一组件与所述第二组件直接结合。
26.根据权利要求1到25中任一项所述的方法，其进一步包括在施加所述力的前使所述组件的背面变薄。
27.根据权利要求1到26中任一项所述的方法，其进一步包括将所述经单粒化组件中的至少一些堆叠到对应的另外多个组件上。
28.根据权利要求1到27中任一项所述的方法，其进一步包括用填充材料填充所述支撑结构上的邻近组件的间的间隙。
29.根据权利要求1到28中任一项所述的方法，其中施加所述力包括沿所述方向移动第一筒夹以刺穿所述薄膜。
30.根据权利要求29所述的方法，其中所述第一筒夹包括由一个或多个间隙间隔开的多个指形件，且其中移动所述第一筒夹包括移动所述第一筒夹使得所述指形件围绕所述选定第一裸片的周边安置。
31.根据权利要求1到30中任一项所述的方法，其进一步包括在所述选定第一组件处于所述薄膜上时对所述第一组件的正面进行抛光，在所述选定第一组件处于所述薄膜上时用物种终止所述第一组件的所述正面，及在所述选定第一组件处于所述薄膜上时用物种活化所述第一组件的所述正面。
32.根据权利要求31所述的方法，其进一步包括在无介入粘合剂的情况下将所述选定第一组件直接结合到另一组件。
33.一种用于结合组件的方法，所述方法包括：
提供支撑第一多个经单粒化组件的薄膜，所述第一多个经单粒化组件安置为沿所述薄膜的第一表面彼此邻近；
提供支撑第二多个组件的支撑结构，所述第二多个组件安置为沿所述支撑结构的第二表面彼此邻近；
邻近所述支撑结构定位所述薄膜，使得来自所述第一多个经单粒化组件的选定第一组件与来自所述第二多个经单粒化组件的第二组件对准且面向所述第二组件；
在不平行于所述薄膜的所述第一表面的方向上施加力，以使得所述第一组件接触所述第二组件；
将所述第一组件与所述第二组件直接结合；以及
将所述第一组件从所述薄膜移除。
34.根据权利要求33所述的方法，其中所述第一多个经切割组件包括第一多个经切割集成装置裸片，且其中所述第二多个经切割组件包括第二多个经切割集成装置裸片。
35.根据权利要求33所述的方法，其中在所述直接结合的前和的后，在未单粒化的芯片上形成所述第二多个组件。
36.根据权利要求33所述的方法，其进一步包括在施加所述力及直接结合的前将所述第二多个组件单粒化。
37.根据权利要求33到36中任一项所述的方法，其中定位所述薄膜包括相对于所述支撑结构选择性地侧向定位所述薄膜，使得所述选定第一组件与所述第二组件对准。
38.根据权利要求33到37中任一项所述的方法，其中施加所述力包括将所述力施加到在所述第一组件正对面的所述薄膜的背面。
39.根据权利要求38所述的方法，其中施加所述力包括在所述背面的局部区域中将所述力施加到所述薄膜的所述背面，以便仅使所述第一组件转移到所述第二裸片和所述支撑结构。
40.根据权利要求38到39中任一项所述的方法，其进一步包括将第二力施加到所述支撑结构以使所述第一和第二组件接触。
41.根据权利要求38到40中任一项所述的方法，其中施加所述力包括将流体引导到所述薄膜的所述背面上。
42.根据权利要求33到41中任一项所述的方法，其中施加所述力包括将柱塞推靠在所述薄膜上。
43.根据权利要求42所述的方法，其进一步包括将真空吸盘施加到所述薄膜的所述背面以支撑所述薄膜。
44.根据权利要求34所述的方法，其进一步包括对所述第一多个裸片和所述第二多个裸片中的至少一个执行电测试，以识别具有适当起作用的电特性的已知良品裸片。
45.根据权利要求44所述的方法，其进一步包括：
在芯片上提供所述第一多个集成装置裸片；以及
将所述薄膜上的所述芯片单粒化以产生所述第一多个经单粒化集成装置裸片。
46.根据权利要求45所述的方法，其中所述电测试在所述单粒化的前执行。
47.根据权利要求33到46中任一项所述的方法，其进一步包括在所述第一组件处于所述薄膜上时对所述第一组件的第一结合表面和所述第二组件的第二结合表面进行抛光。
48.根据权利要求47所述的方法，其进一步包括用含氮物种终止所述第一和第二结合表面中的至少一个。
49.根据权利要求33到48中任一项所述的方法，其中施加所述力包括沿所述方向移动第一筒夹以刺穿所述薄膜。
50.根据权利要求49所述的方法，其中所述第一筒夹包括由一个或多个第一间隙间隔开的多个第一指形件，且其中移动所述第一筒夹包括移动所述第一筒夹使得所述第一指形件围绕所述选定第一组件的周边安置。
51.根据权利要求50所述的方法，其进一步包括使第二筒夹朝向所述第一筒夹移动，使得所述第一筒夹和所述第二筒夹配合以在所述直接结合期间固持所述第一选定组件和所述第二组件。
52.根据权利要求51所述的方法，其中所述第二筒夹包括由一个或多个第二间隙间隔开的多个第二指形件，且其中移动所述第二筒夹包括将至少一个第一指形件安置在对应的第二间隙内且将至少一个第二指形件安置在对应的第一间隙内。
53.一种处理系统，其包括：
控制系统，其经配置以进行以下操作：
从薄膜的表面上的多个经单粒化组件选择第一组件，所述薄膜支撑所述多个经单粒化组件；
将指令发送到可移动设备，以使得所述可移动设备邻近支撑结构定位所述薄膜，使得所述薄膜的所述表面面向所述支撑结构的支撑表面；
将指令发送到所述可移动设备，以使得所述可移动设备相对于所述支撑结构选择性地侧向定位所述薄膜，使得选定第一组件与所述支撑结构的第一位置对准；以及
将指令发送到释放总成，以使得所述释放总成在不平行于所述薄膜的所述表面的方向上将力施加到所述支撑结构和所述薄膜中的至少一个，以使得所述选定第一组件从所述薄膜转移到所述支撑结构。
54.根据权利要求53所述的处理系统，其进一步包括所述可移动设备。
55.根据权利要求53到54中任一项所述的处理系统，其进一步包括所述释放总成。
56.根据权利要求55所述的处理系统，其中所述释放总成包括柱塞。
57.根据权利要求55所述的处理系统，其中所述释放总成包括一个或多个喷嘴，所述一个或多个喷嘴经配置以将流体供应到所述薄膜的背面。
58.根据权利要求57所述的处理系统，其中所述一个或多个喷嘴包括多个孔，其中所述释放总成的第一端处的第一孔比所述释放总成的第二端处的第二孔宽。
59.根据权利要求57所述的处理系统，其中所述一个或多个喷嘴包括多个孔，其中所述释放总成的中心区域中的第一孔比所述释放总成的端部处的孔宽。
60.根据权利要求55所述的处理系统，其中所述释放总成包括第一筒夹，所述第一筒夹具有由一个或多个第一间隙间隔开的多个第一指形件。
61.根据权利要求60所述的处理系统，其中所述释放总成进一步包括第二筒夹，所述第二筒夹具有由一个或多个第二间隙间隔开的多个第二指形件，所述第一和第二筒夹经配置以沿所述方向朝向和远离彼此移动。
62.根据权利要求61所述的处理系统，其中所述第二指形件的尺寸被设计成使得当所述第一和第二筒夹聚集在一起时，至少一个第二指形件安置在对应的第一间隙内，且至少一个第一指形件安置在对应的第二间隙内。
63.根据权利要求1所述的方法，其进一步包括从所述多个经单粒化组件中选择第一已知良品组件，所述第一已知良品组件具有适当起作用的非电特性，所述选定第一组件包括所述第一已知良品组件。
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US201662303930P 2016-03-04 2016-03-04
US62/303,930 2016-03-04
US15/389,157 US10446532B2 (en) 2016-01-13 2016-12-22 Systems and methods for efficient transfer of semiconductor elements
US15/389,157 2016-12-22
PCT/US2016/068577 WO2017123407A1 (en) 2016-01-13 2016-12-23 Systems and methods for efficient transfer of semiconductor elements

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US (2) US10446532B2 (zh)
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TW (1) TW201735234A (zh)
WO (1) WO2017123407A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110329775A (zh) * 2019-04-26 2019-10-15 重庆天辉能源科技有限公司 一种圆柱型锂离子电池生产用盖帽上料盘
TWI764468B (zh) * 2020-03-12 2022-05-11 南韓商Ａｍｔ股份有限公司 具有細間距的設備的對準裝置、測試裝置以及設備的對準方法
WO2023065410A1 (zh) * 2021-10-18 2023-04-27 长鑫存储技术有限公司 半导体结构的键合方法和半导体设备

Families Citing this family (86)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US20150262902A1 (en) 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US11069734B2 (en) 2014-12-11 2021-07-20 Invensas Corporation Image sensor device
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US10886250B2 (en) 2015-07-10 2021-01-05 Invensas Corporation Structures and methods for low temperature bonding using nanoparticles
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10762420B2 (en) 2017-08-03 2020-09-01 Xcelsis Corporation Self repairing neural network
US10580735B2 (en) 2016-10-07 2020-03-03 Xcelsis Corporation Stacked IC structure with system level wiring on multiple sides of the IC die
TWI822659B (zh) 2016-10-27 2023-11-21 美商艾德亞半導體科技有限責任公司 用於低溫接合的結構和方法
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
WO2018126052A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10522499B2 (en) 2017-02-09 2019-12-31 Invensas Bonding Technologies, Inc. Bonded structures
US10629577B2 (en) 2017-03-16 2020-04-21 Invensas Corporation Direct-bonded LED arrays and applications
US10515913B2 (en) 2017-03-17 2019-12-24 Invensas Bonding Technologies, Inc. Multi-metal contact structure
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10446441B2 (en) 2017-06-05 2019-10-15 Invensas Corporation Flat metal features for microelectronics applications
US10217720B2 (en) 2017-06-15 2019-02-26 Invensas Corporation Multi-chip modules formed using wafer-level processing of a reconstitute wafer
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11031285B2 (en) 2017-10-06 2021-06-08 Invensas Bonding Technologies, Inc. Diffusion barrier collar for interconnects
TWI713131B (zh) * 2017-10-13 2020-12-11 久元電子股份有限公司 晶粒轉移設備及使用該設備轉移晶粒的方法
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US10727219B2 (en) 2018-02-15 2020-07-28 Invensas Bonding Technologies, Inc. Techniques for processing devices
US11169326B2 (en) 2018-02-26 2021-11-09 Invensas Bonding Technologies, Inc. Integrated optical waveguides, direct-bonded waveguide interface joints, optical routing and interconnects
US10847419B2 (en) * 2018-03-14 2020-11-24 Raytheon Company Stress compensation and relief in bonded wafers
US11056348B2 (en) 2018-04-05 2021-07-06 Invensas Bonding Technologies, Inc. Bonding surfaces for microelectronics
US10790262B2 (en) 2018-04-11 2020-09-29 Invensas Bonding Technologies, Inc. Low temperature bonded structures
US10964664B2 (en) 2018-04-20 2021-03-30 Invensas Bonding Technologies, Inc. DBI to Si bonding for simplified handle wafer
US10490525B1 (en) 2018-05-10 2019-11-26 International Business Machines Corporation High speed handling of ultra-small chips by selective laser bonding and debonding
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11276676B2 (en) 2018-05-15 2022-03-15 Invensas Bonding Technologies, Inc. Stacked devices and methods of fabrication
EP3807927A4 (en) 2018-06-13 2022-02-23 Invensas Bonding Technologies, Inc. TSV AS A HIDEPAD
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US10910344B2 (en) 2018-06-22 2021-02-02 Xcelsis Corporation Systems and methods for releveled bump planes for chiplets
WO2020010056A1 (en) 2018-07-03 2020-01-09 Invensas Bonding Technologies, Inc. Techniques for joining dissimilar materials in microelectronics
US11158606B2 (en) 2018-07-06 2021-10-26 Invensas Bonding Technologies, Inc. Molded direct bonded and interconnected stack
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11515291B2 (en) 2018-08-28 2022-11-29 Adeia Semiconductor Inc. Integrated voltage regulator and passive components
US11296044B2 (en) 2018-08-29 2022-04-05 Invensas Bonding Technologies, Inc. Bond enhancement structure in microelectronics for trapping contaminants during direct-bonding processes
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
KR102225956B1 (ko) * 2018-10-19 2021-03-12 세메스 주식회사 다이 본딩 장치, 기판 본딩 장치, 다이 본딩 방법 및 기판 본딩 방법
US11158573B2 (en) 2018-10-22 2021-10-26 Invensas Bonding Technologies, Inc. Interconnect structures
US11244920B2 (en) 2018-12-18 2022-02-08 Invensas Bonding Technologies, Inc. Method and structures for low temperature device bonding
US10926521B2 (en) 2018-12-28 2021-02-23 Palo Alto Research Center Incorporated Method and system for mass assembly of thin film materials
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체
TWI711088B (zh) * 2019-01-31 2020-11-21 惠特科技股份有限公司 半導體元件貼合設備
US11901281B2 (en) 2019-03-11 2024-02-13 Adeia Semiconductor Bonding Technologies Inc. Bonded structures with integrated passive component
US10854578B2 (en) 2019-03-29 2020-12-01 Invensas Corporation Diffused bitline replacement in stacked wafer memory
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11355404B2 (en) 2019-04-22 2022-06-07 Invensas Bonding Technologies, Inc. Mitigating surface damage of probe pads in preparation for direct bonding of a substrate
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
US20200395321A1 (en) 2019-06-12 2020-12-17 Invensas Bonding Technologies, Inc. Sealed bonded structures and methods for forming the same
US11296053B2 (en) 2019-06-26 2022-04-05 Invensas Bonding Technologies, Inc. Direct bonded stack structures for increased reliability and improved yield in microelectronics
DE102019118270B4 (de) * 2019-07-05 2021-10-07 X-Fab Semiconductor Foundries Gmbh Verfahren zur Herstellung von Halbleiterbauelementen zur Ausbeutesteigerung beim Mikrotransferdruck
CN110892521B (zh) * 2019-10-12 2021-01-29 长江存储科技有限责任公司 用于裸片对裸片进行键合的方法和结构
US11862602B2 (en) 2019-11-07 2024-01-02 Adeia Semiconductor Technologies Llc Scalable architecture for reduced cycles across SOC
DE102019132332B3 (de) * 2019-11-28 2021-01-28 Infineon Technologies Ag Verfahren zum Herstellen eines Moduls, Lötkörper mit einem erhöhten Rand zum Herstellen eines Moduls und Verwenden des Lötkörpers zum Herstellen eines Leistungsmoduls
US11762200B2 (en) 2019-12-17 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded optical devices
US11876076B2 (en) 2019-12-20 2024-01-16 Adeia Semiconductor Technologies Llc Apparatus for non-volatile random access memory stacks
CN115088068A (zh) 2019-12-23 2022-09-20 伊文萨思粘合技术公司 用于接合结构的电冗余
US11721653B2 (en) 2019-12-23 2023-08-08 Adeia Semiconductor Bonding Technologies Inc. Circuitry for electrical redundancy in bonded structures
JP2023521271A (ja) * 2020-02-18 2023-05-24 エーファウ・グループ・エー・タルナー・ゲーエムベーハー 構成部材を移送する方法および装置
WO2021183101A1 (en) * 2020-03-09 2021-09-16 Hewlett-Packard Development Company, L.P. Fluidic die with bond pads having different heights
US11742314B2 (en) 2020-03-31 2023-08-29 Adeia Semiconductor Bonding Technologies Inc. Reliable hybrid bonded apparatus
WO2021236361A1 (en) 2020-05-19 2021-11-25 Invensas Bonding Technologies, Inc. Laterally unconfined structure
US11631647B2 (en) 2020-06-30 2023-04-18 Adeia Semiconductor Bonding Technologies Inc. Integrated device packages with integrated device die and dummy element
US11764177B2 (en) 2020-09-04 2023-09-19 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11728273B2 (en) 2020-09-04 2023-08-15 Adeia Semiconductor Bonding Technologies Inc. Bonded structure with interconnect structure
US11264357B1 (en) 2020-10-20 2022-03-01 Invensas Corporation Mixed exposure for large die
US20230207514A1 (en) * 2021-12-23 2023-06-29 Adeia Semiconductor Bonding Technologies Inc. Apparatuses and methods for die bond control
JP2023144616A (ja) * 2022-03-28 2023-10-11 東レエンジニアリング株式会社 転写装置および転写方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000328A1 (en) * 2000-06-22 2002-01-03 Kabushiki Kaisha Toshiba Printed wiring board and manufacturing method thereof
US20050153522A1 (en) * 2004-01-09 2005-07-14 Hyeon Hwang Wafer level chip stack method
US20070158024A1 (en) * 2006-01-11 2007-07-12 Symbol Technologies, Inc. Methods and systems for removing multiple die(s) from a surface
CN101164150A (zh) * 2005-04-08 2008-04-16 派克泰克封装技术有限公司 将芯片转移到接触基底的装置和方法
CN101681886A (zh) * 2007-06-15 2010-03-24 美光科技公司 半导体组合件、堆叠式半导体装置及制造半导体组合件及堆叠式半导体装置的方法
US20100123268A1 (en) * 2008-11-19 2010-05-20 Etienne Menard Printing Semiconductor Elements by Shear-Assisted Elastomeric Stamp Transfer
CN101859728A (zh) * 2009-04-10 2010-10-13 索尼公司 转移器件的方法

Family Cites Families (151)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0272642A (ja) 1988-09-07 1990-03-12 Nec Corp 基板の接続構造および接続方法
JPH0344067A (ja) 1989-07-11 1991-02-25 Nec Corp 半導体基板の積層方法
US5019673A (en) 1990-08-22 1991-05-28 Motorola, Inc. Flip-chip package for integrated circuits
JPH04337694A (ja) 1991-05-15 1992-11-25 Nec Yamagata Ltd 電子部品保護用樹脂膜
CA2083072C (en) 1991-11-21 1998-02-03 Shinichi Hasegawa Method for manufacturing polyimide multilayer wiring substrate
US6008126A (en) 1992-04-08 1999-12-28 Elm Technology Corporation Membrane dielectric isolation IC fabrication
JPH07193294A (ja) 1993-11-01 1995-07-28 Matsushita Electric Ind Co Ltd 電子部品およびその製造方法
KR960009074A (ko) 1994-08-29 1996-03-22 모리시다 요이치 반도체 장치 및 그 제조방법
DE4433330C2 (de) 1994-09-19 1997-01-30 Fraunhofer Ges Forschung Verfahren zur Herstellung von Halbleiterstrukturen mit vorteilhaften Hochfrequenzeigenschaften sowie eine Halbleiterwaferstruktur
JP3979687B2 (ja) 1995-10-26 2007-09-19 アプライド マテリアルズ インコーポレイテッド ハロゲンをドープした酸化珪素膜の膜安定性を改良する方法
KR100274333B1 (ko) 1996-01-19 2001-01-15 모기 쥰이찌 도체층부착 이방성 도전시트 및 이를 사용한 배선기판
US5946257A (en) 1996-07-24 1999-08-31 Micron Technology, Inc. Selective power distribution circuit for an integrated circuit
US5956605A (en) 1996-09-20 1999-09-21 Micron Technology, Inc. Use of nitrides for flip-chip encapsulation
US6221753B1 (en) 1997-01-24 2001-04-24 Micron Technology, Inc. Flip chip technique for chip assembly
JP4032454B2 (ja) 1997-06-27 2008-01-16 ソニー株式会社 三次元回路素子の製造方法
US6097096A (en) 1997-07-11 2000-08-01 Advanced Micro Devices Metal attachment method and structure for attaching substrates at low temperatures
JP2000100679A (ja) 1998-09-22 2000-04-07 Canon Inc 薄片化による基板間微小領域固相接合法及び素子構造
JP3532788B2 (ja) 1999-04-13 2004-05-31 唯知 須賀 半導体装置及びその製造方法
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
US6984571B1 (en) 1999-10-01 2006-01-10 Ziptronix, Inc. Three dimensional device integration method and integrated device
US6902987B1 (en) 2000-02-16 2005-06-07 Ziptronix, Inc. Method for low temperature bonding and bonded structure
JP4598224B2 (ja) 2000-03-30 2010-12-15 シャープ株式会社 ヘテロ接合バイポーラ型ガン効果四端子素子
JP2001313350A (ja) 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP3440057B2 (ja) 2000-07-05 2003-08-25 唯知 須賀 半導体装置およびその製造方法
US6423640B1 (en) 2000-08-09 2002-07-23 Taiwan Semiconductor Manufacturing Co., Ltd. Headless CMP process for oxide planarization
JP4491948B2 (ja) * 2000-10-06 2010-06-30 ソニー株式会社 素子実装方法および画像表示装置の製造方法
JP3420748B2 (ja) 2000-12-14 2003-06-30 松下電器産業株式会社 半導体装置及びその製造方法
JP2002353416A (ja) 2001-05-25 2002-12-06 Sony Corp 半導体記憶装置およびその製造方法
US6887769B2 (en) 2002-02-06 2005-05-03 Intel Corporation Dielectric recess for wafer-to-wafer and die-to-die metal bonding and method of fabricating the same
US6762076B2 (en) 2002-02-20 2004-07-13 Intel Corporation Process of vertically stacking multiple wafers supporting different active integrated circuit (IC) devices
US7105980B2 (en) 2002-07-03 2006-09-12 Sawtek, Inc. Saw filter device and method employing normal temperature bonding for producing desirable filter production and performance characteristics
US7117581B2 (en) 2002-08-02 2006-10-10 Symbol Technologies, Inc. Method for high volume assembly of radio frequency identification tags
JP4083502B2 (ja) 2002-08-19 2008-04-30 株式会社フジミインコーポレーテッド 研磨方法及びそれに用いられる研磨用組成物
US7023093B2 (en) 2002-10-24 2006-04-04 International Business Machines Corporation Very low effective dielectric constant interconnect Structures and methods for fabricating the same
JP2004193493A (ja) 2002-12-13 2004-07-08 Nec Machinery Corp ダイピックアップ方法および装置
US7354798B2 (en) 2002-12-20 2008-04-08 International Business Machines Corporation Three-dimensional device fabrication method
US6962835B2 (en) 2003-02-07 2005-11-08 Ziptronix, Inc. Method for room temperature metal direct bonding
US6908027B2 (en) 2003-03-31 2005-06-21 Intel Corporation Complete device layer transfer without edge exclusion via direct wafer bonding and constrained bond-strengthening process
US7109092B2 (en) 2003-05-19 2006-09-19 Ziptronix, Inc. Method of room temperature covalent bonding
TWI275168B (en) 2003-06-06 2007-03-01 Sanyo Electric Co Semiconductor device and method for making the same
US6873049B2 (en) 2003-07-31 2005-03-29 The Boeing Company Near hermetic power chip on board device and manufacturing method therefor
US6867073B1 (en) 2003-10-21 2005-03-15 Ziptronix, Inc. Single mask via method and device
US20060057945A1 (en) 2004-09-16 2006-03-16 Chia-Lin Hsu Chemical mechanical polishing process
US20060076634A1 (en) 2004-09-27 2006-04-13 Lauren Palmateer Method and system for packaging MEMS devices with incorporated getter
JP4624813B2 (ja) 2005-01-21 2011-02-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法および半導体製造装置
GB0505680D0 (en) 2005-03-22 2005-04-27 Cambridge Display Tech Ltd Apparatus and method for increased device lifetime in an organic electro-luminescent device
US20070003737A1 (en) * 2005-06-30 2007-01-04 Rami Khalaf Polymer to gold adhesion improvement by chemical and mechanical gold surface roughening
US7485968B2 (en) 2005-08-11 2009-02-03 Ziptronix, Inc. 3D IC method and device
US7193423B1 (en) 2005-12-12 2007-03-20 International Business Machines Corporation Wafer-to-wafer alignments
TWI299552B (en) 2006-03-24 2008-08-01 Advanced Semiconductor Eng Package structure
US7972683B2 (en) 2006-03-28 2011-07-05 Innovative Micro Technology Wafer bonding material with embedded conductive particles
US7750488B2 (en) 2006-07-10 2010-07-06 Tezzaron Semiconductor, Inc. Method for bonding wafers to produce stacked integrated circuits
US7803693B2 (en) 2007-02-15 2010-09-28 John Trezza Bowed wafer hybridization compensation
DE102007020656B4 (de) 2007-04-30 2009-05-07 Infineon Technologies Ag Werkstück mit Halbleiterchips, Halbleiterbauteil und Verfahren zur Herstellung eines Werkstücks mit Halbleiterchips
US8349635B1 (en) 2008-05-20 2013-01-08 Silicon Laboratories Inc. Encapsulated MEMS device and method to form the same
WO2010024678A1 (en) 2008-09-01 2010-03-04 Nederlandse Organisatie Voor Toegepast-Natuurwetenschappelijk Onderzoek Tno Chip die clamping device and transfer method
US11302617B2 (en) * 2008-09-06 2022-04-12 Broadpak Corporation Scalable semiconductor interposer integration
US9893004B2 (en) 2011-07-27 2018-02-13 Broadpak Corporation Semiconductor interposer integration
KR100945800B1 (ko) 2008-12-09 2010-03-05 김영혜 이종 접합 웨이퍼 제조방법
US8476165B2 (en) 2009-04-01 2013-07-02 Tokyo Electron Limited Method for thinning a bonding wafer
US8482132B2 (en) 2009-10-08 2013-07-09 International Business Machines Corporation Pad bonding employing a self-aligned plated liner for adhesion enhancement
US20110151588A1 (en) * 2009-12-17 2011-06-23 Cooledge Lighting, Inc. Method and magnetic transfer stamp for transferring semiconductor dice using magnetic transfer printing techniques
FR2954585B1 (fr) 2009-12-23 2012-03-02 Soitec Silicon Insulator Technologies Procede de realisation d'une heterostructure avec minimisation de contrainte
JP5517800B2 (ja) 2010-07-09 2014-06-11 キヤノン株式会社 固体撮像装置用の部材および固体撮像装置の製造方法
FR2966283B1 (fr) 2010-10-14 2012-11-30 Soi Tec Silicon On Insulator Tech Sa Procede pour realiser une structure de collage
US8377798B2 (en) 2010-11-10 2013-02-19 Taiwan Semiconductor Manufacturing Co., Ltd Method and structure for wafer to wafer bonding in semiconductor packaging
US8476146B2 (en) 2010-12-03 2013-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing wafer distortion through a low CTE layer
US8620164B2 (en) 2011-01-20 2013-12-31 Intel Corporation Hybrid III-V silicon laser formed by direct bonding
US8988299B2 (en) 2011-02-17 2015-03-24 International Business Machines Corporation Integrated antenna for RFIC package applications
US8501537B2 (en) 2011-03-31 2013-08-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures formed using such methods
US8716105B2 (en) 2011-03-31 2014-05-06 Soitec Methods for bonding semiconductor structures involving annealing processes, and bonded semiconductor structures and intermediate structures formed using such methods
KR20120123919A (ko) 2011-05-02 2012-11-12 삼성전자주식회사 칩 적층 반도체 패키지 제조 방법 및 이에 의해 제조된 칩 적층 반도체 패키지
KR102235927B1 (ko) 2011-05-24 2021-04-05 소니 주식회사 반도체 장치
JP5982748B2 (ja) 2011-08-01 2016-08-31 ソニー株式会社 半導体装置、半導体装置の製造方法、および電子機器
US8697493B2 (en) 2011-07-18 2014-04-15 Soitec Bonding surfaces for direct bonding of semiconductor structures
US9306117B2 (en) * 2011-07-25 2016-04-05 Industrial Technology Research Institute Transfer-bonding method for light emitting devices
US8441131B2 (en) 2011-09-12 2013-05-14 Globalfoundries Inc. Strain-compensating fill patterns for controlling semiconductor chip package interactions
CN103377911B (zh) 2012-04-16 2016-09-21 中国科学院微电子研究所 提高化学机械平坦化工艺均匀性的方法
US20130285259A1 (en) * 2012-04-30 2013-10-31 Caleb C. Han Method and system for wafer and strip level batch die attach assembly
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9142517B2 (en) 2012-06-05 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding mechanisms for semiconductor wafers
US8759961B2 (en) 2012-07-16 2014-06-24 International Business Machines Corporation Underfill material dispensing for stacked semiconductor chips
US8735219B2 (en) 2012-08-30 2014-05-27 Ziptronix, Inc. Heterogeneous annealing method and device
US9162880B2 (en) * 2012-09-07 2015-10-20 LuxVue Technology Corporation Mass transfer tool
US20140070405A1 (en) 2012-09-13 2014-03-13 Globalfoundries Inc. Stacked semiconductor devices with a glass window wafer having an engineered coefficient of thermal expansion and methods of making same
DE102012224310A1 (de) 2012-12-21 2014-06-26 Tesa Se Gettermaterial enthaltendes Klebeband
US20140175655A1 (en) 2012-12-22 2014-06-26 Industrial Technology Research Institute Chip bonding structure and manufacturing method thereof
TWI518991B (zh) 2013-02-08 2016-01-21 Sj Antenna Design Integrated antenna and integrated circuit components of the shielding module
US8946784B2 (en) 2013-02-18 2015-02-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and apparatus for image sensor packaging
US8802538B1 (en) 2013-03-15 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US9054063B2 (en) * 2013-04-05 2015-06-09 Infineon Technologies Ag High power single-die semiconductor package
US9064937B2 (en) 2013-05-30 2015-06-23 International Business Machines Corporation Substrate bonding with diffusion barrier structures
US9929050B2 (en) 2013-07-16 2018-03-27 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming three-dimensional integrated circuit (3DIC) stacking structure
US9723716B2 (en) 2013-09-27 2017-08-01 Infineon Technologies Ag Contact pad structure, an electronic component, and a method for manufacturing a contact pad structure
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
JP2015115446A (ja) 2013-12-11 2015-06-22 株式会社東芝 半導体装置の製造方法
US9437572B2 (en) 2013-12-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Conductive pad structure for hybrid bonding and methods of forming same
US9768038B2 (en) 2013-12-23 2017-09-19 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of making embedded wafer level chip scale packages
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US9230941B2 (en) 2014-03-28 2016-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Bonding structure for stacked semiconductor devices
US9299736B2 (en) 2014-03-28 2016-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding with uniform pattern density
US9472458B2 (en) 2014-06-04 2016-10-18 Semiconductor Components Industries, Llc Method of reducing residual contamination in singulated semiconductor die
KR102275705B1 (ko) 2014-07-11 2021-07-09 삼성전자주식회사 웨이퍼 대 웨이퍼 접합 구조
US9536848B2 (en) 2014-10-16 2017-01-03 Globalfoundries Inc. Bond pad structure for low temperature flip chip bonding
US9394161B2 (en) 2014-11-14 2016-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. MEMS and CMOS integration with low-temperature bonding
US9633982B2 (en) * 2015-02-17 2017-04-25 Chun Yen Chang Method of manufacturing semiconductor device array
DE102015103274A1 (de) 2015-03-06 2016-09-08 HARTING Electronics GmbH Kabelabdichtung
US9741620B2 (en) 2015-06-24 2017-08-22 Invensas Corporation Structures and methods for reliable packages
US9656852B2 (en) 2015-07-06 2017-05-23 Taiwan Semiconductor Manufacturing Company Ltd. CMOS-MEMS device structure, bonding mesa structure and associated method
US10075657B2 (en) 2015-07-21 2018-09-11 Fermi Research Alliance, Llc Edgeless large area camera system
US9728521B2 (en) 2015-07-23 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bond using a copper alloy for yield improvement
US9559081B1 (en) 2015-08-21 2017-01-31 Apple Inc. Independent 3D stacking
US9953941B2 (en) 2015-08-25 2018-04-24 Invensas Bonding Technologies, Inc. Conductive barrier direct hybrid bonding
US9496239B1 (en) 2015-12-11 2016-11-15 International Business Machines Corporation Nitride-enriched oxide-to-oxide 3D wafer bonding
US9852988B2 (en) 2015-12-18 2017-12-26 Invensas Bonding Technologies, Inc. Increased contact alignment tolerance for direct bonding
US9881882B2 (en) 2016-01-06 2018-01-30 Mediatek Inc. Semiconductor package with three-dimensional antenna
US9923011B2 (en) 2016-01-12 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure with stacked semiconductor dies
US10446532B2 (en) 2016-01-13 2019-10-15 Invensas Bonding Technologies, Inc. Systems and methods for efficient transfer of semiconductor elements
US10636767B2 (en) 2016-02-29 2020-04-28 Invensas Corporation Correction die for wafer/die stack
US10026716B2 (en) 2016-04-15 2018-07-17 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC formation with dies bonded to formed RDLs
US10204893B2 (en) 2016-05-19 2019-02-12 Invensas Bonding Technologies, Inc. Stacked dies and methods for forming bonded structures
KR102505856B1 (ko) 2016-06-09 2023-03-03 삼성전자 주식회사 웨이퍼 대 웨이퍼 접합 구조체
US9941241B2 (en) 2016-06-30 2018-04-10 International Business Machines Corporation Method for wafer-wafer bonding
US10446487B2 (en) 2016-09-30 2019-10-15 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10163750B2 (en) 2016-12-05 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure for heat dissipation
US10453832B2 (en) 2016-12-15 2019-10-22 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structures and methods of forming same
US10002844B1 (en) 2016-12-21 2018-06-19 Invensas Bonding Technologies, Inc. Bonded structures
US20180182665A1 (en) 2016-12-28 2018-06-28 Invensas Bonding Technologies, Inc. Processed Substrate
EP3563411B1 (en) 2016-12-28 2021-04-14 Invensas Bonding Technologies, Inc. Method of processing a substrate on a temporary substrate
US20180190583A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
WO2018126052A1 (en) 2016-12-29 2018-07-05 Invensas Bonding Technologies, Inc. Bonded structures with integrated passive component
US10276909B2 (en) 2016-12-30 2019-04-30 Invensas Bonding Technologies, Inc. Structure comprising at least a first element bonded to a carrier having a closed metallic channel waveguide formed therein
US10431614B2 (en) 2017-02-01 2019-10-01 Semiconductor Components Industries, Llc Edge seals for semiconductor packages
US10522499B2 (en) 2017-02-09 2019-12-31 Invensas Bonding Technologies, Inc. Bonded structures
US10508030B2 (en) 2017-03-21 2019-12-17 Invensas Bonding Technologies, Inc. Seal for microelectronic assembly
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
US10784191B2 (en) 2017-03-31 2020-09-22 Invensas Bonding Technologies, Inc. Interface structures and methods for forming same
US10269756B2 (en) 2017-04-21 2019-04-23 Invensas Bonding Technologies, Inc. Die processing
US10580823B2 (en) 2017-05-03 2020-03-03 United Microelectronics Corp. Wafer level packaging method
US10879212B2 (en) 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
US10840205B2 (en) 2017-09-24 2020-11-17 Invensas Bonding Technologies, Inc. Chemical mechanical polishing for hybrid bonding
US11195748B2 (en) 2017-09-27 2021-12-07 Invensas Corporation Interconnect structures and methods for forming same
US11251157B2 (en) 2017-11-01 2022-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Die stack structure with hybrid bonding structure and method of fabricating the same and package
US11380597B2 (en) 2017-12-22 2022-07-05 Invensas Bonding Technologies, Inc. Bonded structures
US10923408B2 (en) 2017-12-22 2021-02-16 Invensas Bonding Technologies, Inc. Cavity packages
US11004757B2 (en) 2018-05-14 2021-05-11 Invensas Bonding Technologies, Inc. Bonded structures
US11393779B2 (en) 2018-06-13 2022-07-19 Invensas Bonding Technologies, Inc. Large metal pads over TSV
US11462419B2 (en) 2018-07-06 2022-10-04 Invensas Bonding Technologies, Inc. Microelectronic assemblies
US11011494B2 (en) 2018-08-31 2021-05-18 Invensas Bonding Technologies, Inc. Layer structures for making direct metal-to-metal bonds at low temperatures in microelectronics
KR20210104742A (ko) 2019-01-14 2021-08-25 인벤사스 본딩 테크놀로지스 인코포레이티드 접합 구조체

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020000328A1 (en) * 2000-06-22 2002-01-03 Kabushiki Kaisha Toshiba Printed wiring board and manufacturing method thereof
US20050153522A1 (en) * 2004-01-09 2005-07-14 Hyeon Hwang Wafer level chip stack method
CN101164150A (zh) * 2005-04-08 2008-04-16 派克泰克封装技术有限公司 将芯片转移到接触基底的装置和方法
US20070158024A1 (en) * 2006-01-11 2007-07-12 Symbol Technologies, Inc. Methods and systems for removing multiple die(s) from a surface
CN101681886A (zh) * 2007-06-15 2010-03-24 美光科技公司 半导体组合件、堆叠式半导体装置及制造半导体组合件及堆叠式半导体装置的方法
US20100123268A1 (en) * 2008-11-19 2010-05-20 Etienne Menard Printing Semiconductor Elements by Shear-Assisted Elastomeric Stamp Transfer
CN101859728A (zh) * 2009-04-10 2010-10-13 索尼公司 转移器件的方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110329775A (zh) * 2019-04-26 2019-10-15 重庆天辉能源科技有限公司 一种圆柱型锂离子电池生产用盖帽上料盘
CN110329775B (zh) * 2019-04-26 2021-02-26 重庆天辉能源科技有限公司 一种圆柱型锂离子电池生产用盖帽上料盘
TWI764468B (zh) * 2020-03-12 2022-05-11 南韓商Ａｍｔ股份有限公司 具有細間距的設備的對準裝置、測試裝置以及設備的對準方法
WO2023065410A1 (zh) * 2021-10-18 2023-04-27 长鑫存储技术有限公司 半导体结构的键合方法和半导体设备

Also Published As

Publication number Publication date
US10896902B2 (en) 2021-01-19
WO2017123407A1 (en) 2017-07-20
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US20170200711A1 (en) 2017-07-13
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TW201735234A (zh) 2017-10-01

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