CN108122989A - 一种提升mos器件栅控能力的方法 - Google Patents
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Abstract
本发明提供一种提升MOS器件栅控能力的方法，属于半导体制造技术领域，包括：提供一衬底；沉积一二氧化硅层覆盖第一多晶硅层；刻蚀去除位于元胞区的二氧化硅层；沉积一第二多晶硅层覆盖位于外围区的二氧化硅层；刻蚀位于元胞区的第一多晶硅层和浮栅结构层，以在元胞区形成多个控制栅及位于控制栅下的浮栅，并去除位于外围区的第二多晶硅层和二氧化硅层；沉积一光刻胶层覆盖位于元胞区的衬底、控制栅极及浮栅；刻蚀减薄位于外围区的第一多晶硅层；刻蚀位于外围区的第一多晶硅层，以在外围区形成多个多晶硅栅。本发明的有益效果：在不改变控制栅高度的条件下，降低多晶硅栅的高度，提升MOS器件的栅控能力。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种提升MOS器件栅控能力的方法。
背景技术
边缘(Periphery)区多晶硅栅的高度直接影响MOS器件的栅控能力，现有的做法是直接减少衬底上多晶硅栅的沉积量来降低多晶硅栅的高度，提升MOS器件的栅控能力。
现有方式的优势是工艺过程简单，劣势是也会相应的降低元胞(cell)区的控制栅高度也会相应降低，从而影响cell区器件的性能，而且cell区的离子注入容易穿过过低的控制栅，损伤氧化层-氮化层-氧化层(OXIDE NITRIDE OXIDE，ONO)和隧穿氧化层(tunnelOX)。
发明内容
针对现有技术中存在的问题，本发明涉及一种提升MOS器件栅控能力的方法。
本发明采用如下技术方案：
一种提升MOS器件栅控能力的方法，包括：
步骤S1、提供一衬底，所述衬底包括外围区和元胞区，位于所述元胞区的所述衬底的上表面设有浮栅结构层，沉积一第一多晶硅层，所述第一多晶硅层覆盖位于所述外围区的所述衬底和位于所述元胞区的所述浮栅结构层；
步骤S2、沉积一二氧化硅层，所述二氧化硅层覆盖所述第一多晶硅层；
步骤S3、刻蚀去除位于所述元胞区的所述二氧化硅层；
步骤S4、沉积一第二多晶硅层，所述第二多晶硅层覆盖位于所述外围区的所述二氧化硅层；
步骤S5、刻蚀位于所述元胞区的所述第一多晶硅层和所述浮栅结构层，以在所述元胞区形成多个由所述第一多晶硅层构成的控制栅及位于所述控制栅下的由所述浮栅结构层构成的浮栅，并去除位于所述外围区的所述第二多晶硅层和所述二氧化硅层；
步骤S6、沉积一光刻胶层，所述光刻胶层覆盖位于所述元胞区的所述衬底、所述控制栅及所述浮栅；
步骤S7、刻蚀减薄位于所述外围区的所述第一多晶硅层；
步骤S8、刻蚀位于所述外围区的所述第一多晶硅层，以在所述外围区形成多个由所述第一多晶硅层构成的多晶硅栅，所述多晶硅栅的高度小于所述控制栅的高度。
优选的，所述浮栅结构层包括由下至上依次设置在位于所述元胞区的所述衬底上的第一绝缘层、浮栅多晶硅层及第二绝缘层。
优选的，所述步骤S3中，以所述二氧化硅层为掩膜，在位于所述元胞区的所述二氧化硅层上形成第一刻蚀窗口，并根据所述第一刻蚀窗口刻蚀去除位于所述元胞区的所述二氧化硅层。
优选的，所述步骤S3中，采用干法刻蚀去除位于所述元胞区的所述二氧化硅层。
优选的，所述步骤S3中，采用干法刻蚀去除位于所述元胞区的所述二氧化硅层。
优选的，所述步骤S5中，采用干法刻蚀形成所述控制栅。
优选的，所述步骤S6中，采用干法刻蚀形成所述多晶硅栅。
优选的，所述步骤S7中，刻蚀减薄位于所述外围区的所述第一多晶硅层后去除所述光刻胶层。
本发明的有益效果：在不改变控制栅高度的条件下，降低多晶硅栅的高度，提升MOS器件的栅控能力。
附图说明
图1为本发明的一种优选实施例中，提升MOS器件栅控能力的方法的流程图；
图2-10为本发明的一种优选实施例中，提升MOS器件栅控能力的方法的流程示意图。
具体实施方式
需要说明的是，在不冲突的情况下，下述技术方案，技术特征之间可以相互组合。
下面结合附图对本发明的具体实施方式作进一步的说明：
如图1-10所示，一种提升MOS器件栅控能力的方法，其特征在于，包括：
步骤S1、提供一衬底1，上述衬底1包括外围区和元胞区，位于上述元胞区的上述衬底1的上表面设有浮栅结构层2，沉积一第一多晶硅层3，上述第一多晶硅层3覆盖位于上述外围区的上述衬底1和位于上述元胞区的上述浮栅结构层2；
步骤S2、沉积一二氧化硅层4，上述二氧化硅层4覆盖上述第一多晶硅层3；
步骤S3、刻蚀去除位于上述元胞区的上述二氧化硅层4；
步骤S4、沉积一第二多晶硅层6，上述第二多晶硅层6覆盖位于上述外围区的上述二氧化硅层4；
步骤S5、刻蚀位于上述元胞区的上述第一多晶硅层3和上述浮栅结构层2，以在上述元胞区形成多个由上述第一多晶硅层3构成的控制栅及位于上述控制栅下的由上述浮栅结构层2构成的浮栅，并去除位于上述外围区的上述第二多晶硅层6和上述二氧化硅层4；
步骤S6、沉积一光刻胶层(图中未示出)，上述光刻胶层覆盖位于上述元胞区的上述衬底1、上述控制栅及上述浮栅；
步骤S7、刻蚀减薄位于上述外围区的上述第一多晶硅层3；
步骤S8、刻蚀位于上述外围区的上述第一多晶硅层3，以在上述外围区形成多个由上述第一多晶硅层3构成的多晶硅栅，上述多晶硅栅的高度小于上述控制栅的高度。
在本实施例中，基于现有技术，通过减少多晶硅的沉积量来获得足够的栅控能力会极大的影响cell区的器件性能。本发明通过一道干法刻蚀来实现在cell区控制栅高度不变的条件下，降低periphery区多晶栅层高度。
较佳的实施例中，上述栅结构层2包括由下至上依次设置在位于上述元胞区的上述衬底1上的第一绝缘层21、浮栅多晶硅层22及第二绝缘层23，第一绝缘层21、浮栅多晶硅层22及第二绝缘层23可根据实际制作工艺进行修改增删。
较佳的实施例中，上述步骤S3中，以上述二氧化硅层4为掩膜(硬掩膜)，在位于上述元胞区的上述二氧化硅层4上形成第一刻蚀窗口，并根据上述第一刻蚀窗口刻蚀去除位于上述元胞区的上述二氧化硅层4。
在本实施例中，采用光刻加干法刻蚀去除cell区第一多晶硅层3上的二氧化硅，如附图4所示，采用第一光刻胶层(PR1)5实现刻蚀去除cell区第一多晶硅层3上的二氧化硅。
较佳的实施例中，上述步骤S3中，上述步骤S3中，采用干法刻蚀去除位于上述元胞区的上述二氧化硅层4。
较佳的实施例中，上述步骤S5中，采用干法刻蚀形成上述控制栅。
在本实施例中，采用光刻加干法刻蚀形成控制栅，并同时去除periphery区的二氧化硅和二氧化硅上的第二多晶硅层6，如附图6所示，采用第二光刻胶层(PR2)7实现刻蚀形成控制栅。
较佳的实施例中，上述步骤S3中，上述步骤S6中，采用干法刻蚀形成上述多晶硅栅。
在本实施例中，采用光刻加干法刻蚀形成上述多晶硅栅。
较佳的实施例中，上述步骤S7中，刻蚀减薄位于上述外围区的上述第一多晶硅层后去除上述光刻胶层。
在本实施例中，如附图8-9所示，采用第三光刻胶层(PR3)8实现刻蚀减薄位于上述外围区的上述第一多晶硅层3以及实现在外围区形成多晶硅栅。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (8)
1.一种提升MOS器件栅控能力的方法，其特征在于，包括：
步骤S1、提供一衬底，所述衬底包括外围区和元胞区，位于所述元胞区的所述衬底的上表面设有浮栅结构层，沉积一第一多晶硅层，所述第一多晶硅层覆盖位于所述外围区的所述衬底和位于所述元胞区的所述浮栅结构层；
步骤S2、沉积一二氧化硅层，所述二氧化硅层覆盖所述第一多晶硅层；
步骤S3、刻蚀去除位于所述元胞区的所述二氧化硅层；
步骤S4、沉积一第二多晶硅层，所述第二多晶硅层覆盖位于所述外围区的所述二氧化硅层；
步骤S5、刻蚀位于所述元胞区的所述第一多晶硅层和所述浮栅结构层，以在所述元胞区形成多个由所述第一多晶硅层构成的控制栅及位于所述控制栅下的由所述浮栅结构层构成的浮栅，并去除位于所述外围区的所述第二多晶硅层和所述二氧化硅层；
步骤S6、沉积一光刻胶层，所述光刻胶层覆盖位于所述元胞区的所述衬底、所述控制栅及所述浮栅；
步骤S7、刻蚀减薄位于所述外围区的所述第一多晶硅层；
步骤S8、刻蚀位于所述外围区的所述第一多晶硅层，以在所述外围区形成多个由所述第一多晶硅层构成的多晶硅栅，所述多晶硅栅的高度小于所述控制栅的高度。
2.根据权利要求1的方法，其特征在于，所述浮栅结构层包括由下至上依次设置在位于所述元胞区的所述衬底上的第一绝缘层、浮栅多晶硅层及第二绝缘层。
3.根据权利要求1的方法，其特征在于，所述步骤S3中，以所述二氧化硅层为掩膜，在位于所述元胞区的所述二氧化硅层上形成第一刻蚀窗口，并根据所述第一刻蚀窗口刻蚀去除位于所述元胞区的所述二氧化硅层。
4.根据权利要求3的方法，其特征在于，所述步骤S3中，通过光刻在位于所述元胞区的所述二氧化硅层上形成所述第一刻蚀窗口。
5.根据权利要求1的方法，其特征在于，所述步骤S3中，采用干法刻蚀去除位于所述元胞区的所述二氧化硅层。
6.根据权利要求1的方法，其特征在于，所述步骤S5中，采用干法刻蚀形成所述控制栅。
7.根据权利要求1的方法，其特征在于，所述步骤S6中，采用干法刻蚀形成所述多晶硅栅。
8.根据权利要求1的方法，其特征在于，所述步骤S7中，刻蚀减薄位于所述外围区的所述第一多晶硅层后去除所述光刻胶层。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110783339A (zh) * | 2019-11-08 | 2020-02-11 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050185446A1 (en) * | 2004-02-24 | 2005-08-25 | Luca Pividori | Method for reducing non-uniformity or topography variation between an array and circuitry in a process for manufacturing semiconductor integrated non-volatile memory devices |
| CN102956554A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 |
| CN104752177A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种制作嵌入式闪存栅极的方法 |
| CN105990368A (zh) * | 2015-03-03 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
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2017
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050185446A1 (en) * | 2004-02-24 | 2005-08-25 | Luca Pividori | Method for reducing non-uniformity or topography variation between an array and circuitry in a process for manufacturing semiconductor integrated non-volatile memory devices |
| CN102956554A (zh) * | 2011-08-30 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 嵌入逻辑电路的分离栅极式快闪存储器及其制作方法 |
| CN104752177A (zh) * | 2013-12-27 | 2015-07-01 | 中芯国际集成电路制造(上海)有限公司 | 一种制作嵌入式闪存栅极的方法 |
| CN105990368A (zh) * | 2015-03-03 | 2016-10-05 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110783339A (zh) * | 2019-11-08 | 2020-02-11 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制作方法 |
| CN110783339B (zh) * | 2019-11-08 | 2022-04-05 | 武汉新芯集成电路制造有限公司 | 闪存器件及其制作方法 |
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