CN108028181A - 半导体堆叠体 - Google Patents

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Abstract

一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形周缘形状。在所述外延主表面中，在所述第一凹部中形成并且作为比所述第一凹部深的凹部的第二凹部的密度低于或等于10cm‑2。

Description

半导体堆叠体
技术领域
本发明涉及一种半导体堆叠体。
本申请是基于并要求于2015年10月13日提交的日本专利申请No.2015-202024的优先权，该日本专利申请的全部内容通过引用并入本文。
背景技术
在专利文献1中，当将由特定材料制成的电极用于SiC半导体器件时，提出了通过提高绝缘膜的可靠性来提高操作可靠性的措施。
专利文献1：日本特许专利申请公开No.2014-38899
发明内容
根据本公开的一种半导体堆叠体包括：衬底，其由碳化硅制成；以及外延层，其设置在所述衬底上并且由碳化硅制成。所述外延层的主表面是相对于c面具有4°或更小的偏离角的碳表面，所述主表面是与所述衬底相反的主表面。在所述外延主表面中形成有多个第一凹部，从平面图看时，所述第一凹部具有矩形形状的外形。在外延主表面中，在第一凹部中形成并且作为比第一凹部深的凹陷的第二凹部的密度低于或等于10cm-2。
附图说明
图1是例示了半导体堆叠体的结构示例的示意性剖视图；
图2是例示了外延主表面的状态的示意性平面图；
图3是例示了沿着图2的A-A线段截取的横截面示例的示意性剖视图；
图4是例示了沿着图2的A-A线段截取的横截面示例的示意性剖视图；以及
图5是例示了用于制造半导体堆叠体的示意性方法的流程图。
具体实施方式
[对本发明的实施例的描述]
首先，下面列出和描述本发明的实施例。本申请的半导体堆叠体包括由碳化硅制成的衬底以及设置在衬底上并且由碳化硅制成的外延层(epitaxial layer)。外延层的外延主表面(外延层主表面)即与衬底相反的主表面是相对于c面具有4°或更小的偏离角的碳化物表面。在外延主表面中形成有多个第一凹部，从平面图(平面视图)看时，第一凹部具有矩形形状的外形。在外延主表面中，在第一凹部中形成并且作为比第一凹部深的凹部的第二凹部的密度低于或等于10cm-2。
在包括外延层作为操作层的半导体器件中，操作的可靠性可能存在问题。本发明人调查了原因并且获得了以下发现。当使用包括由半导体碳化物制成的衬底和形成在衬底上并且由半导体碳化物制成的外延层的半导体堆叠体来制造SiC半导体器件时，在外延层上，形成由用二氧化碳制成的绝缘膜和用金属制成的导体构成的电极。根据发明人的研究，在外延层的主表面中形成当从平面图看时具有矩形形状的外形的多个第一凹部，该主表面是构成外延层的碳化硅晶体的相对于c面({0001}面)具有4°或更小的偏离角的碳表面。在第一凹部中，可存在第二凹部，第二凹部是比第一凹部深的凹部。当通过在包括许多第二凹部的状态下在外延主表面上形成作为绝缘膜的氧化膜(例如，MOSFET(金属氧化物半导体场效应晶体管)的栅氧化膜)来制造半导体器件时，由氧化膜厚度变化造成出现电场集中，并且氧化膜的可靠性降低。结果，第二凹部的存在使SiC半导体器件的操作可靠性降低。响应于此，通过减小外延主表面中的第二凹部的密度(更具体地，减小至10cm-2或更小)，能抑制操作的可靠性降低。
在本申请的半导体堆叠体中，使外延主表面中的第二凹部的密度为10cm-2或更小。结果，根据本申请的半导体堆叠体，可提供能提高SiC半导体器件的操作可靠性的半导体堆叠体。
在此情形下，在六方碳化硅的{0001}面(c面)中，硅原子在其中排列在最靠外表面的表面被定义为硅表面，并且碳原子在其中排列在最靠外表面的表面被定义为碳化物表面。在本申请中，外延主表面是相对于c面具有4°或更小的偏离角的碳表面的状态意指以下状态，其中外延主表面是由主要由碳表面制成的晶体表面构成的表面，并且外延主表面和{0001}面之间形成的角度是4°或更小。
在以上提到的半导体堆叠体中，第一凹部可与在其厚度方向上贯穿外延层的穿透位错连接。通过减少形成在此第一凹部中的第二凹部，能提高SiC半导体器件的操作可靠性。
在以上提到的半导体堆叠体中，在主表面中的第二凹部的密度可超过0cm-2。通过取决于第二凹部的深度允许第二凹部的密度超过0cm-2，能抑制外延层的膜厚度变化。
在以上提到的半导体堆叠体中，第一凹部的深度可以是1nm或更浅。第二凹部的深度可以是10nm或更深。通过减少深度为10nm或更深并且形成在深度为1nm或更浅的第一凹部中的第二凹部，能提高SiC半导体器件的操作可靠性。
在以上提到的半导体堆叠体中，第二凹部可具有2nm或更深的深度。通过减少深度为2nm或更深的第二凹部，能进一步提高SiC半导体器件的操作可靠性。
在以上提到的半导体堆叠体中，第二凹部的密度可以是1cm-2或更小。通过将第二凹部的密度减小至1cm-2或更小，能进一步提高SiC半导体器件的操作可靠性。
在以上提到的半导体堆叠体中，衬底可具有100mm或更大的直径。通过这样做，能高效地执行使用半导体堆叠体的SiC半导体器件的制造。从进一步提高SiC半导体器件的制造效率的观点来看，衬底的直径可以是150mm或更大。
这里，例如，可如下地测量外延主表面中的第二凹部的密度。使用Lasertech公司生产的SICA 6X并且将物镜放大倍数设置为10倍放大倍数来测量整个外延主表面。在此情形下，通过设置深度的阈值使得只检测到存在于外延主表面中并且具有比第一凹部的深度(例如，1nm或更浅)深的区域的凹部(即，第二凹部)(例如，设置阈值使得只检测到具有深度为10nm或更深的区域的凹部)并且通过只测量从平面图看具有矩形形状的外形的凹部，可计算在其内部形成有第二凹部的第一凹部的密度，也就是说，第二凹部的密度。在本申请的半导体堆叠体中，以此方式计算的外延主表面中的第二凹部的密度低于或等于10cm-2，优选地，低于或等于1cm-2，并且更优选地，低于或等于0.5cm-2。
[本发明的实施例的细节]
接下来，下面参照附图来描述本发明的半导体堆叠体的实施例。要注意，在对附图的说明中，相同或对应的部件被赋予相同的附图标记，并且不重复进行说明。
下面，参照图1来描述本实施例中的半导体堆叠体。作为半导体堆叠体的外延衬底1包括衬底10和外延层20。衬底10和外延层20由碳化硅(SiC)制成。更具体地，衬底10和外延层20由六方SiC(例如，4H-SiC)制成。衬底10具有第一主表面11和第二主表面12。在构成衬底10的SiC的c面({0001}面)与第一主表面11和第二主表面12之间形成的角度是4°或更小。第一主表面11是碳表面。第二主表面12是硅表面。
外延层20具有第一主表面21和第二主表面22。第一主表面21是外延衬底1的外延主表面。外延层20被布置成在第二主表面22处与衬底10的第一主表面11接触。外延层20是通过在衬底10的第一主表面11上外延生长而形成的SiC层。也就是说，外延层20是从衬底10沿袭了晶体结构的SiC层。外延层20的第一主表面21即与衬底10相反的主表面是相对于c面具有4°或更小的偏离角的碳表面。
图2是示出当从在外延层20的厚度方向上与第一主表面21分隔的位置看时的第一主表面21的平面图。图3和图4是例示沿着线段A-A截取的横截面示例的示意性剖视图。参照图2，在作为外延主表面的第一主表面21中，形成从平面图看具有矩形形状的外形的多个第一凹部31。参照图3，在第一凹部31中可形成有第二凹部32，第二凹部32是比第一凹部31深的凹部。第二凹部32的从第一主表面21起的深度d2比第一凹部31的从第一主表面21起的深度d1深。在本实施例的外延衬底1中，第一主表面21中的第二凹部32的密度低于或等于10cm-2。在本实施例的外延衬底1中，如图4中所示的其中没有形成第二凹部的第一凹部31的比率大于如图3中所示的其中形成有第二凹部32的第一凹部31的比率。
使SiC半导体器件的操作可靠性降低的第二凹部32的密度减小至10cm-2或更小，从而允许本实施例中的外延衬底1成为能提高SiC半导体器件的操作可靠性的半导体堆叠体。
参照图2和图3，第二凹部32被形成为接触具有矩形形状的第一凹部31一侧的短边。参照图3和图4，第一凹部31与在厚度方向上贯穿外延层的穿透位错41连接。从另一个角度描述，第一凹部31被形成为与穿透位错41一一对应。参照图3，当在第一凹部31中形成有第二凹部32时，穿透位错41与第二凹部32的底部连接。参照图4，当在第一凹部31中没有形成第二凹部32时，穿透位错41与具有矩形形状的第一凹部31的底部连接。在任何情况下，穿透位错41都与具有矩形形状的第一凹部31一侧的短边相临的区域连接。
这里，穿透位错41是由晶格平面的位移而产生的线性缺陷。穿透位错41包括穿透刃型位错和穿透螺型位错这两种类型的位错。穿透刃型位错是其中指示晶体位移方向伯氏矢量(burgers vector)和位移线彼此正交的晶体缺陷。穿透刃型位错的晶体缺陷具有包括以刀片状方式进入完整晶体面中的单个剩余原子面的形状，并且其位错线贯穿c面。同时，螺型位错是具有与伯氏矢量平行的位错线并且原子面围绕位错线盘旋的原子面的晶体缺陷。位错线贯穿近似于穿透刃型位错的c面。此外，具有大伯氏矢量的穿透螺型位错变成形成管形孔的微型管。
通常，碳化硅衬底包含以上提到的两种类型的缺陷(穿透刃型位错和穿透螺型位错)，并且根据本实施例的外延衬底1的衬底10也包含以上提到的两种类型的缺陷。例如，关于衬底10中存在的穿透位错密度，穿透刃型位错的密度是2000cm-2或更小；穿透螺型位错的密度在500cm-2至1000cm-2的范围内；并且微型管的密度是1cm-2或更小。因为这些穿透位错传播至外延层20，所以在外延层20中形成有相当大数量的穿透位错41。第二凹部32的深度取决于穿透位错的类型而有所不同。第二凹部32的深度按穿透刃型位错<穿透螺型位错<微型管的次序变得越来越深。换句话讲，当将穿透刃型位错与穿透螺型位错相比时，其中形成有穿透螺型位错的第二凹部32变得更深。此外，当形成在穿透螺型位错之中具有大伯氏矢量的微型管时，第二凹部32的深度变得进一步更深。
因此，取决于所形成的穿透位错41的类型，在外延层20中形成各种深度的第二凹部32。
在本实施例的外延衬底1中，第一凹部31的深度d1比1nm浅或等于1nm。此外，第二凹部32的深度d2比10nm深或等于10nm。通过将深度为10nm或更深的、形成在深度为1nm或更浅的第一凹部31中的第二凹部32的密度减小至10cm-2或更小，能提高SiC半导体器件的操作可靠性。
此外，深度为2nm或更深的第二凹部32的密度优选地减小至10cm-2或更小。因此，能进一步提高SiC半导体器件的操作可靠性。
另外，在外延衬底1中，使第一主表面21中的第二凹部32的密度优选地为1cm-2或更小。通过将深度为10nm或更深或进一步深度为2nm或更深的第二凹部32的密度减小至1cm-2或更小，能进一步提高SiC半导体器件的操作可靠性。
此外，衬底10的直径优选地大于或等于100mm，并且还优选地大于或等于150mm。通过这样做，能高效地执行使用外延衬底1的SiC半导体器件的制造。
接下来，下面描述根据实施例的用于制造外延衬底1的方法示例。参照图5，在根据该实施例的用于制造外延衬底1的方法中，首先执行衬底准备工序作为工序(S10)。在该工序(S10)中，参照图1，例如，将由含有所期望浓度的n型杂质的4H-SiC制成的晶锭切片。之后，借助诸如表面平整化工序和清洁工序的工序来准备衬底10。第一主表面11是相对于c面具有4°或更小的偏离角的碳平面。
随后，执行外延生长工序作为工序(S20)。在该工序(S20)中，参照图1，通过外延生长，在工序(S10)中准备的衬底10的第一主表面11上形成由碳化硅制成的外延层20。外延层20被形成为包含例如所期望浓度的n型杂质。更具体地，通过在将工序(S10)中准备的衬底10在炉内加热至适当温度的同时将碳化硅的源气体和n型杂质供应到炉内，形成外延层20。因此，可获得在衬底10上形成有外延层20的结构。
在此情形下，根据本发明人的研究，如图3中所示，在外延层20的第一主表面21中，形成从平面图看具有矩形形状的外形的多个第一凹部31，第一主表面21是相对于c面具有4°或更小的偏离角的碳表面。此外，在第一凹部31中形成有第二凹部32，第二凹部32是比第一凹部深的凹陷。第一凹部31的深度d1是例如1nm或更浅。此外，从平面图看具有矩形形状的外形的第一凹部31的长边长度是例如大于或等于20μm且小于或等于30μm。
接下来，执行氧化膜形成工序作为工序(S30)。在工序(S30)中工序(S20)中获得的结构例如被热氧化。因此，形成氧化膜来覆盖外延层20的第一主表面21。
随后，执行氧化膜去除工序作为工序(S40)。在该工序(S40)中，例如，通过氢氟酸来去除在工序(S30)中形成的氧化膜。这里，根据发明人的研究，通过在考虑了工序(S20)的条件的适宜条件下执行工序(S30)之后执行工序(S40)，能有效地减小第二凹部32的密度。
第二凹部32的深度d2取决于工序(S20)中外延层20的生长条件。然后，为了通过在工序(S40)中去除氧化膜来有效地减小第二凹部32的密度，工序(S30)中的氧化膜的厚度和氧化膜的形成速度是重要的。更具体地，首先，相对于工序(S20)中形成的第二凹部32的深度d2，在工序(S30)中需要形成足够厚的氧化膜。例如，当第二凹部32的深度d2是大约10nm时，被形成为覆盖外延层20的第一主表面21的氧化膜的厚度需要比深度d2厚或等于厚度d2，也就是说，是10nm或更厚。在通过热氧化来形成氧化膜时，因为氧化膜被形成为覆盖甚至衬底10的包含第二主表面12的区域，所以需要使氧化膜的总厚度是厚度d2的两倍或更大，也就是说，是20nm或更厚。为了更可靠地减小第二凹部32的密度，优选使氧化膜的总厚度是厚度d2的三倍或更大，也就是说，是20nm或更厚。
此外，除了以上提到的氧化膜的适宜厚度条件之外，氧化膜的形成速度也是重要的。根据发明人的研究，当氧化膜的形成速度不足时，即使氧化膜的厚度条件适宜，也不能有效地减小第二凹部32的密度。例如，通过升高热氧化的温度，可增加氧化膜的形成速度。
因此，通过适宜地设置氧化膜的厚度和氧化膜的形成速度，能有效地减小第二凹部32的密度。在外延层20的第一主表面21中，如图4中所示的其中没有形成第二凹部32的第一凹部31的比率变成大于如图3中所示的其中形成有第二凹部32的第一凹部31的比率。结果，能制造其中第二凹部32的密度减小至10cm-2或更小的本实施例的外延衬底1。
因此，在本实施例的外延衬底1中，使第二凹部32的密度上限为10cm-2或更小，但是没有下限，并且理想地下限优选地为0cm-2。然而，如果试图使第二凹部32的密度为0cm-2，则需要在考虑第二凹部32的最大深度值的同时来确定氧化膜的厚度，并且在以上提到的工序(S30)中需要使氧化膜的厚度相当厚。换句话讲，会需要使氧化膜的总厚度是第二凹部32的深度d2的至少四倍厚即40nm或更厚，或者是第二凹部32的深度d2的至少五倍厚即50nm或更厚。
然而，当使氧化膜的膜厚度太厚时，膜厚度有可能发生变化。之后，因为去除了氧化膜，所以外延层20的膜厚度最终有可能发生变化。结果，当随后在外延衬底1中形成器件时，器件质量容易发生变化。换句话讲，如果试图使第二凹部32的密度为0cm-2，则容易出现外延层20的膜厚度变化和器件质量进一步变化的副作用。因此，取决于第二凹部32的深度，也就是说，当第二凹部32深时，可执行制造外延衬底1的工序，使得第二凹部32的密度超过0cm-2。因此，考虑到第二凹部32的密度，当第二凹部32的深度相当深时，工序条件可被设置成工序目标，使得第二凹部32的密度从一开始就超过0cm-2。由此，能实现致使主表面21中的第二凹部32的密度可靠地为10cm-2或更小的制造工序。
执行用于研究热氧化条件以减小第二凹部密度的实验。下面，描述实验的工序。
首先，在相同条件下执行上述工序(S10)和(S20)，并且产生三个示例。接下来，在不同的热氧化条件下，对所获得样品执行工序(S30)。之后，在相同条件下执行工序(S40)。然后，通过AFM来检查作为外延表面的外延层20的第一主表面21中的第二凹部32的存在。下面，描述所获得的结果。
在执行工序(S30)之前，第二凹部32的深度达到20nm。然后，在工序(S30)中，在1150℃和1350℃的两个温度氧化条件下，形成总厚度(第一主表面21侧上的外延层20的厚度和第二主表面12侧上的衬底10的厚度之和)为60nm的氧化膜。之后，当在使用氢氟酸去除氧化膜(工序(S40))之后通过AFM来观察外延层20的第一主表面21时，没有获悉第二凹部32的存在。另一方面，在氧化温度为1050℃的条件下，对另一个样品执行用于形成总厚度为80nm的氧化膜的工序(S30)。然后，当在使用氢氟酸去除氧化膜(工序(S40))之后通过AFM来观察外延层20的第一主表面21时，获悉存在深度为大约4nm的第二凹部32。
根据以上实验结果，除了工序(S30)中形成的氧化膜的足够厚度之外，可以说将氧化膜的形成速度(热氧化的温度)设置成足够高的速度也会是重要的。然后，获悉的是，在本实施例的外延衬底1中，深度为1nm或更浅的第一凹部31中形成的深度为10nm或更深(或2nm或更深)的第二凹部32的密度减小至10cm-2或更小(或1cm-2或更小)。
要理解，本文中公开的实施例和工作实例在任何方面都是例示性而非限制性的。本发明的范围由权利要求书的条款限定，而非由上述实施例限定，并且旨在包括与权利要求书的条款等同的范围和含义内的任何修改形式。
附图标记说明
1 外延衬底
10 衬底
11 第一主表面
12 第二主表面
20 外延层
21 第一主表面
22 第二主表面
31 第一凹部
32 第二凹部
41 穿透位错

Claims (8)

1.一种半导体堆叠体，包括：
衬底，所述衬底由碳化硅制成；以及
外延层，所述外延层设置在所述衬底上并且由碳化硅制成，
其中，所述外延层的外延主表面是相对于c面具有4°或更小的偏离角的碳表面，所述外延主表面是与所述衬底相反的主表面，
其中，在所述外延主表面中形成有多个第一凹部，所述多个第一凹部在平面图中具有矩形的外形，并且
其中，在所述外延主表面中，第二凹部的密度低于或等于10cm-2，所述第二凹部形成在所述第一凹部中并且是比所述第一凹部深的凹部。
2.根据权利要求1所述的半导体堆叠体，其中，所述第一凹部连接穿透位错，所述穿透位错在厚度方向上贯穿所述外延层。
3.根据权利要求1所述的半导体堆叠体，其中，在所述外延主表面中，所述第二凹部的密度超过0cm-2。
4.根据权利要求2所述的半导体堆叠体，其中，在所述外延主表面中，所述第二凹部的密度超过0cm-2。
5.根据权利要求3或4所述的半导体堆叠体，
其中，所述第一凹部的深度浅于或等于1nm，并且
其中，所述第二凹部的深度深于或等于10nm。
6.根据权利要求5所述的半导体堆叠体，
其中，所述第二凹部的深度深于或等于2nm。
7.根据权利要求1至6中的任一项所述的半导体堆叠体，其中，在所述外延主表面中，所述第二凹部的密度低于或等于1cm-2。
8.根据权利要求1至7中的任一项所述的半导体堆叠体，其中，所述衬底的直径大于或等于100mm。
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