CN107275344B - 低温多晶硅阵列基板及其制作方法 - Google Patents
低温多晶硅阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN107275344B CN107275344B CN201710505494.2A CN201710505494A CN107275344B CN 107275344 B CN107275344 B CN 107275344B CN 201710505494 A CN201710505494 A CN 201710505494A CN 107275344 B CN107275344 B CN 107275344B
- Authority
- CN
- China
- Prior art keywords
- scale
- layer
- tin oxide
- indium tin
- plated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 40
- 239000000758 substrate Substances 0.000 title claims abstract description 35
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 claims abstract description 49
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 16
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 16
- 239000010409 thin film Substances 0.000 claims abstract description 12
- 229920005591 polysilicon Polymers 0.000 claims description 17
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 9
- 230000001070 adhesive effect Effects 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000010408 film Substances 0.000 description 2
- 230000006978 adaptation Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种低温多晶硅阵列基板，包括低温多晶硅薄膜晶体管、低温多晶硅薄膜晶体管上方的平坦层、背镀氧化铟锡层、以及所述背镀氧化铟锡层表面的绝缘层；所述背镀氧化铟锡层上形成有刻度标记，所述刻度标记为所述背镀氧化铟锡层上开设的镂空图案，所述绝缘层贴合在所述背镀氧化铟锡层表面并完全覆盖所述刻度标记，或者所述绝缘层镂空设置，露出所述刻度标记的中间区域。本发明的低温多晶硅阵列基板制作方法简单，通过将背镀氧化铟锡层上的刻度标记与其上的绝缘层经过特别设计后，可以有效地改善离子体氮化硅脱落现象，大幅提高基板产品的良率。
Description
技术领域
本发明涉及基板制作技术领域，尤其涉及一种低温多晶硅阵列基板及其制作方法。
背景技术
LTPS(Low Temperature Poly-silicon，即低温多晶硅)制程中，在显影时为控制曝光的偏移，需要使用Mask blade(掩模板遮挡板)设计来检测曝光偏移量。
BITO(Back side Indium tin oxide，即背镀氧化铟锡)的下一制程是镀P-SiN(等离子体氮化硅)绝缘膜，在实际生产中发现镀膜制程后，BITO Mask blade容易发生等离子体氮化硅脱落的现象，脱落的材料在后续面板制程中形成盒内异物，造成产品报废。其主要原因是等离子体氮化硅和阶梯形状的BITO边缘的覆盖性不佳，造成等离子体氮化硅附着性不佳。
发明内容
鉴于现有技术存在的不足，本发明提供了一种改善离子体氮化硅脱落现象的低温多晶硅阵列基板及其制作方法。
为了实现上述的目的，本发明采用了如下的技术方案：
一种低温多晶硅阵列基板，包括低温多晶硅薄膜晶体管、低温多晶硅薄膜晶体管上方的平坦层、背镀氧化铟锡层以及所述背镀氧化铟锡层表面的绝缘层；所述背镀氧化铟锡层上形成有刻度标记，所述刻度标记为所述背镀氧化铟锡层上开设的镂空图案，所述绝缘层贴合在所述背镀氧化铟锡层表面并完全覆盖所述刻度标记。
本发明提供的另一种技术方案是：
一种低温多晶硅阵列基板，包括低温多晶硅薄膜晶体管、低温多晶硅薄膜晶体管上方的平坦层、背镀氧化铟锡层以及所述背镀氧化铟锡层表面的绝缘层；所述背镀氧化铟锡层上形成有刻度标记；所述绝缘层镂空设置，露出所述刻度标记的中间区域。
作为其中一种实施方式，所述绝缘层为沿所述背镀氧化铟锡层边缘设置的一圈封闭的环形结构。
作为其中一种实施方式，所述刻度标记包括一条第一方向延伸的第一刻度和若干条沿第二方向延伸的第二刻度，所述第一刻度与所述第二刻度交叉设置。
作为其中一种实施方式，所述第一刻度与所述第二刻度相互垂直。
作为其中一种实施方式，所述背镀氧化铟锡层在所述第二刻度的端部倒角设置。
作为其中一种实施方式，所述背镀氧化铟锡层在所述第一刻度与所述第二刻度的侧壁倒角设置。
作为其中一种实施方式，所述背镀氧化铟锡层在所述第一刻度与所述第二刻度的交叉处倒角设置。
本发明的另一目的在于提供一种低温多晶硅阵列基板的制作方法，包括：
制作平坦层；
在所述平坦层上制作背镀氧化铟锡层；
在所述背镀氧化铟锡层上制作绝缘层；
其中，所述背镀氧化铟锡层上制作有刻度标记，所述刻度标记为所述背镀氧化铟锡层上开设的镂空图案，所述绝缘层贴合在所述背镀氧化铟锡层表面并完全覆盖所述刻度标记。
本发明提供的另一种技术方案是：
一种低温多晶硅阵列基板的制作方法，包括：
制作平坦层；
在所述平坦层上制作背镀氧化铟锡层；
在所述背镀氧化铟锡层上制作绝缘层；
其中，所述背镀氧化铟锡层上制作有刻度标记，所述绝缘层镂空设置，以露出所述刻度标记的中间区域。
本发明的低温多晶硅阵列基板制作方法简单，通过将背镀氧化铟锡层上的刻度标记与其上的绝缘层经过特别设计后，可以有效地改善离子体氮化硅脱落现象，大幅提高基板产品的良率。
附图说明
图1为本发明的一种低温多晶硅阵列基板的结构示意图；
图2为本发明实施例1的BITO层的结构示意图；
图3为本发明实施例1的低温多晶硅阵列基板的部分制作过程示意图；
图4为本发明实施例1的另一种BITO层的结构示意图；
图5为本发明实施例2的BITO层的结构示意图；
图6为本发明实施例2的低温多晶硅阵列基板的部分制作过程示意图；
图7为本发明实施例2的另一种BITO层的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
参阅图1，本发明的低温多晶硅阵列基板包括低温多晶硅薄膜晶体管10、位于低温多晶硅薄膜晶体管10上方的平坦层20、背镀氧化铟锡层30以及背镀氧化铟锡层30表面的绝缘层40。其中，背镀氧化铟锡层30上形成有刻度标记，以作为掩模板遮挡板，用以作为检测曝光偏移量的标尺，通过对比背镀氧化铟锡层30的刻度标记与其下方的平坦层20上曝光后形成的图案判断曝光偏移量。
实施例1
如图2所示，本实施例的刻度标记为背镀氧化铟锡层30上开设的镂空图案，绝缘层40贴合在背镀氧化铟锡层30表面，并完全覆盖刻度标记。该刻度标记包括一条第一方向延伸的孔状的第一刻度31和若干条沿第二方向延伸的孔状的第二刻度32，第一刻度31与第二刻度32交叉设置。由于绝缘层40完全覆盖刻度标记，使得背镀氧化铟锡层30与绝缘层40具有最大的接触面积，背镀氧化铟锡层30的第一刻度31、第二刻度32的周围能最大限度地贴合在绝缘层40表面，具有较强的附着性。
本实施例中，第一刻度31与第二刻度32相互垂直，第一刻度31作为贯穿背镀氧化铟锡层30长度方向的长孔，将所有的第二刻度32衔接在一起，第一刻度31作为每条第二刻度32的对称中心线，其每侧各延伸有第二刻度32的一部分。
如图3所示，本实施例还提供一种低温多晶硅阵列基板的制作方法，主要包括：
制作平坦层20；
在平坦层20上制作背镀氧化铟锡层30；
在背镀氧化铟锡层30上制作绝缘层40；
其中，背镀氧化铟锡层30上制作有刻度标记，刻度标记为背镀氧化铟锡层30上开设的镂空图案，绝缘层40贴合在背镀氧化铟锡层30表面并完全覆盖刻度标记，绝缘层40的材料为离子体氮化硅。
由于绝缘层40贴合并完全覆盖背镀氧化铟锡层30的刻度标记，刻度标记的边界处的阶梯状边缘仍具有较强的附着力，其周围的绝缘层40不容易脱落，因此提高了低温多晶硅阵列基板产品的良率。
如图4所示，为本实施例的另一种背镀氧化铟锡层的结构示意图，在该背镀氧化铟锡层30中，长孔形的第二刻度32的端部倒角设置。第一刻度31与第二刻度32的内侧壁倒角设置，第一刻度31与第二刻度32的交叉处也倒角设置，其中，倒角最好是倒圆角。第二刻度32的端部、第一刻度31与第二刻度32的交叉处倒角设置使得第一刻度31与第二刻度32的边界轮廓处与上方的绝缘层40具有更大的接触面积，贴合更自然而不会出现直角，可以进一步提高该受力薄弱处的附着力，另外，第一刻度31与第二刻度32的内侧壁倒角设置，即在背镀氧化铟锡层30的厚度方向上(尤其是朝向绝缘层40一侧)做倾斜的倒角，倾斜方向朝向绝缘层40呈喇叭状开口，使得背镀氧化铟锡层30的镂空侧壁具有倾斜的上表面，刻度标记从截面方向看具有一定的坡度，在镀附绝缘层40后，一部分离子体氮化硅材料可以填充在该倒角面上，进一步增加附着面积，间接提高背镀氧化铟锡层30与绝缘层40的附着强度。
实施例2
结合图5和图6所示，与实施例1不同，本实施例的绝缘层40镂空设置，露出刻度标记的中间区域。而背镀氧化铟锡层30形成为标尺结构，由一条第一方向延伸的孔状的第一刻度31和若干条沿第二方向延伸的孔状的第二刻度32连接而成，第一刻度31与第二刻度32交叉设置。绝缘层40为沿背镀氧化铟锡层30边缘设置的一圈封闭的环形结构，这里，平坦层20为矩形，绝缘层40则形成为一圈封闭的边框。
本实施例中，第一刻度31与第二刻度32相互垂直，第一刻度31作为贯穿背镀氧化铟锡层30长度方向的长条，将所有的第二刻度32衔接在一起，第一刻度31作为每条第二刻度32的对称中心线，其每侧各延伸有第二刻度32的一部分。
如图6，本实施例还提供一种低温多晶硅阵列基板的制作方法，主要包括：
制作平坦层20；
在平坦层20上制作背镀氧化铟锡层30；
在背镀氧化铟锡层30上制作绝缘层40；
其中，背镀氧化铟锡层30上制作有刻度标记，绝缘层40镂空设置，以露出刻度标记的中间区域，绝缘层40的材料为离子体氮化硅。
由于绝缘层40仅仅只有沿背镀氧化铟锡层30边缘设置的一圈环形结构，该环形结构贴合并覆盖背镀氧化铟锡层30外围的刻度标记，背镀氧化铟锡层30中部的刻度标记并不被覆盖，因此不会发生绝缘层40脱落在低温多晶硅阵列基板内的现象，因此也提高了低温多晶硅阵列基板产品的良率。
如图7所示，为本实施例的另一种背镀氧化铟锡层的结构示意图，该背镀氧化铟锡层30在第二刻度32的端部倒角设置(倒圆角或倒斜角)，第一刻度31与第二刻度32的侧壁倒角设置，第一刻度31与第二刻度32的交叉处也倒角设置。第二刻度32的端部、第一刻度31与第二刻度32的交叉处倒角设置使得第一刻度31与第二刻度32的边界轮廓处与上方的绝缘层40具有更大的接触面积，贴合更自然而不会出现直角，可以进一步提高该受力薄弱处的附着力，另外，第一刻度31与第二刻度32的内侧壁倒角设置，使得刻度标记从截面方向看具有一定的坡度，在镀附绝缘层40后，一部分离子体氮化硅材料可以填充在该倒角面上，进一步增加附着面积，间接提高背镀氧化铟锡层30与绝缘层40的附着强度。
综上所述，本发明的低温多晶硅阵列基板制作方法简单，通过将背镀氧化铟锡层上的刻度标记与其上的绝缘层经过特别设计后，可以有效地改善离子体氮化硅脱落现象，大幅提高基板产品的良率。
以上所述仅是本申请的具体实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
Claims (10)
1.一种低温多晶硅阵列基板，其特征在于，包括低温多晶硅薄膜晶体管(10)、低温多晶硅薄膜晶体管(10)上方的平坦层(20)、背镀氧化铟锡层(30)以及所述背镀氧化铟锡层(30)表面的绝缘层(40)；所述背镀氧化铟锡层(30)上形成有刻度标记，所述刻度标记为所述背镀氧化铟锡层(30)上开设的镂空图案，所述绝缘层(40)贴合在所述背镀氧化铟锡层(30)表面并完全覆盖所述刻度标记，所述绝缘层(40)的材料为离子体氮化硅。
2.一种低温多晶硅阵列基板，其特征在于，包括低温多晶硅薄膜晶体管(10)、低温多晶硅薄膜晶体管(10)上方的平坦层(20)、背镀氧化铟锡层(30)以及所述背镀氧化铟锡层(30)表面的绝缘层(40)；所述背镀氧化铟锡层(30)上形成有刻度标记；所述绝缘层(40)镂空设置，露出所述刻度标记的中间区域，所述绝缘层(40)的材料为离子体氮化硅。
3.根据权利要求2所述的低温多晶硅阵列基板，其特征在于，所述绝缘层(40)为沿所述背镀氧化铟锡层(30)边缘设置的一圈封闭的环形结构。
4.根据权利要求1-3任一所述的低温多晶硅阵列基板，其特征在于，所述刻度标记包括一条第一方向延伸的第一刻度(31)和若干条沿第二方向延伸的第二刻度(32)，所述第一刻度(31)与所述第二刻度(32)交叉设置。
5.根据权利要求4所述的低温多晶硅阵列基板，其特征在于，所述第一刻度(31)与所述第二刻度(32)相互垂直。
6.根据权利要求4所述的低温多晶硅阵列基板，其特征在于，所述背镀氧化铟锡层(30)在所述第二刻度(32)的端部倒角设置。
7.根据权利要求4所述的低温多晶硅阵列基板，其特征在于，所述背镀氧化铟锡层(30)在所述第一刻度(31)与所述第二刻度(32)的侧壁倒角设置。
8.根据权利要求4所述的低温多晶硅阵列基板，其特征在于，所述背镀氧化铟锡层(30)在所述第一刻度(31)与所述第二刻度(32)的交叉处倒角设置。
9.一种低温多晶硅阵列基板的制作方法，其特征在于，包括：
制作平坦层(20)；
在所述平坦层(20)上制作背镀氧化铟锡层(30)；
在所述背镀氧化铟锡层(30)上制作绝缘层(40)，所述绝缘层(40)的材料为离子体氮化硅；
其中，所述背镀氧化铟锡层(30)上制作有刻度标记，所述刻度标记为所述背镀氧化铟锡层(30)上开设的镂空图案，所述绝缘层(40)贴合在所述背镀氧化铟锡层(30)表面并完全覆盖所述刻度标记。
10.一种低温多晶硅阵列基板的制作方法，其特征在于，包括：
制作平坦层(20)；
在所述平坦层(20)上制作背镀氧化铟锡层(30)；
在所述背镀氧化铟锡层(30)上制作绝缘层(40)，所述绝缘层(40)的材料为离子体氮化硅；
其中，所述背镀氧化铟锡层(30)上制作有刻度标记，所述绝缘层(40)镂空设置，以露出所述刻度标记的中间区域。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710505494.2A CN107275344B (zh) | 2017-06-28 | 2017-06-28 | 低温多晶硅阵列基板及其制作方法 |
| PCT/CN2017/092507 WO2019000488A1 (zh) | 2017-06-28 | 2017-07-11 | 低温多晶硅阵列基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201710505494.2A CN107275344B (zh) | 2017-06-28 | 2017-06-28 | 低温多晶硅阵列基板及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN107275344A CN107275344A (zh) | 2017-10-20 |
| CN107275344B true CN107275344B (zh) | 2019-12-31 |
Family
ID=60070793
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201710505494.2A Active CN107275344B (zh) | 2017-06-28 | 2017-06-28 | 低温多晶硅阵列基板及其制作方法 |
Country Status (2)
| Country | Link |
|---|---|
| CN (1) | CN107275344B (zh) |
| WO (1) | WO2019000488A1 (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054667A (zh) * | 2009-10-29 | 2011-05-11 | 北大方正集团有限公司 | 应用光刻胶剥离工艺保护光刻对准标记的方法 |
| CN102931171A (zh) * | 2012-11-08 | 2013-02-13 | 杭州士兰集成电路有限公司 | 一种外延标记及其相应的制作方法 |
| CN106169441A (zh) * | 2016-08-22 | 2016-11-30 | 武汉华星光电技术有限公司 | 改善bito断裂的阵列基板及其制作方法与液晶显示面板 |
| CN106711181A (zh) * | 2016-12-29 | 2017-05-24 | 固安翌光科技有限公司 | 一种邦定电极及其制备方法和应用 |
| CN106898617A (zh) * | 2017-03-20 | 2017-06-27 | 合肥京东方光电科技有限公司 | 基板及其制备方法、显示面板和显示装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004422A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 고개구율 액정표시소자의 화소전극 형성방법 |
| KR100709250B1 (ko) * | 2004-12-10 | 2007-04-19 | 삼성에스디아이 주식회사 | 플라즈마 디스플레이 패널 및 그 제조방법 |
| JP4029884B2 (ja) * | 2005-03-29 | 2008-01-09 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| CN102636962B (zh) * | 2011-12-12 | 2014-03-12 | 北京京东方光电科技有限公司 | 一种空间成像套刻检验方法及阵列基板 |
| CN104078423A (zh) * | 2014-06-24 | 2014-10-01 | 京东方科技集团股份有限公司 | 一种阵列基板的制造方法、阵列基板及显示装置 |
| CN105428332B (zh) * | 2015-12-28 | 2018-07-06 | 昆山国显光电有限公司 | 低温多晶硅阵列基板及其制作方法 |
| CN106229347B (zh) * | 2016-08-24 | 2019-06-07 | 武汉华星光电技术有限公司 | 一种低温多晶硅薄膜晶体管及其制造方法 |
-
2017
- 2017-06-28 CN CN201710505494.2A patent/CN107275344B/zh active Active
- 2017-07-11 WO PCT/CN2017/092507 patent/WO2019000488A1/zh active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102054667A (zh) * | 2009-10-29 | 2011-05-11 | 北大方正集团有限公司 | 应用光刻胶剥离工艺保护光刻对准标记的方法 |
| CN102931171A (zh) * | 2012-11-08 | 2013-02-13 | 杭州士兰集成电路有限公司 | 一种外延标记及其相应的制作方法 |
| CN106169441A (zh) * | 2016-08-22 | 2016-11-30 | 武汉华星光电技术有限公司 | 改善bito断裂的阵列基板及其制作方法与液晶显示面板 |
| CN106711181A (zh) * | 2016-12-29 | 2017-05-24 | 固安翌光科技有限公司 | 一种邦定电极及其制备方法和应用 |
| CN106898617A (zh) * | 2017-03-20 | 2017-06-27 | 合肥京东方光电科技有限公司 | 基板及其制备方法、显示面板和显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN107275344A (zh) | 2017-10-20 |
| WO2019000488A1 (zh) | 2019-01-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN103794634A (zh) | 发光显示背板、有机发光显示器及其制作方法 | |
| CN106191769A (zh) | 一种掩膜版、基板、显示面板和显示装置 | |
| US11737318B2 (en) | Display panel and manufacturing method thereof, alignment method | |
| CN105788470A (zh) | 一种圆形显示屏和圆形显示屏制造方法 | |
| CN108198820B (zh) | 一种阵列基板及其制备方法 | |
| CN105261569A (zh) | 用于电子装置的绝缘基板的盲孔的制造方法 | |
| CN104932159A (zh) | 显示基板及其制造方法、驱动方法和显示装置 | |
| CN104979223B (zh) | 一种晶圆键合工艺 | |
| CN107275344B (zh) | 低温多晶硅阵列基板及其制作方法 | |
| CN103926752A (zh) | 一种液晶显示器、平面转换模式的阵列基板及其制造方法 | |
| CN103809329A (zh) | 一种垂直配向液晶显示面板及其tft阵列基板 | |
| WO2018145465A1 (zh) | 阵列基板以及显示装置 | |
| CN109449195B (zh) | 一种显示面板母板及其制作方法 | |
| US20140197414A1 (en) | Array substrate and manufacturing method thereof | |
| CN110634885B (zh) | 阵列基板及其制备方法 | |
| US20070063318A1 (en) | Semiconductor device for bonding connection | |
| CN104419890A (zh) | 一种掩模组件 | |
| US20220130917A1 (en) | Display panel | |
| CN111740013B (zh) | 掩模板、显示面板及显示面板的制作方法 | |
| CN102437068B (zh) | 孔量测图形以及孔量测方法 | |
| US11315888B2 (en) | Array substrate, display panel, and manufacturing method of array substrate | |
| TWI619057B (zh) | 顯示元件 | |
| WO2016169169A1 (zh) | 阵列基板及其制备方法、显示面板、显示装置 | |
| CN107797376A (zh) | 一种掩膜版及其制作方法 | |
| CN110854127A (zh) | 显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |