CN107121889B - 光学邻近校正检验方法、设计堆叠存储器件的布局的方法及堆叠存储器件制造方法 - Google Patents

光学邻近校正检验方法、设计堆叠存储器件的布局的方法及堆叠存储器件制造方法 Download PDF

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Abstract

光学邻近校正(OPC)检验方法包括：检查在堆叠存储器件的布局中的第一图案的第一位置；根据第一位置计算第一图案的偏移值；获得第一位置与通过对于第一图案的OPC而形成的第二图案的第二位置之间的差值；以及基于偏移值和差值确定是否将要再次执行OPC。

Description

光学邻近校正检验方法、设计堆叠存储器件的布局的方法及 堆叠存储器件制造方法
技术领域
本公开涉及存储器件。更具体地，本公开涉及堆叠存储器件、光学邻近校正(OPC)检验方法、设计存储器件的布局的方法以及制造堆叠存储器件的方法。
背景技术
存储器件被用于存储数据，并且被分为易失性存储器件和非易失性存储器件。作为非易失性存储器件的示例，快闪存储器件可以用于移动式电话、数码相机、便携式数字助理(PDA)、便携式电脑设备、固定计算机设备及其他设备中。由于对于小型高容量非易失性存储器件的需要，已经开发了堆叠存储器件。堆叠存储器件是指包括垂直地堆叠在基板上的多个存储单元或者存储单元阵列的存储器件。堆叠存储器件的外围电路区域可以受到形成存储单元阵列的工艺的影响。结果，实现堆叠存储器件的半导体芯片会故障。
发明内容
根据本公开的一方面，光学邻近校正(OPC)检验方法包括检查堆叠存储器件的布局中第一图案的第一位置。OPC检验方法还包括根据第一位置计算第一图案的偏移值。OPC检验方法还包括获得第一位置与通过OPC关于第一图案形成的第二图案的第二位置之间的差值。OPC检验方法还包括基于偏移值和差值确定OPC是否要被再次进行。
根据本公开的另一方面，设计堆叠存储器件的布局的方法包括检查堆叠存储器件的初始布局中第一图案的第一位置。OPC检验方法还包括根据第一位置计算第一图案的偏移值。该方法还包括获得第一位置与通过第一光学邻近校正(OPC)关于第一图案形成的第二图案的第二位置之间的差值。该方法还包括基于偏移值和差值确定是否要进行第二OPC。堆叠存储器件的最终布局基于第二图案或者通过第二OPC形成的第三图案产生。
根据本公开的另一方面，制造堆叠存储器件的方法包括设计堆叠存储器件的布局。该方法还包括根据布局中的第一图案的第一位置而计算第一图案的偏移值。该方法还包括获得第一位置与通过第一OPC关于第一图案形成的第二图案的第二位置之间的差值。该方法还包括基于偏移值和差值确定是否将要进行第二OPC。基于第二图案或者通过第二OPC形成的第三图案形成掩模。通过利用该掩模的光刻工艺形成堆叠存储器件。
根据本公开的另一方面，堆叠存储器件包括包含分别连接到垂直地堆叠在基板上的多个字线的多个存储单元的存储单元阵列。堆叠存储器件还包括在第一方向上邻近于存储单元阵列布置的外围电路。外围电路包括电连接到存储单元阵列的多个晶体管。分别连接到晶体管中的第一晶体管的接触在第一方向上的位置基本上相同。第一晶体管与存储单元阵列的距离相同。
根据本公开的另一方面，堆叠存储器件包括包含分别连接到垂直地堆叠在基板上的多个字线的多个存储单元的存储单元阵列。堆叠存储器件还包括在第一方向上邻近于存储单元阵列布置的外围电路。外围电路包括电连接到存储单元阵列的第一区域的晶体管以及电连接到存储单元阵列的第二区域的晶体管。分别连接到被电连接到第一区域的晶体管中的第一晶体管的第一接触在第一方向上的第一位置基本上相同。第一晶体管与存储单元阵列的距离相同。分别连接到被电连接到第二区域的晶体管中的第二晶体管的第二接触在第一方向上的第二位置基本上相同。第二晶体管与存储单元阵列的距离相同。从存储单元阵列到第一晶体管的距离与从存储单元阵列到第二晶体管的距离相同。第一位置和第二位置不同。
根据本公开的另一方面，堆叠存储器件包括包含分别连接到垂直地堆叠在基板上的多个字线的多个存储单元的存储单元阵列。堆叠存储器件还包括在第一方向上邻近于存储单元阵列布置的外围电路。外围电路包括电连接到存储单元阵列的多个晶体管。分别连接到多个晶体管中的第一晶体管的接触沿着第二方向的位置基本上相同。第一晶体管沿着第二方向的位置相同。第二方向基本上垂直于第一方向。
附图说明
通过结合附图的以下具体实施方式，本公开的实施方式将被更清楚地理解，在附图中：
图1是根据实施方式的制造堆叠存储器件的方法的流程图；
图2是根据实施方式的堆叠存储器件的布局；
图3示出根据实施方式的存储单元阵列；
图4是第一存储块的等效电路的电路图，该第一存储块是包括在图3的存储单元阵列中的存储块之一；
图5是图4的第一存储块的透视图；
图6A至6F是截面图，示出根据实施方式的制造堆叠存储器件的方法的示例；
图7是绘示根据包括在图2的堆叠存储器件中的外围电路区域中的区域的偏移值的图形；
图8是绘示根据包括在图2的堆叠存储器件中的外围电路区域PA的第一区域中在X方向上的位置的偏移值的图形；
图9是用于根据实施方式的堆叠存储器件的光学邻近校正(OPC)检验方法的流程图；
图10是示出根据实施方式的检查在堆叠存储器件的布局中的图案的位置的操作的视图；
图11是沿图10的线XI-XI'截取的截面图；
图12是用于图11的外围电路区域的初始布局；
图13示出根据实施方式的图案偏移值计算操作,用于图12的第一图案的第一校正图案；
图14A至14D示出图12的第一图案和关于第一图案通过OPC形成的第二图案的各种实施方式；
图15A至17B示出根据一些实施方式的用于外围电路区域的图案偏移值计算方法；
图18是示出根据实施方式的堆叠存储器件的截面图；
图19是根据实施方式的设计堆叠存储器件的布局的方法的流程图；
图20是根据实施方式的制造堆叠存储器件的方法的流程图；以及
图21是根据一些实施方式的堆叠存储器件的框图。
具体实施方式
图1是根据实施方式的制造堆叠存储器件的方法的流程图。
参照图1，在操作S110中，设计堆叠存储器件的布局。这里，布局是为堆叠存储器件设计的电路可以通过其传送到晶片上的物理表示，并且布局可以包括多个图案。在本说明书中，布局可以被称为“初始布局”或者“原始布局”。这里，图案可以相应于与堆叠存储器件的操作直接相关的电路、互连等等。这里，在本说明书中，包括在初始布局中的图案将指的是第一图案。在实施方式中，第一图案可以包括布置在堆叠存储器件的外围电路区域中的接触图案。然而，堆叠存储器件的布局不限于此，并且第一图案可以包括导电层图案或者绝缘层图案。
这里，堆叠存储器件是指包括垂直地堆叠在基板上的多个存储单元或者存储单元阵列的存储器件。在实施方式中，堆叠存储器件可以是包括分别连接到垂直地堆叠在基板上的字线的存储单元的垂直沟道型存储器件。在实施方式中，堆叠存储器件可以是交叉点存储器件，其中字线和位线交替地堆叠在基板上，并且包括布置在字线和位线彼此交叉的区域中的存储单元。然而，堆叠存储器件不限于此。
这里描述的存储单元阵列、存储单元和存储器是可以存储数据和可执行指令的有形存储介质，并且在指令存储在其中的时间期间是非暂时性的。如这里使用的，术语“非暂时性的”应理解为不是作为状态的永久特征，而是作为将持续一段时间的状态的特征。术语“非暂时性的”具体地否定了在任意时间仅短暂地存在于任意位置的短暂特征诸如具体载波或者信号或者其他形式的特征。这里描述的存储单元阵列、存储器单元或者存储器是制造品和/或机器部件。这里描述的存储单元阵列、存储单元和存储器是计算机可读介质，数据和可执行指令可以通过计算机从其读取。
在操作S130中，在布局中包括的图案上执行光学邻近校正(OPC)。光学邻近校正(OPC)是用于校正例如由光刻中的衍射而导致的图像错误的技术。OPC可以通过OPC工具执行，例如，OPC工具可以接收图形数据库系统(GDS)格式的布局数据。OPC工具可以将布局数据转换为相应于OPC的数据。例如，OPC工具可以是包括在处理器上可执行的多个指令的软件模块，并且可以被存储在非暂时性计算机可读存储介质中。
具体地，第二图案可以通过在布局中包括的第一图案上执行OPC而形成。这里，第二图案可以指通过执行OPC而形成的图案。这里，OPC是指通过反映由光学邻近效应(OPE)导致的错误而改变布局中包括的图案的操作。随着图案变得更精细，在曝光工艺期间会发生由相邻图案之间的影响导致的OPE。因此，可以通过在图案被转印到其上的掩模上执行校正图案布局的OPC而抑制OPE。
在操作S150中，OPC被检验。OPC可以通过OPC检验工具被检验。OPC检验工具可以接收布局数据和OPC数据并且可以检验OPC。例如，OPC检验工具可以是包括在处理器上可执行的多个指令的软件模块，并且可以被存储在非暂时性计算机可读存储介质中。
在本实施方式中，用于布局中包括的第一图案的偏移值可以根据第一图案的位置而计算。可以基于偏移值以及第一图案的位置与第二图案的位置之间的差值来确定OPC是否将被重复(再次执行)。然后，偏移值可以是基于诸如来自前一计算和确定的经验而计算的预计偏移值。在实施方式中，根据第一图案的位置，用于计算用于第一图案的偏移值的计算公式可以不同。因此，可以防止沿着第二图案形成的接触的未对准，并且因此可以防止在其中实现堆叠存储器件的半导体芯片的潜在故障。
在操作S170中，形成掩模。在实施方式中，掩模可以用于形成堆叠存储器件的外围电路区域中的接触。具体地，可以通过利用第二图案或者利用通过OPC的再次执行形成的第三图案在用于掩模的基板上执行曝光工艺而形成掩模。这里，第三图案可以指通过执行第二OPC而形成的图案。
在操作S190中，堆叠存储器件通过利用掩模而形成。堆叠存储器件通过利用该掩模在半导体基板诸如晶片上执行各种半导体工艺而形成。例如，利用该掩模的工艺可以指通过光刻工艺执行的图案化工艺。期望的图案可以通过图案化工艺形成在半导体基板或者材料层上。在实施方式中，期望的图案可以是堆叠存储器件的外围电路区域中的接触。
图2是根据实施方式的堆叠存储器件的布局100。
参照图2，布局100可以包括多个相邻的半导体芯片CH1至CH4。堆叠存储器件可以实现在每个半导体芯片CH1至CH4中。第一半导体芯片CH1和第二半导体芯片CH2在X方向上彼此相邻，并且第三半导体芯片CH3和第四半导体芯片CH4在X方向上彼此相邻。第一半导体芯片CH1和第三半导体芯片CH3在Y方向上彼此相邻，并且第二半导体芯片CH2和第四半导体芯片CH4在Y方向上彼此相邻。
第一半导体芯片CH1可以包括存储单元阵列区域110a和110a'以及外围电路区域PA。外围电路区域PA可以在第一方向上邻近于存储单元阵列区域110a和110a'。在实施方式中，第一方向可以是Y方向。然而，第一半导体芯片CH1不限于此，并且外围电路区域PA可以在X方向上邻近于存储单元阵列区域110。
外围电路区域PA可以根据其位置分为多个区域。在实施方式中，外围电路区域PA可以沿着Y方向分为第一至第三区域REG_A、REG_B和REG_C。外围电路区域PA可以具有行解码器、页面缓冲器、闩锁电路、高速缓存电路、列解码器、检测放大器或者数据输入/输出电路。第二至第四半导体芯片CH2至CH4通过与第一半导体芯片CH1相同的方式实现。在下文将主要描述第一半导体芯片CH1。
存储单元阵列区域110可以定义为其中布置存储单元阵列的有源区。虽然示出了第一半导体芯片CH1包括两个存储单元阵列区域110a和110a'，但第一半导体芯片CH1不限于此。第一半导体芯片CH1中包括的存储单元阵列区域的数目可以改变。
图3示出根据实施方式的存储单元阵列111。
参照图3，存储单元阵列111包括多个存储块BLK1至BLKn并且每个存储块BLK1至BLKn可以具有3维(3D)结构(或者垂直结构)。因此，存储单元阵列MCA可以被称为3D存储单元阵列。例如，存储单元阵列111可以布置在图2的每个存储单元阵列区域110a和110a'中。
在实施方式中，3D存储单元阵列被整体地形成在具有有源区和电路的存储单元阵列的至少一个物理层级。有源区被布置在硅基板上。电路形成在基板上或者形成在基板中作为与存储单元的操作相关的电路。术语“整体地”意味着构成阵列的层级的层被紧挨着层叠在位于该阵列下方的层级的层上。
在实施方式中，3D存储单元阵列包括垂直地布置的NAND串使得至少一个存储单元位于另一存储单元上。至少一个存储单元可以包括电荷俘获层。美国专利第7,679,133号、美国专利第8,553,466号、美国专利第8,654,587号、美国专利第8,559,235号和美国专利申请公开第2011/0233648号公开了3D存储阵列的适当的构造，其包括多个层级并且其中字线和/或位线被该层级共用，以上公开通过引用被包括在此。
图4是第一存储块BLK1的等效电路的电路图，该第一存储块是包括在图3的存储单元阵列111中的存储块之一。
参照图4，第一存储块BLK1可以包括多个NAND串NS11至NS33、多个字线WL1至WL8、多个位线BL1至BL3、多个接地选择线GSL1至GSL3、多个串选择线SSL1至SSL3以及公共源线CSL。这里，NAND串的数目、字线的数目、位线的数目、接地选择线的数目以及串选择线的数目可以根据实施方式而改变。
图5是图4的第一存储块BLK1的透视图。
参照图5，第一存储块BLK1形成在垂直于基板SUB的方向上。虽然图5示出第一存储块BLK1包括两个选择线GSL和SSL、八个字线WL1至WL8以及三个位线BL1至BL3，但其数目可以更多或更少。
返回参考图2，当图3至5中示出的存储块BLK1至BLKn形成在每个半导体芯片CH1至CH4的存储单元阵列区域MCA中时，相应于外围电路区域PA的硅基板可以偏移到存储单元阵列区域MCA。因此，与初始布局中包括的图案相比，预先形成在硅基板中的器件(例如，晶体管)可以朝向存储单元阵列区域MCA偏移。未对准会发生在器件与将要形成在该器件上的接触之间。这将在下面参照图6A至6F详细描述。
图6A至6F是截面图，示出根据实施方式的制造堆叠存储器件的方法的示例。图6A至6F可以相应于图1的操作S190的示例，并且可以相应于沿图2的线VI-VI'截取的截面图。
参照图6A，有源区通过在基板110上形成器件分离膜120而被限定。这里，基板110可以是半导体基板。基板110可以被分成存储单元阵列区域110a和外围电路区域110b。例如，存储单元阵列区域110a可以相应于图2的存储单元阵列区域110a。外围电路区域110b可以相应于图2的外围电路区域PA。
随后，晶体管130形成在基板110的外围电路区域110b上。晶体管130包括包含栅绝缘体131、栅电极133和间隔物135的栅结构。晶体管130还包括布置在栅结构的相反侧上的源极区137和漏极区139。这里，在外围电路区域110b上形成晶体管130的工艺可以被称为“前端层形成工艺”。
参照图6B，层间绝缘膜150和牺牲膜160被重复交替地层叠以形成模结构。牺牲膜160具有关于层间绝缘膜150的蚀刻选择性，并且可以由通过湿蚀刻工艺容易地去除的材料形成。牺牲膜160可以通过随后的工艺被去除以提供其中形成接地选择线、字线和串选择线的空间。
参照图6C，阶梯型模结构通过部分地蚀刻层间绝缘膜150和牺牲膜160而形成。因此，层间绝缘膜150和牺牲膜160可以从外围电路区域110b被去除。图6A至6C中示出的工艺可以在例如大约650℃执行30分钟。
基板110可以通过形成图6B和6C的阶梯型模结构的工艺而受应力(在下文，被称为“模应力”)。因此，基板110的外围电路区域110b可以朝向存储单元阵列区域110a偏移。因此，通过形成图6A的前端层的工艺，预先形成在外围电路区域110b中的晶体管130可以朝向存储单元阵列区域110a偏移。
参照图6D，可以形成穿过层间绝缘膜150和牺牲膜160的多个通道孔170。此外，电荷存储膜结构形成在通道孔170的侧壁上。此外，牺牲膜160可以被去除，并且可以形成多个栅电极180。这里，在存储单元阵列区域110a上形成3D存储单元阵列的工艺可以被称为“单元阵列形成工艺”。单元阵列形成工艺可以在例如大约850℃的温度下被执行大约30分钟。
基板110可以通过形成图6D的单元阵列的工艺而受应力(在下文，被称为“通道孔应力”)。因此，基板110的外围电路区域110b可以朝向存储单元阵列区域110a偏移。因此，通过形成图6A的前端层的工艺，预先形成在外围电路区域110b中的晶体管130可以朝向存储单元阵列区域110a偏移。
参照图6E，栅极接触190形成在基板110的外围电路区域110b中的晶体管130上。该工艺可以被称为“接触形成工艺”。然后，可以利用沿着包括在布局中的第一图案以及通过OPC形成的第二图案而形成的掩模来形成栅极接触190。当栅极接触190通过利用所形成的掩模形成而不考虑由上述模应力或者通道孔应力导致的晶体管130的偏移时，栅极接触190有时会不与栅电极133对准。
参照图6F，金属层195形成在栅极接触190上。该工艺可以被称为“后端层形成工艺”。由于图6E中的栅极接触190与栅电极133之间的未对准，栅电极133和金属层195可能不被适当地连接到彼此。因此，其中形成堆叠存储器件的半导体芯片(例如，图2的CH1)会遭遇故障。
如已经参照图6A至6F描述的，堆叠存储器件可以通过以下工艺形成：首先执行前端层形成工艺，然后执行单元阵列形成工艺，然后执行在外围电路区域110b中形成接触的工艺，以及然后执行后端层形成工艺。然后，在前端层形成工艺中形成的外围电路区域110b的晶体管130可以通过单元阵列形成工艺期间的模应力或者通道孔应力而被偏移到存储单元阵列区域110a。因此，会由电连接前端层和后端层的接触190引起未对准，该未对准会引起其中形成堆叠存储器件的半导体芯片的故障。
同时，图6A至6F示范性地示出在Y方向上邻近于存储单元阵列区域110a的外围电路区域110b通过单元阵列形成工艺期间的模应力或者通道孔应力被偏移到存储单元阵列区域110a，即，在Y方向上。然而，外围电路区域110b和存储单元阵列区域110a的布置不限于此。在X方向上邻近于存储单元阵列区域110a的外围电路区域也可以通过单元阵列形成工艺期间的模应力或者通道孔应力而受应力，并且因此可以在Y方向上被偏移。即使在X方向上邻近于存储单元阵列110a的外围电路区域中，也会由电连接前端层和后端层的接触引起未对准，该未对准会引起其中形成堆叠存储器件的半导体芯片的故障。
图7是绘示根据包括在图2的堆叠存储器件中的外围电路区域PA中的区域的偏移值的图形。
参照图7，横轴表示外围电路区域PA中的区域。纵轴表示相应于该区域的硅基板的偏移值。在本实施方式中，外围电路区域PA可以沿着Y方向被分成第一至第三区域REG_A至REG_C。
第一区域REG_A最靠近第一半导体芯片CH1的存储单元阵列区域110a和110a'。因此，第一区域REG_A可以由于来自单元阵列形成工艺中第一半导体芯片CH1的存储单元阵列区域110的应力导致朝向第一半导体芯片CH1的存储单元阵列区域110a和110a'偏移。因此，相应于第一区域REG_A的偏移值可以相应于+k，布置在第一区域REG_A中的晶体管TRa可以朝向第一半导体芯片CH1的存储单元阵列区域110偏移k。
第三区域REG_C距离第一半导体芯片CH1的存储单元阵列区域110最远，但是最靠近第三半导体芯片CH3的存储单元阵列区域111a和111a'。因此，第三区域REG_C可以由于来自单元阵列形成工艺中第三半导体芯片CH3的存储单元阵列区域111a和111a'的应力导致朝向第三半导体芯片CH3的存储单元阵列区域111a和111a'偏移。因此，相应于第三区域REG_C的偏移值可以相应于-k，并且布置在第三区域REG_C中的晶体管TRc可以朝向第三半导体芯片CH3的存储单元阵列区域111a和111a'偏移k。
对于第二区域REG_B，第一半导体芯片CH1的存储单元阵列区域110a和110a'与第二区域REG_B之间的距离可以基本上与第三半导体芯片CH3的存储单元阵列区域111a和111a'与第二区域REG_B之间的距离相同。基本上相同的应力可以从第一半导体芯片CH1的存储单元阵列区域110a和110a'以及第三半导体芯片CH3的存储单元阵列区域111a和111a'施加到第二区域REG_B。因此，相应于第二区域REG_B的偏移值可以相应于0，并且布置在第二区域REG_B中的晶体管TRb可以不被偏移。
根据实施方式，用于计算外围电路区域上的图案的偏移值的计算公式可以基于图7的图形而建立。具体地，用于计算图案的偏移值的计算公式可以基于图案与相应的半导体芯片的存储单元阵列区域之间的距离以及相邻半导体芯片的存储单元阵列区域之间的距离而建立。
在图7的图形中，外围电路区域PA被分成三个区域，但是外围电路区域PA不限于此。在实施方式中，外围电路区域PA可以沿着Y方向被分成更多数目的区域。然后，图案的偏移值可以通过对于不同区域利用不同计算公式而计算。在实施方式中，外围电路区域PA可以关于Y方向上的参考线被分成两个区域。例如，布置在外围电路区域PA的参考线上的图案的偏移方向可以确定为正方向。布置在参考线下方的图案的偏移方向可以确定为负方向。
同时，在一些实施方式中，外围电路区域PA不一定被分成多个区域。在实施方式中，包括在外围电路区域PA中的图案的所有偏移方向可以确定为正方向。在实施方式中，包括在外围电路区域PA中的图案的所有偏移值可以确定为具有在正方向的特定值。在实施方式中，包括在外围电路区域PA中的图案的所有偏移方向可以确定为负方向。在实施方式中，包括在外围电路区域PA中的图案的所有偏移值可以确定为具有在负方向的特定值。
同时，虽然已经描述了根据图2的第一半导体芯片CH1的外围电路区域PA中的区域的偏移值，但偏移值不限于此。根据区域，偏移值可以与图7中不同，即使在沿X方向邻近于第一半导体芯片CH1的外围电路区域中。
图8是绘示在包括在图2的堆叠存储器件中的外围电路区域PA的第一区域REG_A中根据在X方向上的位置的偏移值的图形。
参照图8，横轴表示在第一区域REG_A中在X方向的位置。纵轴表示相应于该位置的硅基板的偏移值。在本实施方式中，第一区域REG_A在X方向上的位置可以由1至N表示。
在X方向上的位置1可以相应于第一存储单元阵列区域110a的边缘区域。在X方向上的位置3可以相应于第一存储单元阵列区域110a的中心区域。这样，从第一存储单元阵列区域110a的边缘区域朝向中心，硅基板对于X方向上的位置的偏移值可以增加。因此，相应于X方向上的位置3的晶体管可以比相应于X方向上的位置1的晶体管更靠近第一存储单元阵列区域110a偏移。
同时，在X方向上的位置N-2可以相应于第二存储单元阵列区域110a'的中心区域。在X方向上的位置N可以相应于第二存储单元阵列区域110a'的边缘区域。这样，从第二存储单元阵列区域110a'的中心区域朝向边缘区域，硅基板对于X方向上的位置的偏移值可以减小。因此，相应于X方向上的位置N-2的晶体管可以比相应于X方向上的位置N的晶体管更靠近第二存储单元阵列区域110a'偏移。
根据实施方式，用于计算外围电路区域上的图案的偏移值的计算公式可以基于图8的图形而建立。具体地，用于计算图案的偏移值的计算公式可以基于图案与相应的半导体芯片的存储单元阵列区域之间的距离以及相邻半导体芯片的存储单元阵列区域之间的距离以及基于图案在X方向上的位置而建立。
在实施方式中，外围电路区域PA可以沿着X方向被分成多个区域。然后，图案的偏移值可以通过对于不同区域利用不同计算公式而计算。在实施方式中，外围电路区域PA可以关于X方向上的参考线被分成两个区域。例如，布置在外围电路区域PA的参考线的左侧的图案的偏移方向可以确定为正方向。布置在参考线的右侧的图案的偏移方向可以确定为负方向。
图9是用于根据实施方式的堆叠存储器件的OPC检验方法的流程图。
参照图9，根据本实施方式的OPC检验方法可以例如相应于图1的操作S130的实施方式。因此，参照图1至8描述的内容可以应用于本实施方式，并且其重复的说明将被省略。
在操作S210中，在堆叠存储器件的布局中的第一图案的第一位置被检查。这里，堆叠存储器件可以包括存储单元阵列区域和在第一方向上邻近于存储单元阵列区域的外围电路区域。在实施方式中，第一图案可以包括布置在外围电路区域中的接触图案。例如，第一图案可以包括对于布置在外围电路区域中的晶体管的栅极接触图案、源极接触图案或者漏极接触图案。
在实施方式中，第一位置可以是在布局中沿着第一方向的Y坐标。在实施方式中，第一位置可以是在布局中沿着第二方向的X坐标。在实施方式中，第一位置可以是在布局中沿着第一方向的Y坐标和沿着第二方向的X坐标。在下文，将主要描述第一位置是Y坐标的情况。操作S210将参照图10被更详细地描述。
在操作S230中，第一图案的偏移值根据第一位置而计算。具体地，第一图案的偏移值可以被计算使得第一图案的偏移方向和偏移值的大小(即，偏移量)中的至少一个根据第一位置而改变。即，第一图案的偏移值可以由矢量表示。在实施方式中，第一图案的偏移值可以被计算使得第一图案的偏移方向和偏移量根据第一图案的Y坐标而改变。
这里，第一图案的偏移值可以是对于第一图案的预计偏移值。在本实施方式中，对于第一图案的预计偏移值可以通过利用基于诸如来自在先的计算和确定的经验而建立的计算公式来计算。例如，计算公式可以基于图7和8的图形而建立。
在实施方式中，计算公式可以是线性函数(即，f(x)＝ax+b)。在实施方式中，计算公式可以是二次函数(即，f(x)＝ax2+bx+c)。在实施方式中，计算公式可以是三次函数(即，f(x)＝ax3+bx2+cx+d)。然后，输入到计算公式中的x的值可以是在操作S210中检查的第一图案的第一位置，例如可以是第一图案的Y坐标。同时，在实施方式中，计算公式可以简单地是恒定值，在这种情况下，第一图案的偏移值可以是恒定的而与第一位置无关。
在一些实施方式中，第一图案的偏移值可以通过与第一位置无关地应用相同的计算公式来计算。在实施方式中，在操作S210中检查的第一图案的第一位置可以是Y坐标，第一图案的偏移值可以在操作S230中通过应用相同的计算公式而与Y坐标无关地计算。在实施方式中，在操作S210中检查的第一图案的第一位置可以是X坐标，第一图案的偏移值可以在操作S230中通过应用相同的计算公式而与X坐标无关地计算。
在一些实施方式中，第一图案的偏移值可以通过根据第一位置应用不同的计算公式来计算。在实施方式中，在操作S210中检查的第一图案的第一位置可以是Y坐标，第一图案的偏移值可以在操作S230中通过根据Y坐标应用不同的计算公式来计算。例如，第一图案的偏移值可以通过应用线性函数到一些Y坐标而计算，第一图案的偏移值可以通过应用三次函数到其他Y坐标而计算。在实施方式中，在操作S210中检查的第一图案的第一位置可以是X坐标，第一图案的偏移值可以在操作S230中通过根据X坐标应用不同的计算公式而计算。例如，第一图案的偏移值可以通过应用线性函数到一些X坐标而计算，第一图案的偏移值可以通过应用三次函数到其他X坐标而计算。操作S230将参照图11至13被更详细地描述。
在操作S250中，获得第二图案(其关于第一图案通过OPC形成)的第二位置与第一图案的第一位置之间的差值。在实施方式中，可以获得相应于第一位置的第一Y坐标与相应于第二位置的第二Y坐标之间的差值。操作S250将参照图14A至14D被更详细地描述。
在操作S270中，偏移值和差值被比较。在操作S290中，确定比较值是否在容限内。可以基于偏移值和差值的方向和大小来确定第二图案是否在容限内。如果在确定之后第二图案在容限内，则确定相应于第一图案的接触的未对准被精确地校正并且确定OPC检验结果是成功的。如果第二图案偏离容限，则确定相应于第一图案的接触的未对准没有被精确地校正并且确定OPC检验结果反映了失败。在实施方式中，可以确定将要对于第二图案执行第二OPC。在实施方式中，可以确定布局被再次形成。
图10是示出根据实施方式的检查在堆叠存储器件的布局中的图案的位置的操作的视图。
参照图10，堆叠存储器件可以实现在半导体芯片CH中。半导体芯片CH可以包括存储单元阵列区域210a和210b、行解码器区域220a至220c以及外围电路区域230。行解码器区域220a至220c可以在X方向上邻近于存储单元阵列区域210a和210b。行解码器可以布置在行解码器区域220a至220c中。外围电路区域230可以在Y方向上邻近于存储单元阵列区域210a和210b以及行解码器区域220a至220c。页面缓冲器、数据输入/输出电路等等可以布置在外围电路区域230中。
在实施方式中，布置在外围电路区域230中的图案的Y坐标可以被检查。在实施方式中，布置在外围电路区域230中的图案的X坐标可以被检查。在实施方式中，布置在外围电路区域230中的图案的X坐标和Y坐标可以被检查。
此外，在实施方式中，布置在行解码器区域220a至220c中的图案的Y坐标可以被检查。此外，在实施方式中，布置在行解码器区域220a至220c中的图案的X坐标可以被检查。此外，在实施方式中，布置在行解码器区域220a至220c中的图案的X坐标和Y坐标可以被检查。
图11是沿图10的线XI-XI'截取的截面图。
参照图11，基板200可以被分成存储单元阵列区域210a和外围电路区域230。包括通道孔213以及层间绝缘膜211和栅电极212的层叠结构的存储单元阵列可以形成在存储单元阵列区域210a中。包括栅电极231、源极区232和漏极区233的晶体管TR可以形成在外围电路区域230中。栅极接触231a、源极接触232a和漏极接触233a可以分别形成在栅电极231、源极区232和漏极区233上。金属层MTa、MTb和MTc可以分别形成在栅极接触231a、源极接触232a和漏极接触233a上。如上所述，晶体管TR可以由于在单元阵列形成工艺期间的应力而朝向存储单元阵列区域210a偏移。
图12是用于图11的外围电路区域230的初始布局300。
参照图12，对于外围电路区域230的初始布局300可以是例如在图1的操作S110中设计的布局。初始布局300包括有源区图案310、栅电极图案320、栅极接触图案331、源极接触图案332、漏极接触图案333和金属层图案341至343。
有源区图案310可以相应于图11的外围电路区域230的有源区。栅电极图案320可以相应于图11的栅电极231。此外，栅极接触图案331、源极接触图案332和漏极接触图案333可以分别相应于图11的栅极接触231a、源极接触232a和漏极接触233a。此外，金属层图案341至343可以分别相应于图11的金属层MTa至MTc。
由于在单元阵列形成工艺期间的应力，初始布局300可能没有适当地反映相应于外围电路区域230的硅基板的偏移。因此，根据本实施方式，在图9的操作S210中，在初始布局300中的栅极接触图案331、源极接触图案332和漏极接触图案333的位置可以被检查。在实施方式中，栅极接触图案331、源极接触图案332和漏极接触图案333的Y坐标可以被检查。在下文，栅极接触图案331、源极接触图案332和漏极接触图案333可以被称为第一图案PT1。
图13示出根据实施方式的图案偏移值计算操作的用于图12的第一图案PT1的第一校正图案PT1'。
参照图13，偏移值SV1、SV2和SV3可以根据相应于第一图案PT1的栅极接触图案331、源极接触图案332和漏极接触图案333的位置而计算。与图12的布局300相比，图13的布局300'还包括校正栅极接触图案331'、校正源极接触图案332'和校正漏极接触图案333'。校正栅极接触图案331'、校正源极接触图案332'和校正漏极接触图案333'可以基于分别对于栅极接触图案331、源极接触图案332和漏极接触图案333计算的偏移值SV1、SV2和SV3而形成。在下文，校正栅极接触图案331'、校正源极接触图案332'和校正漏极接触图案333'可以被称为第一校正图案PT1'。
在实施方式中，栅极接触图案331、源极接触图案332和漏极接触图案333的位置可以通过它们的Y坐标而被分类。例如，源极接触图案332最靠近存储单元阵列区域210a，漏极接触图案333可以距离存储单元阵列区域210a最远。因此，栅极接触图案331、源极接触图案332和漏极接触图案333的偏移值SV1、SV2和SV3可以彼此不同。
在实施方式中，根据Y坐标的偏移值可以通过应用相同的计算公式到栅极接触图案331、源极接触图案332和漏极接触图案333而计算。例如，计算公式可以通过三次函数而实现，并且栅极接触图案331、源极接触图案332和漏极接触图案333的Y坐标彼此不同。结果，对于栅极接触图案331、源极接触图案332和漏极接触图案333的偏移值SV1、SV2和SV3可以被不同地计算。三次函数可以根据在先计算和函数的经验而预先建立。
在实施方式中，根据Y坐标的偏移值可以通过应用不同的计算公式到栅极接触图案331、源极接触图案332和漏极接触图案333而计算。例如，通过线性函数实现的计算公式可以应用于栅极接触图案331和源极接触图案332。由三次函数实现的计算可以应用于漏极接触图案333。线性函数和三次函数可以根据在先计算和函数的经验而预先建立。
图14A至14D示出图11的第一图案PT1和通过对于第一图案PT1的OPC形成的第二图案PT2的各种实施方式。在图14A至14D中，第一图案PT1可以是图11的栅极接触图案331、源极接触图案332和漏极接触图案333之一。在下文，将主要描述其中第一图案PT1相应于图11的栅极接触图案331的情况。
参照图14A，第二图案PT2a可以是通过对于第一图案PT1执行OPC而形成的图案。与第一图案PT1在Y方向上的位置相比，第二图案PT2a沿着Y方向的位置可以在正方向上偏移第一差值DV1。
根据本实施方式，第一差值DV1可以通过第一图案PT1的第一位置与第二图案PT2的第二位置之间的差值而获得。随后，通过比较第一差值DV1与偏移值SV1而确定第一差值DV1是否在OPC容限内。在图14A中，第一差值DV1的方向以及偏移值SV1的方向可以相同。第一差值DV1与偏移值SV1之间的差可以在参考值内。然后，假设OPC是成功的，可以通过根据第二图案PT2a制造掩模而形成接触。因此可以防止接触的未对准。
参照图14B，第二图案PT2b可以是通过对于第一图案PT1执行OPC而形成的图案。与第一图案PT1在Y方向上的位置相比，第二图案PT2b沿着Y方向的位置可以在正方向上偏移第二差值DV2。然后，第二差值DV2可以大于图14A的第一差值DV1。
根据本实施方式，第二差值DV2可以通过第一图案PT1的第一位置与第二图案PT2的第二位置之间的差值而获得。随后，通过比较第二差值DV2与偏移值SV1而确定第二差值DV2是否在OPC容限内。在图14B中，第二差值DV2的方向和偏移值SV1的方向可以相同，但是第二差值DV2与偏移值SV1之间的差可以大于参考值。然后，假设OPC失败，可以确定第二OPC要被执行。
参照图14C，第二图案PT2c可以是通过对于第一图案PT1执行OPC而形成的图案。与第一图案PT1在Y方向上的位置相比，第二图案PT2c沿着Y方向的位置可以在负方向上偏移第三差值DV3。
根据本实施方式，第三差值DV3可以通过第一图案PT1的第一位置与第二图案PT2c的第二位置之间的差值而获得。随后，通过比较第三差值DV3与偏移值SV1而确定第三差值DV3是否在OPC容限内。在图14C中，第三差值DV3与偏移值SV1之间的差小于参考值，但是第三差值DV3的方向与偏移值SV1的方向可以不同。然后，假设OPC失败，可以确定第二OPC要被执行。
参照图14D，第二图案PT2d可以是通过对于第一图案PT1执行OPC而形成的图案。与第一图案PT1在Y方向上的位置相比，第二图案PT2d沿着Y方向的位置可以在负方向上偏移第四差值DV4。
根据本实施方式，第四差值DV4可以通过第一图案PT1的第一位置与第二图案PT2d的第二位置之间的差值而获得。随后，通过比较第四差值DV4与偏移值SV1而确定第四差值DV4是否在OPC容限内。在图14D中，第四差值DV4与偏移值SV1之间的差大于参考值，但是第四差值DV4的方向与偏移值SV1的方向可以不同。然后，假设OPC失败，可以确定第二OPC要被执行。
图15A至17B示出根据一些实施方式的用于外围电路区域的图案偏移值计算方法。
参照图15A，堆叠存储器件可以实现在半导体芯片CHa中。半导体芯片CHa可以包括存储单元阵列区域410a和410b、行解码器区域420a至420c、第一外围电路区域430a和430b以及第二外围电路区域440a至440c。行解码器区域420a至420c可以在X方向上邻近于存储单元阵列区域410a和410b。行解码器可以布置在行解码器区域420a至420c中。
第一外围电路区域430a和430b可以在Y方向上邻近于存储单元阵列区域410a和410b。例如，页面缓冲器、数据输入/输出电路等等可以布置在第一外围电路区域430a和430b中。第二外围电路区域440a至440c可以在X方向上邻近于第一外围电路区域430a和430b，并且可以在Y方向上邻近于行解码器区域420a至420c。例如，连接到公共源线CSL的放电电路等等可以布置在第二外围电路区域440a至440c中。
在本实施方式中，可以计算对于布置在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中的第一图案的偏移值。对于这样的第一图案的偏移值可以通过应用相同的计算公式到第一外围电路区域430a和430b以及第二外围电路区域440a至440c而计算。即，可以确定用于计算偏移值的计算公式而与X坐标无关。
例如，在以相应于Y坐标为0的参考线作为中心时，对于在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以由+a1确定。对于在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以由-a1确定。
例如，在以相应于Y坐标为0的参考线作为中心时，对于在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以通过应用第一计算公式而确定。对于在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以通过应用第二计算公式而确定。
参照图15B，堆叠存储器件可以实现在半导体芯片CHa'中。根据本实施方式的半导体芯片CHb'是图15a的半导体芯片CHa的变型实施方式，在下文将仅仅主要描述其间的差别。
在本实施方式中，对于布置在行解码器区域420a至420c中的第一图案的偏移值可以通过应用第一计算公式到行解码器区域420a至420c而计算。即，可以基于Y坐标确定用于计算偏移值的计算公式而与X坐标无关。例如，在以根据Y坐标的第一参考线作为中心时，对于在行解码器区域420a至420c中布置在第一参考线以上的第一图案的偏移值可以由+a2确定。对于在行解码器区域420a至420c中布置在第一参考线以下的第一图案的偏移值可以由-a2确定。例如，第一计算公式可以由线性函数实现。
在本实施方式中，可以计算对于布置在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中的第一图案的偏移值。对于这样的第一图案的偏移值可以通过应用与应用于行解码器区域420a至420c的第一计算公式不同的第二计算公式到第一外围电路区域430a和430b以及第二外围电路区域440a至440c而计算。即，可以基于Y坐标确定用于计算偏移值的计算公式而与X坐标无关。
在本实施方式中，可以计算对于布置在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中的第一图案的偏移值。对于这样的第一图案的偏移值可以通过应用应用于行解码器区域420a至420c的第一计算公式到第一外围电路区域430a和430b以及第二外围电路区域440a至440c而计算。此外，在实施方式中，对于布置在行解码器区域420a至420c中的第一图案的偏移值可以通过应用第一计算公式到行解码器区域420a至420c而计算。偏移值不是必须对于布置在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中的第一图案单独地计算。
参照图16A，堆叠存储器件可以实现在半导体芯片CHb中。根据本实施方式的半导体芯片CHb是图15a的半导体芯片CHa的变型实施方式，在下文将仅仅主要描述其间的差别。在实施方式中，第二外围电路区域440a至440c可以根据它们的X坐标分别被分成多个区域。
在本实施方式中，可以通过应用不同的计算公式到第一外围电路区域430a和430b以及第二外围电路区域440a至440c而计算对于布置在第一外围电路区域430a和430b以及第二外围电路区域440a至440c中的第一图案的偏移值。即，可以基于Y坐标、基于X坐标和Y坐标来确定用于计算偏移值的计算公式。
例如，在以相应于Y坐标为0的参考线作为中心时，对于第一外围电路区域430a和430b中布置在参考线以上的第一图案的偏移值可以由+a1确定。对于第一外围电路区域430a至430b中布置在参考线以下的第一图案的偏移值可以由-a1确定。此外，对于在第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以由+b1确定。对于在第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以由-b1确定。
例如，在以相应于Y坐标为0的参考线作为中心时，对于第一外围电路区域430a和430b中布置在参考线以上的第一图案的偏移值可以通过应用第一计算公式而确定。对于在第一外围电路区域430a至430b中布置在参考线以下的第一图案的偏移值可以通过应用第二计算公式而确定。此外，对于在第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以通过应用第三计算公式而确定。对于在第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以通过应用第四计算公式而确定。
参照图16B，堆叠存储器件可以实现在半导体芯片CHb'中。根据本实施方式的半导体芯片CHb'是图16A的半导体芯片CHb的变型实施方式，在下文将仅仅主要描述其间的差别。
在本实施方式中，对于布置在行解码器区域420a至420c中的第一图案的偏移值可以通过应用第一计算公式到行解码器区域420a至420c而计算。即，可以基于Y坐标确定用于计算偏移值的计算公式而与X坐标无关。例如，在以根据Y坐标的第一参考线作为中心时，对于在行解码器区域420a至420c中布置在第一参考线以上的第一图案的偏移值可以由+a2确定。对于在行解码器区域420a至420c中布置在第一参考线以下的第一图案的偏移值可以由-a2确定。例如，第一计算公式可以由线性函数实现。
参照图17A，堆叠存储器件可以实现在半导体芯片CHc中。根据本实施方式的半导体芯片CHc是图15a的半导体芯片CHa的变型实施方式，在下文将仅仅主要描述其间的差别。
在实施方式中，第一和第二中心外围电路区域431a和431b可以根据它们的X坐标分别被分成多个区域。在实施方式中，第一和第二边缘外围电路区域432a至432d可以根据它们的X坐标分别被分成多个区域。在实施方式中，第二外围电路区域440a至440c可以根据它们的X坐标分别被分成多个区域。
同时，虽然在图17A中在Y方向上邻近于第一存储单元阵列区域410a的外围电路区域被分成第一中心外围电路区域431a以及第一边缘外围电路区域432a和432b，但外围电路区域不限于此。在另一实施方式中，在Y方向上邻近于第一存储单元阵列区域410a的外围电路区域可以根据它们的X坐标被分成多个区域。例如，在Y方向上邻近于第一存储单元阵列区域410a的外围电路区域可以被分成左外围电路区域和右外围电路区域。类似地，在Y方向上邻近于第二存储单元阵列区域410b的外围电路区域可以被分成左外围电路区域和右外围电路区域。
第一中心外围电路区域431a可以在Y方向上邻近于存储单元阵列区域410a的中心区域。通过多个中心位线连接到存储单元阵列区域410a的中心区域的器件可以布置在第一中心外围电路区域431a中。第二中心外围电路区域431b可以在Y方向上邻近于存储单元阵列区域410b的中心区域。通过多个中心位线连接到存储单元阵列区域410b的中心区域的器件可以布置在第二中心外围电路区域431b中。布置在第一中心外围电路区域431a和第二中心外围电路区域431b中的晶体管将被称为中心晶体管。
第一边缘外围电路区域432a和432b可以在Y方向上邻近于存储单元阵列区域410a的边缘区域。通过多个边缘位线连接到存储单元阵列区域410a的边缘区域的器件可以布置在第一边缘外围电路区域432a和432b中。第二边缘外围电路区域432c和432d可以在Y方向上邻近于存储单元阵列区域410b的边缘区域。通过多个边缘位线连接到存储单元阵列区域410b的边缘区域的器件可以布置在第二边缘外围电路区域432c和432d中。布置在第一和第二边缘外围电路区域432a至432d中的晶体管将被称为边缘晶体管。
在本实施方式中，可以对于布置在第一和第二中心外围电路区域431a和431b、第一和第二边缘外围电路区域432a至432d、第二外围电路区域440a至440c中的第一图案计算偏移值。可以通过应用不同的计算公式到第一和第二中心外围电路区域431a和431b、第一和第二边缘外围电路区域432a至432d以及第二外围电路区域440a至440c而计算偏移值。即，用于计算偏移值的计算公式可以基于X坐标和Y坐标。
例如，在以相应于Y坐标为0的参考线作为中心时，对于第一和第二中心外围电路区域431a和431b中布置在参考线以上的第一图案的偏移值可以由+a1确定。对于第一和第二中心外围电路区域431a和431b中布置在参考线以下的第一图案的偏移值可以由-a1确定。此外，对于第一和第二边缘外围电路区域432a至432d中布置在参考线以上的第一图案的偏移值可以由+c1确定。对于在第一和第二边缘外围电路区域432a至432d中布置在参考线以下的第一图案的偏移值可以由-c1确定。此外，对于在第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以由+b1确定。对于在第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以由-b1确定。
例如，在以相应于Y坐标为0的参考线作为中心时，对于第一和第二中心外围电路区域431a和431b中布置在参考线以上的第一图案的偏移值可以通过应用第一函数而确定。对于在第一和第二中心外围电路区域431a至431b中布置在参考线以下的第一图案的偏移值可以通过应用第二函数而确定。此外，对于在第一和第二边缘外围电路区域432a至432d中布置在参考线以上的第一图案的偏移值可以通过应用第三函数而确定。对于在第一和第二边缘外围电路区域432a至432d中布置在参考线以下的第一图案的偏移值可以通过应用第四函数而确定。此外，对于在第二外围电路区域440a至440c中布置在参考线以上的第一图案的偏移值可以通过应用第五函数而确定。对于在第二外围电路区域440a至440c中布置在参考线以下的第一图案的偏移值可以通过应用第六函数而确定。在实施方式中，第一至第六函数可以都彼此不同。在实施方式中，第一至第六函数的至少两个可以相同。在实施方式中，所有的第一至第六函数可以相同。
参照图17B，堆叠存储器件可以实现在半导体芯片CHc'中。根据本实施方式的半导体芯片CHc'是图17a的半导体芯片CHc的变型实施方式，在下文将仅仅主要描述其间的差别。
在本实施方式中，对于布置在行解码器区域420a至420c中的第一图案的偏移值可以通过应用第一计算公式到行解码器区域420a至420c而计算。即，可以基于Y坐标确定用于计算偏移值的计算公式而与X坐标无关。例如，在以根据Y坐标的第一参考线作为中心时，对于在行解码器区域420a至420c中布置在第一参考线以上的第一图案的偏移值可以由+a2确定。对于在行解码器区域420a至420c中布置在第一参考线以下的第一图案的偏移值可以由-a2确定。例如，第一计算公式可以由线性函数实现。
图18是示出根据实施方式的堆叠存储器件的截面图。
参照图18，堆叠存储器件500相应于根据初始布局制造的理想情况。假设外围电路区域510b没有由于单元阵列形成工艺引起的模应力或者通道孔应力而偏移，栅极接触530可以与晶体管TR的栅电极520对准。
堆叠存储器件500a相应于根据初始布局制造而不执行根据一实施方式的OPC检验(例如，图9的方法)的实际情况。与堆叠存储器件500相比，由于单元阵列形成工艺引起的模应力或者通道孔应力，布置在外围电路区域510b中的晶体管TR可以朝向存储单元阵列区域510a偏移d1。因此，栅极接触530可以与晶体管TR的栅电极520a未对准。
堆叠存储器件500b相应于通过执行根据一实施方式的OPC检验(例如，图9的方法)而制造的情况。根据本实施方式，确定是否将要再次执行OPC可以通过预先计算相应于栅极接触530b的接触图案的偏移值，并且比较初始布局的接触图案与已经执行OPC的接触图案的差值和偏移值而进行。因此，与初始布局的接触图案相比，校正的接触图案可以朝向存储单元阵列区域510a偏移d1。当栅极接触530b通过利用根据校正的接触图案制造的掩模而形成时，栅极接触530b可以与栅电极520b对准，即使它在单元阵列形成工艺之后被形成。
图19是根据实施方式的设计堆叠存储器件的布局的方法的流程图。
参照图19，在操作S310中，检查在堆叠存储器件的初始布局中的第一图案的第一位置。在操作S330中，根据第一位置计算第一图案的偏移值。在操作S350中，获得通过第一OPC获得的第二图案的第二位置与第一位置之间的差值。对于第一图案执行第一OPC的操作可以进一步包括在操作S330与操作S350之间。
在操作S370中，基于偏移值和差值确定是否将要执行第二OPC。在操作S390中，基于第二图案或者通过第二OPC形成的第三图案形成最终布局。对于第二图案执行第二OPC的操作可以进一步包括在操作S370与操作S390之间。
图20是根据实施方式的制造堆叠存储器件的方法的流程图。
参照图20，在操作S410中，设计堆叠存储器件的布局。在操作S420中，根据堆叠存储器件的布局中的第一图案的第一位置而计算第一图案的偏移值。在操作S430中，获得通过第一OPC形成的第二图案的第二位置与第一位置之间的差值。对于第一图案执行第一OPC的操作可以进一步包括在操作S420与操作S430之间。
在操作S440中，基于偏移值和差值确定是否将要执行第二OPC。在操作S450中，基于第二图案或者通过第二OPC形成的第三图案形成掩模。对于第二图案执行第二OPC的操作可以进一步包括在操作S440与操作S450之间。在操作S460中，通过利用掩模的光刻工艺形成堆叠存储器件。
图21是根据一些实施方式的堆叠存储器件1000的框图。
参照图21，堆叠存储器件1000可以包括存储单元阵列1100、行解码器1200、页面缓冲器1300、输入/输出缓冲器1400、控制逻辑电路1500和电压发生器1600。外围电路诸如行解码器、页面缓冲器1300、输入/输出缓冲器1400、控制逻辑电路1500和电压发生器1600可以在第一方向上邻近于存储单元阵列1100布置。
在实施方式中，第一方向可以相应于图2的Y方向。外围电路可以包括电连接到存储单元阵列1100的多个晶体管。当堆叠存储器件1000通过图1、9、19或者20的方法制造时，连接到多个晶体管中的第一晶体管的接触在第一方向上的位置可以基本上相同。第一晶体管与存储单元阵列1100的距离可以相同。例如，接触可以是分别连接到晶体管的栅电极的栅极接触。根据本实施方式，栅电极可以与相应的栅极接触对准。
在实施方式中，第一方向可以相应于图2的Y方向。外围电路可以包括电连接到存储单元阵列1100的第一区域的晶体管以及电连接到存储单元阵列1100的第二区域的晶体管。这里，虽然存储单元阵列1100被分成两个区域，但是存储单元阵列1100不限于此，并且存储单元阵列1100可以被分成三个或更多区域。因此，外围电路也可以被分成三个或更多区域。当堆叠存储器件1000通过图1、9、19或者20的方法制造时，连接到被电连接到第一区域的晶体管中的第一晶体管的第一接触在第一方向上的第一位置可以基本上相同。第一晶体管与存储单元阵列1100的距离可以相同。此外，连接到被电连接到第二区域的晶体管中的第二晶体管的第二接触的第二位置可以基本上相同。第二晶体管与存储单元阵列1100的距离可以相同。
例如，第一方向可以相应于图2的Y方向，存储单元阵列1100的第一区域可以是中心区域，并且存储单元阵列1100的第二区域可以是边缘区域。然后，外围电路可以包括电连接到存储单元阵列1100的中心区域的中心晶体管以及电连接到存储单元阵列1100的边缘区域的边缘晶体管。当堆叠存储器件1000通过图1、9、19或者20的方法制造时，连接到中心晶体管中的第一晶体管的第一接触在第一方向上的第一位置可以基本上相同。第一晶体管与存储单元阵列1100的距离可以相同。此外，连接到边缘晶体管中的第二晶体管的第二接触的第二位置可以基本上相同。第二晶体管与存储单元阵列1100的距离可以相同。
当从存储单元阵列1100到第一晶体管的距离以及从存储单元阵列1100到第二晶体管的距离相同时，第一位置和第二位置可以不同。例如，第一接触可以是分别连接到第一晶体管的第一栅电极的第一栅极接触。第二接触可以是分别连接到第二晶体管的第二栅电极的第二接触。根据本实施方式，第一栅电极可以分别对准相应的第一栅极接触，第二栅电极可以分别对准相应的第二栅极接触。
在实施方式中，第一方向可以相应于图2的X方向。外围电路可以包括电连接到存储单元阵列1100的多个晶体管。当堆叠存储器件1000通过图1、9、19或者20的方法制造时，连接到多个晶体管中的第一晶体管的第一接触的第一位置可以基本上相同。第一接触沿着Y方向的第一位置可以相同。例如，接触可以是分别连接到晶体管的栅电极的栅极接触。根据本实施方式，栅电极可以与相应的栅极接触对准。
存储单元阵列1100可以布置在存储单元阵列区域(例如，图2的110a和110a'、图10的210a和210b、图15A至17B的410a和410b或者图18的510a)中。行解码器1200、页面缓冲器1300、输入/输出缓冲器1400、控制逻辑电路1500或者电压发生器1600可以布置在外围电路区域(例如，图2的PA、图10的230、图15A至17B的430a、430b、440a至440c、431a、431b以及432a至432d、或者图18的510b)中。
虽然以上已经参照附图描述了实施方式，应该理解，这些实施方式仅作为例示给出，并且可以进行各种变型、变化和改变而不脱离本公开的精神和范围。因此，本公开的真正技术范围将由权利要求的技术精神来确定。
本申请要求于2016年2月25日在韩国专利局提交的韩国专利申请第10-2016-0022824号的优先权权益，其公开通过引用整体包括在此。

Claims (25)

1.一种制造堆叠存储器件的方法，包括：
设计所述堆叠存储器件的布局，所述布局包括第一图案；
根据在所述布局中的所述第一图案的第一位置计算所述第一图案的偏移值，所述偏移值表示由于所述堆叠存储器件的存储单元阵列区域的形成工艺期间的应力导致的所述第一图案的偏移；
获得所述第一图案的所述第一位置与通过对于所述第一图案的第一光学邻近校正而形成的第二图案的第二位置之间的差值；
基于所述偏移值和所述差值，由执行软件指令的处理器确定是否将要执行第二光学邻近校正；
当所述处理器确定将要执行所述第二光学邻近校正时，通过所述第二光学邻近校正形成第三图案；
基于所述第二图案或通过所述第二光学邻近校正形成的所述第三图案，形成掩模；和
通过使用所述掩模的光刻工艺形成所述堆叠存储器件。
2.如权利要求1所述的方法，其中所述堆叠存储器件包括所述存储单元阵列区域和在第一方向上邻近于所述存储单元阵列区域的外围电路区域，所述第一图案包括布置在所述外围电路区域中的接触图案。
3.如权利要求2所述的方法，其中所述第一位置包括所述第一图案沿着所述第一方向的Y坐标。
4.如权利要求3所述的方法，其中计算所述偏移值包括计算所述偏移值使得所述第一图案的偏移方向和偏移量中的至少一个根据所述Y坐标而改变。
5.如权利要求4所述的方法，其中计算所述偏移值包括：
根据所述Y坐标选择多个计算公式中的一个；以及
利用选择的计算公式计算所述偏移值。
6.如权利要求3所述的方法，其中获得所述差值包括获得相应于所述第一位置的第一Y坐标与相应于所述第二位置的第二Y坐标之间的差值。
7.如权利要求2所述的方法，其中所述第一位置包括所述第一图案沿着所述第一方向的Y坐标以及所述第一图案沿着第二方向的X坐标，并且所述第二方向基本上垂直于所述第一方向。
8.如权利要求7所述的方法，其中计算所述偏移值包括：
根据所述X坐标选择多个计算公式中的一个；以及
利用选择的计算公式计算所述偏移值。
9.如权利要求7所述的方法，其中计算所述偏移值包括：
根据所述X坐标和所述Y坐标选择多个计算公式中的一个；以及
利用选择的计算公式计算所述偏移值。
10.如权利要求7所述的方法，其中所述堆叠存储器件还包括在所述第二方向上邻近于所述存储单元阵列区域的行解码器区域，
其中所述外围电路区域包括邻近于所述存储单元阵列区域的第一外围电路区域以及邻近于所述行解码器区域的第二外围电路区域，并且
其中计算所述偏移值包括：
当所述X坐标在所述第一外围电路区域中时，通过利用第一计算公式根据所述Y坐标计算所述偏移值；并且
当所述X坐标在所述第二外围电路区域中时，通过利用第二计算公式根据所述Y坐标计算所述偏移值。
11.如权利要求10所述的方法，其中计算所述偏移值还包括当所述Y坐标在所述行解码器区域中时，通过利用第三计算公式根据所述Y坐标计算所述偏移值。
12.如权利要求7所述的方法，其中所述堆叠存储器件还包括在所述第二方向上邻近于所述存储单元阵列区域的行解码器区域，
其中所述外围电路区域包括邻近于所述存储单元阵列区域的中心区域的第一中心外围电路区域、邻近于所述存储单元阵列区域的边缘区域的第一边缘外围电路区域以及邻近于所述行解码器区域的第二外围电路区域，并且
其中计算所述偏移值包括：
当所述X坐标在所述第一中心外围电路区域中时，通过利用第一计算公式根据所述Y坐标计算所述偏移值；
当所述X坐标在所述第一边缘外围电路区域中时，通过利用第二计算公式根据所述Y坐标计算所述偏移值；以及
当所述X坐标在所述第二外围电路区域中时，通过利用第三计算公式根据所述Y坐标计算所述偏移值。
13.如权利要求12所述的方法，其中计算所述偏移值还包括当所述Y坐标在所述行解码器区域中时，通过利用第四计算公式根据所述Y坐标计算所述偏移值。
14.如权利要求7所述的方法，其中获得所述差值包括获得相应于所述第一位置的第一Y坐标与相应于所述第二位置的第二Y坐标之间的差值。
15.如权利要求2所述的方法，在获得所述差值之前还包括对于所述第一图案执行所述光学邻近校正，并且
其中执行所述光学邻近校正包括通过根据所述第一位置偏移所述第一图案而形成所述第二图案，使得所述第一图案变得更靠近所述存储单元阵列区域或者更远离所述存储单元阵列区域。
16.如权利要求1所述的方法，其中确定是否将要执行所述第二光学邻近校正包括：
基于所述偏移值和所述差值的方向和大小来确定所述第二图案是否在容限内；
如果所述第二图案在所述容限内，则确定不执行所述第二光学邻近校正；以及
如果所述第二图案偏离所述容限，则确定将要执行所述第二光学邻近校正。
17.一种设计堆叠存储器件的布局的方法，所述方法包括：
检查在堆叠存储器件的初始布局中的第一图案的第一位置；
根据所述第一位置计算所述第一图案的偏移值，所述偏移值表示由于所述堆叠存储器件的存储单元阵列区域的形成工艺期间的应力导致的所述第一图案的偏移；
获得所述第一位置与通过对于所述第一图案的第一光学邻近校正(OPC)而形成的第二图案的第二位置之间的差值；
基于所述偏移值和所述差值确定是否将要执行第二光学邻近校正；以及
基于所述第二图案或者通过所述第二光学邻近校正形成的第三图案产生所述堆叠存储器件的最终布局。
18.如权利要求17所述的方法，其中所述堆叠存储器件包括所述存储单元阵列区域和在第一方向上邻近于所述存储单元阵列区域的外围电路区域，所述第一图案包括布置在所述外围电路区域中的接触图案。
19.如权利要求18所述的方法，其中所述第一位置包括所述第一图案沿着所述第一方向的Y坐标。
20.如权利要求18所述的方法，还包括：
在获得所述差值之前，对于所述第一图案执行所述第一光学邻近校正；以及
在产生所述最终布局之前，对于所述第二图案执行所述第二光学邻近校正，
其中执行所述第一光学邻近校正包括通过根据所述第一位置偏移所述第一图案而形成所述第二图案使得所述第一图案变得更靠近所述存储单元阵列区域或者更远离所述存储单元阵列区域，并且执行所述第二光学邻近校正包括通过根据所述第一位置偏移所述第二图案而形成所述第三图案使得所述第二图案变得更靠近所述存储单元阵列区域或者更远离所述存储单元阵列区域。
21.一种制造堆叠存储器件的方法，所述方法包括：
设计所述堆叠存储器件的布局；
根据在所述布局中的第一图案的第一位置计算所述第一图案的偏移值，所述偏移值表示由于所述堆叠存储器件的存储单元阵列区域的形成工艺期间的应力导致的所述第一图案的偏移；
获得所述第一位置与通过对于所述第一图案的第一光学邻近校正而形成的第二图案的第二位置之间的差值；
基于所述偏移值和所述差值确定是否将要执行第二光学邻近校正；
基于所述第二图案或者通过所述第二光学邻近校正形成的第三图案而形成掩模；以及
通过利用所述掩模的光刻工艺形成所述堆叠存储器件。
22.如权利要求21所述的方法，其中所述堆叠存储器件包括所述存储单元阵列区域和在第一方向上邻近于所述存储单元阵列区域的外围电路区域，所述第一图案包括布置在所述外围电路区域中的接触图案。
23.如权利要求22所述的方法，其中形成所述掩模包括根据所述接触图案形成用于形成接触的掩模。
24.如权利要求23所述的方法，其中形成所述堆叠存储器件包括：
在所述外围电路区域中形成晶体管；
在所述存储单元阵列区域中形成多个存储单元；以及
通过利用所述掩模的光刻工艺形成连接到所述晶体管的所述接触。
25.如权利要求22所述的方法，其中所述第一位置包括所述第一图案沿着所述第一方向的Y坐标。
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