KR20210010773A - 마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법 - Google Patents

마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

본 발명의 실시예에 따른 반도체 장치의 제조 방법은, 제1 반복 패턴들을 포함하는 하부 구조물을 형성하는 단계, 및 상기 하부 구조물 상에, 상기 제1 반복 패턴들 각각에 대응하도록 제2 반복 패턴들을 형성하는 단계를 포함하는 상부 구조물을 형성하는 단계를 포함하고, 상기 제2 반복 패턴들을 형성하는 단계는, 상기 제2 반복 패턴들에 대한 설계 레이아웃을 준비하는 단계, 상기 설계 레이아웃에 대하여 광 근접 보정(OPC)을 수행하여 보정된 제2 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계, 상기 제1 보정 레이아웃에 대하여, 상기 하부 구조물의 물리적 변형에 따른 상기 제1 반복 패턴들의 변경된 위치에 대응되도록 상기 보정된 제2 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계, 상기 제2 보정 레이아웃을 이용하여 마스크를 제조하는 단계, 및 상기 마스크를 이용하여 포토레지스트층을 패터닝하는 단계를 포함한다.

Description

마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법{METHOD OF DESIGNING A MASK AND METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
집적 회로의 설계 시, 반도체 기판에 원하는 회로를 형성하기 위하여 회로의 레이아웃을 제작하고, 상기 레이아웃을 포토마스크와 같은 마스크를 통해 웨이퍼 표면에 전사할 수 있다. 반도체 소자가 고집적화되어 집적 회로 설계가 복잡해짐에 따라, 리소그래피 공정시 필요한 마스크 상에 최초에 의도한 설계에 따른 레이아웃을 정확하게 구현하는 것이 더욱 중요해지고 있다. 특히, 노광 장비에서 사용되는 광원의 파장이 반도체 소자의 피쳐 사이즈(feature size)에 근접하면서, 빛의 회절, 간섭 등에 의해 패턴의 왜곡 현상이 나타날 수 있다. 이에 따라, 웨이퍼 상에는 원래 형상과 다른 형상의 상이 맺히거나 인접 패턴의 영향에 의한 패턴 형상의 왜곡이 발생되는 광 근접 효과(optical proximity effect, OPE)가 나타난다. 광 근접 효과에 따른 치수 변동 등의 문제를 방지하기 위하여, 패턴 전사 시의 치수 변동을 미리 예측하고, 설계 패턴을 미리 변형시켜, 패턴 전사 후 원하는 레이아웃에 따른 패턴 형상이 얻어질 수 있도록 하기 위한 광 근접 보정(optical proximity correction, OPC) 공정이 행해진다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 정확성 및 효율성이 향상된 마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법을 제공하는 것이다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 제1 반복 패턴들을 포함하는 하부 구조물을 형성하는 단계, 및 상기 하부 구조물 상에, 상기 제1 반복 패턴들 각각에 대응하도록 제2 반복 패턴들을 형성하는 단계를 포함하는 상부 구조물을 형성하는 단계를 포함하고, 상기 제2 반복 패턴들을 형성하는 단계는, 상기 제2 반복 패턴들에 대한 설계 레이아웃을 준비하는 단계, 상기 설계 레이아웃에 대하여 광 근접 보정(Optical Proximity Correction, OPC)을 수행하여 보정된 제2 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계, 상기 제1 보정 레이아웃에 대하여, 상기 하부 구조물의 물리적 변형에 따른 상기 제1 반복 패턴들의 변경된 위치에 대응되도록 상기 보정된 제2 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계, 상기 제2 보정 레이아웃을 이용하여 마스크를 제조하는 단계, 및 상기 마스크를 이용하여 포토레지스트층을 패터닝하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 반복 패턴들 및 비반복 패턴들을 포함하는 설계 레이아웃을 준비하는 단계, 상기 반복 패턴들에 대하여 제1 광 근접 보정(OPC)을 수행하여 보정된 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계, 상기 제1 보정 레이아웃에 대하여 상기 보정된 반복 패턴들의 위치를 이동시키는 제1 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계, 상기 비반복 패턴들에 대하여 상기 제1 광 근접 보정과 다른 방식을 이용하여 제2 광 근접 보정(OPC)을 수행하는 단계, 및 상기 비반복 패턴들에 대하여 위치를 이동시키는 제2 위치 보정을 수행하는 단계를 포함할 수 있다.
예시적인 실시예들에 따른 마스크 설계 방법은, 제1 반복 패턴들에 정합되도록 형성되는 제2 반복 패턴들을 포함하는 설계 레이아웃을 준비하는 단계, 상기 설계 레이아웃에 대하여 광 근접 보정(OPC)을 수행하여 보정된 제2 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계, 상기 제1 보정 레이아웃에 대하여, 상기 제1 반복 패턴들의 위치 변경에 대응되도록 상기 보정된 제2 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계, 및 상기 제2 보정 레이아웃을 노광 설비에 제공하는 단계를 포함할 수 있다.
반복 패턴들에 대한 광 근접 보정을 수행한 후에 위치 보정을 수행함으로써, 정확성 및 효율성이 향상된 마스크 설계 방법 및 이를 이용한 반도체 장치의 제조 방법이 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 2는 예시적인 실시예들에 따른 마스크 설계 방법을 나타내는 흐름도이다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다.
도 4 및 도 5는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다.
도 6은 예시적인 실시예들에 따른 마스크 설계 방법을 나타내는 흐름도이다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다.
도 10a 내지 도 10f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 제조 중에, 하부 구조물에서 발생하는 변형을 설명하기 위한 개략적인 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 흐름도이다.
도 1을 참조하면, 반도체 장치의 제조 방법은, 반도체 장치의 설계 레이아웃을 디자인하는 단계(S100), 상기 설계 레이아웃에 대한 광 근접 보정(OPC) 및 위치 보정을 수행하는 단계(S200), 보정된 설계 레이아웃을 이용하여 마스크를 제조하는 단계(S300), 및 상기 마스크를 이용하여 반도체 장치를 제조하는 단계(S400)을 포함할 수 있다.
상기 반도체 장치의 설계 레이아웃을 디자인하는 단계(S100)에서는, 웨이퍼 상에 형성하고자 하는 반도체 장치의 회로 패턴에 대응하는 설계 레이아웃이 반도체 제조 설비의 호스트 컴퓨터 또는 서버로부터 제공될 수 있다. 구체적으로, 레이아웃은 반도체 장치에 대해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 다수의 패턴들을 포함할 수 있다. 예를 들어, 상기 설계 레이아웃은 CAD 시스템으로부터 상기 설계 레이아웃을 이루는 패턴들의 윤곽의 좌표값으로 제공될 수 있다. 특히, 상기 패턴들은 동일한 형상이 반복되는 반복 패턴들을 포함할 수 있으며, 상기 패턴들은 삼각형 및/또는 사각형과 같은 다각형들의 조합의 형태로 제공될 수 있다.
상기 설계 레이아웃에 대한 광 근접 보정(OPC) 및 위치 보정을 수행하는 단계(S200)는, 별도의 단계로 각각 수행되는 광 근접 보정 단계 및 위치 보정 단계를 포함할 수 있다.
먼저, 상기 광 근접 보정은, 광 근접 효과(OPE)에 따른 오차를 반영하여 상기 설계 레이아웃에 포함된 패턴들을 변경하는 보정을 의미한다. 패턴이 미세화됨에 따라, 노광 과정 중에 이웃하는 패턴들 간의 영향에 의한 광 근접 현상이 발생할 수 있다. 따라서, 상기 설계 레이아웃을 보정하는 광 근접 보정을 수행함으로써, 광 근접 효과의 발생을 억제할 수 있다. 예를 들어, 상기 광 근접 보정은, 상기 설계 레이아웃을 이루는 상기 패턴들의 전체적인 크기를 확장하고 코너(corner) 부분을 처리하는 것을 포함할 수 있다. 예를 들어, 상기 광 근접 보정은 각 패턴의 모서리들을 이동시키거나 추가적인 다각형들을 부가하는 것을 포함할 수 있다. 상기 광 근접 보정에 의해, 노광 시에 발생하는 빛의 회절, 간섭 등에 의한 패턴의 왜곡 현상을 보정하고, 패턴 밀도에 의해 기인한 오차를 보정할 수 있다. 상기 광 근접 보정 단계 후에, 광 근접 보정 검증 단계를 더 수행할 수 있다.
상기 위치 보정은, 상기 패턴들이 정렬 되어야하는 하부 구조물의 물리적 변형 및 변경을 고려하여 상기 광 근접 보정된 패턴의 위치를 이동하는 것을 포함할 수 있다. 상기 하부 구조물의 변형은 반도체 장치의 제조 공정 중의 요인으로 인하여 발생하며, 이에 의해, 상기 하부 구조물의 패턴들이 원래의 레이아웃으로부터 실제 패턴 위치가 변경되는 진행성 오정렬(misalignment)이 발생할 수 있다. 상기 위치 보정은 상기 광 근접 보정된 패턴의 형상을 변경하지 않고, 위치만 이동하는 것일 수 있다.
상기 광 근접 보정 및 상기 위치 보정에 의해 보정된 최종적인 설계 레이아웃 데이터는 포토마스크 및 전자빔 마스크와 같은 리소그래피 공정을 위한 마스크의 제조를 위한 노광 설비에 전송될 수 있다.
보정된 설계 레이아웃을 이용하여 마스크를 제조하는 단계(S300)는, 보정된 설계 레이아웃 데이터에 따라 마스크를 제조하는 단계일 수 있다. 상기 보정된 설계 레이아웃 데이터를 이용하여 마스크 기판 상에 노광 공정을 수행함으로써, 마스크를 제조할 수 있다. 상기 노광 공정 후에는, 예컨대, 현상(development), 식각, 세정, 및 베이크(bake) 등의 일련의 공정들을 더 수행하여 상기 마스크를 형성할 수 있다. 실시예들에 따라, 상기 보정된 설계 레이아웃 데이터를 전송하기 전에, 상기 보정된 설계 레이아웃 데이터에 대한 검증 단계를 더 진행할 수 있다.
상기 마스크를 이용하여 반도체 장치를 제조하는 단계(S400)에서는, 상기 마스크를 이용하여 리소그래피 공정을 수행하는 단계를 포함할 수 있다. 상기 반도체 장치는, DRAM(dynamic random access memory), SRAM(static random access memory) 등과 같은 휘발성 메모리, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있으며, 마이크로 프로세서(micro-processor)와 같은 로직 반도체 소자, 예를 들어 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등을 포함할 수 있다. 특히, 상기 반도체 장치는 제1 반복 패턴들을 포함하는 하부 구조물 상에 제2 반복 패턴들을 포함하는 형성하는 공정을 수행함으로써 의해 제조될 수 있다. 상기 제2 반복 패턴들은 상기 마스크에 의해 상기 제1 반복 패턴들에 높은 정확도로 정렬되어 형성될 수 있다. 상기 반도체 장치는, 상기 리소그래피 공정 외에, 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 더 수행함으로써 최종적으로 제조될 수 있다.
도 2는 예시적인 실시예들에 따른 마스크 설계 방법을 나타내는 흐름도이다. 도 2에서는, 도 1의 반도체 장치의 제조 방법 중 일부를 구체적으로 나타내며, 특히 설계 레이아웃이 반복 패턴들을 포함하는 경우의 마스크 설계 방법을 나타낸다.
도 2를 참조하면, 마스크 설계 방법은, 반복 패턴들을 포함하는 설계 레이아웃을 디자인하는 단계(S110), 상기 설계 레이아웃에 대한 광 근접 보정을 수행하여 보정된 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계(S210), 상기 제1 보정 레이아웃에 대하여 상기 보정된 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계(S220), 및 상기 제2 보정 레이아웃을 노광 설비에 제공하는 단계(S230)를 포함할 수 있다. 이후에, 도 1을 참조하여 상술한 마스크 제조 단계(S300) 등이 동일하게 수행되어 반도체 장치가 제조될 수 있다. 이하에서, 도 1을 참조한 설명과 중복되는 설명은 생략한다.
상기 반복 패턴들을 포함하는 설계 레이아웃을 디자인하는 단계(S110)는, 도 1을 참조하여 상술한 설계 레이아웃을 디자인하는 단계(S100)에 대한 설명이 동일하게 적용될 수 있다. 다만, 본 실시예에서는, 상기 설계 레이아웃이 규칙적으로 배열되는 반복 패턴들을 포함하는 경우를 구체화하여 설명한다. 상기 반복 패턴들은 예를 들어, 반도체 장치의 메모리 셀의 일 구성을 형성하기 위한 패턴들일 수 있다. 구체적으로, 상기 반복 패턴들은 메모리 셀의 수직 채널 패턴들 또는 콘택 플러그 패턴들일 수 있다. 상기 반복 패턴들은 특히, 하부 구조물의 반복 패턴들 상에 일대일로 대응되어야하는 패턴들일 수 있으나, 이에 한정되지는 않는다.
상기 설계 레이아웃에 대한 광 근접 보정을 수행하여 보정된 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계(S210)는, 상술한 것과 같이, 광 근접 효과(OPE)에 따른 오차를 반영하여 상기 설계 레이아웃에 포함된 패턴들을 변경하는 단계일 수 있다.
상기 제1 보정 레이아웃에 대하여 상기 보정된 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계(S220)는, 하부 구조물에 따른 오정렬을 고려하여 위치 보정값을 결정하는 단계(S222) 및 상기 위치 보정값에 따라 상기 제1 보정 레이아웃의 상기 보정된 반복 패턴들의 위치를 이동시켜 상기 제2 보정 레이아웃을 형성하는 단계(S224)를 포함할 수 있다. 상기 위치 보정값은 상기 반복 패턴들이 형성되는 하부 구조물에서 발생하는 물리적인 변화들, 예를 들어, 상기 하부 구조물의 팽창, 수축, 휨 등을 고려하여 결정될 수 있다. 상기 위치 보정값은 상기 하부 구조물이 형성되는 공정들의 온도 및 상기 하부 구조물을 이루는 재료들의 열팽창 계수를 고려하여 결정할 수 있으며, 실제 데이터를 기반으로한 시뮬레이션에 의해 결정할 수도 있다. 상기 제2 보정 레이아웃은 상기 제1 보정 레이아웃의 상기 보정된 반복 패턴들을 위치만 이동시킨 것이므로, 상기 제2 보정 레이아웃의 각각의 상기 보정된 반복 패턴들의 형상은 상기 제1 보정 레이아웃에서와 동일할 수 있다.
상기 제2 보정 레이아웃을 노광 설비에 제공하는 단계(S230)는, 마스크를 제조하기 위하여, 최종적으로 보정된 설계 레이아웃 데이터를 노광 설비로 전송하는 단계일 수 있다.
도 3a 및 도 3b는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다.
도 3a 및 도 3b를 참조하면, 각각 예시적인 실시예 및 비교예에 따른 마스크 설계 방법이 개략적으로 도시된다. 먼저, 도 3a에 도시된 것과 같이, 실시예의 경우, 반복되는 패턴들(x)에 대하여 광 근접 보정을 먼저 수행할 수 있다. 이는 도 2의 제1 보정 레이아웃을 형성하는 단계(S210)에 해당할 수 있다. 패턴들(x)은 규칙적으로 반복되는 형태를 가지므로, 가장자리 영역의 패턴들을 제외한 대부분의 패턴들, 예를 들어 절반 이상의 패턴들에 대하여 상기 광 근접 보정이 반복적으로 수행될 수 있다. 이에 의해 중심 영역의 패턴들을 포함하는 적어도 일부의 패턴들은 동일하게 보정되어 동일한 형상의 제1 패턴들(y)을 이룰 수 있다. 상기 가장자리 영역의 패턴들은, 상기 광 근접 보정 시에 주변 환경에 따라 조금씩 다르게 보정될 수 있으며, 이에 의해 상기 제1 패턴들(y)과 다르게 보정되어 제2 내지 제9 패턴들(w, w', z, z', v1, v2, v3, v4)을 이룰 수 있다. 본 단계에서는, 중심 영역의 패턴들을 포함하는 대다수의 패턴들이 반복적으로 광 근접 보정되므로, 광 근접 보정 시간이 최소화될 수 있으며, 결과가 균일하게 얻어질 수 있다.
다음으로, 하부 구조물과의 정렬을 고려한 위치 보정이 수행될 수 있다. 이는 도 2의 제2 보정 레이아웃을 형성하는 단계(S220)에 해당할 수 있다. 상기 위치 보정은, 패턴들을 포함하는 설계 레이아웃을 일정 크기, 예를 들어, 0.01 nm 내지 1 nm의 크기로 분할하는 그리드(grid)를 정의하고 상기 그리드 상에서 연속적으로 수행하거나, 영역을 복수개로 나누어 영역별로 수행할 수 있다. 위치 보정 방향 및 위치 보정량을 의미하는 위치 보정값은 상기 패턴들의 위치에 따라 다르게 적용될 수 있다.
도 3b에 도시된 것과 같이, 비교예의 경우, 먼저 광 근접 보정의 대상(target)이 되는 패턴들(x)의 영역을 나누어 위치 보정이 수행될 수 있다. 상기 위치 보정은 하부 구조물과의 정렬을 고려한 것으로, 광 근접 보정이 수행되기 전의 패턴들(x)에 대하여 수행될 수 있다. 다음으로, 위치 보정된 패턴들(x)에 대하여 광 근접 보정을 수행할 수 있다. 이 경우, 먼저 수행된 위치 이동에 의하여 패턴들(x)의 반복성이 깨어진 상태이므로, 광 근접 보정 시 반복성이 인식되지 못하여 임의로 분할된 영역들(a, b, c … )에 대하여 광 근접 보정이 수행되게 된다. 따라서, 도 3a를 참조하여 상술한 것과 같은 반복 패턴에 대한 광 근접 보정과 달리, 패턴들 각각을 독립적인 대상으로 하여 상이한 방식으로 광 근접 보정이 진행될 수 있다.
이 경우, 상대적으로 광 근접 보정 수행 시간이 길게 소요되며, 실시예의 경우에 비하여 균일성이 떨어지는 결과를 얻게 된다. 특히, 이 경우의 상기 광 근접 보정은, 위치 보정된 패턴들을 포함하는 설계 레이아웃을 일정 크기로 분할하는 그리드를 정의하고 상기 그리드 상에서 연속적으로 수행되는 데, 이러한 그리드의 크기에 의해 발생하는 수치적인(numerical) 오차는 실제 반도체 공정에서 허용하는 오차보다 크다. 또한, 상기 오차는 도 3a의 실시예와 같은 위치보정 방식에 따른 수치적인 오차보다 큰 것을 확인하였다. 따라서, 비교예에 따르면, 반도체 장치의 제조 시 포토레지스트 패턴들의 임계 치수(cirtical dimension)의 산포가 증가하게 된다. 이에 비하여, 상술한 실시예에 따르면, 패턴들의 반복성을 이용하여 반복 패턴에 대한 광 근접 보정이 수행되므로, 이러한 문제가 예방될 수 있어, 위치 보정에 의한 오정렬 개선이 효율적으로 이루어질 수 있다.
도 4 및 도 5는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다.
도 4 및 도 5를 참조하면, 도 2의 제2 보정 레이아웃을 형성하는 단계(S220)에서, 반복 패턴들의 위치를 이동시키는 방법에 대한 실시예들을 개략적으로 도시한다. 먼저, 도 4에 도시된 것과 같이, 제1 보정 레이아웃의 반복 패턴들(P1)에 대하여 연속적인 좌표들을 설정하고 각 좌표들에 위치 보정값을 부여할 수 있다. 예를 들어, 상기 좌표들은 상기 제1 보정 레이아웃 데이터의 그리드 사이즈 단위로 결정될 수 있으며, 상기 위치 보정값은 방향 및 크기를 갖는 벡터로 주어질 수 있다. 각 좌표들에 대한 위치 보정값에 따라 각 반복 패턴들(P1)의 에지들을 이동시켜 최종 패턴들(P2)을 형성할 수 있다. 이 경우, 상기 에지들은 실질적으로 연속적으로 위치 이동될 수 있다. 최종 패턴들(P2)에서, 결과적인 제1 패턴에 대한 위치 보정값(v1)은 제2 패턴에 대한 위치 보정값(v2)과 다를 수 있다. 이와 같이 에지를 이동시키는 경우, 연속적으로 위치 보정을 수행할 수 있어, 정확도가 향상될 수 있다. 다만, 이 경우에도, 상기 제1 보정 레이아웃을 복수의 영역들로 나누어, 각각의 영역들에서 이와 같이 연속적으로 위치 보정을 수행할 수 있을 것이다.
도 5에 도시된 것과 같이, 실시예들에 따라서, 반복 패턴들(P1)을 일정 반복 단위로 그룹핑(grouping)하여 복수의 그룹들(G1, G2)을 정의하고, 복수의 그룹들(G1, G2) 각각에 대하여 대표 좌표를 정하고, 상기 대표 좌표에 대하여 위치 보정값(v1', v2')을 부여하여, 반복 패턴들(P1)의 에지들을 복수의 그룹들(G1, G2) 별로 위치 보정값(v1', v2')에 따라 이동시킬 수 있다. 복수의 그룹들(G1, G2)은 소정 크기의 반복되는 단위일 수 있으며, 반드시 반복되는 최소 단위일 필요는 없으며, 패턴(P1)의 크기, 범주 등을 고려하여 다양하게 선택될 수 있다. 복수의 그룹들(G1, G2) 각각의 상기 대표 좌표는 그룹들(G1, G2) 각각의 중심 좌표일 수 있으나, 이에 한정되지는 않는다.
이와 같이 연속적으로 또는 그룹 단위로 에지를 이동시키는 방식을 이용하는 경우, 각각의 패턴(P1)의 다각형을 절단하여 이동시키는 경우에 비하여 연속적으로 위치 보정을 수행할 수 있어 정확도가 향상될 수 있으며, 예를 들어, 마스크의 패턴화 가능 여부를 검증할 때에 발생하는 위배와 같은, 오류의 발생을 최소화할 수 있다.
도 6은 예시적인 실시예들에 따른 마스크 설계 방법을 나타내는 흐름도이다. 도 6에서는, 특히 설계 레이아웃이 반복 패턴들 외에 비반복 패턴을 포함하는 경우를 고려한 마스크 설계 방법을 나타낸다.
도 7a 및 도 7b는 예시적인 실시예들에 따른 마스크 설계 방법을 설명하기 위한 도면들이다. 도 7a 및 도 7b는 반복 패턴들 및 비반복 패턴을 포함하는 반도체 장치의 영역들을 개략적으로 도시한다.
먼저, 도 6을 참조하면, 마스크 설계 방법은, 설계 레이아웃이 반복 패턴들 외에 비반복 패턴도 포함하는 여부를 판단하는 단계(S202)를 포함할 수 있다. 상기 설계 레이아웃이 비반복 패턴을 포함하지 않는 경우, 도 2를 참조하여 상술한 것과 같이, 반복 패턴들에 대하여 광 근접 보정을 수행(S210)하고, 보정된 반복 패턴들에 대한 위치 보정을 수행(S220)할 수 있다. 상기 설계 레이아웃이 비반복 패턴을 포함하는 경우, 아래와 같이, 두 가지 옵션에 따라 마스크 설계가 수행될 수 있다.
먼저, 제1 옵션에 따르면, 반복 패턴들 및 비반복 패턴을 포함하는 전체 패턴들에 대한 광 근접 보정을 수행하는 단계(S212) 및 보정된 전체 패턴들에 대한 위치 보정을 수행하는 단계(S222)가 수행될 수 있다. 도 7a 및 도 7b에 도시된 것과 같이, 반도체 장치는 반복 패턴들을 포함하는 메모리 셀 영역들(MCA) 및 비반복 패턴을 포함하는 로우 디코더 영역들(ROW DEC) 및 주변 회로 영역(PERI)을 포함할 수 있다. 도 7a 및 도 7b에서 상기 영역들에 대한 해칭은 광 근접 보정이 수행된 것을 나타내며, 화살표는 위치 보정이 수행된 것을 나타낸다. 도 7a에 도시된 것과 같이, 상기 제1 옵션에 따르면, 먼저 상기 전체 패턴들에 대하여 광 근접 보정을 수행할 수 있다. 상기 광 근접 보정은 반복 패턴들 및 비반복 패턴에 대하여 각각 수행된 후 병합될 수 있다. 반복 패턴들에 대해서는 도 3a를 참조하여 상술한 것과 같이, 광 근접 보정을 패턴들에 대하여 반복적으로 수행하는 제1 광 근접 보정이 수행될 수 있다. 비반복 패턴에 대해서는 반복 패턴들에 대한 경우와 달리, 도 3b를 참조하여 상술한 것과 같이, 각각의 패턴을 대상으로 하여 제2 광 근접 보정이 수행될 수 있다. 다음으로, 광 근접 보정된 전체 패턴들에 대하여 위치 보정이 수행될 수 있다.
다음으로, 제2 옵션에 따르면, 반복 패턴들에 대한 광 근접 보정을 수행하는 단계(S214), 보정된 반복 패턴들 및 비반복 패턴에 대한 위치 보정을 수행하는 단계(S224), 및 상기 비반복 패턴에 대한 광 근접 보정을 수행하는 단계(S226)가 수행될 수 있다. 도 7b에 도시된 것과 같이, 먼저, 메모리 셀 영역들(MCA)의 반복 패턴들에 대하여 광 근접 보정이 수행될 수 있다. 반복 패턴들에 대해서는 도 3a를 참조하여 상술한 것과 같이, 광 근접 보정을 패턴들에 대하여 반복적으로 수행하는 제1 광 근접 보정이 수행될 수 있다. 다음으로, 보정된 반복 패턴들을 광 근접 보정이 되지 않은 비반복 패턴과 함께 위치 보정할 수 있다. 마지막으로, 위치 이동된 비반복 패턴에 대하여 광 근접 보정을 수행할 수 있다. 비반복 패턴에 대해서는 도 3b를 참조하여 상술한 것과 같이, 각각의 패턴을 대상으로 한 제2 광 근접 보정이 수행될 수 있다.
이후에, 도 2를 참조하여 상술한 최종 레이아웃을 노광 설비에 제공하는 단계(S230) 및 도 1의 후속 단계들이 동일하게 수행되어 반도체 장치가 제조될 수 있다.
도 8은 예시적인 실시예들에 따른 반도체 장치의 개략적인 평면도이다.
도 9는 예시적인 실시예들에 따른 반도체 장치의 개략적인 단면도이다. 도 9는 도 8의 반도체 장치를 절단선 I-I'를 따라서 절단한 단면을 도시한다. 설명의 편의를 위하여, 도 8 및 도 9에서는 반도체 장치의 주요 구성요소들만을 도시하였다.
도 8 및 도 9를 참조하면, 반도체 장치(100)는, 기판(101), 기판(101) 상에 배치되며 게이트 전극들(130)을 포함하는 제1 및 제2 게이트 구조물들(GS1, GS2), 기판(101)의 상면에 수직한 방향으로 연장되며 제1 및 제2 게이트 구조물들(GS1, GS2)을 관통하고 채널층(140)이 내부에 배치되는 채널 구조물들(CH), 및 제1 및 제2 게이트 구조물들(GS1, GS2)을 관통하며 연장되는 분리 영역(170)을 포함할 수 있다. 또한, 반도체 장치(100)는 제1 게이트 구조물(GS1)의 최상부의 제1 절연층(125), 제2 게이트 구조물(GS2) 상의 제2 절연층(127), 및 제2 절연층(127)을 관통하여 채널 구조물들(CH)에 연결되는 콘택 플러그들(190)을 더 포함할 수 있다. 채널 구조물들(CH)은 각각 채널층(140) 외에, 채널층(140)과 게이트 전극들(130)의 사이에 배치되는 게이트 유전층(145), 채널층(140)의 내측에 배치되는 채널 절연층(150), 및 채널 구조물들(CH)의 상단의 채널 패드들(155)을 포함할 수 있다.
반도체 장치(100)에서, 각각의 채널 구조물(CH)을 중심으로 하나의 메모리 셀 스트링이 구성될 수 있으며, 복수의 메모리 셀 스트링들이 x 방향과 y 방향으로 열과 행을 이루며 배열될 수 있다.
기판(101)은 반도체 물질, 예컨대 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체 또는 Ⅱ-Ⅵ족 화합물 반도체를 포함할 수 있다.
채널 구조물들(CH)은 기판(101) 상에 행과 열을 이루면서 서로 이격되어 배치될 수 있다. 채널 구조물들(CH)은 제1 적층 구조물(GS1)의 제1 채널 구조물들(CH1)과 제2 게이트 구조물(GS2)의 제2 적층 구조물들(CH2)이 연결된 형태를 가질 수 있으며, 연결 영역에서 폭의 차이에 의한 절곡부를 가질 수 있다. 채널 구조물들(CH) 내에서 채널층(140)은 내부의 채널 절연층(150)을 둘러싸는 환형(annular)으로 형성될 수 있으나, 실시예에 따라 채널 절연층(150)이 없이 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 실시예들에 따라, 채널층(140)은 하부에서 기판(101)과 직접 연결되거나, 하부에 배치되는 별도의 에피택셜층에 의해 기판(101)과 전기적으로 연결될 수 있다. 채널층(140)은 다결정 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 도핑되지 않은 물질이거나, p형 또는 n형 불순물들을 포함하는 물질일 수 있다. x 방향에서 일직선 상에 배치되는 채널 구조물들(CH)은 채널 패드(155)와 연결되는 상부 배선 구조의 배치에 의해 서로 다른 비트 라인에 각각 연결될 수 있다. 게이트 유전층(145)은 게이트 전극들(130)과 채널층(140)의 사이에 배치될 수 있다. 게이트 유전층(145)은 채널층(140)로부터 순차적으로 배치되는 터널링층, 전하 저장층, 및 블록킹층을 포함할 수 있다. 채널 패드들(155)은 채널층(140)의 상부에 배치되며, 채널 절연층(150)의 상면을 덮고 채널층(140)과 전기적으로 연결되도록 배치될 수 있다. 채널 패드들(155)은 예컨대, 도핑된 다결정 실리콘을 포함할 수 있다.
게이트 전극들(130)은 채널 구조물들(CH) 각각의 측면을 따라 기판(101)으로부터 수직한 방향에서 이격되어 배치될 수 있다. 게이트 전극들(130) 각각은 접지 선택 트랜지스터, 복수의 메모리 셀, 및 스트링 선택 트랜지스터의 게이트 전극을 이룰 수 있다. 게이트 전극들(130)은 접지 선택 라인, 워드 라인들, 및 스트링 선택 라인을 이루며 연장될 수 있고, 워드 라인들은 x 방향 및 y 방향으로 배열된 소정 단위의 인접한 메모리 셀 스트링들에서 공통으로 연결될 수 있다.
분리 영역(170)은 제1 및 제2 적층 구조물들(GS1, GS2)을 관통하며 일 방향으로 연장될 수 있다. 분리 영역(170)은 절연 물질만 포함하거나, 절연 물질 및 도전성 물질을 포함할 수 있다.
반도체 장치(100)에서, 하부의 제1 채널 구조물들(CH1)에 정렬되어 배치되는 제2 채널 구조물들(CH2) 및/또는 제2 채널 구조물들(CH2)에 정렬되어 배치되는 콘택 플러그들(190)은 도 2 내지 도 7b를 참조하여 상술한 마스크 설계 방법에 의해 제조된 마스크를 이용하여 형성될 수 있다. 이에 대해서는 하기에 도 10a 내지 도 11b를 참조하여 더욱 상세히 설명한다.
도 10a 내지 도 10f는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 개략적인 단면도들이다. 도 10a 내지 도 10f는 도 9에 대응하는 단면을 도시한다.
도 11a 및 도 11b는 예시적인 실시예들에 따른 반도체 장치의 제조 중에, 하부 구조물에서 발생하는 변형을 설명하기 위한 개략적인 도면들이다.
도 10a를 참조하면, 기판(101) 상에 희생층들(180) 및 층간 절연층들(120)을 교대로 적층하여 제1 적층 구조물(GS1)을 형성하고, 제1 적층 구조물(GS1)을 관통하는 제1 채널 홀들(CHH1)을 형성하고, 제1 채널 홀들(CHH1)을 매립하여 채널 희생층들(185)을 형성할 수 있다.
희생층들(180)은 후속 공정을 통해 게이트 전극들(130)로 교체되는 층일 수 있다. 희생층들(180)은 층간 절연층들(120) 및 제1 절연층(125)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 최상부에는 제1 절연층(125)이 형성될 수 있다. 다만, 실시예들에 따라, 제1 절연층(125)은 제2 적층 구조물(GS2)의 하부에 배치될 수도 있다. 층간 절연층들(120) 및 희생층들(180)의 두께 및 구성하는 막들의 개수는 도시된 것으로부터 다양하게 변경될 수 있다. 채널 희생층들(185)은 희생층들(180) 및 층간 절연층들(120)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 채널 희생층들(185)은 실리콘(Si)을 포함할 수 있다.
도 10b를 참조하면, 제1 적층 구조물(GS1) 상에 희생층들(180) 및 층간 절연층들(120)을 교대로 적층하여 제2 적층 구조물(GS2)을 형성할 수 있다.
제2 적층 구조물(GS2)은 제1 적층 구조물(GS1)과 유사하게, 제1 절연층(125) 및 채널 희생층들(185) 상에 희생층들(180) 및 층간 절연층들(120)을 적층함으로써 형성될 수 있다.
도 10c를 참조하면, 제2 적층 구조물(GS2)을 관통하는 제2 채널 홀들(CHH2)을 형성하고, 제1 채널 홀들(CHH1) 내의 채널 희생층들(185)을 제거할 수 있다.
먼저, 제2 채널 홀들(CHH2)은 제1 채널 홀들(CHH1)에 각각 정렬되도록 형성될 수 있다. 구체적으로, 제2 적층 구조물(GS2) 상에 제2 적층 구조물(GS2)의 일부를 노출시키도록 포토레지스트층을 패터닝한 후, 노출된 영역에서 제2 적층 구조물(GS2)을 식각하여 제2 채널홀들(CHH2)을 형성할 수 있다. 본 단계에서, 상기 포토레지스트층은, 예를 들어 도 2 내지 도 7b를 참조하여 상술한 마스크 설계 방법에 의해 제조된 마스크를 이용하여 리소그래피 공정을 수행함으로써 형성될 수 있다.
도 11a 및 도 11b에 도시된 것과 같이, 제1 적층 구조물(GS1)은 복수의 공정 단계들을 거치면서 공정 온도 및 제1 적층 구조물(GS1)을 이루는 서로 다른 물질들의 열팽창 계수의 차이 등으로 인하여, 팽창 또는 수축하거나, 뒤틀림, 휨 등이 발생하여 형태가 변형된 제1 적층 구조물(GS1')이 될 수 있다. 이 경우, 본 단계에서, 제2 채널홀들(CHH2)을 제1 채널 홀들(CHH1)에 각각 대응되도록 정렬하는 것이 어려워질 수 있다. 하지만, 상술한 것과 같이, 예시적인 실시예들에 따라 제조된 마스크에서는, 제2 채널홀들(CHH2)의 형성을 위한 패턴들이 광 근접 보정뿐 아니라 위치 보정도 수행된 상태이므로, 이와 같이 변형된 제1 적층 구조물(GS1')의 제1 채널 홀들(CHH1)에 제2 채널홀들(CHH2)을 높은 정확도로 정렬시킬 수 있다.
다음으로, 제2 채널홀들(CHH2)에 의해 노출된 채널 희생층들(185)을 제거하여 제1 채널 홀들(CHH1) 및 제2 채널홀들(CHH2)이 연결된 채널홀들(CHH)이 형성될 수 있다.
도 10d를 참조하면, 제1 및 제2 채널 구조물들(CH1, CH2)을 포함하는 채널 구조물들(CH)을 형성할 수 있다.
채널 구조물들(CH)은 제1 및 제2 채널 구조물들(CH1, CH2)이 하나로 연결된 형태를 갖도록 형성될 수 있다. 채널 구조물들(CH)은, 채널홀들(CHH) 내에 게이트 유전층(145)의 적어도 일부, 채널층(140), 채널 절연층(150) 및 채널 패드들(155)을 형성함으로써 형성될 수 있다.
게이트 유전층(145)은 원자층 증착(Atomic Layer Deposition, ALD) 또는 화학 기상 증착(Chemical Vapor Deposition, CVD)을 사용하여 균일한 두께를 가지도록 형성될 수 있다. 본 단계에서 게이트 유전층(145)은 전부 또는 일부가 형성될 수 있으며, 채널 구조물들(CH)을 따라 기판(101)에 수직하게 연장되는 부분이 본 단계에서 형성될 수 있다. 채널층(140)은 채널 구조물들(CH) 내에서 게이트 유전층(145) 상에 형성될 수 있다. 채널 절연층(150)은 채널 구조물들(CH)을 충전하도록 형성되며, 절연 물질일 수 있다. 채널 패드(155)는 도전성 물질로 이루어질 수 있으며, 예를 들어 다결정 실리콘으로 이루어질 수 있다.
도 10e를 참조하면, 제1 및 제2 적층 구조물들(GS1, GS2)을 관통하는 개구부(OP)를 형성하고, 개구부(OP)를 통해 희생층들(180)을 제거할 수 있다.
먼저, 개구부(OP)의 형성 전에 채널 구조물들(CH)을 보호하기 위하여 제2 절연층(127)을 더 형성할 수 있다. 개구부(OP)는 포토 리소그래피 공정을 이용하여 마스크층을 형성하고, 제1 및 제2 적층 구조물들(GS1, GS2)을 이방성 식각함으로써 형성될 수 있다. 개구부(OP)는 y 방향으로 연장되는 트렌치 형태로 형성될 수 있다. 개구부(OP)의 하부에서 기판(101)이 노출될 수 있다.
희생층들(180)은 예를 들어, 습식 식각을 이용하여, 층간 절연층들(120)에 대하여 선택적으로 제거될 수 있다. 그에 따라 층간 절연층들(120) 사이에 복수의 측면 개구부들이 형성될 수 있으며, 상기 측면 개구부들을 통해 채널 구조물들(CH)의 측벽 일부가 노출될 수 있다.
도 10f를 참조하면, 희생층들(180)이 제거된 영역에 도전성 물질을 매립하여 게이트 전극들(130)을 형성하고, 개구부(OP)를 매립하여 분리 영역(170)을 형성할 수 있다.
게이트 전극들(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 개구부(OP)는 게이트 전극들(130)을 형성하기 위한 물질의 전달 패스를 제공할 수 있다. 게이트 전극들(130)을 형성한 후 개구부(OP) 내에 증착된 게이트 전극들(130)을 이루는 물질을 추가적인 공정을 통하여 제거할 수도 있다.
분리 영역(170)은 개구부(OP) 내에 절연 물질 및 도전 물질 중 적어도 하나를 매립하여 형성할 수 있다.
다음으로, 도 9를 함께 참조하면, 제2 절연층(127)을 관통하는 콘택 홀들을 형성하고, 상기 콘택 홀들에 도전성 물질을 매립하여 콘택 플러그들(190)을 형성할 수 있다.
콘택 플러그들(190)은 채널 구조물들(CH)에 각각 정렬되도록 형성될 수 있다. 구체적으로, 제2 절연층(127) 상에 제2 절연층(127)의 일부를 노출시키도록 포토레지스트층을 패터닝한 후, 노출된 영역에서 제2 절연층(127)을 식각하여 상기 콘택 홀들을 형성할 수 있다. 본 단계에서, 상기 포토레지스트층은, 예를 들어 도 2 내지 도 7b를 참조하여 상술한 마스크 설계 방법에 의해 제조된 마스크를 이용하여 리소그래피 공정을 수행함으로써 형성될 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
101: 기판 120: 층간 절연층
130: 게이트 전극 140: 채널층
145: 게이트 유전층 150: 채널 절연층
155: 채널 패드 170: 분리 영역
180: 희생층 190: 콘택 플러그

Claims (10)

  1. 제1 반복 패턴들을 포함하는 하부 구조물을 형성하는 단계; 및
    상기 하부 구조물 상에, 상기 제1 반복 패턴들 각각에 대응하도록 제2 반복 패턴들을 형성하는 단계를 포함하는 상부 구조물을 형성하는 단계를 포함하고,
    상기 제2 반복 패턴들을 형성하는 단계는,
    상기 제2 반복 패턴들에 대한 설계 레이아웃을 준비하는 단계;
    상기 설계 레이아웃에 대하여 광 근접 보정(Optical Proximity Correction, OPC)을 수행하여 보정된 제2 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계;
    상기 제1 보정 레이아웃에 대하여, 상기 하부 구조물의 물리적 변형에 따른 상기 제1 반복 패턴들의 변경된 위치에 대응되도록 상기 보정된 제2 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계;
    상기 제2 보정 레이아웃을 이용하여 마스크를 제조하는 단계; 및
    상기 마스크를 이용하여 포토레지스트층을 패터닝하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1 항에 있어서,
    상기 제2 보정 레이아웃을 형성하는 단계는,
    상기 제1 보정 레이아웃의 좌표들에 위치 보정값을 부여하는 단계; 및
    상기 위치 보정값에 따라 상기 보정된 제2 반복 패턴들 각각의 에지들을 이동시키는 단계를 포함하는 반도체 장치의 제조 방법.
  3. 제1 항에 있어서,
    상기 제2 보정 레이아웃을 형성하는 단계는,
    상기 보정된 제2 반복 패턴들을 반복되는 단위로 그룹핑(grouping)하여 복수의 그룹들을 정의하는 단계;
    상기 복수의 그룹들 각각에 대하여 대표 좌표를 정하는 단계;
    상기 복수의 그룹들 각각의 상기 대표 좌표에 대하여 위치 보정값을 부여하는 단계; 및
    상기 복수의 그룹들 별로, 상기 보정된 제2 반복 패턴들 각각의 에지들을 상기 위치 보정값에 따라 이동시키는 단계를 포함하는 반도체 장치의 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 보정 레이아웃을 형성하는 단계에서는, 상기 설계 레이아웃을 이루는 상기 제2 반복 패턴들 중 적어도 일부의 상기 제2 반복 패턴들이 동일하게 보정되는 반도체 장치의 제조 방법.
  5. 제1 항에 있어서,
    상기 제2 보정 레이아웃을 형성하는 단계에서, 상기 제1 반복 패턴들의 변경된 위치는, 상기 하부 구조물이 형성되는 공정들의 공정 온도 및 상기 하부 구조물을 이루는 재료들의 열팽창 계수를 고려하여 결정하는 반도체 장치의 제조 방법.
  6. 제1 항에 있어서,
    상기 하부 구조물을 형성하는 단계는,
    기판 상에 제1 층간 절연층 및 제1 희생층들을 교대로 적층하는 단계; 및
    상기 제1 층간 절연층 및 상기 제1 희생층들을 관통하며 상기 기판 상에 수직하게 연장되는 제1 채널 홀들을 형성하는 단계를 포함하고,
    상기 제1 반복 패턴들은 상기 제1 채널 홀들인 반도체 장치의 제조 방법.
  7. 제6 항에 있어서,
    상기 상부 구조물을 형성하는 단계는,
    상기 하부 구조물 상에 제2 층간 절연층 및 제2 희생층들을 교대로 적층하는 단계; 및
    상기 제2 층간 절연층 및 상기 제2 희생층들을 관통하며, 상기 제1 채널 홀들과 연결되도록 수직하게 연장되는 제2 채널 홀들을 형성하는 단계를 포함하고,
    상기 제2 반복 패턴들은 상기 제2 채널 홀들인 반도체 장치의 제조 방법.
  8. 반복 패턴들 및 비반복 패턴들을 포함하는 설계 레이아웃을 준비하는 단계;
    상기 반복 패턴들에 대하여 제1 광 근접 보정(OPC)을 수행하여 보정된 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계;
    상기 제1 보정 레이아웃에 대하여 상기 보정된 반복 패턴들의 위치를 이동시키는 제1 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계;
    상기 비반복 패턴들에 대하여 상기 제1 광 근접 보정과 다른 방식을 이용하여 제2 광 근접 보정(OPC)을 수행하는 단계; 및
    상기 비반복 패턴들에 대하여 위치를 이동시키는 제2 위치 보정을 수행하는 단계를 포함하는 반도체 장치의 제조 방법.
  9. 제8 항에 있어서,
    상기 제1 위치 보정은 상기 제2 위치 보정과 함께 수행되는 반도체 장치의 제조 방법.
  10. 제1 반복 패턴들에 정합되도록 형성되는 제2 반복 패턴들을 포함하는 설계 레이아웃을 준비하는 단계;
    상기 설계 레이아웃에 대하여 광 근접 보정(OPC)을 수행하여 보정된 제2 반복 패턴들을 포함하는 제1 보정 레이아웃을 형성하는 단계;
    상기 제1 보정 레이아웃에 대하여, 상기 제1 반복 패턴들의 위치 변경에 대응되도록 상기 보정된 제2 반복 패턴들의 위치를 이동시키는 위치 보정을 수행하여 제2 보정 레이아웃을 형성하는 단계; 및
    상기 제2 보정 레이아웃을 노광 설비에 제공하는 단계를 포함하는 마스크 설계 방법.
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