TWI729593B

TWI729593B - 積體電路之製造方法

Info

Publication number: TWI729593B
Application number: TW108143244A
Authority: TW
Inventors: 林宜弘; 陸埼達
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2019-11-27
Filing date: 2019-11-27
Publication date: 2021-06-01
Also published as: TW202121053A

Abstract

一種積體電路製造方法，包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一光學鄰近修正(OPC)，且該第一OPC共包含有m*n*(l-1)次修正運算；將該陣列中設置於同一行的複數個該積體電路區定義別同一組；以及分組進行一第二OPC，以獲得一修正後積體電路設計佈局。

Description

積體電路之製造方法

本發明實施例係有關一種積體電路之製造方法，尤指一種利用光學鄰近校正(optical proximity correction，OPC)之積體電路製造方法。

半導體積體電路(integrated circuit，IC)的設計及製程上的技術進展已經歷了數個IC世代，而每一世代均比前代具有更小的尺寸以及更複雜的電路。在IC發展的進程中，功能密度(function density)(例如每一晶片面積內互相連結的元件(interconnected device)增加時，幾何尺寸也同時縮小。

這種尺寸縮小的過程伴隨著增加製造效率、降低生產成本等益處，但尺寸縮小亦會增加製程的複雜性。舉例來說，隨著線寬(line width)越來越小，在進行微影製程時，由光罩轉移至晶圓上的特徵圖案可能會失真。為了避免這些光學效應，半導體工業會利用光罩圖案的修改對其作補償，例如使用OPC來修改光罩圖案，使微影後所產生的電路圖案與所需的電路圖案相同，同時使半導體製造技術可製造出更先進的元件。對於進入深次微米到現今奈米製程的半導體製程來說，OPC已經是所有積體電路製程中必經的一道程序。

已知的OPC所要校正的扭曲與偏移可包括收聚(pinching)、頸縮(necking)、橋接(bridging)、凹陷(dishing)、線角圓化(line corner rounding)、線密度與線深度之焦聚變化等。而OPC的終極目標就是要利用固有的設備，藉由改良的光罩圖案轉移技術，來獲得生產IC設計中之較小元件圖案的能力。OPC技術對光罩圖案尺寸作系統性地改變，來修改設計圖案的形狀或插入輔助特徵，以補償微影製程中因光學繞射與散射所產生的扭曲。

然而，雖然OPC技術已有大幅度的改善，並由傳統的規則式(rule-based)OPC技術演進到可提供較高精確度的模型式(model-based)OPC技術，但其技術仍有一定的極限，例如無法滿足進入到極紫外光(extreme ultraviolet，EUV)的曝光製程的要求，並且明顯的需耗費更多的時間來處理多重實體電路層中的每一層以及多個晶片單位中的每一單位。

根據本發明的一些實施例，係提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一光學鄰近修正(OPC)，且該第一OPC共包含有m*n*(l-1)次修正運算(iteration)；將該陣列中設置於同一行的複數個該積體電路區定義為同一組；以及分組進行一第二OPC，以獲得一修正後積體電路設計佈局。

根據本發明的一些實施例，另提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；將該陣列中設置於同一行的複數個該積體電路區定義為同一組；分組進行一第一OPC；以及對各該積體電路區分別進行一第二OPC，以獲得一修正後積體電路設計佈局。該第二OPC共包含有m*n*(l-1)次修正運算。

根據本發明的一些實施例，更提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一OPC，其中該第一OPC共包含有m*n*(l-1)次修正運算；將該陣列中設置於同一行的複數個該等積體電路區定義為同一組，以獲得m個積體電路區群組；分組對進行一修正狹縫效應之第二OPC，以獲得複數個修正後積體電路圖案，且該等修正後積體電路圖案形成一修正後積體電路設計佈局，其中該第二OPC共包含有m次修正運算；以及將該修正後積體電路設計佈局輸出至一光罩。

10:積體電路製造系統

110:設計公司

112:積體電路設計佈局

120:光罩室

122:資料準備模組

124:光罩製造模組

126-1:邏輯運算

126-2:OPC

126-3:直寫器

130:積體電路製造廠

140:積體電路裝置

20:初始積體電路設計佈局

210-1~210-n:積體電路區

220:初始積體電路圖案

30a、30b:方法

301~305:操作

311~315:操作

40:初始積體電路設計佈局

42:修正後積體電路設計佈局

410-1~410-m:積體電路區

420:初始積體電路圖案

422:修正後積體電路圖案

430:第一OPC

440-1~440-m:積體電路區群組

450:第二OPC

50:初始積體電路設計佈局

52:修正後積體電路設計佈局

510-1~510-m:積體電路區

520:初始積體電路圖案

522:修正後積體電路圖案

530:第一OPC

540-1~540-m:積體電路區群組

550:第二OPC

自結合附圖閱讀之以下詳細描述最佳理解本揭露之態樣。應注意，根據業界常規做法，各種構件未按比例繪製。實際上，為使討論清楚，可任意增大或減小各種構件之尺寸。

圖1為一積體電路製造系統以及與積體電路製造系統相關之一IC生產流程之簡單方塊圖。

圖2為一積體電路初始設計佈局的示意圖。

圖3為一狹縫效應導致之影像變形之示意圖。

圖4係為本揭露所提供之一積體電路之製作方法之一流程示意圖。

圖5係為本揭露所提供之一積體電路之製作方法之一流程示意圖。

圖6~圖10係為本揭露所提供之一積體電路之製作方法之某些實施例中各階段之示意圖。

圖11~圖14係為本揭露所提供之一積體電路之製作方法之某些實施例中各階段之示意圖。

以下揭露提供用於實施所提供標的之不同特徵的諸多不同實施例或實例。下文將描述元件及配置之具體實例以簡化本揭露。當然，此等僅為實例且不意在限制。例如，在以下描述中，「使一第一構件形成於一第二構件上方或一第二構件上」可包含其中形成直接接觸之該第一構件及該第二構件的實施例，且亦可包含其中額外構件可形成於該第一構件與該第二構件之間使得該第一構件及該第二構件可不直接接觸的實施例。另外，本揭露可在各種實例中重複元件符號及/或字母。此重複旨在簡化及清楚且其本身不指示所討論之各種實施例及/或組態之間的一關係。

此外，為了方便描述，可在本文中使用空間相對術語(諸如「下面」、「下方」、「下」、「上方」、「上」、「上面」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)，且亦可據此解譯本文中所使用之空間相對描述詞。

如本文中所使用，諸如「第一」、「第二」及「第三」之術語描述各種元件、組件、區域、層及/或區段，此等元件、組件、區域、層及/或區段不應受限於此等術語。此等術語可僅用於使元件、組件、區域、層或區段彼此定義。除非內文清楚指示，否則本文中所使用之諸如「第一」、「第二」及「第三」之術語不隱含一序列或順序。

請參閱圖1，圖1為一積體電路(IC)製造系統10以及與積體電路製造系統相關之一IC生產流程之簡單方塊圖。積體電路製造系統10包括若干實體機構(entity)，例如一設計公司(design house)110、一光罩室120、以及一積體電路製造廠(或稱晶圓廠)130。前述之實體機構於設計、開發、以及製造週期及/或於製造積體電路裝置140相關之服務(service)中彼此互動。前述多個實體機構可以通訊網路(communication network)連接，例如，單一網路或是多種不同之網路，例如內部網路(intranet)或是網際網路，並可包括有線或是無線的通訊管道(communication channel)。每一實體可與其它實體機構互動，且可由其它實體機構提供服務或是接收服務。一或多個設計公司110、光罩室120、及/或積體電路製造廠130可由單一大型公司所擁有，甚至可存在一共同設施中並使用共同資源。

設計公司110產生一積體電路設計佈局(IC design layout)112，亦稱為IC設計圖案112。積體電路設計佈局112包含各種根據被製造之積體電路產品的規格設計給積體電路產品(IC product)之電路圖案。電路圖案對應至形成於各個材料層(例如導電層、絕緣層或是半導體層)中之幾何圖案，這些幾何圖案結合後形成積體電路產品(例如積體電路裝置140)之積體電路元件。舉例來說，積體電路設計佈局112之一部份可包括形成於一基板(例如矽晶圓)上及/或設置於基板之各個材料層上之各個積體電路元件。這些不同的元件可包括一主動區、一閘極元件(例如一閘極介電層及/或閘極電極)、一源極/汲極元件、一互連元件、一焊墊(bonding pad)元件、其它積體電路元件、或者上述元件之組合等。

光罩室120利用積體電路設計佈局112製造一或多個光罩(photomask or reticle)，上述光罩係用以根據積體電路設計佈局112製造積體電路裝置140之各個層。光罩係指微影製程中用以圖案化一晶圓(例如半導體晶圓)之一圖案化基板。光罩室120可具有資料準備(data preparation)模組122以及光罩製造(mask tooling)模組124。資料準備模組122與光罩製造模組124可進行邏輯運算(logic operation，LOP)126-1以及OPC 126-2，將積體電路設計佈局112編譯為可經由一光罩直寫器126-3寫入以產生光罩的形式。舉例來說，積體電路設計佈局122被編譯為用於例如電子束(electron-beam，E-beam)直寫器之光罩直寫器126-3之機器可讀指令，並利用直寫器126-3來產生光罩圖案。

積體電路製造廠130則使用光罩室120所製造的光罩(或者複數光罩)在晶圓132上製造積體電路裝置140。舉例來說，積體電路製造廠130係可進行一微影製程，將光罩(例如由光罩室120所製造的光罩)上的圖案轉移於一晶圓材料層上形成一圖案化光阻層，並將圖案化光阻層中所定義的圖案轉移到晶圓材料層。晶圓材料層可為一介電層、一半導體層、一導電層、一基板之一部份及/或其它合適的晶圓材料層。

請參閱圖2，圖2係為一初始積體電路設計佈局20的示意圖。在初始積體電路設計佈局20中，可包含有複數個積體電路區210，分別標示為1、2、3...至n。每一個積體電路區210內包含有一初始積體電路圖案220，且各積體電路區210內的初始積體電路圖案220完全相同。初始積體電路圖案220包含有一個或複數個對應於介電層、半導體層、導電層或其他合適的晶圓材料層的特徵圖案，這些特徵圖案將組成積體電路元件的各個構件，例如主動區域、閘極、源極/汲極、接觸插塞、層間金屬內連線之線路或介層插塞等。在一些實施例中，每一積體電路區210係定義一積體電路晶粒，此積體電路晶粒即包含上述之積體電路圖案220。

另外，在半導體的製程中，可藉由縮小光學微影輻射源之曝光波長，來達到改良影解析度以及縮小最小特徵尺寸的目的。因此，曝光波長在10奈米(nanometer，nm)與130nm之間的極紫外光EUV微影技術，係成為新興技術節點(例如22nm、14m與10nm等)的微影解決方案。然而，EUV微影製程不僅本身是一高耗能且難以控制的製程，在EUV微影製程中，可發現由於各種光學效應或材料影響導致的變形，如陰影效應(shadow slit effect)、狹縫效應(slit effect)、耀光效應(flare effect)、邊緣效應(border effect)、抗蝕刻加熱效應(resist heating effect)、烘烤效應、顯影負載效應(developing loading effect)、蝕刻負載效應(etching loading effect)或其組合。

舉例來說，當微影製程使用EUV光束時，EUV光束朝微影系統之光軸傾斜，例如以約6度的傾斜角度。傾斜照射引起陰影效應(shadow effect)，並導致影像變形，而此影像變形取決於欲成像之圖案特徵的位置。除了陰影效應之外，狹縫效應(slit effect)也使得原本完全相同的初始積體電路圖案220因為在初始積體電路設計佈局20上位置的差異，遭遇不同的成像效果。請參閱圖3，由於EUV的照光狹縫係為一弧形(arc shape)狹縫，因此當光穿過此一弧形狹縫時，會因為其穿透的相對位置產生不同方位角(azimuthal angle)，並導致不同位置的穿透光有不同的強度(intensity)與相位(phase)。是以在進行曝光製程時，會導致對應於該位置的初始積體電路圖案220產生不同程度的變形。一般說來，狹縫效應導致的變形會在X方向(如圖2所示)展現。也就是說，在一初始積體電路設計佈局20上同一直行的積體電路區210內的初始積體電路圖案220會發生相同程度的變形，而不同行的積體電路區210內的積體電路圖案220則有不同程度的變形。

為了避免這些圖案失真，前述之光罩室120係可進行OPC 126-2，利用OPC 126-2修正各初始積體電路圖案220可能會發生的扭曲與變形(如線端縮短、線端連結、線寬變異、線角圓化(line corner rounding)、線密度與線深度之焦聚等)等。而在使用EUV進行曝光製程時，更必須利用OPC 126-2處理因EUV而產生的變形。因此，OPC 126-2會針對每一個積體電路區210內的初始積體電路圖案220進行多個修正運算(iteration)，以修正上述影像變形的問題。舉例來說，針對圖2所示之初始積體電路設計佈局20，就必須對6個橫列與5個直行共30個初始積體電路圖案220分別進行l次修正運算，即6*5*l=30l次修正運算。由於OPC 126-2必須針對每一個積體電路區210內的初始積體電路圖案220可能發生的所有變形進行運算處理，導致修正運算量過大，修正運算執行時間過長，運行週期(turnaround time，TAT)不能滿足積體電路製造廠130在生產循環週期上的目標。

是以，本揭露係提供一種積體電路製作方法，利用分組與迭代(hierarchy)運算，在確保光罩圖案真實的前提下，減少OPC的修正運算次數與執行時間，以達成TAT目標。

請參閱圖4，圖4係為本揭露所提供之一積體電路製作方法30a之某些實施例之一流程示意圖。如圖4所示，積體電路製作方法30a包含有操作301至操作305。在操作301中，係接收一初始積體電路設計佈局。在一些實施例中，該初始積體設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案。在操作302中，係對各該積體電路區內之該初始積體電路圖案分別進行一第一OPC。在某些實施例中，該第一OPC共包含有m*n*(l-1)次修正運算。在操作303中，係將該陣列中設置於同一行的複數個該等積體電路區定義為同一組。在某些實施例中，共獲得m組積體電路區群組。在操作304中，係分組進行一第二OPC，以獲得一修正後積體電路設計佈局。在操作305中，係將該修正後積體電路設計佈局輸出至一光罩。上述之積體電路之製作方法30a可包含以下實施例，但不限於此。值得注意的是，本揭露所提供之積體電路之製作方法30a可在各種態樣之範疇內重新配置或以其他方式修改其操作或執行操作。舉例來說，操作302與操作303之執行順序在某些實施例中可以是操作302在前操作303在後，在某些實施例中卻可以是操作303在前操作302在後。此外，本揭露所提供之積體電路之製作方法30a之前、其間及其之後係可包含其他操作，且本文中僅簡略描述一些其他操作，但不限於此。

請參閱圖5，圖5係為本揭露所提供之一積體電路之製作方法30b之某些實施例之一流程示意圖。如圖5所示，用於積體電路之製作方法30b包含有操作311至操作315。在操作311中，係接收一初始積體電路設計佈局。在一些實施例中，該初始積體設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案。在操作312中，係將該陣列中設置於同一行的複數個該等積體電路區定義為同一組。在某些實施例中，共獲得m組積體電路區群組。在操作313中，係分組進行一第二OPC。在操作314中，係對各該積體電路區分別進行一第二OPC，以獲得一修正後積體電路設計佈局。在某些實施例中，該第二OPC共包含有m*n*(l-1)次修正運算。在操作315中，係將該修正後積體電路設計佈局輸出至一光罩。上述之積體電路之製作方法30b可包含以下實施例，但不限於此。值得注意的是，本揭露所提供之積體電路之製作方法30b可在各種態樣之範疇內重新配置或以其他方式修改其操作或執行操作。此外，本揭露所提供之積體電路之製作方法30b之前、其間及其之後係可包含其他操作，且本文中僅簡略描述一些其他操作，但不限於此。

請參閱圖6，圖6係為本揭露所提供之一初始積體電路設計佈局40的示意圖。根據操作301，係接受一初始積體電路設計佈局40。在初始積體電路設計佈局40中，可包含有複數個積體電路區410，例如m*n個積體電路區410，可分別標示為1、2、3...至n，但標示方式並不限於此。這些積體電路區410係排列成一m行n列的陣列。例如在本實施例中，積體電路初始設計佈局40包含有30個積體電路區410，其排列成一5直行與6橫列的陣列，但本揭露並不限於此。每一個積體電路區410內包含有一初始積體電路圖案420，且各積體電路區410內的初始積體電路圖案420完全相同。初始積體電路圖案420包含有一個或複數個對應於介電層、半導體層、導電層或其他合適的晶圓材料層的特徵圖案，這些圖案將組成積體電路元件的各個構件，例如主動區域、閘極、源極/汲極、接觸插塞、層間金屬內連線之線路或介層插塞等。在一些實施例中，每一積體電路區410係定義一積體電路晶粒，此積體電路晶粒即包含上述之積體電路圖案420。

在操作302中，係對各積體電路區410內各個初始積體電路圖案420分別進行一第一OPC 430。在此需注意的是，第一OPC 430係針對各個積體電路區410進行複數次修正運算。由於將初始積體電路設計佈局420轉移至光罩或用以製作最終積體電路元件之晶圓時，可能會發生各種成像效應。這些成像效應可能會使得在各個積體電路區410中所製作出之積體電路圖案在最終積體電路元件中不同，即使初始積體電路圖案420是相同的。這些效應包含鄰近效應(proximity effect)與位置效應(location effect)。鄰近效應係為由於接近之特徵因繞射(diffraction)或干涉(interference)所引起之成像變化。舉例而言，一圖案特徵在密集圖案的環境中、以及一完全相同之特徵在孤立環境中，可能會產生具不同關鍵尺寸的影像。因此在本實施例中，第一OPC 430係針對各個積體電路區410內的初始積體電路圖案410分別進行多個修正運算，藉由重調尺寸(resizing)、重新塑造(reshaping)、增設輔助特徵(assist feature)、增設散射條(scattering bars)或其組合的方式，來調整各個積體電路區410中的初始積體電路圖案420，藉以改善微影製程之影像。

位置效應是由於初始積體電路設計佈局40中的各別圖案特徵的位置所引起或有關的成像變化。如前所述，當微影製程使用極紫外光(EUV)束時，可能產生的位置效應包含有在EUV微影製程中，可發現由於各種光學效應或材料影響導致的變形，如陰影效應、狹縫效應、耀光效應、邊緣效應或其組合。第一OPC亦針對各個積體電路區410內的初始積體電路圖案410分別進行多個修正運算，藉由重調尺寸、重新塑造、增設輔助特徵、增設散射條或其組合的方式，來調整各個積體電路區410中的初始積體電路圖案420，藉以改善微影製程之影像。

值得注意的是，在一相對實施例(comparative embodiment)中，OPC在每一個積體電路區410內的初始積體電路圖案410針對上述所有的成像變化進行修正，也就是說每一個積體電路區410內的初始積體電路圖案420可能經歷l次的修正運算，以改善微影製程之影像。對一個有m*n個積體電路區的初始積體電路佈局圖案來說，即經歷m*n*l次修正運算，其中l係為任一積體電路區410的預定運算總次數。舉例來說，針對圖6所示之初始積體電路設計佈局40來說，相對實施例必須進行30*l次的修正運算，方能得到改善微影製程之佈局圖案。

請參閱圖7。在本揭露之某些實施例中，在操作302中進行之第一OPC 430係對每一個積體電路區410內的初始積體電路圖案420針對上述的成像變化，除了狹縫效應倒置的成像變化以外，進行修正，然而本揭露並不限於此。故每一個積體電路區410內的初始積體電路圖案420可能經歷l-1次的修正運算，以改善微影製程之影像，其中l係為任一積體電路區410的預定運算總次數。換句話說，在本揭露之某些實施例中，第一OPC 430共包含有m*n*(l-1)次修正運算。舉例來說，針對圖6所示之初始積體電路設計佈局40來說，第一OPC 430係包含30*(l-1)次的修正運算。

請參閱圖8，在操作303中，係將初始積體電路設計佈局40的陣列中，設置於同一直行的積體電路區410定義為同一組。是以，可獲得m個積體電路區群組440-1、440-2...440-m。舉例來說，初始積體電路設計佈局40共有5個直行，故可獲得5個積體電路區群組440-1、440-2、 440-3、440-4與440-5，如圖8所示。

值得注意的是，在某些實施例中，操作303係可進行於操作302之後。然而在其他的實施例中，操作303係可根據製程或軟體運算的需要，進行於操作302之前。

請參閱圖9。在操作304中，係分組進行一第二OPC 450。在某些實施例中，第二OPC 450係用以修正因狹縫效應而導致的影像變形。如前所述，在進行曝光製程時，狹縫效應會導致位於不同位置的積體電路區210內的特徵圖案產生不同程度的變形。一般說來，狹縫效應導致的變形會在X方向展現。也就是說，在同一積體電路區群組(即同一直行)的積體電路區410內的初始積體電路圖案420會展現相同程度的變形，而不同積體電路區群組(即不同行)的積體電路區410內的初始積體電路圖案420則有不同程度的變形。因此，第二OPC 450係對同一組內各個積體電路區410進行一相同之修正運算。因此，第二OPC 450共包含有m次修正運算。舉例來說，初始積體電路設計佈局40共有5個積體電路區群組440-1、440-2、440-3、440-4與440-5，故第二OPC 450共包含有5次修正運算，如圖9所示。

請參閱圖10。在進行第二OPC 450之後，每一個積體電路區410內係包含有一修正後積體電路圖案422，而這些修正後積體電路圖案422係形成一修正後積體電路設計佈局42。換句話說，在操作304中，係分組進行一修正狹縫效應之第二OPC 450，以獲得一修正後積體電路設計佈局42。

在操作305中，此一修正後積體電路設計佈局42係可輸出至一光罩，而該光罩係可使用於積體電路製造廠130中，用以製作晶圓 132上對應於介電層、半導體層、導電層或其他合適的晶圓材料層的特徵圖案。

據此，本揭露所提供之積體電路製造方法30a，係利用第一OPC 430針對各積體電路區410內的初始積體電路圖案420進行除例如狹縫效應以外的影像修正，故第一OPC 430如前所述共包含m*n*(l-1)次修正運算，如30*(l-1)次修正運算。在將設置於同一直行內的積體電路區410定義為同一積體電路區群組後，係對各積體電路區群組440-1~440-m分組進行第二OPC 450，以修正狹縫效應導致的影像變形。故第二OPC 450如前所述共包含m次修正運算，如5次修正運算。也就是說，第一OPC 430與第二OPC 450總共包含m*n*(l-1)+m次修正運算。在本揭露之某些實施例中，第一OPC 430與第二OPC 450共包含有5*6*(l-1)+5次修正運算，即30l-25次修正運算。與前述之相對實施例比較，前述相對實施例共需30l次的修正運算。故本揭露所提供之積體電路製造方法可明確減少OPC總共的運算次數。在某些實施例中，本揭露所提供之積體電路製造方法的OPC整體運算時間可縮減約40%以上。簡單地說，本揭露提供一種OPC執行方法以及光罩製作方法，利用分組與迭代運算，在確保光罩圖案真實的前提下，減少OPC的運算次數與執行時間，以達成TAT目標。

請參閱圖11，圖11係為本揭露所提供之一初始積體電路設計佈局50的示意圖。根據操作311，係接受一初始積體電路設計佈局50。在初始積體電路設計佈局50中，可包含有複數個積體電路區510，例如m*n個積體電路區510，可分別標示為1、2、3...至n，但標示方式並不限於此。這些積體電路區510係排列成一m行n列的陣列。例如在本實施例中，積體電路初始設計佈局50包含有30個積體電路區510，其排列成一5 直行與6橫列的陣列，但本揭露並不限於此。每一個積體電路區510內包含有一初始積體電路圖案520，且各積體電路區510內的初始積體電路圖案520完全相同。初始積體電路設計佈局50可與初始積體電路設計佈局40相同，故該等細節於此不再加以贅述。

請繼續參閱圖11，在操作312中，係將積體電路設計佈局50的陣列中，設置於同一直行的積體電路區510定義為同一組。是以，可獲得m個積體電路區群組540-1、540-2...540-m。舉例來說，初始積體電路設計佈局50共有5個直行，故可獲得5個積體電路區群組540-1、540-2、540-3、540-4與540-5，如圖11所示。

請參閱圖12。在操作313中，係分組進行一修正狹縫效應之第一OPC 530。狹縫效應的形成原因係如前所述，故於此亦不再贅述。由於在同一組(即同一直行)的積體電路區510內的初始積體電路圖案520會展現相同程度的變形，而不同組(即不同行)的積體電路區510內的初始積體電路圖案520則有不同程度的變形，故第一OPC 530係對同一組內各個積體電路區510進行一相同之修正運算。因此，第一OPC 530共包含有m次修正運算。舉例來說，初始積體電路設計佈局50共有5個積體電路區群組540-1、540-2、540-3、540-4與540-5，故第一OPC 530共包含有5次修正運算，如圖12所示。

請參閱圖13。在操作314中，係對各該積體電路區510分別進行一第二OPC 530。在此需注意的是，第二OPC 530係針對各積體電路區510可能發生的由於鄰近效應與位置效應而產生的影像變形，除了狹縫效應以外，所進行的修正運算。故每一個積體電路區510內可能經歷l-1次的修正運算。換句話說，在本揭露之某些實施例中，第二OPC 530共包含有m*n*(l-1)次修正運算，其中l係為任一積體電路區510的預定運算總次數。舉例來說，針對圖11所示之初始積體電路設計佈局50來說，第二OPC550係包含30*(l-1)次的修正運算。

請參閱圖14。在進行第二OPC 550之後，每一個積體電路區510內係包含有一修正後積體電路圖案522，而這些修正後積體電路圖案522係形成一修正後積體電路設計佈局52。換句話說，在操作314中，係對各積體電路區510分別進行第二OPC 450，以獲得一修正後積體電路設計佈局52。

在操作315中，此一修正後積體電路設計佈局52係可輸出至一光罩，而該光罩係可使用於積體電路製造廠130中，用以製作晶圓132上對應於介電層、半導體層、導電層或其他合適的晶圓材料層的特徵圖案。

據此，本揭露所提供之積體電路製造方法30b，係在將設置於同一直行內的積體電路區510定義為同一組後，對各積體電路區群組540-1~540-m分組進行第一OPC 530，以修正狹縫效應導致的影像變形。故第一OPC 530如前所述共包含m次修正運算，如5次修正運算。接下來考利用第二OPC 550針對各積體電路區510進行除狹縫效應以外的影像修正，故第二OPC 550如前所述共包含m*n*(l-1)次修正運算，如30*(l-1)次修正運算。也就是說，第一OPC 530與第二OPC 550總共包含m*n*(l-1)+m次修正運算。在本揭露之某些實施例中，第一OPC 530與第二OPC550共包含有5*6*(l-1)+5次修正運算，即30l-25次修正運算。與前述之相對實施例比較，前述相對實施例共需30l次的修正運算。故本揭露所提供之積體電路製造方法可明確減少OPC總共的運算次數。在某些實施例中，本揭露所提供之積體電路製造方法的OPC整體運算時間可縮減約40%以上。簡單地說，本揭露提供一種OPC執行方法以及光罩製作方法，利用分組與迭代運算，在確保光罩圖案真實的前提下，減少OPC的運算次數與執行時間，以達成TAT目標。

簡單地說，本揭露所提供之方法係將狹縫效應的修正運算獨立出來，在進行OPC(對其他的影像修正運算)的之前或之後，將積體電路區分組，並針對各組進行狹縫效應的修正運算與OPC。更值得注意的是，此一獨立修正運算並不限於狹縫效應之修正運算，凡是影像變形有群組差異時，皆可採用本揭露所提供之積體電路製造方法，在確保光罩圖案真實的前提下，減少OPC的運算次數與執行時間，以達成TAT目標。

在一些實施例中，係提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一OPC，且該第一OPC共包含有m*n*(l-1)次修正運算；將該陣列中設置於同一行的複數個該積體電路區定義為同一組；以及分組進行一第二OPC，以獲得一修正後積體電路設計佈局。

在一些實施例中，另提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；將該陣列中設置於同一行的複數個該積體電路區定義為同一組；分組進行一第一OPC；以及對各該積體電路區分別進行一第二OPC，以獲得一修正後積體電路設計佈局，且該第二OPC共包含有m*n*(l-1)次修正運算。

在一些實施例中，係提供一種積體電路製造方法。該方法包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一OPC，其中該第一OPC共包含有m*n*(l-1)次修正運算；將該陣列中設置於同一行的複數個該等積體電路區定義為同一組，以獲得m個積體電路區群組；分組進行一修正狹縫效應之第二OPC，以獲得複數個修正後積體電路圖案，且該等修正後積體電路圖案形成一修正後積體電路設計佈局，其中該第二OPC共包含有m次修正運算；以及將該修正後積體電路設計佈局輸出至一光罩。

上文已概述若干實施例之特徵，使得熟習技術者可較佳理解本揭露之態樣。熟習技術者應瞭解，其可易於將本揭露用作用於設計或修改其他程序及結構的一基礎以實施相同目的及/或達成本文中所引入之實施例之相同優點。熟習技術者亦應意識到，此等等效構造不應背離本揭露之精神及範疇，且其可對本文作出各種改變、置換及變更。

30a:方法

301~305:操作

Claims

一種積體電路製造方法，包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一光學鄰近修正(optical proximity correction，OPC)，且該第一OPC共包含有m*n*(l-1)次修正運算(iteration)；將該陣列中設置於同一行的複數個該積體電路區定義為同一組；以及分組進行一第二OPC，以獲得一修正後積體電路設計佈局。
如請求項1之方法，其中將該陣列中設置於同一行的複數個該積體電路區定義為同一組之操作係進行於該第一OPC之前或之後。
如請求項1之方法，其中該分組進行修正狹縫效應之該第二OPC更包含：對同一組的各該積體電路區進行一相同之修正運算，以獲得複數個修正後積體電路圖案，且該等修正後積體電路圖案形成該修正後積體電路設計佈局。
如請求項1之方法，更包含將該修正後積體電路設計佈局輸出至一光罩。
一種積體電路製造方法，包含有：接收一初始積體電路設計佈局，該初始積體電路設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；將該陣列中設置於同一行的複數個該等積體電路區定義為同一組；分組進行一第一OPC；以及對各該積體電路區分別進行一第二OPC，以獲得一修正後積體電路設計佈局，且該第二OPC共包含有m*n*(l-1)次修正運算。
如請求項5之方法，其中該分組進行修正狹縫效應之該第一OPC更包含：對同一組當中的各該積體電路區內的該初始積體電路圖案進行一相同之修正運算，其中該第一OPC共包含有m次修正運算。
如請求項5之方法，其中進行該第二OPC之後，係獲得複數個修正後積體電路圖案，且該等修正後積體電路圖案形成該修正後積體電路設計佈局。
如請求項5之方法，更包含將該修正後積體電路設計佈局輸出至一光罩。
一種積體電路製造方法，包含有：接收一初始積體電路設計佈局，該初始積體設計佈局包含有m*n個積體電路區，該等積體電路區係排列成一m行與n列之陣列，且各該積體電路區內包含有相同的一初始積體電路圖案；對各該積體電路區內之該初始積體電路圖案分別進行一第一OPC，其中該第一OPC共包含有m*n*(l-1)次修正運算；將該陣列中設置於同一行的複數個該等積體電路區定義為同一組，以獲得m個積體電路區群組；分組進行一修正狹縫效應之第二OPC，以獲得複數個修正後積體電路圖案，且該等修正後積體電路圖案形成一修正後積體電路設計佈局，其中該第二OPC共包含有m次修正運算；以及將該修正後積體電路設計佈局輸出至一光罩。
如請求項9之方法，其中該第一OPC係進行於該第二OPC之前或之後。