KR20240092469A - 반도체 장치의 설계 레이아웃 보정 방법, 이를 수행하는 컴퓨팅 장치 및 이를 사용하는 제조 방법 - Google Patents
반도체 장치의 설계 레이아웃 보정 방법, 이를 수행하는 컴퓨팅 장치 및 이를 사용하는 제조 방법 Download PDFInfo
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- 238000013461 design Methods 0.000 title claims abstract description 109
- 239000004065 semiconductor Substances 0.000 title claims description 61
- 238000000034 method Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 18
- 238000012937 correction Methods 0.000 claims description 37
- 238000005259 measurement Methods 0.000 claims description 9
- 230000002093 peripheral effect Effects 0.000 claims description 8
- 238000013506 data mapping Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 48
- 238000010586 diagram Methods 0.000 description 21
- 238000004891 communication Methods 0.000 description 9
- 239000000758 substrate Substances 0.000 description 8
- 238000003491 array Methods 0.000 description 6
- 238000003860 storage Methods 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010894 electron beam technology Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000010801 machine learning Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000611 regression analysis Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
- G03F1/00—Originals for photomechanical production of textured or patterned surfaces, e.g., masks, photo-masks, reticles; Mask blanks or pellicles therefor; Containers specially adapted therefor; Preparation thereof
- G03F1/68—Preparation processes not covered by groups G03F1/20 - G03F1/50
- G03F1/70—Adapting basic layout or design of masks to lithographic process requirements, e.g., second iteration correction of mask patterns for imaging
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
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Abstract
컴퓨팅 장치가 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 제1 타겟 레이어를 분리하고, 제1 타겟 레이어에서 복수의 타겟 패턴을 각각 복수의 타겟 패턴의 위치에서의 오정렬 값에 기초해서 시프트하여 제2 타겟 레이어를 생성하고, 제2 타겟 레이어를 제1 타겟 레이어가 분리된 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성한다.
Description
개시 내용은 반도체 장치의 설계 레이아웃 보정 방법, 이를 수행하는 컴퓨팅 장치 및 이를 사용하는 제조 방법에 관한 것이다.
집적 회로의 설계 시, 반도체 기판에 원하는 회로를 형성하기 위하여 회로의 설계 레이아웃을 제작하고, 설계 레이아웃을 마스크를 통해 웨이퍼 표면에 전사할 수 있다. 반도체 소자가 고집적화되어 집적 회로 설계가 복잡해짐에 따라, 설계 레이아웃에 따라 제작된 반도체 장치에서 오정렬이 발생하는 경우, 오정렬이 발생한 두 패턴 사이의 간격이 좁아서 두 패턴을 감싸는 절연막이 파괴될 수 있다.
어떤 실시예는 설계 레이아웃에서 오정렬을 보정할 수 있는 반도체 장치의 설계 레이아웃 보정 방법, 이를 수행하는 컴퓨팅 장치 및 이를 사용하는 제조 방법을 제공할 수 있다.
한 실시예에 따르면, 컴퓨팅 장치에 의해 수행되는 반도체 장치의 설계 레이아웃 보정 방법이 제공될 수 있다. 상기 설계 레이아웃 보정 방법은 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 제1 타겟 레이어를 분리하는 단계, 상기 제1 타겟 레이어에서 상기 복수의 타겟 패턴을 각각 상기 복수의 타겟 패턴의 위치에서의 오정렬 값에 기초해서 시프트하여 제2 타겟 레이어를 생성하는 단계, 그리고 상기 제2 타겟 레이어를 상기 제1 타겟 레이어가 분리된 상기 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성하는 단계를 포함할 수 있다.
다른 실시예에 따르면, 하나 이상의 명령어를 저장하는 메모리 및 상기 명령어를 실행하는 하나 이상의 프로세서를 포함하는 컴퓨팅 장치가 제공될 수 있다. 상기 프로세서는, 상기 명령어를 실행함으로써, 반도체 장치의 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어를 분리하고, 상기 복수의 타겟 패턴의 오정렬 값에 기초해서 상기 타겟 레이어에서 상기 복수의 타겟 패턴을 시프트하고, 상기 복수의 타겟 패턴이 시프트된 상기 타겟 레이어를 상기 타겟 레이어가 분리된 상기 설계 레이아웃에 결합할 수 있다.
또 다른 실시예에 따르면, 반도체 장치의 제조 방법이 제공될 수 있다. 상기 제조 방법은 원본 설계 레이아웃을 불러오는 단계, 상기 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어를 분리하는 단계, 오정렬 값에 기초해서 상기 타겟 레이어의 상기 복수의 타겟 패턴을 시프트하는 단계, 상기 복수의 타겟 패턴이 시프트된 상기 타겟 레이어를 상기 타겟 레이어가 분리된 상기 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성하는 단계, 상기 보정 설계 레이아웃에 기초해서 마스크를 제조하는 단계, 그리고 상기 마스크에 기초해서 반도체 장치를 제조하는 단계를 포함할 수 있다.
도 1은 한 실시예에 따른 반도체 검사 시스템의 한 예를 나타내는 블록도이다.
도 2는 한 실시예에 따른 반도체 장치의 설계 레이아웃 보정 방법의 한 예를 설명하는 도면이다.
도 3은 한 실시예에 따른 메모리 장치의 한 예를 나타내는 블록도이다.
도 4는 도 3에 도시한 메모리 장치의 코어 영역의 한 예를 나타내는 블록도이다.
도 5는 도 4에 도시한 서브 워드라인 드라이버의 한 예를 나타내는 회로도이다.
도 6은 도 4에 도시한 서브 워드라인 드라이버의 레이아웃의 한 예를 나타내는 도면이다.
도 7은 도 6에 도시한 레이아웃 구조에서 A-A' 절단면을 나타내는 단면도이다.
도 8은 도 7에서 오정렬이 발생한 경우의 한 예를 나타내는 도면이다.
도 9는 도 6에 도시한 레이아웃에서 추출된 타겟 레이어의 한 예를 나타내는 도면이다.
도 10은 한 실시예에 따른 설계 레이아웃 보정 방법에서 오정렬 값 예측 방법의 한 예를 나타내는 흐름도이다.
도 11는 도 10에 도시한 오정렬 값 예측 방법의 한 예를 설명하는 도면이다.
도 12는 한 실시예에 따른 설계 레이아웃 보정 방법의 한 예를 나타내는 흐름도이다.
도 13은 한 실시예에 따른 반도체 장치의 제조 방법의 한 예를 나타내는 흐름도이다.
도 14는 한 실시예에 따른 컴퓨터 장치의 한 예를 나타내는 블록도이다.
도 2는 한 실시예에 따른 반도체 장치의 설계 레이아웃 보정 방법의 한 예를 설명하는 도면이다.
도 3은 한 실시예에 따른 메모리 장치의 한 예를 나타내는 블록도이다.
도 4는 도 3에 도시한 메모리 장치의 코어 영역의 한 예를 나타내는 블록도이다.
도 5는 도 4에 도시한 서브 워드라인 드라이버의 한 예를 나타내는 회로도이다.
도 6은 도 4에 도시한 서브 워드라인 드라이버의 레이아웃의 한 예를 나타내는 도면이다.
도 7은 도 6에 도시한 레이아웃 구조에서 A-A' 절단면을 나타내는 단면도이다.
도 8은 도 7에서 오정렬이 발생한 경우의 한 예를 나타내는 도면이다.
도 9는 도 6에 도시한 레이아웃에서 추출된 타겟 레이어의 한 예를 나타내는 도면이다.
도 10은 한 실시예에 따른 설계 레이아웃 보정 방법에서 오정렬 값 예측 방법의 한 예를 나타내는 흐름도이다.
도 11는 도 10에 도시한 오정렬 값 예측 방법의 한 예를 설명하는 도면이다.
도 12는 한 실시예에 따른 설계 레이아웃 보정 방법의 한 예를 나타내는 흐름도이다.
도 13은 한 실시예에 따른 반도체 장치의 제조 방법의 한 예를 나타내는 흐름도이다.
도 14는 한 실시예에 따른 컴퓨터 장치의 한 예를 나타내는 블록도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 도면을 참고하여 설명한 흐름도에서, 동작 순서는 변경될 수 있고, 여러 동작들이 병합되거나, 어느 동작이 분할될 수 있고, 특정 동작은 수행되지 않을 수 있다.
또한, 단수로 기재된 표현은 "하나" 또는 "단일" 등의 명시적인 표현을 사용하지 않은 이상, 단수 또는 복수로 해석될 수 있다. 제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 구성요소는 이러한 용어에 의해 한정되지는 않는다. 이들 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다.
도 1은 한 실시예에 따른 반도체 검사 시스템의 한 예를 나타내는 블록도이다.
도 1을 참고하면, 반도체 검사 시스템(100)은 컴퓨팅 장치(110) 및 이미지 검출 장치(120)를 포함할 수 있다.
이미지 검출 장치(120)는 웨이퍼(121)가 로딩(load)되는 척(chuck)(122) 및 웨이퍼(121)의 기판 상에 형성된 패턴의 이미지를 획득하는 이미지 측정 장치(123)를 포함할 수 있다. 이미지 측정 장치(123)는 전자빔과 같은 소스를 이용하여 이미지를 획득할 수 있다. 어떤 실시예에서, 이미지 측정 장치(123)는 고전압(high voltage, HV) 주사 전자 현미경(scanning electron microscope, SEM)과 같은 주사 전자 현미경일 수 있으며, 이에 한정되지 않는다.
컴퓨팅 장치(110)는 이미지 측정 장치(123)가 획득한 이미지에 기초해서 오정렬(misalignment, M/A) 값을 계측할 수 있다. 컴퓨팅 장치(110)는 원본 설계 레이아웃을 기초로 제작된 웨이퍼(121)에 형성된 패턴의 이미지에 기초하여 웨이퍼(121)의 타겟 패턴의 오정렬 값을 획득하고, 원본 설계 레이아웃에서 타겟 패턴의 오정렬을 보정할 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 이미지 측정 장치(123)를 사용해서 웨이퍼(121)에서 타겟 패턴을 포함하는 복수의 영역 중 일부 영역의 오정렬 값을 계측하고, 일부 영역의 오정렬 값에 기초해서 복수의 영역 중 나머지 영역의 오정렬 값을 예측할 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어(또는 제1 타겟 레이어)를 분리하고, 타겟 레이어에서 복수의 타겟 패턴을 각각 복수의 타겟 패턴의 위치에서의 오정렬 값에 기초해서 시프트하고, 타겟 레이어에서 타겟 패턴이 시프트되어 생성된 타겟 레이어(또는 제2 타겟 레이어)를 타겟 레이어가 분리된 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성할 수 있다.
도 2는 한 실시예에 따른 반도체 장치의 설계 레이아웃 보정 방법의 한 예를 설명하는 도면이다.
도 1 및 도 2를 참고하면, 컴퓨팅 장치(110)는 이미지 측정 장치(123)를 사용하여 웨이퍼(121)에서 오정렬 값을 획득할 수 있다(S210, S220). 어떤 실시예에서, 컴퓨팅 장치(110)는 이미지 측정 장치(123)를 사용하여 웨이퍼(121) 상의 복수의 영역 중 일부 영역의 이미지를 획득하고, 이미지에 기초해서 일부 영역의 오정렬 값을 계측할 수 있다(S210). 다음, 컴퓨팅 장치(110)는 보간 모델을 사용해서 일부 영역의 오정렬 값에 기초해서 복수의 영역 중 측정되지 않은 나머지 영역의 오정렬 값을 예측할 수 있다(S220). 어떤 실시예에서, 웨이퍼(121)는 오정렬 값을 보정할 원본 설계 레이아웃이 적용된 마스크로 테이프아웃(tape-out)한 웨이퍼일 수 있다. 어떤 실시예에서, 웨이퍼(121)는 원본 설계 레이아웃과 동일한 세대의 제품의 웨이퍼일 수 있다. 어떤 실시예에서, 일부 영역은 웨이퍼(121) 상의 반도체 다이에서 주변 영역 또는 스크라이브 레인(scribe lane)에 인접한 영역일 수 있다. 주변 영역은 메모리 셀의 읽기 또는 쓰기에 사용되는 회로 소자가 형성되는 영역일 수 있다. 스크라이브 레인은 반도체 다이를 분리하는 스페이싱(spacing)으로 스크라이브 라인(scribe line)이라 할 수 있다.
어떤 실시예에서, 각 영역의 오정렬 값은 해당 영역의 타겟 패턴의 포인트와 상대 패턴의 포인트 사이의 오정렬 값일 수 있다. 상대 패턴은 타겟 패턴이 오정렬되어 있는지를 판단하는데 사용되는 패턴일 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 타겟 패턴의 포인트와 상대 패턴의 포인트 사이의 거리에 기초해서 오정렬 값을 계측할 수 있다. 어떤 실시예에서, 오정렬 값은 타겟 패턴의 포인트와 상대 패턴의 포인트 사이의 거리가 소정 거리보다 짧은 경우에, 소정 거리와 타겟 패턴의 포인트와 상대 패턴의 포인트 사이의 거리의 차이를 지시하는 값일 수 있다.
컴퓨팅 장치(110)는 원본 설계 레이아웃에서 복수의 타겟 영역의 위치를 추출할 수 있다(S230). 타겟 영역은 타겟 패턴을 포함하는 영역일 수 있다. 어떤 실시예에서, 타겟 영역은 반도체 셀일 수 있다. 타겟 영역의 위치는 예를 들면 타겟 영역의 좌표를 포함할 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 타겟 영역이 어떤 반도체 셀인지를 지시하는 타겟 영역의 정보를 더 추출할 수 있다. 타겟 영역의 정보는 예를 들면 서브 워드라인 드라이버를 지시하는 정보를 포함할 수 있다.
컴퓨팅 장치(110)는 웨이퍼(121)에서 측정된 복수의 영역의 오정렬 값을 복수의 영역에 각각 해당하는 위치를 가지는 복수의 타겟 영역의 오정렬 값으로 입력할 수 있다(S240). 따라서, 타겟 영역의 위치에 따라 오정렬의 정도가 다르더라도, 각 타겟 영역의 위치에 해당하는 오정렬 값이 입력될 수 있다. 어떤 실시예에서, 컴퓨팅 장치는 복수의 타겟 영역의 오정렬 값에 기초해서 복수의 타겟 영역의 보정 값을 각각 결정하고, 보정 값을 입력할 수 있다. 어떤 실시예에서, 컴퓨팅 장치는 각 타겟 영역의 위치와 해당 위치에서의 오정렬 값을 포함하는 데이터를 생성할 수 있다. 어떤 실시예에서, 컴퓨팅 장치는 각 타겟 영역의 위치와 해당 위치에서의 보정 값을 포함하는 데이터를 생성할 수 있다. 어떤 실시예에서, 보정 값은 오정렬을 상쇄하는 값으로, 오정렬의 반대 방향으로 보정하는 값일 수 있다.
컴퓨팅 장치(110)는 원본 설계 레이아웃의 타겟 영역에서 타겟 패턴을 포함하는 타겟 레이어를 추출하고, 타겟 레이어에서 타겟 패턴을 오정렬 값에 기초해서 시프트하여 타겟 패턴의 오정렬을 보정할 수 있다(S250). 이 경우, 타겟 영역의 위치에 따라 오정렬 값이 다르더라도, 타겟 패턴이 해당 타겟 영역의 위치에 해당하는 오정렬 값에 기초해서 시프트될 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 타겟 레이어에서 타겟 패턴을 보정 값만큼 오정렬을 상쇄하는 방향으로 시프트할 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 S240에서 생성한 데이터에 기초해서 원본 설계 레이아웃의 복수의 타겟 영역의 타겟 패턴을 일괄 시프트할 수 있다(S250). 어떤 실시예에서, 컴퓨팅 장치는 타겟 영역의 타겟 레이어를 분리하여 새로운 반도체 셀을 생성하고, 생성한 반도체 셀에서 타겟 패턴을 시프트할 수 있다(S250). 타겟 레이어로 새로운 반도체 셀을 생성함으로써, 이후 광학 근접 보정(optical proximity correction, OPC)을 용이하게 수행할 수 있다.
컴퓨팅 장치(110)는 타겟 패턴이 시프트된 타겟 레이어(또는 반도체 셀)을 타겟 레이어가 추출된 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성할 수 있다(S260). 어떤 실시에에서, 컴퓨팅 장치(110)는 시프트한 반도체 셀을 타겟 레이어가 추출된 원본 설계 레이아웃의 탑 셀(top cell)에 형성하여 보정 설계 레이아웃을 생성할 수 있다(S260). 시프트한 반도체 셀을 탑 셀에 형성함으로써 시프트한 반도체 셀의 검증을 용이하게 할 수 있다.
컴퓨팅 장치(110)는 보정 설계 레이아웃을 검증할 수 있다(S270). 어떤 실시예에에서, 컴퓨팅 장치(110)는 보정 설계 레이아웃에서의 타겟 패턴의 수와 원본 설계 레이아웃에서의 타겟 패턴의 수를 비교하여, 보정 설계 레이아웃에서의 타겟 패턴의 수와 원본 설계 레이아웃에서의 타겟 패턴의 수가 동일한지를 검증할 수 있다. 어떤 실시예에서, 컴퓨팅 장치(110)는 보정 설계 레이아웃에서의 타겟 패턴과 원본 설계 레이아웃에서의 타겟 패턴 사이의 시프트 값에 기초해서, 타겟 패턴이 보정 값만큼 시프트되었는지를 검증할 수 있다.
다음, 한 실시예에 따른 설계 레이아웃 보정 방법이 적용되는 타겟 영역의 한 예에 대해서 도 3 내지 도 8를 참고로 하여 설명한다.
도 3은 한 실시예에 따른 메모리 장치의 한 예를 나타내는 블록도이며, 도 4는 도 3에 도시한 메모리 장치의 코어 영역의 한 예를 나타내는 블록도이고, 도 5는 도 4에 도시한 서브 워드라인 드라이버의 한 예를 나타내는 회로도이다. 도 6은 도 4에 도시한 서브 워드라인 드라이버의 레이아웃의 한 예를 나타내는 도면이고, 도 7은 도 6에 도시한 레이아웃 구조에서 A-A' 절단면을 나타내는 단면도이며, 도 8은 도 7에서 오정렬이 발생한 경우의 한 예를 나타내는 도면이며, 도 9는 도 6에 도시한 레이아웃에서 추출된 타겟 레이어의 한 예를 나타내는 도면이다.
도 3을 참고하면, 어떤 실시예에서, 메모리 장치(300)는 코어 영역(310a, 310b)과 주변 영역(320)을 포함할 수 있다. 도 3에서는 설명의 편의상 두 개의 코어 영역(310a, 310b)을 도시하였지만, 코어 영역(310a, 310b)의 수는 이에 한정되지 않는다. 어떤 실시예에서, 메모리 장치(300)는 반도체 다이에 형성될 수 있다. 반도체 다이는 웨이퍼 상에 형성되고, 웨이퍼 상의 다른 반도체 다이와 스크라이브 레인(31, 32, 33, 34)에 의해 분리될 수 있다.
도 4를 참고하면, 어떤 실시예에서, 코어 영역(310a)은 복수의 서브 메모리 셀 어레이(311; SMCA), 복수의 서브 워드라인 드라이버(312; SWD), 복수의 센스 앰프(313; SA) 및 복수의 컨정션(conjunctions)(314; CJ)을 포함할 수 있다.
복수의 서브 메모리 셀 어레이(311)는 행 방향(또는 워드라인 방향) 및 열 방향(또는 비트라인 방향)으로 배치될 수 있다. 각 서브 메모리 셀 어레이(311)은 복수의 메모리 셀(MC)을 포함할 수 있다. 복수의 메모리 셀(MC)은 각각 복수의 워드라인(WL0, WL1, WL2, WL3)과 복수의 비트라인(BL, BLB)의 교차점에 배치될 수 있다.
서브 워드라인 드라이버(312)는 행 방향으로 이웃하는 서브 메모리 셀 어레이(311) 사이에 배치될 수 있다. 어떤 실시예에서, 행 방향으로 이웃하는 서브 메모리 셀 어레이(311)는 그 사이에 배치된 서브 워드라인 드라이버(312)를 공유할 수 있다. 서브 워드라인 드라이버(312)는 대응하는 서브 메모리 셀 어레이(311)의 대응하는 워드라인(WL0-WL3)을 구동할 수 있다. 도 4에서는 설명의 편의상 서브 메모리 셀 어레이(311)가 네 개의 워드라인(WL0-WL3)을 포함하는 것으로 도시하였지만, 워드라인(WL0-WL3)의 수는 이에 한정되지 않는다. 어떤 실시예에서, 서브 워드라인 드라이버(312)가 네 개의 워드라인(WL0-WL3)을 구동하는 경우, 서브 워드라인 드라이버는 네 개의 서브 워드라인 구동 회로를 포함할 수 있다.
센스 앰프(313)는 열 방향으로 이웃하는 서브 메모리 셀 어레이(311) 사이에 배치될 수 있다. 열 방향으로 이웃하는 서브 메모리 셀 어레이(311)은 그 사이에 배치된 센스 앰프(313)를 공유할 수 있다. 센스 앰프(313)는 대응하는 서브 메모리 셀 어레이(311)의 데이터를 감지할 수 있다. 센스 앰프(313)는 대응하는 서브 메모리 셀 어레이(311)의 비트라인(BL, BLB)으로부터 데이터를 감지할 수 있다.
컨정션(314)은 서브 워드라인 드라이버(312)와 센스 앰프(313)가 교차하는 위치에 배치될 수 있다. 컨정션(314)은 서브 워드라인 드라이버(312)와 센스 앰프(313)를 구동하는 드라이버를 포함할 수 있다.
다시 도 3를 참고하면, 주변 영역(320)에는 메모리 셀의 읽기 또는 쓰기를 수행하기 위한 위한 회로나 로직이 형성될 수 있다. 어떤 실시예에서, 주변 영역(320)은 예를 들면 행 디코더(321a, 321b), 열 디코더(322a, 322b) 및 제어 로직(323)을 포함할 수 있다. 제어 로직(323)은 메모리 장치(300)가 읽기 동작 또는 쓰기 동작 등의 메모리 동작을 수행하도록 제어 신호를 생성할 수 있다. 행 디코더(321a, 312b)는 제어 로직(323)으로부터 제어 신호에 응답하여 코어 영역(310a, 310b)의 메모리 셀의 복수의 행 중에서 활성화될 행(즉, 활성화될 워드라인)을 선택할 수 있다. 열 디코더(322a, 322b)는 제어 로직(323)으로부터 제어 신호에 응답하여 코어 영역(310a, 310b)의 메모리 셀의 복수의 열 중에서 활성화될 열을 선택할 수 있다.
도 5를 참고하면, 어떤 실시예에서, 서브 워드라인 드라이버(312)의 각 서브 워드라인 구동 회로는 트랜지스터(M1, M2, M3)을 포함할 수 있다. 트랜지스터(M1)는 PMOS(p-channel metal oxide semiconductor) 트랜지스터이고, 트랜지스터(M2, M3)는 NMOS(n-channel metal oxide semiconductor) 트랜지스터일 수 있다. 트랜지스터(M1)는 소스가 해당 서브 워드라인 구동 회로가 연결되는 워드라인(WLi)의 구동 신호(PXID)를 전달하는 라인에 연결되고, 트랜지스터(M2, M3)는 소스가 전원(VSS)에 연결될 수 있다. 트랜지스터(M1, M2, M3)의 드레인은 워드라인(WLi)에 연결될 수 있다. 전원(VSS)은 논리 레벨로 로우 레벨에 해당하는 전위를 가지는 단자로 예를 들면 접지단일 수 있다. 트랜지스터(M1, M2)의 게이트에 이네이블 신호(NWEIB)가 인가되고, 트랜지스터(M3)의 게이트에 구동 신호(PXIB)가 인가될 수 있다. 따라서, 서브 워드라인 드라이버(312)는 이네이블 신호(NWEIB)와 구동 신호(PXID, PXIB)의 논리 레벨에 따라 워드라인(WLi)을 구동할 수 있다.
도 6을 참고하면, 어떤 실시예에서, 서브 워드라인 드라이버(312)의 설계 레이아웃(600)은 게이트 패턴(630), 다이렉트 컨택(640) 및 게이트 컨택(650)을 포함할 수 있다. 게이트 컨택(650)은 게이트 패턴(630)과 게이트 신호를 전달하는 전극(도시하지 않음)에 연결될 수 있다. 도 6에서는 설명의 편의상 서브 워드라인 드라이버(312)에서 다른 구조를 생략하고 게이트 패턴(630)과 컨택(640, 650)만 도시하였다.
도 6 및 도 7을 참고하면, 기판(610)에 도핑 영역(611)이 형성될 수 있다. 도 7에 도시한 영역이 NMOS 트랜지스터(예를 들면, 도 5의 M3)를 형성하는 경우, 기판(610)은 P형 기판이고, 도핑 영역(611)은 N+ 도핑 영역(611)일 수 있다. 기판(610) 위에는 게이트 절연막(620)이 형성되고, 게이트 절연막(620) 위에 게이트 패턴(630)이 형성될 수 있다. 도핑 영역(611) 위에 다이렉트 컨택(640)이 형성될 수 있다. 다이렉트 컨택(640)은 도핑 영역(611)과 구동 신호를 전달하는 전극(도시하지 않음)에 연결할 수 있다. 또한, 층간 절연막(660)이 기판(610) 위에 형성되어 게이트 절연막(620), 게이트 패턴(630) 및 다이렉트 컨택(640)을 감쌀 수 있다. 이 경우, 도핑 영역(611)은 예를 들면 트랜지스터(M3)의 드레인을 형성하고, 도핑 영역(611) 위에 형성된 다이렉트 컨택(640)은 워드라인(예를 들면, 도 5의 WLi)에 연결될 수 있다.
설계 레이아웃(600)에서 게이트 패턴(630)과 다이렉트 컨택(640)이 오정렬(M/A)되는 경우, 도 7 및 도 8에 도시한 것처럼, 게이트 패턴(630)와 다이렉트 컨택(640) 사이의 거리(D2)가 오정렬이 없는 경우의 거리(D1)보다 짧아질 수 있다. 이 경우, 오정렬 값은 예를 들면 (D2-D1)이 될 수 있다. 서브 워드라인 드라이버(312)에는 높은 구동 전압이 인가되므로, 서브 워드라인 드라이버(312)에서 게이트 패턴(630)과 다이렉트 컨택(640)이 가까워지는 경우, 게이트 패턴(630)과 다이렉트 컨택(640) 사이의 절연막(660)이 파괴될 수 있다. 따라서, 도 9에 도시한 것처럼 컴퓨팅 장치는 메모리 장치의 설계 레이아웃(600)에서 서브 워드라인 드라이버(312)의 게이트 패턴(630)을 포함하는 타겟 레이어(900)를 분리하고, 타겟 레이어(900)에서 게이트 패턴(630)을 해당 게이트 패턴(630)의 위치에서의 보정 값(예를 들면, (D1-D2))만큼 +Y축 방향으로 시프트하여 타겟 레이어(900)를 보정하고, 보정한 타겟 레이어를 타겟 레이어(900)가 분리된 설계 레이아웃에 결합해서 설계 레이아웃을 보정할 수 있다.
도 3 내지 도 9에서는 서브 워드라인 드라이버(312)의 게이트 패턴(630)을 타겟 패턴의 예로 설명하였지만, 타겟 패턴은 이에 한정되지 않는다.
도 10은 한 실시예에 따른 설계 레이아웃 보정 방법에서 오정렬 값 예측 방법의 한 예를 나타내는 흐름도이며, 도 11는 도 10에 도시한 오정렬 값 예측 방법의 한 예를 설명하는 도면이다.
도 10을 참고하면, 컴퓨팅 장치는 이미지 측정 장치를 사용하여 웨이퍼 상의 복수의 영역 중 일부 영역의 오정렬 값을 계측할 수 있다(S1010). 어떤 실시예예에서, 원본 설계 레이아웃이 적용된 마스크로 테이프아웃한 웨이퍼일 수 있다. 어떤 실시예에서, 웨이퍼는 원본 설계 레이아웃과 동일한 세대의 제품의 웨이퍼일 수 있다. 어떤 실시예에서, 일부 영역은 반도체 다이에 형성되는 메모리 장치의 코어 영역(예를 들면, 도 3의 310a, 310b)의 복수의 영역 중에서 주변 영역(예를 들면, 도 3의 320) 및/또는 스크라이브 레인(예를 들면, 도 3의 31-34)에 인접한 소정 개수의 영역일 수 있다. 어떤 실시예에서, 복수의 영역은 코어 영역(310a, 310b) 중에서 복수의 서브 워드라인 드라이버(312)이 형성되는 영역일 수 있다.
컴퓨팅 장치는 일부 영역의 오정렬 값에 기초해서 복수의 영역 중 측정되지 않은 영역을 모델링할 수 있다(S1020). 어떤 실시예에서, 도 11에 도시한 것처럼 컴퓨팅 장치는 일부 영역의 오정렬 값에 기초해서 복수의 영역을 모델링하여 보간 모델(1110)을 생성할 수 있다(S1020). 이 경우, 컴퓨팅 장치는 라인별로 모델링을 수행할 수 있다. 예를 들면, 컴퓨팅 장치는 각 행(또는 각 열)에서 해당 행(또는 해당 열)에서 측정된 영역의 오정렬 값에 기초해서 측정된 영역으로부터의 거리에 따른 보간 모델(1110)을 생성할 수 있다(S1020). 보간 모델(1110)은 예를 들면 선형 모델 또는 비선형 모델 등의 회귀 분석을 사용한 모델일 수 있다. 다른 예로, 보간 모델(1110)은 머신 러닝 모델일 수 있다.
컴퓨팅 장치는 보간 모델(1110)을 사용하여 측정된 영역으로부터 거리에 따라 측정되지 않은 나머지 영역의 오정렬 값을 예측할 수 있다(S1040).
어떤 실시예에서, 컴퓨팅 장치는 보간 모델(1110)을 사용하여 나머지 영역의 오정렬 값을 계산하고, 계산한 오정렬 값에 웨이퍼 상의 균일성(uniformity) 정보(1120)를 반영하여서(S1030), 나머지 영역의 최종 오정렬 값을 예측할 수 있다(S1040). 웨이퍼 상의 균일성은 예를 들면 칩 내 균일성(in chip uniformity, ICU), 필드 내 균일성(in field uniformity, IFU) 및/또는 웨이퍼 내 균일성(in wafer uniformity, IWU)을 포함할 수 있다. 예를 들면, 동일한 반도체 다이 내에서 보간 모델(1110)을 생성하는 경우, 컴퓨팅 장치는 보간 모델(1110)로 추정한 오정렬 값에 해당 반도체 다이 내의 ICU를 반영하여서 오정렬 값을 수정할 수 있다. 다른 예로, 복수의 반도체 다이에 걸쳐 보간 모델(1110)을 생성하는 경우, 컴퓨팅 장치는 보간 모델(1110)로 추정한 오정렬 값에 ICU, IFU 및/또는 IWU를 반영하여서 오정렬 값을 수정할 수 있다.
이상에서 설명한 실시예에 따르면, 컴퓨팅 장치는 모든 영역의 오정렬 값을 계측할 필요 없이 일부 영역에서 계측한 오정렬 값에 기초해서 복수의 영역의 오정렬 값을 예측할 수 있다.
도 12는 한 실시예에 따른 설계 레이아웃 보정 방법의 한 예를 나타내는 흐름도이다.
도 12를 참고하면, 컴퓨팅 장치는 원본 설계 레이아웃을 수신할 수 있다(S1210). 어떤 실시예에서, 컴퓨팅 장치는 저장 장치에 저장된 원본 설계 레이아웃을 불러올 수 있다(S1210). 컴퓨팅 장치는 원본 설계 레이아웃으로부터 복수의 타겟 영역(예를 들면, 도 6의 600)의 위치를 추출할 수 있다(S1220). 타겟 영역(600)은 예를 들면 서브 워드라인 드라이버 블록(또는 서브 워드라인 드라이버 셀)(예를 들면, 도 4의 312)을 포함할 수 있다. 어떤 실시예에서, 타겟 영역(600)의 위치는 원본 설계 레이아웃에서의 타겟 영역의 좌표일 수 있다.
컴퓨팅 장치는 타겟 영역(600)의 위치별로 타겟 영역(600)의 오정렬 값을 저장할 수 있다(S1230). 이 경우, 타겟 영역(600)의 오정렬 값은 도 10의 S1040에 예측한 타겟 영역(600)의 위치에 해당하는 영역의 오정렬 값일 수 있다. 어떤 실시예에서, 컴퓨팅 장치는 각 타겟 영역(600)의 위치와 해당 타겟 영역(600)의 오정렬 값을 매핑한 데이터를 저장할 수 있다(S1230). 어떤 실시예에서, 컴퓨팅 장치는 복수의 타겟 영역(600)의 오정렬 값에 기초해서 복수의 타겟 영역(600)의 보정 값을 각각 결정하고, 오정렬 값과 함께 보정 값을 저장할 수 있다(S1230). 어떤 실시예에서, 컴퓨팅 장치는 각 타겟 영역(600)의 위치와 해당 타겟 영역(600)의 오정렬 값을 매핑한 데이터를 저장할 수 있다(S1230).
컴퓨팅 장치는 원본 설계 레이이웃에서 타겟 영역(600)의 타겟 패턴(예를 들면, 도 6의 630)을 포함하는 타겟 레이어(예를 들면, 도 9의 900)를 분리할 수 있다(S1240). 어떤 실시예에서, 컴퓨팅 장치는 분리한 타겟 레이어(900)를 새로운 반도체 셀로 생성할 수 있다(S1240).
컴퓨팅 장치는 타겟 레이어(900)가 속한 타겟 영역(600)의 위치에 매핑된 오정렬 값에 기초해서 타겟 레이어(또는 새로운 반도체 셀)(900)의 타겟 패턴(630)을 시프트하여 오정렬을 보정할 수 있다(S1250). 어떤 실시예에서, 컴퓨팅 장치는 타겟 레이어(900)의 복수의 타겟 패턴(630)을 S1230에서 생성한 데이터에 기초해서 일괄 시프트할 수 있다. 어떤 실시예에서, 컴퓨팅 장치는 타겟 패턴(630)을 오정렬을 상쇄하는 방향으로 오정렬 값(또는 보정 값)만큼 시프트할 수 있다. 예를 들면, 도 7에 도시한 구조에서 도 8에 도시한 것처럼 오정렬이 발생하는 경우, 오정렬 값은 예를 들면 (D2-D1)이 될 수 있다. 따라서, 컴퓨팅 장치는 오정렬 값에 기초해서 도 9에 도시한 타겟 레이어(900)의 타겟 패턴(630)을 예를 들면 (D1-D2)만큼 +Y축 방향으로 시프트하여 오정렬을 보정할 수 있다.
컴퓨팅 장치는 타겟 패턴(630)이 시프트된 타겟 레이어를 타겟 패턴(630)이 분리된 원본 설계 레이아웃에 결합해서 보정 설계 레이아웃을 생성할 수 있다(S1260). 어떤 실시에에서, 컴퓨팅 장치는 타겟 패턴(630)이 시프트된 반도체 셀을 타겟 레이어가 추출된 원본 설계 레이아웃의 탑 셀에 형성하여 보정 설계 레이아웃을 생성할 수 있다(S1260).
이상에서 설명한 실시예에 따르면, 타겟 패턴의 위치에 해당하는 오정렬 값에 기초해서 타겟 레이어에서 타겟 패턴을 시프트할 수 있으므로, 레이아웃 엔지니어가 직접 셀을 수정할 필요 없이 설계 레이아웃을 보정할 수 있다.
도 13은 한 실시예에 따른 반도체 장치의 제조 방법의 한 예를 나타내는 흐름도이다.
도 13을 참고하면, 반도체 장치의 제조 방법은, 반도체 장치의 원본 설계 레이아웃을 불러오고(S1310), 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어를 분리하고(S1320), 오정렬 값에 기초해서 타겟 레이어에서 복수의 타겟 패턴을 시프트하고(S1330), 시프트된 타겟 레이어를 타겟 레이어가 분리된 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성하고(S1340), 보정 설계 레이아웃에 기초해서 마스크를 제조하고(S1350), 마스크에 기초해서 반도체 장치를 제조함으로써(S1360) 수행될 수 있다.
어떤 실시예에서, 원본 설계 레이아웃은 반도체 제조 설비의 컴퓨팅 장치로부터 제공될 수 있다. 컴퓨팅 장치는 예를 들면 도 1의 컴퓨팅 장치(110)에 해당할 수 있다.
어떤 실시예에서, 설계 레이아웃은 반도체 장치을 위해 디자인된 회로가 웨이퍼 상으로 전사될 수 있는 물리적인 표시로서, 복수의 패턴을 포함할 수 있다. 예를 들면, 설계 레이아웃은 설계 레이아웃을 이루는 패턴의 윤곽의 좌표값으로 제공될 수 있다.
어떤 실시예에서, 보정 설계 레이아웃에 기초해서 마스크를 제조하기 전에(S1350), 보정 설계 레이아웃의 검증이 수행될 수 있다.
어떤 실시예에서, 마스크를 제조하기 전에(S1350), 보정 설계 레이아웃에 대한 광 근접 보정이 수행될 수 있다. 광 근접 보정은 광 근접 효과(optical proximity effect)에 따른 오차를 반영하여 보정 설계 레이아웃에 포함된 패턴을 변경하는 보정을 의미할 수 있다.
어떤 실시예에서, 보정 설계 레이아웃의 데이터에 따라 마스크가 제조될 수 있다(S1350). 보정 설계 레이아웃의 데이터에 기초해서 마스크 기판 상에 노광 공정을 수행함으로써, 마스크가 제조될 수 있다. 노광 공정 후에는, 예를 들면, 현상(development), 식각, 세정 및 베이크(bake) 등의 일련의 공정을 더 수행하여 마스크가 형성될 수 있다.
어떤 실시예에서, 마스크에 기초해서 반도체 장치를 제조하기 위하여(S1360), 마스크를 이용하여 리소그래피 공정이 수행될 수 있다. 반도체 장치는 DRAM(dynamic random access memory), SRAM(static random access memory) 등의 휘발성 메모리, 또는 플래시 메모리 등의 비휘발성 메모리를 포함할 수 있으며, 프로세서(processor)와 같은 로직 반도체 소자, 예를 들면 중앙 처리 장치(central processing unit, CPU), 컨트롤러(controller) 또는 주문형 반도체(application specific integrated circuit, ASIC)를 포함할 수 있다. 반도체 장치는, 리소그래피 공정 외에, 증착 공정, 식각 공정, 이온 공정, 세정 공정 등을 더 수행함으로써 최종적으로 제조될 수 있다.
도 14는 한 실시예에 따른 컴퓨터 장치의 한 예를 나타내는 블록도이다.
도 14를 참고하면, 컴퓨팅 장치(1400)는 프로세서(1410), 메모리(1420), 메모리 컨트롤러(1430), 저장 장치(1440), 통신 인터페이스(1450) 및 버스(1460)를 포함한다. 컴퓨팅 장치(1400)는 다른 범용적인 구성 요소를 더 포함할 수 있다.
프로세서(1410)는 컴퓨팅 장치(1400)의 각 구성의 전반적인 동작을 제어한다. 프로세서(1410)는 CPU(central processing unit), AP(application processor), GPU(graphic processing unit) 등의 다양한 프로세싱 유닛 중 적어도 하나로 구현될 수 있다.
메모리(1420)는 각종 데이터 및 명령어를 저장할 수 있다. 어떤 실시예에서, 메모리(1420)는 예를 들면 DRAM일 수 있다. 프로세서(1410)는 메모리(1420)에 로드된 하나 이상의 명령어를 실행함으로써 도 1 내지 도 12를 참고로 하여 설명한 오정렬 값 예측 방법 및/또는 설계 레이아웃 보정 방법을 수행할 수 있다. 메모리 컨트롤러(1430)는 메모리(1420)로의 및 메모리(1420)로부터의 데이터 또는 명령의 전달을 제어할 수 있다. 어떤 실시예에서, 메모리 컨트롤러(1430)는 프로세서(1410)와 별도의 칩으로 제공될 수 있다. 어떤 실시예에서, 메모리 컨트롤러(1430)는 프로세서(1410)의 내부 구성으로 제공될 수 있다.
저장 장치(1440)는 프로그램 및 데이터를 비임시적으로 저장한다. 어떤 실시예에서, 저장 장치(1440)는 비휘발성 메모리로 구현될 수 있다. 어떤 실시예에서, 저장 장치(1440)는 원본 설계 레이아웃 및/또는 보정 설계 레이아웃을 저장할 수 있다. 통신 인터페이스(1450)는 컴퓨팅 장치(1400)의 유무선 인터넷 통신을 지원할 수 있다. 또한, 통신 인터페이스(1450)는 인터넷 통신 외의 다양한 통신 방식을 지원할 수도 있다. 어떤 실시예에서, 통신 인터페이스(1450)는 다른 컴퓨팅 장치로부터 원본 설계 레이아웃을 수신하거나, 보정 설계 레이아웃을 다른 컴퓨팅 장치로 송신할 수 있다. 버스(1460)는 컴퓨팅 장치(1400)의 구성 요소간 통신 기능을 제공한다. 버스(1460)는 구성 요소간의 통신 프로토콜에 따라 적어도 하나의 유형의 버스를 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
Claims (10)
- 컴퓨팅 장치에 의해 수행되는 반도체 장치의 설계 레이아웃 보정 방법으로서,
원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 제1 타겟 레이어를 분리하는 단계,
상기 제1 타겟 레이어에서 상기 복수의 타겟 패턴을 각각 상기 복수의 타겟 패턴의 위치에서의 오정렬 값에 기초해서 시프트하여 제2 타겟 레이어를 생성하는 단계, 그리고
상기 제2 타겟 레이어를 상기 제1 타겟 레이어가 분리된 상기 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성하는 단계
를 포함하는 설계 레이아웃 보정 방법. - 제1항에서,
상기 제1 타겟 레이어를 분리하는 단계는 상기 제1 타겟 레이어로 제1 반도체 셀을 생성하는 단계를 포함하며,
상기 제2 타겟 레이어를 생성하는 단계는 상기 제1 반도체 셀에서 상기 복수의 타겟 패턴을 상기 오정렬 값에 기초해서 시프트하여 제2 반도체 셀을 생성하는 단계를 포함하는
설계 레이아웃 보정 방법. - 제2항에서,
상기 보정 설계 레이아웃을 생성하는 단계는 상기 제2 반도체 셀을 상기 제1 타겟 레이어가 분리된 상기 원본 설계 레이아웃의 탑 셀에 형성하는 단계를 포함하는 설계 레이아웃 보정 방법. - 제1항에서,
상기 제2 타겟 레이어를 생성하는 단계는 상기 복수의 타겟 패턴을 각각 상기 복수의 타겟 패턴의 위치에서의 오정렬 값에 의해 결정되는 보정 값만큼 오정렬을 상쇄하는 방향으로 시프트하여 제2 타겟 레이어를 생성하는 단계를 포함하는 설계 레이아웃 보정 방법. - 제4항에서,
상기 복수의 타겟 패턴의 각 타겟 패턴의 위치와 해당 위치에서의 상기 오정렬 값을 매핑한 데이터를 생성하는 단계를 더 포함하며,
상기 제2 타겟 레이어를 생성하는 단계는 상기 데이터에 기초해서 상기 복수의 타겟 패턴을 시프트하는 단계를 포함하는 설계 레이아웃 보정 방법. - 제1항에서,
웨이퍼 상의 복수의 영역에서의 오정렬 값을 획득하는 단계, 그리고
상기 복수의 영역에서의 상기 오정렬 값에 기초해서 상기 복수의 타겟 패턴의 위치에서의 상기 오정렬 값을 결정하는 단계
를 더 포함하는 설계 레이아웃 보정 방법. - 제6항에서,
상기 오정렬 값을 획득하는 단계는
이미지 측정 장치를 사용해서 상기 복수의 영역 중 일부 영역의 오정렬 값을 계측하는 단계, 그리고
상기 일부 영역의 오정렬 값에 기초해서 상기 복수의 영역 중 상기 일부 영역을 제외한 나머지 영역의 오정렬 값을 예측하는 단계
를 포함하는 설계 레이아웃 보정 방법. - 제7항에서,
상기 반도체 장치는 메모리 장치를 포함하며,
상기 메모리 장치는 상기 복수의 영역을 포함하는 코어 영역과 주변 영역을 포함하고,
상기 일부 영역은 상기 주변 영역 또는 상기 반도체 장치가 형성되는 반도체 다이를 구분하는 스크라이브 레인에 인접한 영역인
설계 레이아웃 보정 방법. - 하나 이상의 명령어를 저장하는 메모리, 그리고
상기 명령어를 실행하는 하나 이상의 프로세서를 포함하며,
상기 명령어를 실행함으로써, 상기 프로세서는
반도체 장치의 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어를 분리하고,
상기 복수의 타겟 패턴의 오정렬 값에 기초해서 상기 타겟 레이어에서 상기 복수의 타겟 패턴을 시프트하고,
상기 복수의 타겟 패턴이 시프트된 상기 타겟 레이어를 상기 타겟 레이어가 분리된 상기 설계 레이아웃에 결합하는
컴퓨팅 장치. - 원본 설계 레이아웃을 불러오는 단계,
상기 원본 설계 레이아웃에서 복수의 타겟 패턴을 포함하는 타겟 레이어를 분리하는 단계,
오정렬 값에 기초해서 상기 타겟 레이어의 상기 복수의 타겟 패턴을 시프트하는 단계,
상기 복수의 타겟 패턴이 시프트된 상기 타겟 레이어를 상기 타겟 레이어가 분리된 상기 원본 설계 레이아웃에 결합하여 보정 설계 레이아웃을 생성하는 단계,
상기 보정 설계 레이아웃에 기초해서 마스크를 제조하는 단계, 그리고
상기 마스크에 기초해서 반도체 장치를 제조하는 단계
를 포함하는 반도체 장치의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US18/335,428 US20240202424A1 (en) | 2022-12-14 | 2023-06-15 | Method of correcting design layout of semiconductor device, computing device performing the same, and method of fabricating semiconductor device using the same |
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| KR20240092469A true KR20240092469A (ko) | 2024-06-24 |
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