CN107112214A - 半导体层叠体 - Google Patents

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Abstract

一种半导体层叠体，包括具有第一主表面和与第一主表面相反的第二主表面的碳化硅衬底，以及设置在第一主表面上由碳化硅组成的外延层。第二主表面具有0.1μm或更大且1μm或更小的粗糙度的平均值Ra，标准偏差为所述平均值的25％或更小。

Description

半导体层叠体
技术领域
本公开涉及一种半导体层叠体。
背景技术
其中在碳化硅(SiC)衬底上设置由碳化硅组成的外延层的技术是公知的(例如参考PTL 1)。
引用列表
专利文献
PTL 1：日本未审专利申请公布No.2013-34007
发明内容
根据本公开的半导体层叠体包括具有第一主表面以及与第一主表面相反的第二主表面的碳化硅衬底，以及由设置在第一主表面上的碳化硅组成的外延层。第二主表面具有0.1μm或更大且1μm或更小的粗糙度的平均值Ra，且标准偏差为所述平均值的25％或更小。
附图说明
图1是示出半导体层叠体的结构的截面示意图。
图2是示意性示出制造半导体层叠体的方法的流程图。
图3是用于说明制造半导体层叠体的方法的截面示意图。
图4是示出保持器的结构的示意性透视图。
具体实施方式
本发明人的研究已经显示出即使在外延层具有高质量时，对于通过采用包括设置在碳化硅衬底上的外延层的半导体层叠体制造半导体器件来说，在某些情况下，器件特性也会退化或者制造良率会降低。更具体地，在通过采用半导体层叠体制造半导体器件的过程中，会降低光刻过程中的精度，这会导致最终的半导体器件的特性的变化以及良率的降低。本发明人已经发现通过在预定范围内设定与其上设置外延层的主表面相反的碳化硅衬底的主表面(背表面)的粗糙度的平均值和变化而抑制上述问题的出现，但这通常未引起关注。具体地，通过将背表面的粗糙度的平均值Ra设定为0.1μm或更大且1μm或更小，且标准偏差为所述平均值的25％或更小，就可能抑制上述问题的出现。
而且，在其中电流在碳化硅衬底的厚度方向上流动的垂直型半导体器件中，在某些情况下会增大背电极的接触电阻。具体地，当制造包括设置在碳化硅衬底的背表面上的背电极的半导体器件时，提供在背电极和背表面之间形成欧姆结的步骤。在形成欧姆结的步骤中，在某些情况下可采用激光退火。通过将背表面的粗糙度的平均值Ra设定为0.1μm或更大且1μm或更小且标准偏差为所述平均值的25％或更小，能抑制激光退火过程中的热吸收的变化。因此，提高了背表面和电极之间的欧姆结的均匀性。即抑制了背电极的接触电阻的增大。
在根据本公开的半导体层叠体中，背表面的粗糙度的平均值Ra为0.1μm或更大且1μm或更小，且标准偏差为所述平均值的25％或更小。根据本公开，能提供一种半导体层叠体，其能稳定地赋予其中碳化硅被用作材料的半导体器件优良的特性。
例如，可如下地检查背表面(第二主表面)的粗糙度的平均值以及标准偏差。多次测量背表面的算数平均粗糙度(Ra)，且计算测量值的平均值以及标准偏差。可在径向上从背表面的中心执行该测量。将距离背表面的外周3mm内的区域排除在测量目标之外。对于每一个测量的测量距离例如是400μm。当从背表面的中心开始第一次测量并完成400μm的测量距离时，例如在径向上利用400μm的测量距离以10mm间隔执行下一次测量。重复这个过程直至测量区域达到距离背表面的外周3mm内的区域。随后，从已经获得的多个粗糙度(Ra)值计算整个背表面的平均值和标准偏差。为了测量粗糙度，例如可采用激光显微镜。对于激光显微镜来说，例如可采用Keyence公司制造的VK-8700或VK-9700。在使用这种激光显微镜中，物镜的放大率优选约5倍。
当第一主表面朝上放置时，半导体层叠体可具有大于0μm且10μm或更小的弯曲。为了测量弯曲，例如可采用TROPEL公司制造的FlatMaster，在FlatMaster中，测量不包括距离半导体层叠体的外周3mm以内的区域的区域。更具体地，借助激光一次照射测量区域的整个表面，且关于半导体层叠体的表面的水平中的差的信息被检测为干涉条纹。在测量设备中，最小二乘平面设定为参考平面，且半导体层叠体的中央部以及参考平面之间的差被计算为弯曲。当将待测量的表面朝下放置时，在弯曲值为正的情况下，半导体层叠体具有向上凸起的形状。另一方面，在弯曲值为负的情况下，半导体层叠体具有向下凸起的形状。如下所述，当第一主表面朝上放置时，具有大于0μm且10μm或更小的弯曲的半导体层叠体是有利的。
用于半导体器件的制造过程包括加热半导体层叠体的步骤。其示例包括光刻，等离子CVD以及高温离子注入的烘烤步骤。在这些步骤中，在加热的台或基座上以前表面朝上的方式放置半导体层叠体。因此，在这些步骤中，从背表面侧加热半导体层叠体。当半导体层叠体的背表面的表面粗糙度是均匀的且弯曲大于0μm且10μm或更小时，可抑制由于加热造成的变形。因此能抑制由于用于半导体器件的制造过程中半导体层叠体的形变造成的过程变化。
半导体层叠体的直径可以是75mm或更大。上述问题会在大直径衬底的情况下特别明显地出现。因此，根据本公开的半导体层叠体适于用在具有75mm或更大直径的半导体层叠体中。半导体层叠体的直径可以是100mm或更大，150mm或更大或200mm或更大。
在半导体层叠体中，衬底和外延层各包含产生多数载流子的杂质，且衬底中的杂质浓度高于外延层中的杂质浓度。这种半导体层叠体适于在垂直型半导体器件的制造中采用。某些上述问题会在垂直型半导体器件的制造中明显地出现。因此，根据本公开的半导体层叠体适于在其中衬底的杂质浓度高于外延层的杂质浓度的半导体层叠体中。
[实施例的详细说明]
以下将参考附图说明根据本公开的半导体层叠体的实施例。在下述附图中，相同参考数字表示相同或相应部分，且在某些情况下省略重复说明。
参考图1，本实施例中的半导体层叠体1是盘形且包括碳化硅衬底10以及通过在碳化硅衬底10的第一主表面10A上外延生长形成并由碳化硅组成的外延层20。半导体层叠体1的直径例如是75mm。半导体层叠体1的直径可以是100mm或更大，150mm或更大或200mm或更大。
碳化硅衬底10包含n型杂质，例如氮(N)，且碳化硅衬底10的导电类型为n型。外延层20包含n型杂质，例如氮(N)，且外延层20的导电类型为n型。碳化硅衬底10中n型杂质的浓度高于外延层20中n型杂质的浓度。碳化硅衬底10中的杂质浓度例如为5.0×1018至2.0x1019cm-3。外延层20中的杂质浓度例如为1.0×1015至1.0×1016cm-3。碳化硅衬底10以及外延层20的每一个中的杂质浓度例如可在晶圆厚度方向上通过二次离子质谱方法(SIMS)加以测量。
当通过采用半导体层叠体1制造半导体器件时，例如诸如铝(Al)或硼(B)的p型杂质以及诸如磷(P)的n型杂质被引入外延层20以形成杂质区(未示出)。抗蚀剂层(未示出)形成在与接触碳化硅衬底10的外延层20的第一主表面20B相反的第二主表面20A上，通过光刻过程形成掩模层(未示出)，且随后通过执行离子注入等形成具有所需形状的杂质区。而且，电极(未示出)形成在外延层20的第二主表面20A上以及碳化硅衬底10的第二主表面10B上。如上所述，通过在半导体层叠体1上形成杂质区和电极，制造半导体器件。
在根据本实施例的半导体层叠体1中，碳化硅衬底10的第二主表面10B的粗糙度的平均值Ra为0.1μm或更大且1μm或更小，且标准偏差为所述平均值的25％或更小。通过在这样的范围内不但设定碳化硅衬底10的第二主表面10B(背表面)的粗糙度的平均值而且设定粗糙度的变化，在根据本实施例的半导体层叠体中，能抑制问题的出现，问题例如为光刻过程中的精度的降低和/或背电极的接触电阻的增大和/或晶片键合可靠性的退化。
[制造半导体层叠体1的方法]
参考图2，在制造根据本实施例的半导体层叠体1的方法中，首先，如步骤(S10)，执行衬底制备步骤。在步骤(S10)中，例如通过切割由包含所需浓度的n型杂质的4H-SiC组成的晶锭，制备盘形碳化硅衬底10。碳化硅衬底10的直径例如为100mm。碳化硅衬底10的厚度例如为300μm。
随后，执行在碳化硅衬底10上形成外延层20的步骤。这里，将对作为用于在碳化硅衬底10上形成外延层20的晶体生长系统的化学气相沉积(CVD)系统进行说明。
参考图3，本实施例中的CVD系统50包括保护管51，热绝缘材料52，加热元件53以及感应加热线圈54。加热元件53具有中空柱形。加热元件53例如由被具有100μm厚度的碳化硅(SiC)覆盖的碳(石墨)制成。热绝缘材料52具有中空柱形，其内周表面接触加热元件53的外周表面。保护管51具有中空柱形，其内周表面接触热绝缘材料52的外周表面。保护管51例如由石英制成。感应加热线圈54被连接至电源(未示出)且被缠绕在保护管51的外周表面周围。
凹部53A形成在包括了加热元件53的内周表面的区域中。凹部53A可保持平面图中为盘形的保持器60。凹部53A是圆形凹进的，以便保持平面图中为盘形的保持器60。如将在下文说明的，配置凹部53A的步骤，以便当碳化硅衬底10被安装在保持器60上时，碳化硅衬底10的第二主表面10B位于加热元件53的表面之上。
参考图4，保持器60包括板状基部61以及设置为围绕基部61外周的倾斜部62。形成倾斜部62以便朝向基部61的第一主表面61A侧突出。倾斜部62的厚度随距离外周表面60A的距离的减小而增大。倾斜部62具有朝向基部61的中心倾斜的倾斜表面62A。倾斜部62具备在径向贯穿倾斜部62的多个狭缝63。多个狭缝63在周向上以及以径向方式以等间距形成。定义狭缝63的底部63A与基部61的第一主表面61A齐平。
保持器60例如由被具有20μm厚度的碳化钽(TaC)覆盖的石墨制成。设定保持器60的直径以便对应于碳化硅衬底10的直径。即，在其中保持具有100mm直径的碳化硅衬底10的情况下，保持器60的直径被设定为约105至110mm。在其中保持具有150mm直径的碳化硅衬底10的情况下，保持器60的直径被设定为约155至160mm。即，优选地，保持器60的直径大于碳化硅衬底10的直径。配置凹部53A以对应于保持器60的直径。即，优选地，凹部53A的直径略大于保持器60的直径。
在制造根据本实施例的半导体层叠体1的方法中，在步骤(S10)之后，如步骤(S20)，执行衬底装载步骤。在步骤(S20)中，首先，将步骤(S10)中制备的碳化硅衬底10安装在保持器60上。此时，参考图4，碳化硅衬底10被安装在保持器60上以便碳化硅衬底10的外周接触保持器60的倾斜表面62A。
随后，参考图3，其上已经安装了碳化硅衬底10的保持器60被置于CVD系统50的加热元件53中形成的凹部53A中。此时，因为碳化硅衬底10被安装在保持器60上以便碳化硅衬底10的外周接触保持器60的倾斜表面62A，因此在碳化硅衬底10和第一主表面61A之间形成空间。更具体地，空间形成在与将要在其上形成外延层20的碳化硅衬底10的第一主表面10A相反的第二主表面10B(背表面)以及保持器60之间。即，碳化硅衬底10在其中第二主表面10B以及保持器60彼此不接触的状态下由保持器60支撑。
随后，如步骤(S30)，执行外延生长步骤。在步骤(S30)中，通过在碳化硅衬底10的第一主表面10A上外延生长而形成外延层20(参考图1)。具体地，参考图3，在适当调节CVD系统50中的温度和压力的同时，其中碳化硅衬底10已经在步骤(S20)中被装载，首先将氢气沿着箭头α引入CVD系统50中。CVD系统50中的温度通过允许高频电流流过感应加热线圈54而得以调节。通过允许高频电流流过感应加热线圈54，加热元件53通过感应被加热，且CVD系统50中的温度增加。
通过加热的氢气蚀刻碳化硅衬底10的表面。因此，移除了粘附至碳化硅衬底10的表面的异物等。作为结果，碳化硅衬底10的第一主表面10A处于适于外延生长的清洁状态。随后，将诸如丙烷和硅烷的原料气体以及诸如氨气(NH3)的掺杂气体引入CVD系统50中。热分解引入的原料气体以及掺杂气体。分解的原料气体之间的化学反应致使第一主表面10A上由单晶碳化硅组成的外延层20的外延生长。在外延生长期间，外延层20吸收为分解的掺杂气体的一部分的氮(N)。作为结果，制成包括了设置在碳化硅衬底10上的掺杂有氮(N)的外延层20的半导体层叠体1。
以下将示出用于外延生长的详细条件。生长温度优选为1,500℃至1,650℃。生长温度典型地为1600℃。生长压力优选为60至120hPa。生长压力典型地为80hPa。氢气流量优选为100至120slm。氢气流量典型地为100slm。硅烷流量典型地为40至100sccm。硅烷流量典型地为90sccm。丙烷流量优选为10至40sccm。丙烷流量典型地为30sccm。氨气流量优选为0.1至1sccm。氨气流量典型地为0.5sccm。
随后，如步骤(S40)，执行半导体层叠体取出步骤。在步骤(S40)中，步骤(S30)中制成的半导体层叠体1被从CVD系统50中取出。具体地，在步骤(S30)中制成的半导体层叠体1被冷却至允许取出半导体层叠体1的温度之后，将其从CVD系统50中取出。通过上述工序，制得本实施例中的半导体层叠体1。
在制造根据本实施例的半导体层叠体的方法中，如上所述，在步骤(S30)中对碳化硅衬底10执行蚀刻。通常，在碳化硅衬底10的第二主表面10B以及保持器60彼此接触的状态下执行外延生长步骤。本发明人的研究已经示出第二主表面10B的粗糙度的变化在这种过程中增大。即，当在其中第二主表面10B以及保持器60彼此接触的状态下执行蚀刻时，由于碳化硅衬底10的翘曲等，因此会在第二主表面10B和保持器60之间不均匀地且部分地形成间隙。因此，假定蚀刻造成第二主表面10B中的不均匀且粗糙度的变化增大。
相反，在制造根据本实施例的半导体层叠体的方法中，在其中第二主表面10B和保持器60并未彼此接触的状态下由保持器60支撑碳化硅衬底10。而且，保持器60具备多个狭缝63。因此，有助于蚀刻的氢气平稳地进入碳化硅衬底10和保持器60之间的空间。因此，在整个第二主表面10B中都能均匀地进行蚀刻。因此能抑制第二主表面10B的粗糙度的变化。因此，能获得其中第二主表面10B的粗糙度的平均值Ra为0.1μm或更大且1μm或更小且标准偏差为所述平均值的25％或更小的半导体层叠体1。即，在没有执行诸如化学机械抛光(CMP)的抛光的情况下可容易地制成其中在预定范围内设定第二主表面10B的粗糙度的半导体层叠体1。
应当认识到在此公开的实施例在所有方面都是说明性且非限制性的。本发明的范围不是由上述说明定义而是由随附权利要求定义，且旨在涵盖等同于权利要求的含义和范围内的所有变型。
工业适用性
根据本公开的半导体层叠体可应用于将被用于制造高性能半导体器件的半导体层叠体。
参考符号列表
1 半导体层叠体
10 碳化硅衬底
10A 第一主表面
10B 第二主表面
20 外延层
20A 第二主表面
20B 第一主表面
50 CVD系统
51 保护管
52 热绝缘材料
53 加热元件
53A 凹部
54 感应加热线圈
60 保持器
60A 外周表面
61 基部
61A 第一主表面
62 倾斜部
62A 倾斜表面
63 狭缝
63A 底部

Claims (7)

1.一种半导体层叠体，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；以及
由碳化硅构成的外延层，所述外延层被设置在所述第一主表面上，
其中，所述第二主表面的粗糙度的平均值Ra为0.1μm或更大且1μm或更小，并且标准偏差为所述平均值的25％或更小。
2.根据权利要求1所述的半导体层叠体，其中，当所述第一主表面被向上放置时，所述半导体层叠体具有大于0μm且10μm或更小的弯曲。
3.根据权利要求1或2所述的半导体层叠体，其中，所述半导体层叠体具有75mm或更大的直径。
4.根据权利要求1或2所述的半导体层叠体，其中，所述半导体层叠体具有100mm或更大的直径。
5.根据权利要求1或2所述的半导体层叠体，其中，所述半导体层叠体具有150mm或更大的直径。
6.根据权利要求1或2所述的半导体层叠体，其中，所述半导体层叠体具有200mm或更大的直径。
7.根据权利要求1至6的任一项所述的半导体层叠体，其中，所述碳化硅衬底和碳化硅外延层每个都包含产生多数载流子的杂质，以及
所述碳化硅衬底中的杂质浓度高于所述外延层中的杂质浓度。
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