CN106571393A - 具有沟槽绝缘场板和金属场板的横向高压集成器件 - Google Patents

具有沟槽绝缘场板和金属场板的横向高压集成器件 Download PDF

Info

Publication number
CN106571393A
CN106571393A CN201610638717.8A CN201610638717A CN106571393A CN 106571393 A CN106571393 A CN 106571393A CN 201610638717 A CN201610638717 A CN 201610638717A CN 106571393 A CN106571393 A CN 106571393A
Authority
CN
China
Prior art keywords
field plate
channel
gate electrode
region
high pressure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610638717.8A
Other languages
English (en)
Other versions
CN106571393B (zh
Inventor
朴圣根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix System Integrated Circuit (Wuxi) Co.,Ltd.
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN106571393A publication Critical patent/CN106571393A/zh
Application granted granted Critical
Publication of CN106571393B publication Critical patent/CN106571393B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7823—Lateral DMOS transistors, i.e. LDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0856—Source regions
    • H01L29/0869—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H01L29/1045—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface the doping structure being parallel to the channel length, e.g. DMOS like

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

一种高压集成器件包括：源极区和漏极区，设置在半导体层内并且彼此间隔开；漂移区，设置在半导体层内并且包围漏极区；沟道区，限定在半导体层内并且在源极区与漂移区之间；沟槽绝缘场板，设置在漂移区内；凹陷区，设置在沟槽绝缘场板内；金属场板，设置在沟槽绝缘场板之上，并且填充凹陷区；栅绝缘层，设置在沟道区之上，并且延伸在漂移区之上和沟槽绝缘场板之上；以及栅电极，设置在栅绝缘层之上。

Description

具有沟槽绝缘场板和金属场板的横向高压集成器件
相关申请的交叉引用
本申请要求于2015年10月7日提交的申请号为10-2015-0140942的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及横向高压集成器件，具体地，涉及具有沟槽绝缘场板和金属场板的横向高压集成器件。
背景技术
具有控制器和驱动器二者功能的集成器件被称为智能功率器件。通常，智能功率器件的输出电路可以设计成包括在高压下操作的高压集成器件，例如，横向双扩散MOS(LDMOS)晶体管。在高压集成器件中，LDMOS晶体管的击穿电压(例如，漏极结击穿电压和栅电介质击穿电压)是直接影响LDMOS晶体管的稳定操作的重要因素。另外，LDMOS晶体管的导通电阻(Ron)值也是影响LDMOS晶体管的电学特性(例如，LDMOS晶体管的电流驱动能力)的重要因素。为了改善LDMOS晶体管的漏极结击穿电压，必须降低漏极区与沟道区之间的漂移区的掺杂浓度，或者必须增加与漂移区内的电流路径的长度相对应的漂移区内的载流子的漂移长度。然而，在这种情况下，LDMOS晶体管的电流驱动能力可能劣化，并且LDMOS晶体管的导通电阻(Ron)增大。相反，如果增大在漏极区与沟道区之间的漂移区的掺杂浓度，或者减小漂移区内的漂移长度，则可以减小LDMOS晶体管的导通电阻(Ron)，并且改善LDMOS晶体管的电流驱动能力。然而，可以降低LDMOS晶体管的漏极结击穿电压。即，在LDMOS晶体管中，导通电阻和漏极结击穿电压可以具有权衡关系。
发明内容
各种实施例涉及具有沟槽绝缘场板和金属场板的横向高压集成器件。
根据一个实施例，一种高压集成器件包括：源极区和漏极区，设置在半导体层内并且彼此间隔开；漂移区，设置在半导体层内并且包围漏极区；沟道区，限定在半导体层内并且在源极区与漂移区之间；沟槽绝缘场板，设置在漂移区内；凹陷区，设置在沟槽绝缘场板内；金属场板，设置在沟槽绝缘场板之上，并且填充凹陷区；栅绝缘层，设置在沟道区之上，并且延伸在漂移区之上和沟槽绝缘场板之上；以及栅电极，设置在栅绝缘层之上。
根据另一个实施例，一种高压集成器件包括：源极区和漏极区，设置在半导体层内并且彼此间隔开；漂移区，设置在半导体层内并且包围漏极区；沟道区，限定在源极区与漂移区之间的半导体层内；沟槽绝缘场板，设置在漂移区内；凹陷区，设置在沟槽绝缘场板内；金属场板，设置在沟槽绝缘场板之上并且填充凹陷区；第一栅叠层，设置在沟道区之上，并且延伸至漂移区之上和沟槽绝缘场板之上，其中，第一栅叠层包括层叠的第一栅绝缘层和第一栅电极；第一源极侧栅间隔件和第一漏极侧栅间隔件，分别设置在第一栅层叠的第一侧壁和第二侧壁之上；第二栅叠层，设置在沟槽绝缘场板之上，其中，第二栅叠层包括层叠的第一栅绝缘层和第二栅电极；以及第二源极侧栅间隔件和第二漏极侧栅间隔件，分别设置在第二栅叠层的第一侧壁和第二侧壁上。
根据另一个实施例，一种高压集成器件包括：源极区和漏极区，设置在半导体层内并且彼此间隔开；漂移区，设置在半导体层内并且包围漏极区；沟道区，形成在半导体层内并且在源极区与漂移区之间；沟槽绝缘场板，设置在漂移区内；多个凹陷区，形成在沟槽绝缘场板内，其中，多个凹陷区彼此间隔开，并且布置在沟道长度方向上；多个金属场板，设置在沟槽绝缘场板之上并且分别填充多个凹陷区；栅绝缘层，形成在沟道区之上，并且延伸至漂移区之上和沟槽绝缘场板之上；以及栅电极，设置在栅绝缘层之上。
附图说明
结合附图和所附的具体描述，本发明的各种实施例将变得更加显然，其中：
图1为图示了根据一个实施例的具有沟槽绝缘场板和单个金属场板的高压集成器件的截面图；
图2为图示了根据一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件的截面图；
图3为图示了根据另一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件的截面图；
图4为图示了根据另一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件的截面图；
图5为图示了根据一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图6为图示了根据一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图7为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图8为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图9为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图10为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图11为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图12为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图13为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图14为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图15为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图16为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
图17为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件的截面图；
图18为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件的截面图；
具体实施方式
将理解的是，尽管术语第一、第二、第三等在本文中可以用于描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因而，在不脱离本发明的教导的情况下，在一些实施例中的第一元件可以在其它的实施例中被称为第二元件。
还将理解的是，当一个元件涉及位于另一个元件“上”、“之上”、“以上”、“之下”、“下”、“以下”、“侧面”或者“旁边”时，其可以直接接触所述的另一个元件，或者还可以在它们之间存在至少一个中间元件。因此，在本文中使用的诸如“上”、“之上”、“以上”、“之下”或者“下”、“以下”、“侧面”、“旁边”等术语仅出于描述两个元件的位置关系的目的，并非旨在限制本发明的范围。
还将理解的是，当一个元件涉及与另一个元件“连接”或者“耦接”时，其可以与所述的另一个元件直接连接或者耦接，或者可以存在中间元件。相反地，当一个元件涉及与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。
图1为图示了根据一个实施例的具有沟槽绝缘场板和单个金属场板的高压集成器件100的截面图。参见图1，高压集成器件100可以包括N型源极区122和N型漏极区124，N型源极区122和N型漏极区124设置在半导体层110内。半导体层110可以为具有P型导电性的半导体衬底。半导体层110可以为绝缘体上半导体(SOI)衬底。在这种情况下，设置在绝缘体上的半导体层可以具有P型导电性。半导体层110可以为具有P型导电性的外延层。
尽管在附图中未示出，但是半导体层110可以设置在衬底上。在这种情况下，重掺杂有N型杂质的N型掩埋层可以设置在半导体层110与衬底之间。N型源极区122可以被设置在半导体层110内的P型体区132所包围。P型接触区126可以设置在P型体区132的上部内。P型接触区126的侧壁可以与N型源极区122的侧壁直接接触。N型漏极区124可以被设置在半导体层110内的N型漂移区134所包围。
沟道区140可以限定在N型源极区122与N型漂移区134之间。沟道区140可以包括第一沟道区141与第二沟道区142。第一沟道区141可以对应于P型体区132与N型漂移区134之间的半导体层110的上部。第二沟道区142可以对应于N型源极区122与第一沟道区141之间的P型体区132的上部。
沟槽绝缘场板150可以设置在沟道区140与N型漏极区124之间的N型漂移区134的上部内。沟槽绝缘场板150可以包括与设置在半导体层110内的浅沟槽隔离层152相同的材料，以将多个集成器件相互分隔开。沟槽绝缘场板150和浅沟槽隔离层152可以同时形成。因此，沟槽绝缘场板150的上表面可以与浅沟槽隔离层152的上表面共面。
沟槽绝缘场板150可以具有大约3000埃的厚度。N型漂移区134的结深度可以大于沟槽绝缘场板150的厚度。因而，沟槽绝缘场板150的下表面可以与N型漂移区134的下表面间隔开某一距离。即，沟槽绝缘场板150的下表面可以被N型漂移区134覆盖。
沟槽绝缘场板150可以对应于填充沟槽155的绝缘层(例如，氧化物层)，沟槽155设置在N型漂移区134内，以具有从N型漂移区134的上表面起的某一深度。沟槽绝缘场板150可以具有相邻于第一沟道区141的第一侧壁150S1和相邻于N型漏极区124的第二侧壁150S2。即，第一侧壁150S1和第二侧壁150S2可以沿着沟道长度方向布置在第一沟道区141与N型漏极区124之间。
沟槽绝缘场板150的第一侧壁150S1和第二侧壁150S2可以具有倾斜的剖面。或者，沟槽绝缘场板150的第一侧壁150S1和第二侧壁150S2可以具有垂直的剖面。沟槽绝缘场板150的第一侧壁150S1可以位于相邻于第一沟道区141的N型漂移区134的侧壁附近。沟槽绝缘场板150的第二侧壁150S2可以位于N型漏极区124附近。尽管在附图中未示出，但是在一些实施例中，沟槽绝缘场板150的第二侧壁150S2可以接触N型漏极区124。沟槽绝缘场板150可以具有凹陷区154。凹陷区154可以具有当从沟槽绝缘场板150的上表面起测量时的某一深度D。
金属场板160可以设置在沟槽绝缘场板150上。金属场板160可以填充凹陷区154，并且可以向上延伸至一个比沟槽绝缘场板150的上表面高出某一个高度的水平。即，金属场板160的下部可以插入凹陷区154中。在一些实施例中，金属场板160可以包括钨材料。
栅绝缘层182和栅电极184可以顺序地层叠在沟道区140上。在一些实施例中，栅绝缘层182可以包括氧化物材料，而栅电极184可以包括多晶硅材料。栅绝缘层182和栅电极184可以沿着沟道长度方向延伸至N型漂移区134和沟槽绝缘场板150上。栅绝缘层182和栅电极184的延伸可以直接接触金属场板160的侧壁。因而，栅电极184可以与金属场板160电连接和物理连接。栅电极184的厚度可以小于金属场板160的突出的高度，所述金属场板160突出而高于沟槽绝缘场板150的上表面。
源极接触插塞172可以设置在N型源极区122和P型接触区126上。漏极接触插塞174可以设置在N型漏极区124上。源极接触插塞172和漏极接触插塞174的每个可以包括与金属场板160相同的金属材料。源极接触插塞172、漏极接触插塞174和金属场板160的上表面可以彼此共面，并且可以位于大体上相同的水平处(由图1中的虚线175来表示)。
第一金属互连线191可以设置在金属场板160的上表面上。第二金属互连线192可以设置在源极接触插塞172的上表面上。第三金属互连线193可以设置在漏极接触插塞174的上表面上。
导通电压或者关断电压可以经由第一金属互连线191而施加至金属场板160和栅电极184。接地电压VSS可以经由第二金属互连线192而施加至N型源极区122和P型体区132。漏极电压VDD可以经由第三金属互连线193而施加至N型漏极区124。
当导通电压经由第一金属互连线和金属场板160施加至栅电极184，并且接地电压VSS施加至N型源极区122以及漏极电压VDD施加至N型漏极区124时，高压集成器件100可以导通。在以上偏压条件下，具有N型导电性的沟道反型层可以形成在第一沟道区141和第二沟道区142内，以导通高压集成器件100。当高压集成器件100导通时，载流子(例如N型源极区122中的电子)可以因施加至N型漏极区124的漏极电压VDD所产生的水平电场而经由沟道反型层漂移至N型漂移区134内。因此，N型漂移区134中的电子还可以沿着沟槽绝缘场板150的侧壁150S1和150S2以及下表面而漂移至N型漏极区124中。
当P型体区132和半导体层110接地并且将漏极电压VDD施加至N型漏极区124时，耗尽区可以形成在N型漂移区134内。在这种情况下，N型漂移区134的上部内的耗尽宽度可以由于沟槽绝缘场板150的存在而增大。因此，可以在高压集成器件100的表面处增加N型漂移区134和N型漏极区124的结击穿电压。
另外，N型漂移区134内的载流子的漂移长度可以由于沟槽绝缘场板150的存在而增大。因而，可以降低在接触N型漂移区134的第一沟道区141的边缘处的峰值电场，并且改善高压集成器件100的漏极结击穿电压特性。
即使N型漂移区134中的载流子的漂移长度由于沟槽绝缘场板150的存在而增大，施加至金属场板160的导通电压也可以在N型漂移区134中引起额外的载流子(例如，电子)累积，以补偿高压集成器件100的导通电阻特性的劣化。具体地，当导通电压施加至金属场板160和栅电极184二者时，除了由施加至栅电极184的导通电压引起的原始电子累积之外，施加至金属场板160的导通电压还可以在累积区134a内引起额外的电子累积，所述累积区134a与相邻于第一沟道区141的N型漂移区134的上部相对应。因而，可以增加在N型漂移区134中漂移的载流子(例如，电子)的数量，以改善高压集成器件100的电流驱动能力。
图2为图示了根据一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件200的截面图。参见图2，高压集成器件200可以包括N型源极区222和N型漏极区224，N型源极区222和N型漏极区224设置在半导体层210中。半导体层210可以为具有P型导电性的半导体衬底。半导体层210可以为SOI衬底。在这种情况下，设置在绝缘体上的半导体层可以具有P型导电性。半导体层210可以为具有P型导电性的外延层。尽管在附图中未示出，但是半导体层210可以设置在衬底上。在这种情况下，重掺杂有N型杂质的N型掩埋层可以设置在半导体层210与衬底之间。
N型源极区222可以被设置在半导体层210内的P型体区232所包围。P型接触区226可以设置在P型体区232的上部内。P型接触区226的侧壁可以与N型源极区222的侧壁直接接触。N型漏极区224可以被设置在半导体层210内的N型漂移区234所包围。沟道区240可以限定在N型源极区222与N型漂移区234之间。
沟道区240可以包括第一沟道区241和第二沟道区242。第一沟道区241可以对应于P型体区232与N型漂移区234之间的半导体层210的上部。第二沟道区242可以对应于N型源极区222与第一沟道区241之间的P型体区232的上部。
沟槽绝缘场板250可以设置在沟道区240与N型漏极区224之间的N型漂移区234的上部内。沟槽绝缘场板250可以包括与设置在半导体层210中的浅沟槽隔离层252相同的材料。浅沟槽隔离层252将多个集成器件彼此分隔开。可以同时形成沟槽绝缘场板250和浅沟槽隔离层252。因此，沟槽绝缘场板250的上表面可以与浅沟槽隔离层252的上表面共面。
沟槽绝缘场板250可以具有大约3000埃的厚度。N型漂移区234的结深度可以大于沟槽绝缘场板250的厚度。因而，沟槽绝缘场板250的下表面可以与N型漂移区234的下表面间隔开某一距离。即，沟槽绝缘场板250的下表面可以被N型漂移区234覆盖。沟槽绝缘场板250可以对应于填充沟槽255的绝缘层(例如，氧化物层)，所述沟槽255设置在N型漂移区234内，并且从N型漂移区234的上表面起延伸至某一深度。
沟槽绝缘场板250可以具有相邻于第一沟道区241的第一侧壁250S1和相邻于N型漏极区224的第二侧壁250S2。即，第一侧壁250S1和第二侧壁250S2可以在沟道长度方向上从第一沟道区241朝向N型漏极区224顺序地设置。沟槽绝缘场板250的第一侧壁250S1和第二侧壁250S2中的任意一个或者二者可以具有倾斜的剖面。或者，沟槽绝缘场板250的第一侧壁250S1和第二侧壁250S2中的任意一个或者二者可以具有垂直的剖面。
沟槽绝缘场板250的第一侧壁250S1可以设置成与相邻于第一沟道区241的N型漂移区234的侧壁间隔开。沟槽绝缘场板250的第二侧壁250S2可以与N型漏极区224间隔开。尽管在附图中未示出，但是在一些实施例中，沟槽绝缘场板250的第二侧壁250S2可以接触N型漏极区224。沟槽绝缘场板250可以具有凹陷区254。凹陷区254可以具有当从沟槽绝缘场板250的上表面起测量时的某一深度D。
金属场板260可以设置在沟槽绝缘场板250上。金属场板260可以填充凹陷区254，并且可以向上延伸，以突出而高于沟槽绝缘场极板250的上表面某一个高度。即，金属场板260的下部可以插入凹陷区254内。
在一些实施例中，金属场板260可以包括钨材料。第一栅绝缘层282和第一栅电极284可以顺序地层叠在沟道区240上，以组成栅叠层286。在一些实施例中，第一栅绝缘层282可以包括氧化物材料，而第一栅电极284可以包括多晶硅材料。
栅叠层286可以沿着沟道长度方向延伸至N型漂移区234和沟槽绝缘场板250上。栅叠层286的延伸可以与金属场板260的第一侧壁直接接触。第一栅电极284的厚度可以小于金属场板260的突出的高度，金属场板260突出而高于沟槽绝缘场板250的上表面。
导电场板287可以设置在沟槽绝缘场板250上，并且相邻于与栅叠层286相对的金属场板260的第二侧壁。导电场板287可以包括顺序层叠的第二栅绝缘层283和第二栅电极285。第二栅电极285的厚度可以与第一栅电极284的厚度大体上相等。
导电场板287可以设置在金属场板260与N型漏极区224之间的沟槽绝缘场板250的上表面上。导电场板287的侧壁可以与金属场板260的第二侧壁接触。因而，金属场板260的第一侧壁和第二侧壁可以分别接触栅叠层286的侧壁和导电场板287的侧壁。因此，第一栅电极284和第二栅电极285可以与金属场板260电连接和物理连接。可以暴露出在导电场板287与N型漏极区224之间的沟槽绝缘场板250的上表面。
源极接触插塞272可以设置在N型源极区222和P型接触区226上。漏极接触插塞274可以设置在N型漏极区224上。源极接触插塞272和漏极接触插塞274的每个可以包括与金属场板260相同的金属材料。源极接触插塞272、漏极接触插塞274和金属场板260的上表面可以彼此共面，并且可以位于大体上相同的水平处(由图2中的虚线275来表示)。
第一金属互连线291可以设置在金属场板260的上表面上。第二金属互连线292可以设置在源极接触插塞272的上表面上。第三金属互连线293可以设置在漏极接触插塞274的上表面上。
导通电压或者关断电压可以经由第一金属互连线291而施加至第一栅电极284。导通电压或者关断电压还可以经由第一金属互连线291而施加至金属场板260和第二栅电极285。接地电压VSS可以经由第二金属互连线292而施加至N型源极区222和P型体区232。漏极电压VDD可以经由第三金属互连线293而施加至N型漏极区224。
在高压集成器件200中，N型漂移区234可以包括沿着沟道长度方向的各种不同的区域。例如，N型漂移区234可以沿着沟道长度方向而分成第一N型漂移区234-1、第二N型漂移区234-2、第三N型漂移区234-3和第四N型漂移区234-4。
第一N型漂移区234-1可以为包括位于第一沟道区241与沟槽绝缘场板250之间的累积区234a的区域。因此，第一N型漂移区234-1不包括沟槽绝缘场板250和金属场板260。沟槽绝缘场板250可以设置在第二N型漂移区234-2、第三N型漂移区234-3和第四N型漂移区234-4中。金属场板260可以设置在第二N型漂移区234-2中。由于金属场板260插入沟槽绝缘场板250内至预定的深度，所以可以通过金属场板260的预定深度而减小在金属场板260之下的沟槽绝缘场板250的厚度。
导电场板287可以设置在第三N型漂移区234-3中的沟槽绝缘场板250上。由于导电场板287设置在沟槽绝缘场板250的上表面上，所以在第三N型漂移区234-3中的沟槽绝缘场板250的厚度可以大于在第二N型漂移区234-2中的沟槽绝缘场板250的厚度。金属场板260和导电场板287不设置在第四N型漂移区234-4中。
在N型漂移区234中的载流子的漂移长度可以因沟槽绝缘场板250的存在而增大。因而，可以降低在接触N型漂移区234的第一沟道区241的边缘处的峰值电场，并且改善高压集成器件200的漏极结击穿电压特性。
即使N型漂移区234中的载流子的漂移长度由于沟槽绝缘场板250的存在而增大，施加至金属场板260的导通电压也可以在N型漂移区234中引起额外的载流子(即，电子)累积，以补偿高压集成器件200的导通电阻特性的劣化。具体地，当导通电压施加至金属场板260和第一栅电极284二者时，除了由施加至第一栅电极284的导通电压引起的原始电子累积之外，施加至金属场板260的导通电压还可以在累积区234a中引起额外的电子累积，累积区234a与相邻于第一沟道区241的N型漂移区234的上部相对应。因而，可以增加在N型漂移区234中漂移的载流子(例如，电子)的数量，以改善高压集成器件200的电流驱动能力。
此外，在导电场板287设置在金属场板260与N型漏极区224之间的沟槽绝缘场板250上的情况下，可以进一步地改善N型漂移区234的结击穿电压。具体地，当第二栅电极285和半导体层210接地，并且正漏极电压VDD施加至N型漏极区224时，第一垂直电场可以产生为穿过N型漂移区234与半导体层210之间的冶金结。第一垂直电场可以分布成具有从N型漂移区234朝向半导体层210的方向。即，第一垂直电场可以为向下电场。另外，第二垂直电场可以产生为穿过第二栅电极285与N型漂移区234之间的沟槽绝缘场板250。
在这种情况下，第二垂直电场可以分布成具有从N型漂移区234朝向第二栅电极285的方向。即，第二垂直电场可以为向上电场。这是由于当正漏极电压VDD施加至N型漏极区224时第二栅电极285接地。因而，第二垂直电场可以分布成具有与第一垂直电场相反的方向。因此，第一垂直电场可以被降低或者被第二垂直电场抵消，因而可以进一步改善N型漂移区234(其大体上为N型漏极区224)的结击穿电压。
具体地，当沟道长度方向上的第二栅电极285的长度被适当控制时，第二栅电极285可以有效地降低分布在沟槽绝缘场板250的下角附近的峰值电场。因此，由于第二栅电极285的存在，而可以进一步提高N型漂移区234的结击穿电压。照此，可以通过适当地设计N型漂移区234、金属场板260以及导电场板287的结构来控制和改善高压集成器件200的电学特性。
如上所述，设置在第一沟道区241与N型漏极区224之间的N型漂移区234可以包括第一N型漂移区234-1、第二N型漂移区234-2、第三N型漂移区234-3和第四N型漂移区234-4，它们从第一沟道区241的边缘朝向N型漏极区224顺序地设置。沟槽绝缘场板250和金属场板260不设置在第一N型漂移区234-1中，而沟槽绝缘场板250和金属场板260设置在第二N型漂移区234-2中。沟槽绝缘场板250可以延伸至第三N型漂移区234-3内，并且在第三N型漂移区234-3内的沟槽绝缘场板250的厚度可以大于在第二N型漂移区234-2内的沟槽绝缘场板250的厚度。
导电场板287可以设置在第三N型漂移区234-3内、沟槽绝缘场板250的上表面上。沟槽绝缘场板250还可以延伸至第四N型漂移区234-4内，并且在第四N型漂移区234-4内的沟槽绝缘场板250的厚度可以大体上等于在第三N型漂移区234-3内的沟槽绝缘场板250的厚度。在第四N型漂移区234-4内和第四N型漂移区234-4上可以不设置场板。
高压集成器件200的特性可以根据在沟道长度方向上的第一N型漂移区234-1、第二N型漂移区234-2、第三N型漂移区234-3和第四N型漂移区234-4的长度而改变。沟道长度方向上的第一N型漂移区234-1、第二N型漂移区234-2、第三N型漂移区234-3和第四N型漂移区234-4的长度可以通过控制布置在沟道长度方向上的沟槽绝缘场板250、金属场板260和导电场板287的长度来设定。
图3为图示了根据另一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件300的截面图。参见图3，高压集成器件300可以包括N型源极区322和N型漏极区324，N型源极区322和N型漏极区324设置在半导体层310中。半导体层310可以为具有P型导电性的半导体衬底。半导体层310可以为SOI衬底。在这种情况下，设置在绝缘体上的半导体层可以具有P型导电性。半导体层310可以为具有P型导电性的外延层。
尽管在附图中未示出，但是半导体层310可以设置在衬底上。在这种情况下，重掺杂有N型杂质的N型掩埋层可以设置在半导体层310与衬底之间。
N型源极区322可以被设置在半导体层310内的P型体区332所包围。N型源极区322可以具有轻掺杂漏极(LDD)结构，该结构包括轻掺杂有N型杂质的N型源极延伸区322a和重掺杂有N型杂质的N型深源极区322b。即，N型源极延伸区322a的杂质浓度可以低于N型深源极区322b的杂质浓度。
P型接触区326可以设置在P型体区332的上部内。P型接触区326的侧壁可以直接接触N型源极区322的侧壁。N型漏极区324可以被设置在半导体层310内的N型漂移区334所包围。
沟道区340可以限定在N型源极区322与N型漂移区334之间。沟道区340可以包括第一沟道区341与第二沟道区342。第一沟道区341可以对应于P型体区332与N型漂移区334之间的半导体层310的上部。第二沟道区342可以对应于N型源极区322与第一沟道区341之间的P型体区332的上部。
沟槽绝缘场板350可以设置在沟道区340与N型漏极区324之间的N型漂移区334的上部内。沟槽绝缘场板350可以包括与设置在半导体层310内的浅沟槽隔离层352相同的材料，所述浅沟槽隔离层将多个集成器件彼此分隔开。可以同时形成沟槽绝缘场板350和浅沟槽隔离层352。沟槽绝缘场板350的上表面可以与浅沟槽隔离层352的上表面共面。
沟槽绝缘场板350可以具有大约3000埃的厚度。沟槽绝缘场板350的下表面可以与N型漂移区334的下表面间隔开某一距离。即，沟槽绝缘场板350的下表面可以被N型漂移区334覆盖。沟槽绝缘场板350可以对应于填充沟槽355的绝缘层(例如，氧化物层)，所述沟槽355设置在N型漂移区334内，以具有当从N型漂移区334的上表面起测量时的某一深度。
沟槽绝缘场板350可以具有相邻于第一沟道区341的第一侧壁350S1和相邻于N型漏极区324的第二侧壁350S2。即，第一侧壁350S1和第二侧壁350S2可以设置在第一沟道区341与N型漏极区324之间，并且布置在沟道长度方向上。
沟槽绝缘场板350的第一侧壁350S1和第二侧壁350S2中的任意一个或者二者可以具有倾斜的剖面。或者，沟槽绝缘场板350的第一侧壁350S1和第二侧壁350S2中的任意一个或者二者可以具有垂直的剖面。沟槽绝缘场板350的第一侧壁350S1可以与相邻于第一沟道区341的N型漂移区334的侧壁间隔开。沟槽绝缘场板350的第二侧壁350S2可以与N型漏极区324间隔开。
尽管在附图中未示出，但是在一些实施例中，沟槽绝缘场板350的第二侧壁350S2可以接触N型漏极区324。沟槽绝缘场板350可以具有凹陷区354。凹陷区354可以具有当从沟槽绝缘场板350的上表面起测量时的某一深度。
金属场板360可以设置在沟槽绝缘场板350上。金属场板360可以填充凹陷区354，并且可以向上延伸，以突出而高于沟槽绝缘场极板350的上表面某一个高度。即，金属场板360的下部可以插入凹陷区354内。在一些实施例中，金属场板360可以包括钨材料。
第一栅绝缘层382和第一栅电极384可以顺序地层叠在沟道区340上，以组成栅叠层386。在一些实施例中，第一栅绝缘层382可以包括氧化物材料，而第一栅电极384可以包括多晶硅材料。栅叠层386可以沿着沟道长度方向延伸至N型漂移区334上。第一栅间隔件388可以分别设置在栅叠层386的两个侧壁上。相邻于N型源极区322的第一栅间隔件388可以设置成与N型源极延伸区322a垂直重叠。
设置在与N型源极区322相对的栅叠层386的侧壁上的第一栅间隔件388的下表面和外侧壁可以分别与沟槽绝缘场板350的上表面和金属场板360的第一侧壁直接接触。接触金属场板360的第一侧壁的第一栅间隔件388可以将第一栅电极384与金属场板360电绝缘。第一栅电极384的厚度可以小于金属场板360的突出的高度，金属场板360从沟槽绝缘场板350的上表面突出。
导电场板387可以设置在沟槽绝缘场板350上，以相邻于与栅叠层386相对的金属场板360的第二侧壁。导电场板387可以包括顺序层叠的第二栅绝缘层383和第二栅电极385。第二栅电极385的厚度可以大体上等于第一栅电极384的厚度。导电场板387可以设置在金属场板360与N型漏极区324之间的沟槽绝缘场板350的上表面上。第二栅间隔件389可以分别设置在导电场板387的两个侧壁上。
设置在与N型漏极区324相对的导电场板387的侧壁上的第二栅间隔件389的外侧壁可以接触金属场板360的第二侧壁。因而，金属场板360的第一侧壁和第二侧壁可以分别接触第一栅间隔件388中的一个和第二栅间隔件389中的一个。可以暴露出在第二栅间隔件389与N型漏极324之间的沟槽绝缘场板350的上表面，其中，所述第二栅间隔件389是在与金属场板360相对的导电场板387的侧壁上。
第一栅接触插塞371可以设置在第一栅电极384上。第二栅接触插塞372可以设置在第二栅电极385上。源极接触插塞373可以设置在N型源极区322和P型接触区326上。漏极接触插塞374可以设置在N型漏极区324上。第一栅接触插塞371、第二栅接触插塞372、源极接触插塞373和漏极接触插塞374中的每个可以包括与金属场板360相同的金属材料。第一栅接触插塞371、第二栅接触插塞372、源极接触插塞373、漏极接触插塞374和金属场板360的上表面可以彼此共面，并且可以位于大体上相同的水平处(由图3中的虚线375来表示)。
第一金属互连线391可以设置在第一栅接触插塞371、第二栅接触插塞372和金属场板360的上表面上。第二金属互连线392可以设置在源极接触插塞373的上表面上。第三金属互连线393可以设置在漏极接触插塞374的上表面上。
导通电压或者关断电压可以经由第一金属互连线391而施加至第一栅电极384。导通电压或者关断电压还可以经由第一金属互连线391而施加至金属场板360和第二栅电极385。接地电压VSS可以经由第二金属互连线392而施加至N型源极区322和P型体区332。漏极电压VDD可以经由第三金属互连线393而施加至N型漏极区324。
在高压集成器件300中，第一栅间隔件388可以分别设置在栅叠层386的两个侧壁上，并且N型源极区322可以实现为具有LDD结构。即，可以使用栅叠层386作为离子注入掩模而将N型杂质注入至P型体区332内，以在形成第一栅间隔件388之前形成N型源极延伸区322a。可以使用栅叠层386和第一栅间隔件388作为离子注入掩模而将N型杂质注入至P型体区332内，以在形成第一栅间隔件388之后形成N型深源极区322b。因此，N型源极延伸区322a的侧壁结可以与栅叠层386的侧壁对齐，而N型深源极区322b的侧壁结可以与重叠于N型源极延伸区322a的第一栅间隔件388的外侧壁对齐。
第一栅间隔件388中的一个可以形成在金属场板360与第一栅电极384之间，而第二栅间隔件389中的一个可以形成在金属场板360与第二栅电极385之间。因而，第一栅接触插塞371和第二栅接触插塞372可以分别形成在第一栅电极384和第二栅电极385上。第一金属互连线391可以形成在第一栅接触插塞371、第二栅接触插塞372以及金属场板360上。因此，第一栅电极384、第二栅电极385以及金属场板360可以经由第一金属互连线391而彼此电连接。
图4为图示了根据另一个实施例的具有沟槽绝缘场板、单个金属场板和导电场板的高压集成器件400的截面图。参见图4，高压集成器件400可以包括N型源极区422和N型漏极区424，N型源极区422和N型漏极区424设置在半导体层410内。半导体层410可以为具有P型导电性的半导体衬底。半导体层410可以为SOI衬底。在这种情况下，设置在绝缘体上的半导体层可以具有P型导电性。半导体层410可以为具有P型导电性的外延层。
尽管在附图中未示出，但是半导体层410可以设置在衬底上。在这种情况下，重掺杂有N型杂质的N型掩埋层可以设置在半导体层410与衬底之间。N型源极区422可以被设置在半导体层410内的P型体区432所包围。
N型源极区422可以具有LDD结构，LDD结构包括轻掺杂有N型杂质的N型源极延伸区422a和重掺杂有N型杂质的N型深源极区422b。即，N型源极延伸区422a的杂质浓度可以低于N型深源极区422b的杂质浓度。
P型接触区426可以设置在P型体区432的上部内。P型接触区426的侧壁可以直接接触N型源极区422的侧壁。N型漏极区424可以被设置在半导体层410内的N型漂移区434所包围。
沟道区440可以限定在N型源极区422与N型漂移区434之间。沟道区440可以包括第一沟道区441和第二沟道区442。第一沟道区441可以对应于P型体区432与N型漂移区434之间的半导体层410的上部。第二沟道区442可以对应于N型源极区422与第一沟道区441之间的P型体区432的上部。
沟槽绝缘场板450可以设置在沟道区440与N型漏极区424之间的N型漂移区434的上部内。沟槽绝缘场板450可以包括与设置在半导体层410内的浅沟槽隔离层452相同的材料，所述浅沟槽隔离层452将多个集成器件彼此分隔开。可以同时形成沟槽绝缘场板450和浅沟槽隔离层452。沟槽绝缘场板450的上表面可以与浅沟槽隔离层452的上表面共面。
沟槽绝缘场板450可以具有大约3000埃的厚度。沟槽绝缘场板450的下表面可以与N型漂移区434的下表面间隔开某一距离。即，沟槽绝缘场板450的下表面可以被N型漂移区434覆盖。沟槽绝缘场板450可以对应于填充沟槽455的绝缘层(例如，氧化物层)，所述沟槽455设置在N型漂移区434内，以具有从N型漂移区434的上表面起的某一深度。
沟槽绝缘场板450可以具有相邻于第一沟道区441的第一侧壁450S1和相邻于N型漏极区424的第二侧壁450S2。即，第一侧壁450S1和第二侧壁450S2可以设置在第一沟道区441与N型漏极区424之间，并且布置在沟道长度方向上。
沟槽绝缘场板450的第一侧壁450S1和第二侧壁450S2中的任意一个或者二者可以具有倾斜的剖面。或者，沟槽绝缘场板450的第一侧壁450S1和第二侧450S2中的任意一个或者二者可以具有垂直的剖面。沟槽绝缘场板450的第一侧壁450S1可以与相邻于第一沟道区441的N型漂移区434的侧壁间隔开。沟槽绝缘场板450的第二侧壁450S2可以与N型漏极区424间隔开。
尽管在附图中未示出，但是在一些实施例中，沟槽绝缘场板450的第二侧壁450S2可以接触N型漏极区424。沟槽绝缘场板450可以具有凹陷区454。凹陷区454可以具有当从沟槽绝缘场板450的上表面起测量时的某一深度。
金属场板460可以设置在沟槽绝缘场板450上。金属场板460可以填充凹陷区454，并且可以向上延伸，以突出而高于沟槽绝缘场板450的上表面某一个高度。金属场板460的下部可以插入凹陷区454内。因而，金属场板460的下表面可以位于比半导体层410的上表面或者沟槽绝缘场板450的上表面低的水平处。
在一些实施例中，金属场板460可以包括钨材料。第一栅绝缘层482和第一栅电极484可以顺序地层叠在沟道区440上，以组成栅叠层486。在一些实施例中，第一栅绝缘层482可以包括氧化物材料，而第一栅电极484可以包括多晶硅材料。栅叠层486可以沿着沟道长度方向延伸至N型漂移区434上。第一栅电极484的厚度可以小于金属场板460的突出的高度，金属场板460突出而高于沟槽绝缘场板450的上表面。
第一源极侧栅间隔件488a和第一漏极侧栅间隔件488b可以分别设置在栅叠层486的两个侧壁上。第一源极侧栅间隔件488a可以设置成与N型源极延伸区422a垂直重叠。第一漏极侧栅间隔件488b的下表面和外侧壁可以分别与沟槽绝缘场板450的上表面和金属场板460的第一侧壁直接接触。
第一源极侧栅间隔件488a和第一漏极侧栅间隔件488b可以相对于穿过栅叠层486的中心点的垂直线(未示出)彼此非对称。即，当第一源极侧栅间隔件488a设置成覆盖相邻于N型源极区422的栅叠层486的左侧壁的整个表面时，第一漏极侧栅间隔件488b可以设置成覆盖与第一源极侧栅间隔件488a相对的栅叠层486的右侧壁的下部。即，栅叠层486的右侧壁的上部可以被第一漏极侧栅间隔件488b暴露出来。因而，垂直厚度(即，第一漏极侧栅间隔件488b的高度)可以小于第一源极侧栅间隔件488a的垂直厚度。
导电场板487可以设置在相邻于与栅叠层486相对的金属场板460的第二侧壁的沟槽绝缘场板450上。导电场板487可以包括顺序层叠的第二栅绝缘层483和第二栅电极485。第二栅电极485的厚度可以与第一栅电极484的厚度大体上相等。导电场板487可以设置在金属场板460与N型漏极区424之间的沟槽绝缘场板450的上表面上。
第二源极侧栅间隔件489a和第二漏极侧栅间隔件489b可以分别设置在导电场板487的两个侧壁上。设置在与N型漏极区424相对的导电场板487的侧壁上的第二源极侧栅间隔件489a的外侧壁可以接触金属场板460的第二侧壁。可以暴露出设置在与金属场板460相对的导电场板487的侧壁上的第二漏极侧栅间隔件489b的外侧壁。另外，也可以暴露出在第二漏极侧栅间隔件489b与N型漏极区424之间的沟槽绝缘场板450的上表面。
第二源极侧栅间隔件489a和第二漏极侧栅间隔件489b可以相对于穿过导电场板487的中心点的垂直线(未示出)彼此非对称。即，当第二漏极侧栅间隔件489b设置成覆盖导电场板487的右侧壁的整个表面时，第二源极侧栅间隔件489a可以设置成覆盖导电场板487的左侧壁的下部。即，导电场板487的左侧壁的上部可以被第二源极侧栅间隔件489a暴露出来。因而，垂直厚度(即，第二源极侧栅间隔件489a的高度)可以小于第二漏极侧栅间隔件489b的垂直厚度。
设置在沟槽绝缘场板450中的凹陷区454可以与第一漏极侧栅间隔件488b和第二源极侧栅间隔件489a自对齐。即，凹陷区454的左侧壁可以与第一漏极侧栅间隔件488b对齐，而凹陷区454的右侧壁可以与第二源极侧栅间隔件489a对齐。
金属场板460可以覆盖第一漏极侧栅间隔件488b和第二源极侧栅间隔件489a。金属场板460可以设置为与第一栅电极484的右边缘的上表面和第一栅电极484的右侧壁的上部直接接触。金属场板460还可以与第二栅电极485的左边缘的上表面和第二栅电极485的左侧壁的上部直接接触。因而，金属场板460可以与第一栅电极484和第二栅电极485物理连接和电连接。
源极接触插塞471可以设置在N型源极区422和P型接触区426上。漏极接触插塞472可以设置在N型漏极区424上。源极接触插塞471和漏极接触插塞472的每个可以包括与金属场板460相同的金属材料。源极接触插塞471、漏极接触插塞472和金属场板460的上表面可以彼此共面，并且可以位于大体上相同的水平处(由图4中的虚线475来表示)。
第一金属互连线491可以设置在金属场板460的上表面上。第二金属互连线492可以设置在源极接触插塞471的上表面上。第三金属互连线493可以设置在漏极接触插塞472的上表面上。
导通电压或者关断电压可以经由第一金属互连线491而施加至第一栅电极484。导通电压或者关断电压还可以经由第一金属互连线491而施加至金属场板460和第二栅电极485。接地电压VSS可以经由第二金属互连线492而施加至N型源极区422和P型体区432。漏极电压VDD可以经由第三金属互连线493而施加至N型漏极区424。
在高压集成器件400中，第一源极侧栅间隔件488a可以设置在栅叠层486的左侧壁上，并且N型源极区422可以实现为具有LDD结构。即，可以使用栅叠层486作为离子注入掩模而将N型杂质注入至P型体区432内，以在形成第一栅间隔件488a和488b之前形成N型源极延伸区422a。可以使用栅叠层486和第一源极侧栅间隔件488a作为离子注入掩模而将N型杂质注入至P型体区432内，以在形成第一栅间隔件488a和488b之后形成N型深源极区422b。因此，N型源极延伸区422a的侧壁结可以与栅叠层486的侧壁对齐，而N型深源极区422b的侧壁结可以与重叠于N型源极延伸区422a的第一源极侧栅间隔件488a的外侧壁对齐。
图5为图示了根据一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500A的截面图。参见图5，高压集成器件500A可以包括设置在半导体层510内的N型源极区522和N型漏极区524。
半导体层510可以为具有P型导电性的半导体衬底。半导体层510可以为绝缘体上半导体(SOI)衬底。在这种情况下，设置在绝缘体上的半导体层可以具有P型导电性。半导体层510可以为具有P型导电性的外延层。
尽管在附图中未示出，但是半导体层510可以设置在衬底上。在这种情况下，重掺杂有N型杂质的N型掩埋层可以设置在半导体层510与衬底之间。
N型源极区522可以被设置在半导体层510内的P型体区532所包围。P型接触区526可以设置在P型体区532的上部内。P型接触区526的侧壁可以与N型源极区522的侧壁直接接触。N型漏极区524可以被设置在半导体层510内的N型漂移区534所包围。
沟道区540可以限定在N型源极区522与N型漂移区534之间。沟道区540可以包括第一沟道区541和第二沟道区542。第一沟道区541可以对应于P型体区532与N型漂移区534之间的半导体层510的上部。第二沟道区542可以对应于N型源极区522与第一沟道区541之间的P型体区532的上部。
沟槽绝缘场板550a可以设置在沟道区540与N型漏极区524之间的N型漂移区534的上部内。沟槽绝缘场板550a可以包括与设置在半导体层510内的浅沟槽隔离层552相同的材料，所述浅沟槽隔离层将多个集成器件彼此分隔开。可以同时形成沟槽绝缘场板550a和浅沟槽隔离层552。沟槽绝缘场板550a的上表面可以与浅沟槽隔离层552的上表面共面。
沟槽绝缘场板550a可以具有大约3000埃的厚度。N型漂移区534的结深度可以大于沟槽绝缘场板550a的厚度。因而，沟槽绝缘场板550a的下表面可以与N型漂移区534的下表面间隔开某一距离。即，沟槽绝缘场板550a的下表面可以被N型漂移区534覆盖。
沟槽绝缘场板550a可以对应于填充沟槽的绝缘层(例如，氧化物层)，所述沟槽设置在N型漂移区534内，以具有当从N型漂移区534的上表面测量时的某一深度。沟槽绝缘场板550a可以具有相邻于第一沟道区541的第一侧壁550S1和相邻于N型漏极区524的第二侧壁550S2。第一侧壁550S1和第二侧壁550S2可以设置在第一沟道区541与N型漏极区524之间，并且布置在沟道长度方向上。
沟槽绝缘场板550a的第一侧壁550S1和第二侧壁550S2中的任意一个或者二者可以具有倾斜的剖面。或者，沟槽绝缘场板550a的第一侧壁550S1和第二侧550S2中的任意一个或者二者可以具有垂直的剖面。
沟槽绝缘场板550a的第一侧壁550S1可以与相邻于第一沟道区541的N型漂移区534的侧壁间隔开。沟道绝缘场板550a的第二侧壁550S2可以与N型漏极区524间隔开。尽管在附图中未示出，但是在一些实施例中，沟槽绝缘场板550a的第二侧壁550S2可以接触N型漏极区524。
沟槽绝缘场板550a可以具有多个凹陷区551a、552a、553a、554a和555a。图5图示了五个凹陷区551a、552a、553a、554a和555a。然而，本发明不限于此。在一些实施例中，凹陷区的数目可以大于或者小于五。凹陷区551a、552a、553a、554a和555a的每个可以具有当从沟槽绝缘场板550a的上表面起测量时的某一深度。凹陷区551a、552a、553a、554a和555a可以具有相同的深度。
凹陷区551a、552a、553a、554a和555a可以彼此间隔开距离D1。例如，凹陷区551a、552a、553a、554a和555a可以布置在沟道长度方向上，并且可以彼此间隔开距离D1。凹陷区551a、552a、553a、554a和555a中的每个可以具有在沟道长度方向上测量时的宽度W1。即，凹陷区551a、552a、553a、554a和555a可以具有相同的宽度。
第一至第五金属场板561a、562a、563a、564a和565a可以设置在沟槽绝缘场板550a上。金属场板561a、562a、563a、564a和565a的数目可以等于凹陷区551a、552a、553a、554a和555a的数目。第一至第五金属场板561a、562a、563a、564a和565a可以分别填充第一至第五凹陷区551a、552a、553a、554a和555a，并且可以向上延伸，以突出而高于沟槽绝缘场板550a的上表面某一高度。金属场板561a、562a、563a、564a和565a的下部可以分别插入凹陷区551a、552a、553a、554a和555a内。
金属场板561a、562a、563a、564a和565a可以分别与凹陷区551a、552a、553a、554a和555a对齐。因而，金属场板561a、562a、563a、564a和565a之间的距离可以大体上等于凹陷区551a、552a、553a、554a和555a之间的距离D1。此外，在沟道长度方向上测量的金属场板561a、562a、563a、564a和565a的每个的宽度也可以大体上等于凹陷区551a、552a、553a、554a和555a的每个的宽度W1。在一些实施例中，金属场板561a、562a、563a、564a和565a的每个可以包括钨材料。
栅绝缘层582和栅电极584可以顺序地层叠在沟道区540上。在一些实施例中，栅绝缘层582可以包括氧化物材料，而栅电极584可以包括多晶硅材料。栅绝缘层582和栅电极584可以沿着沟道长度方向延伸至N型漂移区534和沟槽绝缘场板550a上。
栅绝缘层582和栅电极584的延伸可以与最靠近沟道区540的第一金属场板561a的侧壁直接接触。因而，栅电极584可以与第一金属场板561a电连接和物理连接。栅电极584的厚度可以小于金属场板561a～565a的突出的高度，金属场板561a～565a突出而高于沟槽绝缘场板550a的上表面。
源极接触插塞572可以设置在N型源极区522和P型接触区526上。漏极接触插塞574可以设置在N型漏极区524上。源极接触插塞572和漏极接触插塞574中的每个可以包括与金属场板561a～565a相同的金属材料。源极接触插塞572、漏极接触插塞574和金属场板561a～565a的上表面可以彼此共面，并且可以位于大体相同的水平处(由图5中的虚线575表示)。
第一金属互连线591可以设置在金属场板561a～565a的上表面上。因而，金属场板561a～565a可以经由第一金属互连线591而彼此电连接。第二金属互连线592可以设置在源极接触插塞572的上表面上。第三金属互连线593可以设置在漏极接触插塞574的上表面上。
导通电压或者关断电压可以经由第一金属互连线591而施加至金属场板561a～565a和栅电极584。接地电压VSS可以经由第二金属互连线592而施加至N型源极区522和P型体区532。漏极电压VDD可以经由第三金属互连线593而施加至N型漏极区524。
高压集成器件500A可以具有改善的击穿电压特性，而不使导通电阻特性劣化。即，如参照图1所述，当P型体区532和半导体层510接地，并且漏极电压VDD施加至N型漏极区524时，可以在N型漂移区534内形成耗尽区。在相邻于N型漂移区534的上表面的N型漂移区534的上部内的耗尽宽度由于沟槽绝缘场板550a的存在而增大。因此，可以在高压集成器件500A的表面处改善N型漂移区534和N型漏极区524的结击穿电压。
另外，在N型漂移区534内的载流子的漂移长度可能由于沟槽绝缘场板550a的存在而增大。因而，可以降低在接触N型漂移区534的第一沟道区541的边缘处的峰值电场，并且可以改善高压集成器件500A的漏极结击穿电压。
即使在N型漂移区534内的载流子的漂移长度由于沟槽绝缘场板550a的存在而增大，施加至第一金属场板561a的导通电压也可以在N型漂移区534内引起额外的载流子(即，电子)累积，以补偿高压集成器件500A的导通电阻特性的劣化。因为多个金属场板(即，第一至第五金属场板561a～565a)排列成沿着沟道长度方向彼此均匀地间隔开，所以当栅偏置电压施加至第一金属互连线591时，由于第一至第五金属场板561a～565a的存在，在沟槽绝缘场板550a的下表面之下、N型漂移区534内分布的等位线可以几乎是平的。分布在N型漂移区534内的等位线的平坦度可以通过改变第一至第五金属场板561a～565a之间的距离和第一至第五金属场板561a～565a的宽度来控制。
图6为图示了根据一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500A’的截面图。在图6中，如图5中所使用的相同的附图标记表示相同或相似的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图6，高压集成器件500A’可以具有与图5中所示的高压集成器件500A大体上相同的配置，除了高压集成器件500A’还包括对应于第二栅叠层的额外栅叠层587a之外。
在图6中，附图标记582a和584a分别表示对应于图5中的栅绝缘层582的第一栅绝缘层和对应于图5的栅电极584的第一栅电极。第一栅绝缘层582a和第一栅电极584a可以组成第一栅叠层586a。
额外栅叠层587a(即，第二栅叠层)可以用作导电场板。第二栅叠层587a可以包括顺序层叠的第二栅绝缘层583a和第二栅电极585a。第二栅绝缘层583a的厚度可以大体上等于第一栅绝缘层582a的厚度，并且第二栅绝缘层583a可以包括与第一栅绝缘层582a相同的材料。
另外，第二栅电极585a的厚度可以大体上等于第一栅电极584a的厚度，并且第二栅电极585a可以包括与第一栅电极584a相同的材料。第二栅叠层587a可以设置在第五金属场板565a与N型漏极区524之间的沟槽绝缘场板550a上。第二栅叠层587a(即，第二栅电极585a)的侧壁可以接触第五金属场板565a的侧壁。因而，第二栅电极585a可以与第五金属场板565a物理连接和电连接。
图7为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500B的截面图。在图7中，如图5中所使用的相同的附图标记表示相同或相似的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图7，高压集成器件500B可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550b，并且沟槽绝缘场板550b可以具有多个凹陷区551b、552b、553b和554b。多个凹陷区551b、552b、553b和554b可以包括布置在沟道长度方向上的第一至第四凹陷区551b、552b、553b和554b。
第一凹陷区551b可以与沟道区540相邻，而第四凹陷区554b可以与N型漏极区524相邻。第一凹陷区551b可以在沟道长度方向上具有第一宽度W21，而第二凹陷区552b至第四凹陷区554b的每个可以在沟道长度方向上具有第二宽度W22。第一宽度W21可以大于第二宽度W22。在一些实施例中，第一宽度W21可以是第二宽度W22的1.5倍至十倍。
尽管图7图示了具有第二宽度W22的凹陷区552b～554b的数目为三的示例，但是本发明不限于此。例如，在一些实施例中，具有第二宽度W22的凹陷区的数目可以小于三或者大于三。凹陷区551b～554b的每个可以具有从沟槽绝缘场板550b的上表面起测量的某一深度。凹陷区551b～554b可以具有大体上相同的深度。凹陷区551b～554b可以彼此间隔开距离D2。
第一至第四金属场板561b、562b、563b和564b可以设置在沟槽绝缘场板550b上。金属场板561b～564b的数目可以等于凹陷区551b～554b的数目。第一至第四金属场板561b～564b可以分别填充第一至第四凹陷区551b～554b，并且可以向上延伸，以突出而高于沟槽绝缘场板550b的上表面某一高度。因而，金属场板561b～564b的下表面可以位于比半导体层510或者沟槽绝缘场板550b的上表面低的水平处。
金属场板561b～564b可以分别与凹陷区551b～554b对齐。因而，金属场板561b～564b之间的距离可以大体上等于凹陷区551b～554b之间的距离D2。另外，第一金属场板561b可以在沟道长度方向上具有与第一宽度W21相同的宽度，而第二至第四金属场板562b～564b的每个可以在沟道长度方向上具有与第二宽度W22相同的宽度。第一金属场板561b的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561b可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561b～564b的每个可以包括钨材料。
图8为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500B’的截面图。在图8中，如图7中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图7所列的相同元件的描述。
参见图8，高压集成器件500B’可以具有与图7中所示的高压集成器件500B大体上相同的配置，除了高压集成器件500B’还包括对应于第二栅叠层的额外栅叠层587b之外。在图8中，附图标记582b和584b分别表示对应于图7中的栅绝缘层582的第一栅绝缘层和对应于图7的栅电极584的第一栅电极。第一栅绝缘层582b和第一栅电极584b可以组成第一栅叠层586b。
额外栅叠层587a(即，第二栅叠层)可以用作导电场板。第二栅叠层587b可以包括顺序层叠的第二栅绝缘层583b和第二栅电极585b。第二栅绝缘层583b的厚度可以大体上等于第一栅绝缘层582b的厚度，而第二栅绝缘层583b可以包括与第一栅绝缘层582b相同的材料。另外，第二栅电极585b的厚度可以大体上等于第一栅电极584b的厚度，并且第二栅电极585b可以包括与第一栅电极584b相同的材料。
第二栅叠层587b可以设置在第四金属场板564b与N型漏极区524之间的沟槽绝缘场板550b上。第二栅叠层587b(即，第二栅电极585b)的侧壁可以接触第四金属场板564b的侧壁。因而，第二栅电极585b可以与第四金属场板564b物理连接和电连接。
图9为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500C的截面图。在图9中，如图5中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图9，高压集成器件500C可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550c，并且沟槽绝缘场板550c可以具有多个凹陷区551c、552c、553c和554c。多个凹陷区551c、552c、553c和554c可以包括布置在沟道长度方向上的第一至第四凹陷区551c、552c、553c和554c。第一凹陷区551c可以与沟道区540相邻，而第四凹陷区554c可以与N型漏极区524相邻。
第一至第四凹陷区551c～554c可以分别具有在沟道长度方向上测量的第一宽度W31、第二宽度W32、第三宽度W33和第四宽度W34。设置为相对靠近栅电极584的凹陷区的宽度可以大于设置为相对远离栅电极584的另一个凹陷区的宽度。例如，在沟道长度方向上测量的第一凹陷区551C的第一宽度W31可以大于在沟道长度方向上测量的第二凹陷区552c的第二宽度W32。在沟道长度方向上测量的第二凹陷区552c的第二宽度W32可以大于在沟道长度方向上测量的第三凹陷区553c的第三宽度W33。
另外，在沟道长度方向上测量的第三凹陷区553c的第三宽度W33可以大于在沟道长度方向上测量的第四凹陷区554c的第四宽度W34。凹陷区551c～554c的每个可以具有从沟槽绝缘场板550c的上表面起测量时的某一深度。凹陷区551c～554c可以具有大体上相同的深度。凹陷区551c～554c可以彼此间隔开距离D3。
第一至第四金属场板561c、562c、563c和564c可以设置在沟槽绝缘场板550c上。金属场板561c～564c的数目可以等于凹陷区551c～554c的数目。第一至第四金属场板561c～564c可以分别填充第一至第四凹陷区551b～554b，并且可以向上延伸，以突出而高于沟槽绝缘场板550c的上表面某一高度。因而，金属场板561c～564c的下表面可以位于比半导体层510或者沟槽绝缘场板550c的上表面低的水平处。
金属场板561c～564c可以分别与凹陷区551c～554c对齐。因而，金属场板561c～564c之间的距离可以大体上等于凹陷区551c～554c之间的距离D3。另外，第一至第四金属场板561c～564c的宽度可以分别等于第一至第四凹陷区551c～554c的第一至第四宽度W31、W32、W33和W34。即，设置为相对靠近栅电极584的一个金属场板的宽度可以大于设置为相对远离栅电极584的另一个金属场板的宽度。
因此，第一金属场板561c可以具有第一宽度W31，而第二金属场板562c可以具有小于第一宽度W31的第二宽度W32。此外，第三金属场板563c可以具有小于第二宽度W32的第三宽度W33，而第四金属场板564c可以具有小于第三宽度W33的第四宽度W34。
第一金属场板561c的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561c可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561c～564c的每个可以包括钨材料。
图10为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500C’的截面图。在图10中，如图9中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图9所列的相同元件的描述。参见图10，高压集成器件500C’可以具有与图9中所示的高压集成器件500C大体上相同的配置，除了高压集成器件500C’还包括对应于第二栅叠层的额外栅叠层587c之外。
在图10中，附图标记582c和584c分别表示对应于图9中的栅绝缘层582的第一栅绝缘层和对应于图9的栅电极584的第一栅电极。第一栅绝缘层582c和第一栅电极584c可以组成第一栅叠层586c。额外栅叠层587c(即，第二栅叠层)可以用作导电场板。
第二栅叠层587c可以包括顺序层叠的第二栅绝缘层583c和第二栅电极585c。第二栅绝缘层583c的厚度可以大体上等于第一栅绝缘层582c的厚度，并且第二栅绝缘层583c可以包括与第一栅绝缘层582c相同的材料。
另外，第二栅电极585c的厚度可以大体上等于第一栅电极584c的厚度，并且第二栅电极585c可以包括与第一栅电极584c相同的材料。第二栅叠层587c可以设置在第四金属场板564c与N型漏极区524之间的沟槽绝缘场板550c上。第二栅叠层587c(即，第二栅电极585c)的侧壁可以接触第四金属场板564c的侧壁。因而，第二栅电极585c可以与第四金属场板564c物理连接和电连接。
图11为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500D的截面图。在图11中，如图5中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图11，高压集成器件500D可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550d，并且沟槽绝缘场板550d可以具有多个凹陷区551d、552d、553d和554d。多个凹陷区551d、552d、553d和554d可以包括布置在沟道长度方向上的第一至第四凹陷区551d、552d、553d和554d。
第一凹陷区551d可以与沟道区540相邻，而第四凹陷区554d可以与N型漏极区524相邻。第一至第四凹陷区551d～554d可以在沟道长度方向上具有相同的宽度W4。凹陷区551d～554d之间的距离可以随着凹陷区551d～554d位于远离栅电极584而增大。
即，第一凹陷区551d与第二凹陷区552d之间的第一距离D41可以小于第二凹陷区552d与第三凹陷区553d之间的距离D42，而第二凹陷区552d与第三凹陷区553d之间的第二距离D42可以小于第三凹陷区553d与第四凹陷区554d之间的第三距离D43。
尽管图11图示了凹陷区551d～554d的数目为四的示例，但是本发明不限于此。例如，在一些实施例中，凹陷区的数目可以小于四或者大于四。凹陷区551d～554d的每个可以具有从沟槽绝缘场板550d的上表面起的某一深度。凹陷区551d～554d可以具有大体上相同的深度。
第一至第四金属场板561d、562d、563d和564d可以设置在沟槽绝缘场板550d上。金属场板561d～564d的数目可以等于凹陷区551d～554d的数目。
第一至第四金属场板561d～564d可以分别填充第一至第四凹陷区551d～554d，并且可以向上延伸，以突出而高于沟槽绝缘场板550d的上表面某一高度。因而，金属场板561d～564d的下表面可以位于比半导体层510或者沟槽绝缘场板550d的上表面低的水平处。
金属场板561d～564d可以分别与凹陷区551d～554d对齐。因而，在沟道长度方向上测量的金属场板561d～564d的宽度可以等于凹陷区551d～554d的宽度W4。另外，金属场板561d～564d之间的距离可以随着金属场板561d～564d位于远离栅电极584而增大。
因此，第一金属场板561d与第二金属场板562d之间的距离可以等于第一距离D41，而第二金属场板562d与第三金属场板563d之间的距离可以等于比第一距离D41大的第二距离D42。另外，第三金属场板563d与第四金属场板564d之间的距离可以等于比第二距离D42大的第三距离D43。第一金属场板561d的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561d可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561d～564d的每个可以包括钨材料。
图12为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500D’的截面图。在图12中，如图11中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图11所列的相同元件的描述。参见图12，高压集成器件500D’可以具有与图11中所示的高压集成器件500D大体上相同的配置，除了高压集成器件500D’还包括对应于第二栅叠层的额外栅叠层587d之外。
在图12中，附图标记582d和584d分别表示对应于图11中的栅绝缘层582的第一栅绝缘层和对应于图11的栅电极584的第一栅电极。第一栅绝缘层582d和第一栅电极584d可以组成第一栅叠层586d。额外栅叠层587d(即，第二栅叠层)可以用作导电场板。第二栅叠层587d可以包括顺序层叠的第二栅绝缘层583d和第二栅电极585d。
第二栅绝缘层583d的厚度可以大体上等于第一栅绝缘层582d的厚度，并且第二栅绝缘层583d可以包括与第一栅绝缘层582d相同的材料。另外，第二栅电极585d的厚度可以大体上等于第一栅电极584d的厚度，并且第二栅电极585d可以包括与第一栅电极584d相同的材料。
第二栅叠层587d可以设置在第四金属场板564d与N型漏极区524之间的沟槽绝缘场板550d上。第二栅叠层587d(例如，第二栅电极585d)的侧壁可以接触第四金属场板564d的侧壁。因而，第二栅电极585d可以与第四金属场板564d物理连接和电连接。
图13为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500E的截面图。在图13中，如图5中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图13，高压集成器件500E可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550e，并且沟槽绝缘场板550e可以具有多个凹陷区551e、552e、553e和554e。多个凹陷区551e、552e、553e和554e可以包括布置在沟道长度方向上的第一至第四凹陷区551e、552e、553e和554e。
第一凹陷区551e可以与沟道区540相邻，而第四凹陷区554e可以与N型漏极区524相邻。第一凹陷区551e可以具有在沟道长度方向上测量的第一宽度W51，而第二至第四凹陷区552e～554e的每个可以具有在沟道长度方向上测量的第二宽度W52。第一宽度W51可以大于第二宽度W52。在一些实施例中，第一宽度W51可以是第二宽度W52的1.5倍至十倍。
尽管图13图示了具有第二宽度W52的凹陷区552e～554e的数目为三的示例，但是本发明不限于此。例如，在一些实施例中，具有第二宽度W52的凹陷区的数目可以小于三或者大于三。
凹陷区551e～554e之间的距离可以随着凹陷区551e～554e位于远离栅电极584而增大。即，第一凹陷区551e与第二凹陷区552e之间的第一距离D51可以小于第二凹陷区552e与第三凹陷区553e之间的第二距离D52。第二凹陷区552e与第三凹陷区553e之间的第二距离D52可以小于第三凹陷区553e与第四凹陷区554e之间的第三距离D53。凹陷区551e～554e的每个可以具有从沟槽绝缘场板550e的上表面起的某一深度。凹陷区551e～554e可以具有大体上相同的深度。
第一至第四金属场板561e、562e、563e和564e可以设置在沟槽绝缘场板550e上。金属场板561e～564e的数目可以等于凹陷区551e～554e的数目。第一至第四金属场板561e～564e可以分别填充第一至第四凹陷区551e～554e，并且可以向上延伸，以突出而高于沟槽绝缘场板550e的上表面某一高度。因而，金属场板561e～564e的下表面可以位于比半导体层510或者沟槽绝缘场板550e的上表面低的水平处。
金属场板561e～564e可以分别与凹陷区551e～554e对齐。因而，第一金属场板561e可以具有第一宽度W51，而第二至第四金属场板562e～564e的每个可以具有比第一宽度W51小的第二宽度W52。
另外,金属场板561e～564e之间的距离可以随着金属场板561e～564e位于远离栅电极584而增大。因此，第一金属场板561e与第二金属场板562e之间的距离可以等于第一距离D51，而第二金属场板562e与第三金属场板563e之间的距离可以等于比第一距离D51大的第二距离D52。另外，第三金属场板563e与第四金属场板564e之间的距离可以等于比第二距离D52大的第三距离D53。第一金属场板561e的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561e可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561e～564e的每个可以包括钨材料。
图14为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500E’的截面图。在图14中，如图13中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图13所列的相同元件的描述。参见图14，高压集成器件500E’可以具有与图13中所示的高压集成器件500E大体上相同的配置，除了高压集成器件500E’还包括对应于第二栅叠层的额外栅叠层587e之外。
在图14中，附图标记582e和584e分别表示对应于图13中的栅绝缘层582的第一栅绝缘层和对应于图13的栅电极584的第一栅电极。第一栅绝缘层582e和第一栅电极584e可以组成第一栅叠层586e。
额外栅叠层587e(即，第二栅叠层)可以用作导电场板。第二栅叠层587e可以包括顺序层叠的第二栅绝缘层583e和第二栅电极585e。第二栅绝缘层583e的厚度可以大体上等于第一栅绝缘层582e的厚度，并且第二栅绝缘层583e可以包括与第一栅绝缘层582e相同的材料。
另外，第二栅电极585e的厚度可以大体上等于第一栅电极584e的厚度，并且第二栅电极585e可以包括与第一栅电极584e相同的材料。第二栅叠层587e可以设置在第四金属场板564e与N型漏极区524之间的沟槽绝缘场板550e上。第二栅叠层587e(即，第二栅电极585e)的侧壁可以接触第四金属场板564e的侧壁。因而，第二栅电极585e可以与第四金属场板564e物理连接和电连接。
图15为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500F的截面图。在图15中，如图5中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图15，高压集成器件500F可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550f，并且沟槽绝缘场板550f可以具有多个凹陷区551f、552f、553f和554f。多个凹陷区551f、552f、553f和554f可以包括布置在沟道长度方向上的第一至第四凹陷区551f、552f、553f和554f。
第一凹陷区551f可以与沟道区540相邻，并且第四凹陷区554f可以与N型漏极区524相邻。第一至第四凹陷区551f、552f、553f和554f可以分别具有在沟道长度方向上测量的第一至第四宽度W61、W62、W63和W64。设置为相对靠近栅电极584的凹陷区的宽度可以大于设置为相对远离栅电极584的另一个凹陷区的宽度。
即，在沟道长度方向上第一凹陷区551f的第一宽度W61可以大于在沟道长度方向上第二凹陷区552f的第二宽度W62，而在沟道长度方向上第二凹陷区552f的第二宽度W62可以大于在沟道长度方向上第三凹陷区553f的第三宽度W63。另外，在沟道长度方向上的第三凹陷区553f的第三宽度W63可以大于在沟道长度方向上第四凹陷区554f的第四宽度W64。
凹陷区551f～554f之间的距离可以随着凹陷区551f～554f位于远离栅电极584而增大。即，第一凹陷区551f与第二凹陷区552f之间的第一距离D61可以小于第二凹陷区552f与第三凹陷区553f之间的第二距离D62，而第二凹陷区552f与第三凹陷区553f之间的第二距离D62可以小于第三凹陷区553f与第四凹陷区554f之间的第三距离D63。凹陷区551f～554f的每个可以具有从沟槽绝缘场板550f的上表面起测量时的某一深度。凹陷区551f～554f可以具有大体上相同的深度。
第一至第四金属场板561f、562f、563f和564f可以设置在沟槽绝缘场板550f上。金属场板561f～564f的数目可以等于凹陷区551f～554f的数目。第一至第四金属场板561f～564f可以分别填充第一至第四凹陷区551f～554f，并且可以向上延伸，以突出而高于沟槽绝缘场板550f的上表面某一高度。因而，金属场板561f～564f的下表面可以位于比半导体层510或者沟槽绝缘场板550f的上表面低的水平处。
第一至第四金属场板561f～564f可以分别与第一至第四凹陷区551f～554f对齐。因而，设置为相对靠近栅电极584的金属场板的宽度可以大于设置为相对远离栅电极584的另一个金属场板的宽度。因此，第一金属场板561f可以具有第一宽度W61，而第二金属场板562f可以具有比第一宽度W61小的第二宽度W62。此外，第三金属场板563f可以具有小于第二宽度W62的第三宽度W63，而第四金属场板564f可以具有小于第三宽度W63的第四宽度W64。
金属场板561f～564f之间的距离可以随着金属场板561f～564f位于远离栅电极584f而增大。即，第一金属场板561f与第二金属场板562f之间的距离可以等于第一距离D61，而第二金属场板562f与第三金属场板563f之间的距离可以等于比第一距离D61大的第二距离D62。另外，第三金属场板563f与第四金属场板564f之间的距离可以等于比第二距离D62大的第三距离D63。
第一金属场板561f的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561f可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561f～564f的每个可以包括钨材料。
图16为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500F’的截面图。在图16中，如图15中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图15所列的相同元件的描述。参见图16，高压集成器件500F’可以具有与图15中所示的高压集成器件500F大体上相同的配置，除了高压集成器件500F’还包括对应于第二栅叠层的额外栅叠层587f之外。
在图16中，附图标记582f和584f分别表示对应于图15中的栅绝缘层582的第一栅绝缘层和对应于图15的栅电极584的第一栅电极。第一栅绝缘层582f和第一栅电极584f可以组成第一栅叠层586f。额外栅叠层587f(即，第二栅叠层)可以用作导电场板。第二栅叠层587f可以包括顺序层叠的第二栅绝缘层583f和第二栅电极585f。
第二栅绝缘层583f的厚度可以大体上等于第一栅绝缘层582f的厚度，并且第二栅绝缘层583f可以包括与第一栅绝缘层582f相同的材料。另外，第二栅电极585f的厚度可以大体上等于第一栅电极584f的厚度，并且第二栅电极585f可以包括与第一栅电极584f相同的材料。
第二栅叠层587f可以设置在第四金属场板564f与N型漏极区524之间的沟槽绝缘场板550f上。第二栅叠层587f(即，第二栅电极585f)的侧壁可以接触第四金属场板564f的侧壁。因而，第二栅电极585f可以与第四金属场板564f物理连接和电连接。
图17为图示了根据另一个实施例的具有沟槽绝缘场板和多个金属场板的高压集成器件500G的截面图。在图17中，如图5中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图5所列的相同元件的描述。
参见图17，高压集成器件500G可以包括对应于图5中的沟槽绝缘场板550a的沟槽绝缘场板550g，并且沟槽绝缘场板550g可以具有多个凹陷区551g、552g、553g、554g和555g。多个凹陷区551g、552g、553g、554g和555g可以包括布置在沟道长度方向上的第一至第五凹陷区551g、552g、553g、554g和555g。第一凹陷区551g可以设置成与沟道区540相邻，而第五凹陷区554g可以设置成与N型漏极区524相邻。
第一凹陷区551e可以具有在沟道长度方向上测量的第一宽度W71，而第二至第五凹陷区552g～555g的每个可以具有在沟道长度方向上测量的第二宽度W72。第一宽度W71可以大于第二宽度W72。在一些实施例中，第一宽度W71可以是第二宽度W72的1.5倍至十倍。
凹陷区552g～555g可以沿着沟道长度方向彼此间隔开。凹陷区552g～555g之间的每个距离可以为第一距离D71或者第二距离D72。具体地，第一凹陷区551g和第二凹陷区552g可以彼此间隔开第一距离D71，而第二凹陷区552g与第三凹陷区553g也可以彼此间隔开第一距离D71。第三凹陷区553g和第四凹陷区554g可以彼此间隔开第二距离D72，而第四凹陷区554g与第五凹陷区555g也可以彼此间隔开第二距离D72。第二距离D72可以大于第一距离D71。凹陷区551g～555g的每个可以具有当从沟槽绝缘场板550g的上表面起测量时的某一深度。凹陷区551g～555g可以具有大体上相同的深度。
第一至第五金属场板561g、562g、563g、564g和565g可以设置在沟槽绝缘场板550g上。金属场板561g～565g的数目可以等于凹陷区551g～554g的数目。第一至第五金属场板561g～565g可以分别填充第一至第五凹陷区551g～555g，并且可以向上延伸，以突出而高于沟槽绝缘场板550g的上表面某一高度。因而，金属场板561g～565g的下表面可以位于比半导体层510或者沟槽绝缘场板550g的上表面低的水平处。
第一至第五金属场板561g～565g可以分别与第一至第五凹陷区551g～555g对齐。因而，第一金属场板561g可以具有第一宽度W71，而第二至第五金属场板562g～565g的每个可以具有比第一宽度W71小的第二宽度W72。
另外，金属场板561g～565g之间的距离可以分别等于凹陷区551g～555g之间的距离。具体地，第一金属场板561g和第二金属场板562g可以彼此间隔开第一距离D71，而第二金属场板562g与第三金属场板563g也可以彼此间隔开第一距离D71。另外，第三金属场板563g和第四金属场板564g可以彼此间隔开第二距离D72，而第四金属场板564g与第五金属场板565g也可以彼此间隔开第二距离D72。
第一金属场板561g的侧壁的一部分可以与栅电极584的侧壁直接接触。因而，第一金属场板561g可以与栅电极584物理连接和电连接。在一些实施例中，金属场板561g～565g的每个可以包括钨材料。
图18为图示了根据另一个实施例的具有沟槽绝缘场板、多个金属场板和导电场板的高压集成器件500G’的截面图。在图18中，如图17中所使用的相同的附图标记表示相同的元件。因而，在下文中将省略或者简要地提及如参照图17所列的相同元件的描述。参见图18，高压集成器件500G’可以具有与图17中所示的高压集成器件500G大体上相同的配置，除了高压集成器件500G’还包括对应于第二栅叠层的额外栅叠层587g之外。
在图18中，附图标记582g和584g分别表示对应于图17中的栅绝缘层582的第一栅绝缘层和对应于图17的栅电极584的第一栅电极。第一栅绝缘层582g和第一栅电极584g可以组成第一栅叠层586g。额外栅叠层587g(即，第二栅叠层)可以用作导电场板。第二栅叠层587g可以包括顺序层叠的第二栅绝缘层583g和第二栅电极585g。
第二栅绝缘层583g的厚度可以大体上等于第一栅绝缘层582g的厚度，并且第二栅绝缘层583g可以包括与第一栅绝缘层582g相同的材料。另外，第二栅电极585g的厚度可以大体上等于第一栅电极584g的厚度，并且第二栅电极585g可以包括与第一栅电极584g相同的材料。
第二栅叠层587g可以设置在第五金属场板565g与N型漏极区524之间的沟槽绝缘场板550g上。第二栅叠层587g(即，第二栅电极585g)的侧壁可以接触第五金属场板565g的侧壁。因而，第二栅电极585g可以与第五金属场板565g物理连接和电连接。
以上出于说明性的目的公开了本发明的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (28)

1.一种高压集成器件，包括：
源极区和漏极区，设置在半导体层内并且彼此间隔开；
漂移区，设置在半导体层内并且包围漏极区；
沟道区，限定在半导体层内并且在源极区与漂移区之间；
沟槽绝缘场板，设置在漂移区内；
凹陷区，设置在沟槽绝缘场板内；
金属场板，设置在沟槽绝缘场板之上，并且填充凹陷区；
栅绝缘层，设置在沟道区之上，并且延伸在漂移区之上和沟槽绝缘场板之上；以及
栅电极，设置在栅绝缘层之上。
2.根据权利要求1所述的高压集成器件，其中，沟槽绝缘场板为填充沟槽的绝缘层，沟槽设置在漂移区内，以具有从漂移区的上表面起的某一深度。
3.根据权利要求1所述的高压集成器件，其中，沟槽绝缘场板设置在漂移区的上部内，并且在沟道区与漏极区之间。
4.根据权利要求1所述的高压集成器件，其中，凹陷区的侧壁与栅绝缘层的侧壁对齐，并且还与栅电极的侧壁对齐。
5.根据权利要求1所述的高压集成器件，其中，金属场板突出至高于沟槽绝缘场板的上表面的水平处。
6.根据权利要求5所述的高压集成器件，其中，金属场板的上表面位于比栅电极的上表面高的水平处。
7.根据权利要求1所述的高压集成器件，其中，金属场板与栅电极电连接。
8.根据权利要求1所述的高压集成器件，还包括：
源极接触插塞，与源极区耦接；以及
漏极接触插塞，与漏极区耦接，
其中，金属场板的上表面位于与源极接触插塞和漏极接触插塞的上表面大体上相同的水平处。
9.根据权利要求1所述的高压集成器件，还包括：
导电场板，设置在沟槽绝缘场板的上表面之上。
10.根据权利要求9所述的高压集成器件，其中，金属场板与栅电极和导电场板直接接触。
11.根据权利要求9所述的高压集成器件，
其中，导电场板包括垂直层叠的绝缘层和导电层，
其中，导电场板的绝缘层包括与栅绝缘层相同的材料，以及
其中，导电场板的导电层包括与栅电极相同的材料。
12.根据权利要求9所述的高压集成器件，其中，相邻于漏极区的沟槽绝缘场板的边缘不被导电场板覆盖。
13.一种高压集成器件，包括：
源极区和漏极区，设置在半导体层内并且彼此间隔开；
漂移区，设置在半导体层内并且包围漏极区；
沟道区，限定在源极区与漂移区之间的半导体层内；
沟槽绝缘场板，设置在漂移区内；
凹陷区，设置在沟槽绝缘场板内；
金属场板，设置在沟槽绝缘场板之上，并且填充凹陷区；
第一栅叠层，设置在沟道区之上，并且延伸至漂移区之上和沟槽绝缘场板之上，其中，第一栅叠层包括层叠的第一栅绝缘层和第一栅电极；
第一源极侧栅间隔件和第一漏极侧栅间隔件，分别设置在第一栅叠层的第一侧壁和第二侧壁之上；
第二栅叠层，设置在沟槽绝缘场板之上，其中，第二栅叠层包括层叠的第二栅绝缘层和第二栅电极；以及
第二源极侧栅间隔件和第二漏极侧栅间隔件，分别设置在第二栅叠层的第一侧壁和第二侧壁上。
14.根据权利要求13所述的高压集成器件，其中，沟槽绝缘场板为绝缘层并且填充沟槽，沟槽设置在漂移区内，以具有从漂移区的上表面起的某一深度。
15.根据权利要求13所述的高压集成器件，其中，沟槽绝缘场板设置在漂移区的上部内并且在沟道区与漏极区之间。
16.根据权利要求13所述的高压集成器件，其中，凹陷区的两个侧壁分别与第一漏极侧栅间隔件和第二源极侧栅间隔件对齐。
17.根据权利要求13所述的高压集成器件，其中，金属场板突出至高于沟槽绝缘场板的上表面的水平处。
18.根据权利要求17所述的高压集成器件，其中，金属场板的上表面位于比第一栅电极和第二栅电极的上表面高的水平处。
19.根据权利要求13所述的高压集成器件，其中，金属场板与第一栅电极和第二栅电极物理分隔开。
20.根据权利要求13所述的高压集成器件，还包括：
第一栅接触插塞，与第一栅电极耦接；
第二栅接触插塞，与第二栅电极耦接；
源极接触插塞，与源极区耦接；
漏极接触插塞，与漏极区耦接；以及
金属互连线，与第一栅接触插塞、第二栅接触插塞和金属场板共同耦接，
其中，金属场板的上表面位于与第一栅接触插塞、第二栅接触插塞、源极接触插塞和漏极接触插塞的上表面大体上相同的水平处。
21.根据权利要求13所述的高压集成器件，其中，金属场板与第一漏极侧栅间隔件和第二源极侧栅间隔件直接接触。
22.根据权利要求13所述的高压集成器件，其中，相邻于漏极区的沟槽绝缘场板的边缘不被第二栅叠层覆盖。
23.根据权利要求13所述的高压集成器件，
其中，第一源极侧栅间隔件和第一漏极侧栅间隔件相对于穿过第一栅叠层的中心点的垂直线而彼此具有非对称结构，以及
其中，第二源极侧栅间隔件和第二漏极侧栅间隔件相对于穿过第二栅叠层的中心点的垂直线而彼此具有非对称结构。
24.根据权利要求23所述的高压集成器件，
其中，第一源极侧栅间隔件覆盖第一栅电极的第一侧壁的整个表面，
其中，第一漏极侧栅间隔件暴露出第一栅电极的第二侧壁的上部，
其中，第二源极侧栅间隔件暴露出第二栅电极的第一侧壁的上部，以及
其中，第二漏极侧栅间隔件覆盖第二栅电极的第二侧壁的整个表面。
25.根据权利要求24所述的高压集成器件，其中，金属场板直接接触第一栅电极的边缘、被第一漏极侧栅间隔件暴露出的第一栅电极的第二侧壁的上部、第二栅电极的边缘、以及被第二源极侧栅间隔件暴露出的第二栅电极的第一侧壁的上部。
26.根据权利要求23所述的高压集成器件，还包括：
源极接触插塞，与源极区耦接；以及
漏极接触插塞，与漏极区耦接，
其中，金属场板的上表面位于与源极接触插塞和漏极接触插塞的上表面大体上相同的水平处。
27.一种高压集成器件，包括：
源极区和漏极区，设置在半导体层内并且彼此间隔开；
漂移区，设置在半导体层内并且包围漏极区；
沟道区，形成在半导体层内并且在源极区与漂移区之间；
沟槽绝缘场板，设置在漂移区内；
多个凹陷区，形成在沟槽绝缘场板内，其中，多个凹陷区彼此间隔开，并且布置在沟道长度方向上；
多个金属场板，设置在沟槽绝缘场板之上，并且分别填充多个凹陷区；
栅绝缘层，形成在沟道区之上，并且延伸至漂移区之上和沟槽绝缘场板之上；以及
栅电极，设置在栅绝缘层之上。
28.根据权利要求27所述的高压集成器件，其中，多个金属场板包括位于靠近栅电极的第一金属场板，以及
其中，第一金属场板与栅电极直接接触。
CN201610638717.8A 2015-10-07 2016-08-05 具有沟槽绝缘场板和金属场板的横向高压集成器件 Active CN106571393B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2015-0140942 2015-10-07
KR1020150140942A KR102286013B1 (ko) 2015-10-07 2015-10-07 트랜치 절연 필드플레이트 및 금속 필드플레이트를 갖는 수평형 고전압 집적소자

Publications (2)

Publication Number Publication Date
CN106571393A true CN106571393A (zh) 2017-04-19
CN106571393B CN106571393B (zh) 2022-04-15

Family

ID=58500107

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610638717.8A Active CN106571393B (zh) 2015-10-07 2016-08-05 具有沟槽绝缘场板和金属场板的横向高压集成器件

Country Status (4)

Country Link
US (1) US9852993B2 (zh)
KR (1) KR102286013B1 (zh)
CN (1) CN106571393B (zh)
TW (1) TWI736540B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110323138A (zh) * 2019-06-20 2019-10-11 上海华虹宏力半导体制造有限公司 一种ldmos器件的制造方法
CN110610994A (zh) * 2019-07-17 2019-12-24 成都芯源系统有限公司 一种横向双扩散金属氧化物半导体场效应晶体管
CN110729190A (zh) * 2018-07-16 2020-01-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110767740A (zh) * 2018-07-27 2020-02-07 无锡华润上华科技有限公司 半导体器件及其制造方法
CN112951923A (zh) * 2021-03-30 2021-06-11 东南大学 提高碳化硅横向双扩散场效应管表面迁移率方法及器件
WO2021135265A1 (zh) * 2019-12-31 2021-07-08 无锡华润上华科技有限公司 Ldmos器件及其制备方法
CN113889523A (zh) * 2020-07-01 2022-01-04 苏州华太电子技术有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN114497173A (zh) * 2020-11-12 2022-05-13 苏州华太电子技术有限公司 应用于射频功率放大的双埋沟rfldmos器件

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10653904B2 (en) 2017-12-02 2020-05-19 M-Fire Holdings, Llc Methods of suppressing wild fires raging across regions of land in the direction of prevailing winds by forming anti-fire (AF) chemical fire-breaking systems using environmentally clean anti-fire (AF) liquid spray applied using GPS-tracking techniques
US11865390B2 (en) 2017-12-03 2024-01-09 Mighty Fire Breaker Llc Environmentally-clean water-based fire inhibiting biochemical compositions, and methods of and apparatus for applying the same to protect property against wildfire
US11865394B2 (en) 2017-12-03 2024-01-09 Mighty Fire Breaker Llc Environmentally-clean biodegradable water-based concentrates for producing fire inhibiting and fire extinguishing liquids for fighting class A and class B fires
US11826592B2 (en) 2018-01-09 2023-11-28 Mighty Fire Breaker Llc Process of forming strategic chemical-type wildfire breaks on ground surfaces to proactively prevent fire ignition and flame spread, and reduce the production of smoke in the presence of a wild fire
KR20190109685A (ko) 2018-03-16 2019-09-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
JP7175864B2 (ja) * 2019-09-17 2022-11-21 株式会社東芝 半導体装置
US11227921B2 (en) * 2019-11-22 2022-01-18 Nxp Usa, Inc. Laterally-diffused metal-oxide semiconductor transistor and method therefor
KR102321273B1 (ko) 2019-12-03 2021-11-03 현대모비스 주식회사 전력 반도체 소자 및 그 제조방법
US20210193805A1 (en) * 2019-12-18 2021-06-24 Monolithic Power Systems, Inc. Lateral transistor with lateral conductive field plate over a field plate positioning layer
KR102081561B1 (ko) * 2020-01-13 2020-02-26 매그나칩 반도체 유한회사 반도체 소자 및 이의 제조방법
US11911643B2 (en) 2021-02-04 2024-02-27 Mighty Fire Breaker Llc Environmentally-clean fire inhibiting and extinguishing compositions and products for sorbing flammable liquids while inhibiting ignition and extinguishing fire
US11398557B2 (en) * 2020-08-18 2022-07-26 Vanguard International Semiconductor Corporation Semiconductor device
US11515416B2 (en) * 2020-09-23 2022-11-29 Nxp Usa, Inc. Laterally-diffused metal-oxide semiconductor transistor and method therefor
TW202238994A (zh) * 2021-03-29 2022-10-01 聯華電子股份有限公司 半導體裝置
CN115206802A (zh) * 2021-04-12 2022-10-18 联华电子股份有限公司 横向扩散金属氧化物半导体元件及其制作方法
DE102022102333A1 (de) 2022-02-01 2023-08-03 Infineon Technologies Ag Feldeffekttransistor mit dielektrikumsstruktur
TW202410464A (zh) * 2022-08-25 2024-03-01 聯華電子股份有限公司 橫向擴散金氧半導體結構
US20240162345A1 (en) * 2022-11-10 2024-05-16 Globalfoundries U.S. Inc. Transistor with metal field plate contact
TWI828536B (zh) * 2023-02-08 2024-01-01 力晶積成電子製造股份有限公司 電晶體結構及其製造方法

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348668B1 (ko) * 1993-08-10 2002-11-23 코닌클리케 필립스 일렉트로닉스 엔.브이. 박막soi장치및그제조방법
US20100237412A1 (en) * 2009-03-23 2010-09-23 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
KR20110078946A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
CN102386211A (zh) * 2010-08-31 2012-03-21 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
CN103022097A (zh) * 2012-12-28 2013-04-03 上海集成电路研发中心有限公司 一种槽栅功率器件及制造方法
US20130187226A1 (en) * 2012-01-20 2013-07-25 SK Hynix Inc. Lateral double diffused mos transistors and methods of fabricating the same
US20130341714A1 (en) * 2012-06-20 2013-12-26 Samsung Electronics Co., Ltd. Semiconductor device having power metal-oxide-semiconductor transistor
CN104882481A (zh) * 2014-02-27 2015-09-02 瑞萨电子株式会社 半导体器件

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20060009487A (ko) 2004-07-24 2006-02-01 주식회사 하이닉스반도체 반도체 소자의 제조방법
US7368785B2 (en) * 2005-05-25 2008-05-06 United Microelectronics Corp. MOS transistor device structure combining Si-trench and field plate structures for high voltage device
KR101907694B1 (ko) * 2012-03-06 2018-10-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조방법
TWM435722U (en) 2012-03-22 2012-08-11 Excelliance Mos Corp Power MOSFET
US9245903B2 (en) * 2014-04-11 2016-01-26 International Business Machines Corporation High voltage metal oxide semiconductor field effect transistor integrated into extremely thin semiconductor on insulator process
DE102015112427B4 (de) * 2015-07-29 2017-04-06 Infineon Technologies Ag Halbleitervorrichtung mit einer allmählich zunehmenden Felddielektrikumsschicht und Verfahren zum Herstellen einer Halbleitervorrichtung

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100348668B1 (ko) * 1993-08-10 2002-11-23 코닌클리케 필립스 일렉트로닉스 엔.브이. 박막soi장치및그제조방법
US20100237412A1 (en) * 2009-03-23 2010-09-23 Infineon Technologies Ag Semiconductor devices and methods for manufacturing a semiconductor device
KR20110078946A (ko) * 2009-12-31 2011-07-07 주식회사 동부하이텍 반도체 소자 및 그의 제조방법
CN102386211A (zh) * 2010-08-31 2012-03-21 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
US20130187226A1 (en) * 2012-01-20 2013-07-25 SK Hynix Inc. Lateral double diffused mos transistors and methods of fabricating the same
US20130341714A1 (en) * 2012-06-20 2013-12-26 Samsung Electronics Co., Ltd. Semiconductor device having power metal-oxide-semiconductor transistor
CN103022097A (zh) * 2012-12-28 2013-04-03 上海集成电路研发中心有限公司 一种槽栅功率器件及制造方法
CN104882481A (zh) * 2014-02-27 2015-09-02 瑞萨电子株式会社 半导体器件

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110729190A (zh) * 2018-07-16 2020-01-24 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110729190B (zh) * 2018-07-16 2024-02-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN110767740B (zh) * 2018-07-27 2021-10-15 无锡华润上华科技有限公司 半导体器件及其制造方法
CN110767740A (zh) * 2018-07-27 2020-02-07 无锡华润上华科技有限公司 半导体器件及其制造方法
CN110323138B (zh) * 2019-06-20 2021-04-06 上海华虹宏力半导体制造有限公司 一种ldmos器件的制造方法
CN110323138A (zh) * 2019-06-20 2019-10-11 上海华虹宏力半导体制造有限公司 一种ldmos器件的制造方法
CN110610994A (zh) * 2019-07-17 2019-12-24 成都芯源系统有限公司 一种横向双扩散金属氧化物半导体场效应晶体管
WO2021135265A1 (zh) * 2019-12-31 2021-07-08 无锡华润上华科技有限公司 Ldmos器件及其制备方法
CN113889523A (zh) * 2020-07-01 2022-01-04 苏州华太电子技术有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN113889523B (zh) * 2020-07-01 2024-04-26 苏州华太电子技术股份有限公司 基于立体栅场板结构的半导体器件及其制作方法
CN114497173A (zh) * 2020-11-12 2022-05-13 苏州华太电子技术有限公司 应用于射频功率放大的双埋沟rfldmos器件
CN114497173B (zh) * 2020-11-12 2023-10-31 苏州华太电子技术股份有限公司 应用于射频功率放大的双埋沟rfldmos器件
CN112951923A (zh) * 2021-03-30 2021-06-11 东南大学 提高碳化硅横向双扩散场效应管表面迁移率方法及器件

Also Published As

Publication number Publication date
CN106571393B (zh) 2022-04-15
KR20170041477A (ko) 2017-04-17
KR102286013B1 (ko) 2021-08-05
TWI736540B (zh) 2021-08-21
TW201714224A (zh) 2017-04-16
US9852993B2 (en) 2017-12-26
US20170104097A1 (en) 2017-04-13

Similar Documents

Publication Publication Date Title
CN106571393A (zh) 具有沟槽绝缘场板和金属场板的横向高压集成器件
US8399957B2 (en) Dual-depth self-aligned isolation structure for a back gate electrode
CN103875074B (zh) 绝缘栅晶体管及其生产方法
US9054183B2 (en) Trenched and implanted accumulation mode metal-oxide-semiconductor field-effect transistor
US8581341B2 (en) Power MOSFET with embedded recessed field plate and methods of fabrication
KR101404906B1 (ko) 자기-바이어스 전극을 포함하는 수평형 전력 디바이스
JP4928947B2 (ja) 超接合デバイスの製造方法
US7582519B2 (en) Method of forming a trench structure having one or more diodes embedded therein adjacent a PN junction
JP5118270B2 (ja) 埋め込みゲートを有するｍｏｓゲート装置
US7446375B2 (en) Quasi-vertical LDMOS device having closed cell layout
US9245995B2 (en) Semiconductor device having power metal-oxide-semiconductor transistor
TWI412071B (zh) 自對準電荷平衡的功率雙擴散金屬氧化物半導體製備方法
TW201543671A (zh) 半導體裝置
CN106549052B (zh) 横向扩散金属氧化物半导体晶体管及其制作方法
JP2005503023A (ja) トレンチ・ゲート半導体デバイスおよびその製造
CN109659351A (zh) 绝缘栅双极晶体管
CN110880531A (zh) 半导体器件和方法
US10608103B2 (en) Method for forming vertical field effect transistor devices having alternating drift regions and compensation regions
CN107275388B (zh) 一种横向高压器件
US20210234023A1 (en) Lateral trench transistor device
CN112614841A (zh) 分裂栅闪存单元
CN102449770B (zh) 用于半导体器件的3d沟道结构
CN105374863B (zh) 绝缘栅极双极性晶体管及其制造方法
CN215731715U (zh) 集成电路
KR20240058033A (ko) 반도체 기판에 대한 콘택을 제조하는 방법 및 트랜지스터 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
TA01 Transfer of patent application right
TA01 Transfer of patent application right

Effective date of registration: 20170830

Address after: Han Guo Zhong Qing Road

Applicant after: SK hynix system ic Inc.

Address before: Gyeonggi Do, South Korea

Applicant before: Sk Hynix Inc.

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20240716

Address after: No. 702 Zhide Avenue, Xinwu District, Wuxi City, Jiangsu Province

Patentee after: SK Hynix System Integrated Circuit (Wuxi) Co.,Ltd.

Country or region after: China

Address before: Han Guozhongqingbeidao

Patentee before: SK hynix system ic Inc.

Country or region before: Republic of Korea