CN106531807B - 半导体装置 - Google Patents

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Abstract

提供阈值变动得到抑制的半导体装置。实施方式的半导体装置具备：第1氮化物半导体层；源极电极，设置在第1氮化物半导体层上；漏极电极，设置在第1氮化物半导体层上；栅极电极，设置在源极电极与漏极电极之间；第1膜，设置在第1氮化物半导体层上的源极电极与栅极电极之间以及栅极电极与漏极电极之间，该第1膜的氢扩散系数比硅氧化膜的氢扩散系数低；以及第2膜，设置在第1膜上。

Description

半导体装置
相关申请的交叉引用
本申请基于日本专利申请2015－181270(申请日：2015年9月14日)，要求享受该申请的优先权利益。本申请通过参照该申请，包含该申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
例如，开关电源、逆变器等电路中使用开关元件、二极管等半导体元件。这些半导体元件被要求高耐压以及低导通电阻。并且，耐压与导通电阻的关系存在由半导体材料决定的权衡关系。
通过技术开发的进步，半导体元件实现了接近作为主要的半导体材料的硅的界限的低导通电阻。为了进一步提高耐压或进一步减小导通电阻，需要变更半导体材料。通过将GaN或AlGaN等GaN类半导体、碳化硅(SiC)等宽带隙半导体用作开关元件的半导体材料，能够改善由半导体材料决定的权衡关系，能够实现高耐压及低导通电阻。
发明内容
本发明要解决的课题在于提供阈值变动得到抑制的半导体装置。
实施方式的半导体装置具备：第1氮化物半导体层；源极电极，设置在第1氮化物半导体层上；漏极电极，设置在第1氮化物半导体层上；栅极电极，设置在源极电极与漏极电极之间；第1膜，设置在第1氮化物半导体层上的、源极电极与栅极电极之间以及栅极电极与漏极电极之间，氢扩散系数比硅氧化膜的氢扩散系数低；以及第2膜，设置在第1膜上。
根据上述结构，可提供阈值变动得到抑制的半导体装置。
附图说明
图1是第1实施方式的半导体装置的示意截面图。
图2A、2B、2C、2D是说明第1实施方式的半导体装置的作用效果的图。
图3是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意截面图。
图4是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意截面图。
图5是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意截面图。
图6是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意截面图。
图7是第1实施方式的半导体装置的制造方法中，制造中途的半导体装置的示意截面图。
图8是第2实施方式的半导体装置的示意截面图。
图9是第3实施方式的半导体装置的示意截面图。
图10是第4实施方式的半导体装置的示意截面图。
图11是第5实施方式的半导体装置的示意截面图。
图12是第6实施方式的半导体装置的示意截面图。
图13是第7实施方式的半导体装置的示意截面图。
图14是第8实施方式的半导体装置的示意截面图。
图15是第9实施方式的半导体装置的示意截面图。
图16是第10实施方式的半导体装置的示意截面图。
图17是第11实施方式的半导体装置的示意截面图。
图18A－18D是第11实施方式的第1变形例的半导体装置的示意截面图。
图19是第11实施方式的第2变形例的半导体装置的示意截面图。
图20是第12实施方式的半导体装置的示意截面图。
图21是第13实施方式的半导体装置的示意截面图。
图22是第14实施方式的半导体装置的示意截面图。
图23是第15实施方式的半导体装置的示意截面图。
图24是第16实施方式的半导体装置的示意截面图。
附图标记说明
10 基板
12 第3半导体层(缓冲器层)
14 第1氮化物半导体层
14a 第1半导体层
14b 第2半导体层
16 槽
16a 槽的底部
16b 槽的侧面
18 第2氮化物半导体层(JFET)
20 第1膜(氢透过抑制膜)
22 第2膜(层间绝缘膜)
24 第1氮化膜
26 第2氮化膜
30 第1氧化膜(栅极绝缘膜)
32 第2氧化膜
40 源极电极
42 源极场板电极
50 栅极电极
51a 第1电极部
51b 第2电极部
52 栅极场板电极
60 漏极电极
100 半导体装置
200 半导体装置
300 半导体装置
400 半导体装置
500 半导体装置
600 半导体装置
800 半导体装置
900 半导体装置
1000 半导体装置
1100 半导体装置
1200 半导体装置
1300 半导体装置
1400 半导体装置
1500 半导体装置
1600 半导体装置
具体实施方式
(第1实施方式)
本实施方式的半导体装置具备：第1氮化物半导体层；设置在第1氮化物半导体层上的源极电极；设置在第1氮化物半导体层上的漏极电极；设置在源极电极与漏极电极之间的栅极电极；第1膜，设置在第1氮化物半导体层上的、源极电极与栅极电极之间以及栅极电极与漏极电极之间，氢扩散系数比硅氧化膜的氢扩散系数低；以及设置在第1膜上的第2膜。
以下，使用附图对本发明的实施方式进行说明。
本说明书中，有对于相同或类似的部件附加相同的附图标记并省略重复的说明的情况。
本说明书中，“GaN类半导体”是GaN(氮化镓)、AlN(氮化铝)、InN(氮化铟)以及具备它们的中间组成的半导体的统称。
本说明书中，“未掺杂”是指杂质浓度为1×1016cm－3以下。
本说明书中，为了表示部件等的位置关系，将附图的上方向记述为“上”，将附图的下方向记述为“下”。本说明书中，“上”、“下”的概念并不一定是表示与重力方向的关系的用语。
图1是本实施方式的半导体装置的示意截面图。本实施方式的半导体装置是使用了GaN类半导体的HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。
半导体装置100具备基板10、第3半导体层12、第1氮化物半导体层14、第1膜20、第2膜22、第1氮化膜24、第1氧化膜30、源极电极40、栅极电极50以及漏极电极60。
基板10优选使用例如硅(Si)基板、碳化硅(SiC)基板或蓝宝石(Al2O3)基板。
第1氮化物半导体层14设置在基板10上。为了成为迁移率高的HEMT构造的晶体管，优选的是，第1氮化物半导体层14具有第1半导体层14a、以及设置在第1半导体层14a上且带隙比第1半导体层14a大的第2半导体层14b。第1半导体层14a例如是未掺杂的AlXGa1－XN(0≤X＜1)。更具体而言，例如是未掺杂的GaN。第1半导体层14a的膜厚例如是0.5μm以上且3μm以下。第2半导体层14b例如是未掺杂的AlYGa1－YN(0＜Y≤1、X＜Y)。更具体而言，例如是未掺杂的Al0.2Ga0.8N。第2半导体层14b的膜厚例如是15nm以上且50nm以下。
在第1半导体层14a与第2半导体层14b之间形成异质结界面。在半导体装置100的导通动作时，在异质结界面形成二维电子气(2DEG)，成为载流子。
第3半导体层12优选设置在基板10与第1氮化物半导体层14之间。第3半导体层12为缓冲器层，具备对基板10与第1氮化物半导体层14之间的栅格不匹配进行缓和的功能。第3半导体层12例如具有氮化铝镓(AlWGa1－WN(0＜W＜1))的多层构造。
源极电极40和漏极电极60设置在第1氮化物半导体层14上。栅极电极50设置在第1氮化物半导体层14上的、源极电极40与漏极电极60之间。源极电极40、栅极电极50以及漏极电极60例如是具有钛(Ti)与铝(Al)的层叠构造或者镍(Ni)与金(Au)的层叠构造的金属电极。源极电极40及漏极电极60与第1氮化物半导体层14或第2半导体层14b优选的是被欧姆接合。源极电极40与漏极电极60的距离例如是5μm以上且30μm以下。
第1氮化物半导体层14例如具有槽16，该槽16设置在第1半导体层14a上以及第2半导体层14b上，具有设置在第1半导体层14a内的底部16a和侧面16b。栅极电极50例如具有设置在槽16内的第1电极部51a、以及设置在第2半导体层14b上且与第1电极部51a电连接的第2电极部51b。由此，半导体装置100成为常闭的HEMT。
第1膜20设置在第1氮化物半导体层14上的、源极电极40与栅极电极50之间以及栅极电极50与漏极电极60之间。第1膜20的氢扩散系数比硅氧化膜的氢扩散系数低。硅氧化膜例如是SiO2。
第1膜20例如是含有硅(Si)、铝(Al)、氧(O)以及氮(N)的SiAlON。由此，能够实现具有比硅氧化膜低的氢扩散系数的膜。
此外，第1膜20例如含有稀土类氢化物等吸氢合金(日语：水素吸蔵合金)。由此，能够实现具有比硅氧化膜低的氢扩散系数的膜。为了使半导体装置100发挥其功能，第1膜20的电阻优选为106Ω以上。
第1膜20的氢扩散系数和硅氧化膜的氢扩散系数的测定例如可以通过电气化学性地放出氢、并进行与氢的放出速度对应的电流的时间积分等公知的方法来测定。
第2膜22设置在第1膜20上。第2膜22为层间绝缘膜，例如含有SiO2等硅氧化物或SiN等硅氮化物。
第1氧化膜30设置在第1膜20与第2膜22之间、槽16内的第2半导体层14b与第1电极部51a之间、以及槽16内的第1半导体层14a与第1电极部51a之间。第1氧化膜30为栅极绝缘膜。第1氧化膜30的膜厚例如为10nm以上且100nm以下。第1氧化膜30例如含有SiO2等硅氧化物或Al2O3等铝氧化物。
第1氮化膜24优选设置在第1膜20与第1氧化膜30之间、槽16内的第2半导体层14b与第1氧化膜30之间、以及槽16内的第1半导体层14a与第1氧化膜30之间。第1氮化膜24通过在第1氮化物半导体层14的表面形成镓氧化物(GaOx)、增加界面能级密度，来抑制因电流崩塌等而半导体装置100的可靠性降低。第1氮化膜24例如含有SiN等硅氮化物、AlN等铝氮化物。
第1氮化膜24的膜厚优选为比第1氧化膜30的膜厚小，0.2nm以上且小于2nm，以免具有作为块体(bulk)的性质。
第1氮化膜24的等价氧化膜厚与第1氧化膜30的等价氧化膜厚之和优选的是，在将半导体装置100以电压10V进行驱动的情况下优选20nm以上、且在将半导体装置100以电压20V进行驱动的情况下优选100nm以下。
由于不易在第1氮化物半导体层14与第1氮化膜24的界面形成电子阱(drop)而能够得到良好的特性的半导体装置100，所以第1氮化膜24优选的是含有单结晶的氮化铝AlN。单结晶的AlN优选地能够通过MOCVD(Metal Organic Vapor Phase Epitaxy：有机金属气相成长法)来形成。此外，关于所形成的AlN是否是单结晶，能够通过椭圆偏振光谱(日语：分光エリプソメトリ)、XRD(X－Ray Diffraction：X线衍射)、TEM(Transmission ElectronMicroscope：透射型电子显微镜)，使用半导体装置100的截面照片对AlN的栅格像进行观察等来评价。
接着说明本实施方式的半导体装置100的作用效果。图2A、2B、2C、2D是说明本实施方式的半导体装置100的作用效果的图。
图2A是在通过PECVD(Plasma Enhanced Chemical Vapor Deposition)法形成了作为第2膜22的SiN的半导体装置和通过使用了ECR(Electron Cyclotron Resonance：电子回旋谐振)等离子体的溅射法形成了作为第2膜22的SiN的半导体装置中，表示了第2膜22中的氢浓度和阈值电压的关系的图。另外，哪个半导体装置中都没有设置第1膜20。
通过PECVD法形成的SiN中的氢浓度大于1×1022cm－3。通过使用了ECR等离子体的溅射法形成的SiN中的氢浓度小于1×1021cm－3。使用了通过使用ECR等离子体的溅射法形成的SiN的半导体装置100中的平均阈值电压大于使用了通过PECVD法形成的SiN的半导体装置100的阈值电压。
图2B是表示第2膜22中的氢浓度和阈值电压的关系的曲线图。图2B的不同的符号表示具有不同的栅极长的半导体装置100的数据。另外，这里的第2膜22为硅氧化膜或氮化硅膜。具有任一栅极长的半导体装置中，阈值电压都与氢浓度增加一起降低。特别是，使用了氢浓度为1022cm－3以上的第2膜22的半导体装置中的阈值电压的降低较大。
图2C是表示在模型膜的表面没有形成任何膜的膜(无)、对SiO进行成膜的膜(SiO)、对AlO进行成膜的膜(AlO)、对SiN进行成膜的膜(SiN)以及对SiN、AlO和SiO进行成膜的膜(SiN/AlO/SiO)的、氮化物半导体层所具有的每单位面积的重氢量的图。对SiN、AlO和SiO进行成膜的膜中的重氢量比其他膜大幅减小。通过对SiN、AlO和SiO进行成膜，形成了氢扩散系数较小的SiAlON。另外，图2C是使用重氢而得到的结果，但认为关于氢也会得到同样的结果。
图2D是通过SIMS(Secondary Ion Mass Spectrometry：2次离子质量分析法)对膜的深度方向上的重氢浓度进行测定的结果。在SiN和AlO被成膜的部分中重氢浓度较高，但与SiN和AlO相比深度深的部分、即深度为约130nm或者比其更深的部分中重氢浓度较低。该结果表示在SiN和AlO被成膜的部分中形成SiAlON而抑制了重氢的扩散。另外，图2D是使用重氢而得到的结果，但认为关于氢也会得到同样的结果。
如上所述，对于使用了氢浓度为1022cm－3以上的第2膜22的半导体装置，通过将含有Si、Al、O和N的膜等的氢扩散系数较小的膜用作第1膜20，能够抑制阈值变动。如果是氢扩散系数比通常用作层间绝缘膜的硅氧化膜小的膜，则能够优选地用作第1膜20。
吸氢合金能够将氢吸藏在合金内，所以氢扩散系数较低。因此，吸氢合金能够优选地用作第1膜20。
接着，对本实施方式的半导体装置100的制造方法进行说明。图3至图7是本实施方式的半导体装置100的制造方法中，制造中途的半导体装置的示意截面图。
本实施方式的半导体装置100的制造方法中，在基板10上通过外延生长法形成第3半导体层12，在第3半导体层12上通过外延生长法形成第1半导体层14a，在第1半导体层14a上通过外延生长法形成第2半导体层14b，在第2半导体层14b上形成氢扩散系数比硅氧化膜低的第1膜20，在第1膜20上(第1半导体层14a上以及第2半导体层14b上)形成在第1半导体层14a内具有底部的槽16，与第1膜20上以及槽的底部16a上以及槽的侧面16b接触地形成第1氮化膜24，在第1氮化膜24上形成第1氧化膜30，在第2半导体层14b上形成源极电极40，在第2半导体层14b上形成漏极电极60，在第1半导体层14a上以及第2半导体层14b上设置的槽上以及第2半导体层14b上形成栅极电极50，在源极电极40上、第1氧化膜30上、栅极电极50上以及漏极电极60上形成氢浓度为1022cm－3以上的第2膜22。
首先，如图3所示，在基板10上通过外延生长法形成第3半导体层12。
接着，如图4所示，在第3半导体层12上通过外延生长法形成第1半导体层14a，在第1半导体层14a上通过外延生长法形成第2半导体层14b。
接着，如图5所示，在第2半导体层14b上形成第1膜20。这里，在第1膜20为含有Si、Al、O和N的膜的情况下，能够在O2气体以及N2气体氛围中将Si和Al例如进行溅射而在第2半导体层14b上形成第1膜20。此外，在第1膜20为吸氢合金的情况下，例如可以通过使用了具有作为形成对象的吸氢合金的元素比的合金靶的溅射法来形成第1膜20。
接着，如图6所示，在第1膜20上(第1半导体层14a上以及第2半导体层14b上)形成在第1半导体层14a内具有底部的槽16。
接着，如图7所示，与第1膜20上、槽的底部16a上以及槽的侧面16b接触地形成第1氮化膜24，在第1氮化膜24上形成第1氧化膜30。
接着，在第2半导体层14b上形成源极电极40，在第2半导体层14b上形成漏极电极60，在第1半导体层14a上以及第2半导体层14b上设置的槽上以及第2半导体层14b上形成栅极电极50，在源极电极40上、第1氧化膜30上、栅极电极50上以及漏极电极60上例如通过溅射法形成氢浓度为1022cm－3以上的第2膜22，由此得到半导体装置100。
如以上那样，根据本实施方式的半导体装置100，能够提供阈值变动得到抑制的半导体装置。
(第2实施方式)
本实施方式的半导体装置200在第2半导体层14b与第1膜20之间设有第2氮化膜26、此外在第1膜20与第1氮化膜24之间设有第2氧化膜32这些点上与第1实施方式的半导体装置100不同。这里，关于与第1实施方式重复的内容，省略记载。
图8是本实施方式的半导体装置200的示意截面图。
在图8所示的半导体装置200中，在第2半导体层14b上形成第2氮化膜26，在第2氮化膜26上形成第2氧化膜32，通过热处理使第2氮化膜26与第2氧化膜32反应而在第2氮化膜26与第2氧化膜32之间形成含有硅、铝、氧和氮的SiAlON等第1膜20。在第2氮化膜26是含有SiN等的氮化硅膜的情况下，第2氧化膜32优选为含有Al2O3等的铝氧化膜。此外，在第2氮化膜26为含有AlN等的氮化铝膜的情况下，第2氧化膜32优选为含有SiO2等的硅氧化膜。另外，通过热处理的反应方法，有第2氮化膜26和第2氧化膜32中的某一方或双方消失的情况。
本实施方式的半导体装置200中，也能够提供阈值变动得到抑制的半导体装置。
(第3实施方式)
本实施方式的半导体装置300在第1膜20设置在第1氧化膜30上这一点上与第1实施方式以及第2实施方式的半导体装置不同。这里，关于与第1实施方式以及第2实施方式重复的内容，省略记载。
图9是本实施方式的半导体装置300的示意截面图。本实施方式的半导体装置300中，也能够提供阈值变动得到抑制的半导体装置。
(第4实施方式)
本实施方式的半导体装置400在第2氮化膜26设置在第1膜20上这一点上与第3实施方式的半导体装置300不同。这里，关于与第1至第3实施方式的半导体装置重复的内容，省略记载。
图10是本实施方式的半导体装置400的示意截面图。
图10所示的半导体装置400中，通过热处理使第1氧化膜30与第2氮化膜26反应，在第1氧化膜30与第2氮化膜26之间形成含有硅、铝、氧和氮的SiAlON等的第1膜20。在第2氮化膜26为含有SiN等的氮化硅膜的情况下，第1氧化膜30优选为含有Al2O3等的铝氧化膜。此外，在第2氮化膜26为含有AlN等的氮化铝膜的情况下，第1氧化膜30优选为含有SiO2等的硅氧化膜。另外，通过热处理的反应方法，有第2氮化膜26消失的情况。
本实施方式的半导体装置400中，也能够提供阈值变动得到抑制的半导体装置。
(第5实施方式)
本实施方式的半导体装置500在第1膜20设置在第2半导体层14b上、槽16内的第2半导体层14b与第1电极部51a之间以及槽16内的第1半导体层14a与第1电极部51a之间，第1氮化膜24设置在第2半导体层14b与第1膜20之间、槽16内的第2半导体层14b与第1膜20之间以及槽16内的第1半导体层14a与第1膜20之间这些点上与第1至第4实施方式的半导体装置不同。这里，关于与第1至第4实施方式重复的内容，省略记载。
图11是本实施方式的半导体装置500的示意截面图。本实施方式的半导体装置500中，也能够提供阈值变动得到抑制的半导体装置。
(第6实施方式)
本实施方式的半导体装置600在第1氮化膜24与第1膜20之间设有第2氮化膜26这一点上与第5实施方式的半导体装置500不同。这里，关于与第1至第5实施方式的半导体装置重复的内容，省略记载。
图12是本实施方式的半导体装置600的示意截面图。
本实施方式的半导体装置600中通过热处理使第1氧化膜30与第2氮化膜26反应，在第1氧化膜30与第2氮化膜26之间形成含有硅、铝、氧和氮的SiAlON等第1膜20。另外，通过热处理的反应方法，有第2氮化膜26消失的情况。
本实施方式的半导体装置600中，也能够提供阈值变动得到抑制的半导体装置。
(第7实施方式)
本实施方式的半导体装置700在第1膜20与第1氧化膜30之间还设有第2氧化膜32这一点上与第5实施方式的半导体装置500不同。这里，关于与第1至第6实施方式的半导体装置重复的内容，省略记载。
图13是本实施方式的半导体装置700的示意截面图。
本实施方式的半导体装置700中，通过热处理使第1氮化膜24与第2氧化膜32反应，在第1氮化膜24与第2氧化膜32之间形成含有硅、铝、氧和氮的SiAlON等第1膜20。优选的是，第1氮化膜24为含有SiN等的氮化硅膜，以及第2氧化膜32为含有Al2O3等的铝氧化膜。另外，通过热处理的反应方法，有第2氧化膜32消失的情况。
本实施方式的半导体装置700中，也能够提供阈值变动得到抑制的半导体装置。
(第8实施方式)
本实施方式的半导体装置800在还具备设置在第1氮化膜24与第1膜20之间的第2氧化膜32、以及设置在第1膜20与第1氧化膜30之间的第2氮化膜26这些点上与第5实施方式的半导体装置500不同。这里，关于与第1至第7实施方式重复的内容，省略记载。
图14是本实施方式的半导体装置800的示意截面图。
本实施方式的半导体装置800中，通过热处理使第2氧化膜32与第2氮化膜26反应，在第2氧化膜32与第2氮化膜26之间形成第1膜20。优选的是，第2氧化膜32为含有Al2O3等的铝氧化膜，第2氮化膜26为含有SiN等的氮化硅膜。另外，根据热处理的程度，有第2氧化膜32以及第2氮化膜26消失的可能性。
本实施方式的半导体装置800中，也能够提供阈值变动得到抑制的半导体装置。
(第9实施方式)
本实施方式的半导体装置900在还具备设置在第1氮化膜24与第1膜20之间的第2氮化膜26、以及设置在第1氧化膜30与第1膜20之间的第2氧化膜32这些点上与第5实施方式的半导体装置500不同。这里，关于与第1至第8实施方式重复的内容，省略记载。
图15是本实施方式的半导体装置900的示意截面图。
本实施方式的半导体装置900中，通过热处理使第2氮化膜26与第2氧化膜32反应，在第2氮化膜26与第2氧化膜32之间形成第1膜20。优选的是，第2氮化膜26为含有SiN等的氮化硅膜，第2氧化膜32为含有Al2O3等的铝氧化膜。另外，根据热处理的程度，有第2氮化膜26以及第2氧化膜32消失的可能性。
本实施方式的半导体装置900中，也能够提供阈值变动得到抑制的半导体装置。
(第10实施方式)
本实施方式的半导体装置1000在还具备设置在第1膜20与第2膜22之间的第2氮化膜26、并且第1氧化膜30设置在第2半导体层14b与第1膜20之间以及槽16内的第1半导体层14a与第1膜20之间这些点上与第5实施方式的半导体装置500不同。这里，关于与第1至第9实施方式重复的内容，省略记载。
图16是本实施方式的半导体装置1000的示意截面图。
本实施方式的半导体装置1000中，通过热处理使第1氧化膜30与第2氮化膜26反应，在第1氧化膜30与第2氮化膜26之间形成第1膜20。在第1氧化膜30为含有SiO2等的硅氧化膜的情况下，第2氮化膜26优选为含有AlN等的氮化铝膜，此外在第1氧化膜30为含有Al2O3等的铝氧化膜的情况下，第2氮化膜26优选为含有SiN等的氮化硅膜。另外，根据热处理的程度，有第2氮化膜26消失的可能性。
本实施方式的半导体装置1000中，也能够提供阈值变动得到抑制的半导体装置。
(第11实施方式)
本实施方式的半导体装置1100具备第1氮化物半导体层14、设置在第1氮化物半导体层14上的源极电极40、设置在第1氮化物半导体层14上的漏极电极60、设置在源极电极40与漏极电极60之间的栅极电极50、设置在第1氮化物半导体层14上的源极电极40与栅极电极50之间及栅极电极50与漏极电极60之间以及栅极电极50上、并且氢扩散系数比硅氧化膜低的第1膜20、以及设置在第1膜20上且氢浓度为1022cm－3以上的第2膜22。这里，关于与第1至第10实施方式的半导体装置重复的内容，省略记载。
图17是本实施方式的半导体装置1100的示意截面图。
本实施方式的半导体装置1100中，在栅极电极50上也设有第1膜20，因此能够抑制第2膜22中包含的氢进入到第1氮化物半导体层14中。
图18A、图18B、图18C、图18D是本实施方式的半导体装置1100的第1变形例的示意截面图。图18A中，第1膜20与第1氧化膜30以及栅极电极50接触而设置。图18B中，第1膜20设置在栅极场板电极52与源极场板电极42之间。图18C中，第1膜20在源极场板电极42之上与源极场板电极42接触而设置。图18D中，第1膜20设置于在源极场板电极42之上设置的第2膜22之上。图18A所示的半导体装置1100中，在第1氧化膜30及栅极电极50与第1膜20之间没有设置第2膜22。因此，第2膜22中包含的氢向第1氮化物半导体层14的供给在图18A～图18D所示的半导体装置1100之中最能得到抑制。因此，图18A的半导体装置1100最优选地被使用。
图19是本实施方式的半导体装置1100的第2变形例的示意截面图。该半导体装置1100是不具有槽16的常开的MOSFET。
H2进入第1氮化物半导体层14而形成能级，将第1氮化物半导体层14的半导体n型化。因此，有发生二维电子气(2DEG)以外的漏电流的问题。通过设置第1膜20，能够抑制漏电流的发生。
本实施方式的半导体装置1100中，也能够提供阈值变动得到抑制的半导体装置。
(第12实施方式)
本实施方式的半导体装置1200在还具备设置在第1氧化膜30与第1膜20之间的第2氮化膜26、设置在第1膜20与第2膜22之间的第2氧化膜32这些点上与第11实施方式1100的半导体装置不同。这里，关于与第1至第11实施方式的半导体装置重复的内容，省略记载。
图20是本实施方式的半导体装置1200的示意截面图。
本实施方式的半导体装置1200中，通过热处理，第2氮化膜26与第2氧化膜32反应，在第2氮化膜26与第2氧化膜32之间形成第1膜20。在第2氮化膜26为含有SiN的氮化硅膜的情况下，第2氧化膜32优选为含有Al2O3的氧化铝膜，此外在第2氮化膜26为含有AlN的氮化铝膜的情况下，第2氧化膜32优选为含有SiO2的硅氧化膜。另外，根据热处理的程度，有第2氮化膜26或第2氧化膜32消失的可能性。
本实施方式的半导体装置1200中，也能够提供阈值变动得到抑制的半导体装置。
(第13实施方式)
本实施方式的半导体装置1300在还具备设置在第1氧化膜30与第1膜20之间的第2氧化膜32、以及设置在第1膜20与第2膜22之间的第2氮化膜26这一点上与第11实施方式的半导体装置1100不同。这里，关于与第1至第12实施方式重复的内容，省略记载。
图21是本实施方式的半导体装置1300的示意截面图。
本实施方式的半导体装置1300中，通过热处理，第2氧化膜32与第2氮化膜26反应，在第2氧化膜32与第2氮化膜26之间形成第1膜20。
本实施方式的半导体装置1300中，也能够提供阈值变动得到抑制的半导体装置。
(第14实施方式)
本实施方式的半导体装置1400具备第1氮化物半导体层14、设置在第1氮化物半导体层14上的源极电极40、设置在第1氮化物半导体层14上的漏极电极60、设置在源极电极40与漏极电极60之间的栅极电极50、设置在第1氮化物半导体层14与栅极电极50之间的p型的第2氮化物半导体层18、设置在第1氮化物半导体层14上的源极电极40与栅极电极50之间、栅极电极50与漏极电极60之间以及栅极电极50上且氢扩散系数比硅氧化膜低的第1膜20、以及设置在第1膜20上且氢浓度为1022cm－3以上的第2膜22。这里，关于与第1至第13实施方式重复的内容，省略记载。
图22是本实施方式的半导体装置1400的示意截面图。本实施方式的半导体装置1400为JFET(Junction Field Effect Transistor，结型场效应晶体管)。
氮化物半导体的p型杂质例如使用镁(Mg)或碳(C)。镁以及碳容易与氢结合。在该情况下，有以下问题：与氢结合的镁和碳不作为掺杂剂发挥功能，活性化率降低。
本实施方式的半导体装置1400中，由于设有第1膜20，因此不易发生第2膜22中的氢进入第1氮化物半导体层14的情况。因此，能够提高作为p型杂质而注入的镁以及碳的活性化率。
本实施方式的半导体装置1400中，能够提供阈值变动得到抑制、杂质的活性化率高的半导体装置。
(第15实施方式)
本实施方式的半导体装置1500在还具备设置在第1氮化膜24与第1膜20之间的第2氮化膜26、以及设置在第1膜20与第2膜22之间的第2氧化膜32这一点上与第13实施方式的半导体装置1300不同。这里，关于与第1至第14实施方式重复的内容，省略记载。
图23是本实施方式的半导体装置1500的示意截面图。
本实施方式的半导体装置1500中，通过热处理，第2氮化膜26与第2氧化膜32反应，在第2氮化膜26与第2氧化膜32之间形成第1膜20。在第2氮化膜26为含有SiN的氮化硅膜的情况下，第2氧化膜32优选为含有Al2O3的氧化铝膜，此外在第2氮化膜26为含有AlN的氮化铝膜的情况下，第2氧化膜32优选为含有SiO2的硅氧化膜。另外，根据热处理的程度，有第2氮化膜26或第2氧化膜32消失的可能性。
本实施方式的半导体装置1500中，也能够提供阈值变动得到抑制、杂质的活性化率高的半导体装置。
(第16实施方式)
本实施方式的半导体装置1600在还具备设置在第1氮化膜24与第1膜20之间的第2氧化膜32、以及设置在第1膜20与第2膜22之间的第2氮化膜26这一点上与第14实施方式的半导体装置1400不同。这里，关于与第1至第15实施方式重复的内容，省略记载。
图24是本实施方式的半导体装置1600的示意截面图。
本实施方式的半导体装置1600中，通过热处理，第2氧化膜32与第2氮化膜26反应，在第2氧化膜32与第2氮化膜26之间形成第1膜20。
本实施方式的半导体装置1600中，也能够提供阈值变动得到抑制的半导体装置。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例来提示的，并不是要限定发明的范围。这些新的半导体装置的实施方式能够以其他多种形态实施，并且在不脱离发明的主旨的范围内能够进行各种省略、替换、变更。这些实施方式及其变形包含于发明的范围及主旨，并且包含于权利要求书所记载的发明及其等价的范围中。
另外，可以将上述的实施方式总结为以下的技术方案。
技术方案1.一种半导体装置，具备：
第1氮化物半导体层；
源极电极，设置在所述第1氮化物半导体层上；
漏极电极，设置在所述第1氮化物半导体层上；
栅极电极，设置在所述源极电极与所述漏极电极之间；
第1膜，设置在所述第1氮化物半导体层上的、所述源极电极与所述栅极电极之间以及所述栅极电极与所述漏极电极之间，该第1膜的氢扩散系数比硅氧化膜的氢扩散系数低；以及
第2膜，设置在所述第1膜上。
技术方案2.如技术方案1所述的半导体装置，
所述第1膜含有硅、铝、氧和氮。
技术方案3.如技术方案1所述的半导体装置，
所述第1膜为SiAlON。
技术方案4.如技术方案1所述的半导体装置，
所述第2膜的氢浓度为1022cm－3以上。
技术方案5.如技术方案1所述的半导体装置，
所述第1氮化物半导体层具有第1半导体层、设置在所述第1半导体层上且带隙比所述第1半导体层大的第2半导体层、以及设置在所述第1半导体层上及所述第2半导体层上且在所述第1半导体层内具有底部的槽，
所述栅极电极具有设置在所述槽内的第1电极部、以及设置在所述第2半导体层上且与所述第1电极部电连接的第2电极部，
所述半导体装置还具备第1氧化膜，该第1氧化膜设置在所述第1膜与所述第2膜之间、所述槽内的所述第2半导体层与所述第1电极部之间、以及所述槽内的所述第1半导体层与所述第1电极部之间。
技术方案6.如技术方案5所述的半导体装置，
还具备第1氮化膜，该第1氮化膜设置在所述第1膜与所述第1氧化膜之间、所述槽内的所述第2半导体层与所述第1氧化膜之间以及所述槽内的所述第1半导体层与所述第1氧化膜之间。
技术方案7.如技术方案6所述的半导体装置，
所述第1氮化膜的膜厚比所述第1氧化膜的膜厚小。
技术方案8.如技术方案6所述的半导体装置，
所述第1氮化膜的膜厚为0.2nm以上且小于2nm。
技术方案9.如技术方案6所述的半导体装置，
所述第1氮化膜的等价氧化膜厚与所述第1氧化膜的等价氧化膜厚之和为20nm以上且100nm以下。
技术方案10.如技术方案6所述的半导体装置，
所述第1氮化膜含有单结晶的氮化铝。
技术方案11.如技术方案1所述的半导体装置，
所述第1氮化物半导体层具有第1半导体层、设置在所述第1半导体层上且带隙比所述第1半导体层大的第2半导体层、以及设置在所述第1半导体层上及所述第2半导体层上且在所述第1半导体层内具有底部的槽，
所述栅极电极具有设置在所述槽内的第1电极部、以及设置在所述第2半导体层上且与所述第1电极部电连接的第2电极部，
所述半导体装置还具备第1氧化膜，该第1氧化膜设置在所述第1膜与所述第2半导体层之间、所述槽内的所述第2半导体层与所述第1电极部之间、以及所述槽内的所述第1半导体层与所述第1电极部之间。
技术方案12.如技术方案11所述的半导体装置，
还具备第1氮化膜，该第1氮化膜设置在所述第2半导体层与所述第1氧化膜之间、以及所述槽内的所述第1半导体层与所述第1氧化膜之间。
技术方案13.一种半导体装置，具备：
第1氮化物半导体层，具有第1半导体层、设置在所述第1半导体层上且带隙比所述第1半导体层大的第2半导体层、以及设置在所述第1半导体层上及所述第2半导体层上且在所述第1半导体层内具有底部的槽；
源极电极，设置在所述第1氮化物半导体层上；
漏极电极，设置在所述第1氮化物半导体层上；
栅极电极，设置在所述源极电极与所述漏极电极之间，具有设置在所述槽内的第1电极部、以及设置在所述第1电极部上且与所述第1电极部电连接的第2电极部；
第1膜，设置在所述第1氮化物半导体层上的所述源极电极与所述栅极电极之间、所述第1氮化物半导体层上的所述栅极电极与所述漏极电极之间、所述槽内的所述第2半导体层与所述第1电极部之间、以及所述槽内的所述第1半导体层与所述第1电极部之间，该第1膜的氢扩散系数比硅氧化膜低；以及
第2膜，设置在所述第1膜上。
技术方案14.如技术方案13所述的半导体装置，
所述第1膜含有硅、铝、氧和氮。
技术方案15.如技术方案13所述的半导体装置，
还具备第1氧化膜，该第1氧化膜设置在所述第1膜与所述第2膜之间、以及所述槽内的所述第1膜与所述第1电极部之间。
技术方案16.如技术方案13所述的半导体装置，
还具备第1氧化膜，该第1氧化膜设置在所述第2半导体层与所述第1膜之间、以及所述槽内的所述第1半导体层与所述第1膜之间。
技术方案17.一种半导体装置，具备：
第1氮化物半导体层；
源极电极，设置在所述第1氮化物半导体层上；
漏极电极，设置在所述第1氮化物半导体层上；
栅极电极，设置在所述源极电极与所述漏极电极之间；
第1膜，设置在所述第1氮化物半导体层上的、所述源极电极与所述栅极电极之间、所述栅极电极与所述漏极电极之间、以及所述栅极电极上，该第1膜氢的扩散系数比硅氧化膜低；以及
第2膜，设置在所述第1膜上。
技术方案18.如技术方案17所述的半导体装置，
还具备设置在所述第1氮化物半导体层与所述栅极电极之间的p型的第2氮化物半导体层。
技术方案19.如技术方案17所述的半导体装置，
所述第1膜含有硅、铝、氧和氮。

Claims (9)

1.一种半导体装置，具备：
第1氮化物半导体层，具有第1半导体层和第2半导体层，所述第1半导体层是AlXGa1-XN，所述第2半导体层是AlYGa1-YN，设置在所述第1半导体层上，带隙大于所述第1半导体层，杂质浓度为1×1016cm-3以下，其中0≤X<1，0<Y≤1，X<Y；
源极电极，设置在所述第1氮化物半导体层上；
漏极电极，设置在所述第1氮化物半导体层上；
栅极电极，设置在所述源极电极与所述漏极电极之间；
第1膜，设置于所述栅极电极上，含有硅、铝、氧和氮，用于抑制氢的扩散；
第2膜，设置在所述栅极电极与所述第1膜之间；以及
第3膜，设置在所述第1膜上，氢浓度为1022cm-3以上。
2.如权利要求1所述的半导体装置，
所述第1膜还设置在所述第1氮化物半导体层上、所述源极电极上以及所述漏极电极上，
所述第2膜设置在所述第1膜与所述第1氮化物半导体层、所述源极电极及所述漏极电极之间。
3.如权利要求1所述的半导体装置，
所述第1氮化物半导体层包含镁(Mg)或碳(C)。
4.一种半导体装置，具备：
第1氮化物半导体层，具有第1半导体层和设置在所述第1半导体层上、带隙比所述第1半导体层大、杂质浓度为1×1016cm-3以下的第2半导体层，所述第1半导体层是AlXGa1-XN，所述第2半导体层是AlYGa1-YN，其中0≤X<1，0<Y≤1，X<Y；
源极电极，设置在所述第2半导体层上；
漏极电极，设置在所述第2半导体层上；
栅极电极，设置在所述源极电极与所述漏极电极之间的所述第2半导体层上；
第2氮化膜，设置在所述源极电极与所述漏极电极之间的所述第2半导体层上；
第1膜，设置在所述第2氮化膜上，含有硅、铝、氧和氮，用于抑制氢的扩散；
第2氧化膜，设置在所述第1膜上；
第1氮化膜，设置在所述第2氧化膜上；以及
第2膜，设置在所述栅极电极上及所述第1氮化膜上，氢浓度为1022cm-3以上。
5.如权利要求4所述的半导体装置，
所述第2膜包含硅氮化物。
6.如权利要求4所述的半导体装置，
所述第2氮化膜、所述第1膜、所述第2氧化膜设置在所述第2半导体层与所述栅极电极之间。
7.如权利要求4所述的半导体装置，
所述第1氮化膜设置在所述第2半导体层与所述栅极电极之间。
8.如权利要求4所述的半导体装置，
在所述第2氮化膜包含硅氮化物的情况下，所述第2氧化膜包含铝氧化物，
在所述第2氮化膜包含铝氮化物的情况下，所述第2氧化膜包含硅氧化物，
所述第1氮化膜包含硅氮化物或铝氮化物。
9.如权利要求4所述的半导体装置，
所述第1氮化物半导体层包含镁(Mg)或碳(C)。
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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6337726B2 (ja) * 2014-09-29 2018-06-06 株式会社デンソー 半導体装置およびその製造方法
FR3050869B1 (fr) * 2016-04-29 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Transistor a heterojonction de type normalement ouvert a tension de seuil elevee
JP6685870B2 (ja) 2016-09-15 2020-04-22 株式会社東芝 半導体装置
US10204995B2 (en) * 2016-11-28 2019-02-12 Infineon Technologies Austria Ag Normally off HEMT with self aligned gate structure
US11522078B2 (en) * 2017-07-07 2022-12-06 Indian Institute Of Science High electron mobility transistor (HEMT) with RESURF junction
CN107623031A (zh) * 2017-08-02 2018-01-23 北京大学深圳研究生院 一种改善mis‑hemt耐压特性的工艺方法及mis‑hemt
JP6728123B2 (ja) 2017-11-22 2020-07-22 株式会社東芝 半導体装置、電源回路、及び、コンピュータ
JP6811737B2 (ja) * 2018-03-13 2021-01-13 株式会社東芝 半導体装置
US10797152B2 (en) * 2018-06-04 2020-10-06 Semiconductor Components Industries, Llc Process of forming an electronic device including an access region
JP7055533B2 (ja) 2018-07-23 2022-04-18 株式会社東芝 半導体装置及びその製造方法
JP7071893B2 (ja) * 2018-07-23 2022-05-19 株式会社東芝 半導体装置及びその製造方法
JP7021034B2 (ja) * 2018-09-18 2022-02-16 株式会社東芝 半導体装置
KR102396978B1 (ko) 2018-11-16 2022-05-11 삼성전자주식회사 반도체 장치
US11316038B2 (en) * 2018-11-20 2022-04-26 Stmicroelectronics S.R.L. HEMT transistor with adjusted gate-source distance, and manufacturing method thereof
US11757027B2 (en) * 2018-12-13 2023-09-12 Intel Corporation E-D mode 2DEG FET with gate spacer to locally tune VT and improve breakdown
US10680175B1 (en) 2018-12-21 2020-06-09 Intel Corporation Memory structures having improved write endurance
JP7204491B2 (ja) 2019-01-08 2023-01-16 株式会社東芝 半導体装置
JP7175804B2 (ja) * 2019-03-14 2022-11-21 株式会社東芝 半導体装置及びその製造方法
WO2020216250A1 (zh) * 2019-04-26 2020-10-29 苏州晶湛半导体有限公司 一种增强型器件及其制备方法
US20200411647A1 (en) * 2019-06-28 2020-12-31 Fuji Electric Co., Ltd. Nitride semiconductor device
JP2021136358A (ja) * 2020-02-27 2021-09-13 学校法人早稲田大学 半導体装置及びその製造方法、電界効果トランジスタ
US11888051B2 (en) * 2020-05-08 2024-01-30 Globalfoundries Singapore Pte. Ltd. Structures for a high-electron-mobility transistor and related methods
CN216354230U (zh) * 2020-12-01 2022-04-19 深圳市晶相技术有限公司 一种半导体器件及其应用
JP7500500B2 (ja) 2021-06-01 2024-06-17 株式会社東芝 半導体装置
CN115458580A (zh) * 2021-06-08 2022-12-09 株式会社东芝 半导体装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171830A (zh) * 2008-07-31 2011-08-31 克里公司 常关型半导体器件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200731404A (en) 2005-04-07 2007-08-16 Aviza Tech Inc Multilayer, multicomponent high-k films and methods for depositing the same
JP5186096B2 (ja) * 2006-10-12 2013-04-17 パナソニック株式会社 窒化物半導体トランジスタ及びその製造方法
WO2008117362A1 (ja) * 2007-03-23 2008-10-02 Pioneer Corporation 有機トランジスタ及びその製造方法
JP4835658B2 (ja) * 2008-07-28 2011-12-14 日本テキサス・インスツルメンツ株式会社 Ｐｉｎフォトダイオードおよびその製造方法
JP2010272728A (ja) 2009-05-22 2010-12-02 Furukawa Electric Co Ltd:The ＧａＮ系半導体素子およびその製造方法
JP5568891B2 (ja) * 2009-06-03 2014-08-13 日本電気株式会社 ヘテロ接合電界効果トランジスタ、その製造方法
JP5537555B2 (ja) * 2009-09-29 2014-07-02 株式会社東芝 半導体装置
JP5212414B2 (ja) * 2010-04-05 2013-06-19 富士通株式会社 半導体装置及びその製造方法
DE102010031167A1 (de) 2010-07-09 2012-01-12 Robert Bosch Gmbh Herstellungsverfahren für einen chemosensitiven Feldeffekttransistor
CN103229283B (zh) 2010-11-26 2016-01-20 富士通株式会社 半导体装置及半导体装置的制造方法
JP6035007B2 (ja) 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
JP5775321B2 (ja) * 2011-02-17 2015-09-09 トランスフォーム・ジャパン株式会社 半導体装置及びその製造方法、電源装置
JP5776217B2 (ja) 2011-02-24 2015-09-09 富士通株式会社 化合物半導体装置
JP2014197565A (ja) * 2011-07-29 2014-10-16 パナソニック株式会社 半導体装置
US9024324B2 (en) * 2012-09-05 2015-05-05 Freescale Semiconductor, Inc. GaN dual field plate device with single field plate metal
JP2014072225A (ja) 2012-09-27 2014-04-21 Fujitsu Ltd 化合物半導体装置及びその製造方法
JP6220161B2 (ja) 2013-06-03 2017-10-25 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP6292507B2 (ja) * 2014-02-28 2018-03-14 国立研究開発法人物質・材料研究機構 水素拡散障壁を備える半導体デバイス及びその製作方法
JP6591168B2 (ja) 2015-02-04 2019-10-16 株式会社東芝 半導体装置及びその製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102171830A (zh) * 2008-07-31 2011-08-31 克里公司 常关型半导体器件及其制造方法

Also Published As

Publication number Publication date
CN106531807A (zh) 2017-03-22
JP6659283B2 (ja) 2020-03-04
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US9818855B2 (en) 2017-11-14
JP2017059599A (ja) 2017-03-23

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