JP2021136358A - 半導体装置及びその製造方法、電界効果トランジスタ - Google Patents
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Abstract
【課題】ＢＩ特性を改善することができるＧａＮ層を有する半導体装置及びその製造方法、電界効果トランジスタを提供する。【解決手段】ＧａＮ層を有するＭＩＳＦＥＴ１００は、ｐ−ＧａＮ層３の上に、０．７ｎｍ以上３ｎｍ以下の厚さを有するＡｌＮ層５と、ＡｌＮ層５の上に形成されたＡｌ２Ｏ３層６との積層構造からなるゲート絶縁膜７と、ゲート電極８を有している。Ａｌ２Ｏ３層６は、水を酸化剤とし、３００℃よりも高温で、原子層堆積法により形成されている。ＡｌＮ層５が、ｐ−ＧａＮ層３とＡｌ２Ｏ３層６との間に形成されることで、ゲート絶縁膜７内部の電子トラップの発生が低減され、ＭＩＳＦＥＴ１００のバイアス不安定性が改善される。【選択図】図１
Description
本発明は、半導体装置及びその製造方法に関する。
窒化物半導体を有する半導体装置において、特に高電圧動作を必要とするパワーデバイス用途としては、窒化物半導体としてワイドバンドギャップを有するＧａＮを用いたゲート絶縁型電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor、以下、ＭＩＳＦＥＴと称する）が知られている（例えば、非特許文献１〜３を参照）。
非特許文献１には、ＳｉＣ基板上に形成されたＧａＮ層と、該ＧａＮ層上に順次形成された膜厚１ｎｍのＡｌＮ層、膜厚３０ｎｍのＡｌ２Ｏ３層と、Ｎｉゲート電極とを有するＭＩＳＦＥＴが開示されている。ＳｉＣ基板上のＧａＮ層はノンドープである。Ａｌ２Ｏ３層は、Ｏ３を酸化剤に用いたＡＬＤ法（Atomic Layer Deposition）、すなわちＯ３−ＡＬＤ法で形成されている。また、ゲート電極形成後に、４００℃のアニールが実施されている。非特許文献１にはＡｌ２Ｏ３層形成時のＯ３−ＡＬＤ温度は開示されていない。
非特許文献２には、Ｓｉ基板上に形成されたＧａＮ層と、該ＧａＮ層上に順次形成された膜厚２０ｎｍのＡｌＧａＮ層、膜厚２ｎｍのＧａＮ層、膜厚１．５ｎｍの結晶質ＳｉＮ層と、プラズマにより活性化させた酸素を酸化剤に用いたＡＬＤ法（ＰＥＡＬＤ法）により形成された膜厚１６ｎｍのＳｉＮ層と、Ｎｉの上にＡｕを積層したＡｕ／Ｎｉゲート電極とを有するＭＩＳＦＥＴが開示されている。
非特許文献３には、Ｓｉ基板上に形成されたＧａＮ層と、該ＧａＮ層上に順次形成された膜厚０．５ｎｍのＡＬＮ層、ＰＥＡＬＤ法により形成された膜厚２２ｎｍのＡｌ２Ｏ３層と、Ａｕ／Ｎｉゲート電極とを有するＭＩＳＦＥＴが開示されている。
T. Nanjo, H. Koyama, A. Imai, T. Watahiki, and M. Yamamuka, "Investigation of post-annealing effects for normally-off GaN metal-oxide semiconductor heterojunction field-effect transistors with thin AlN barrier layer," Jpn. J. Appl. Phys. 58, SBBD09 (2019)
X. Meng, J. Lee, A. Ravichandran, Y.-C. Byun, J.-G. Lee, A. T. Lucero, S. J. Kim, M.-W. Ha, C. D. Young, and J. Kim, "Robust SiNx/GaN MIS-HEMTs With Crystalline Interfacial Layer Using Hollow Cathode PEALD," IEEE Electron Device Lett. 39(8), pp. 1195 - 1198 (2018)
S. Liu, S. Yang, Z. Tang, Q. Jiang, C. Liu, M. Wang, B. Shen, and K. J. Chen, "Interface/border trap characterization of Al2O3/AlN/GaN metal-oxide-semiconductor structures with an AlN interfacial layer," Appl. Phys. Lett. 106, 051605 (2015)
ＧａＮ層を有するＭＩＳＦＥＴが種々提案されているがいずれも、ゲート絶縁膜の膜質に起因するバイアス不安定性（Bias Instability、以下、ＢＩ特性と称する）が大きく、その改善が望まれている。ＢＩ特性とは、具体的には素子動作に伴う閾値電圧の変動を意味し、電圧ストレスによるフラットバンド電圧の変動が評価指標として用いられている。しかしながら、上記非特許文献１〜３のようなＧａＮ層を有するＭＩＳＦＥＴにおいては、パワーデバイスとして使用するＭＩＳＦＥＴとしての検討は不十分であるという問題があった。
本発明は、上記事情を鑑みてなされたものであり、ＢＩ特性を改善することができるＧａＮ層を有する半導体装置及びその製造方法、電界効果トランジスタを提供することを目的とする。
本発明の半導体装置は、ＧａＮ層と、前記ＧａＮ層上に形成された０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜と、前記結晶質絶縁膜上または前記結晶質半導体膜上に形成された絶縁膜とを有するものである。
本発明の半導体装置の製造方法は、ＧａＮ層上に０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜を形成する工程と、前記結晶質絶縁膜上または前記結晶質半導体膜上に絶縁膜を形成する工程とを有するものである。
本発明の電界効果トランジスタは、ＧａＮ層と、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、前記ゲート絶縁膜は、前記ＧａＮ層上に形成された０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜と、前記結晶質絶縁膜上または前記結晶質半導体膜上に形成された絶縁膜とを有するものである。
本発明によれば、チャネル部を構成するＧａＮ層上に、０．７ｎｍ以上３ｎｍ以下の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜と絶縁膜の積層構造からなるゲート絶縁膜を有する構成としたので、ゲート絶縁膜内の電子トラップを低減することができ、ＧａＮを有する半導体装置のバイアス不安定性を改善することができる。
（第１実施形態）
図１において、第１実施形態のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）１００は、Ｓｉ基板１上に、ｎ−ＧａＮ層２が形成されている。ｎ−ＧａＮ層２は、ｎ型不純物であるＳｉをドーピングしたＧａＮで構成されている。また、Ｓｉ基板１上には、上記のｎ−ＧａＮ層２と、ｐ−ＧａＮ層３とが積層された領域がある。ｐ−ＧａＮ層３の表面は、他の部分のｎ−ＧａＮ層２の高さと同じになっている。ｐ−ＧａＮ層３は、ｐ型不純物であるＭｇ（マグネシウム）をドーピングしたＧａＮで構成されている。なお、Ｓｉ基板１を用いずに、自立ＧａＮ基板上にｎ型不純物であるＳｉがドーピングされたｎ−ＧａＮ層２を形成してもよい。
図１において、第１実施形態のＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）１００は、Ｓｉ基板１上に、ｎ−ＧａＮ層２が形成されている。ｎ−ＧａＮ層２は、ｎ型不純物であるＳｉをドーピングしたＧａＮで構成されている。また、Ｓｉ基板１上には、上記のｎ−ＧａＮ層２と、ｐ−ＧａＮ層３とが積層された領域がある。ｐ−ＧａＮ層３の表面は、他の部分のｎ−ＧａＮ層２の高さと同じになっている。ｐ−ＧａＮ層３は、ｐ型不純物であるＭｇ（マグネシウム）をドーピングしたＧａＮで構成されている。なお、Ｓｉ基板１を用いずに、自立ＧａＮ基板上にｎ型不純物であるＳｉがドーピングされたｎ−ＧａＮ層２を形成してもよい。
ｎ−ＧａＮ層２のｐ−ＧａＮ層３と反対側（図中右側）の端部の表面にドレイン電極Ｄが形成されている。また、ｐ−ＧａＮ層３のドレイン電極Ｄと反対側（図中左側）の端部の表面にソース電極Ｓが形成されている。ドレイン電極Ｄとソース電極Ｓとの間のｎ−ＧａＮ層２及びｐ−ＧａＮ層３の表面には、ＡｌＧａＮ（窒化アルミニウムガリウム）層４が形成されており、その膜厚は例えば約３０ｎｍである。ＡｌＧａＮ層４は、ｐ−ＧａＮ層３の一部の領域上に開口部４ａを有している。開口部４ａの直下のｐ−ＧａＮ層３の部分がＭＩＳＦＥＴ１００のチャネル部となる。
ＡｌＧａＮ層４上と、開口部４ａのｐ−ＧａＮ層３上には、ＡｌＮ（窒化アルミニウム）層５が形成されている。ＡｌＮ層５はその膜厚が０．７ｎｍ以上３ｎｍ以下の範囲内で形成されている。さらに、ＡｌＮ層５の上には、Ａｌ２Ｏ３（アルミナ）層６が形成されている。Ａｌ２Ｏ３層６は、その膜厚は例えば約１００ｎｍで形成すると好適である。積層されたＡｌＮ層５及びＡｌ２Ｏ３層６は、ＭＩＳＦＥＴのゲート絶縁膜７を構成している。
開口部４ａ上には、ゲート電極８が形成されている。ゲート電極８は、Ｎｉ（ニッケル）で構成され、膜厚は例えば約２００ｎｍである。
ソース電極Ｓ及びドレイン電極Ｄは、例えばＴｉ（チタン）、Ｐｔ（白金）及びＡｌ（アルミニウム）の積層構造であり、ＴｉとＰｔの膜厚は約１０ｎｍ、Ａｌの膜厚は約２００ｎｍである。ゲート電極８、ソース電極Ｓ及びドレイン電極Ｄは、酸化シリコン等の層間絶縁膜９によって絶縁されている。
なお、図１のＭＩＳＦＥＴは、ゲート電極８の位置がソース側に偏り、ドレイン側を広げた左右非対称の構造となっている。これは、図１のＭＩＳＦＥＴのような横型デバイス構造のパワーデバイスにおいて、ゲート・ドレイン間に生じる高電界を緩和して、ゲート・ドレイン間の耐圧を向上させるためである。
以上のように、第１実施形態のＭＩＳＦＥＴ１００では、ゲート絶縁膜７をＡｌＮ層５とＡｌ２Ｏ３層６の積層構造としている。これにより、従来よりもバイアス不安定性（Bias Instability、以下、ＢＩ特性と称する）が改善される。また、ＭＩＳＦＥＴ１００では、ｐ−ＧａＮ層３をチャネル部とすることによって、パワーＭＩＳＦＥＴに必要なノーマリオフ特性を実現している。
次に、ＭＩＳＦＥＴ１００の製造方法の例について説明する。まず、Ｓｉ基板１上に、ｎ−ＧａＮ層２及びＡｌＧａＮ層４をＭＯＣＶＤ法（有機金属気相成長法）によってエピタキシャル成長させる。同ＡｌＧａＮ層４の厚さは例えば約３０ｎｍである。このように形成されるｎ−ＧａＮ層２には、さらにｎ型不純物であるＳｉをイオン注入法によってドーピングして、不純物濃度を調整してもよい。次に、ＡｌＧａＮ層４上に、ｐ−ＧａＮ層３を形成する領域に開口を有するマスクをフォトリソグラフィ法によって形成し、マスクの開口部にｐ型不純物であるＭｇをイオン注入法によりドーピングする。マスクを除去した後、不活性ガス雰囲気中で１３００℃、５分程度のアニール処理を行い、注入した不純物イオンを活性化させる。これによりｐ−ＧａＮ層３を形成する。
続いて、チャネル部となる開口部４ａを形成するためのマスクをフォトリソグラフィ法によって形成し、ＲＩＥ法（反応性イオンエッチング法）によって開口部４ａのＡｌＧａＮ層４を除去した後、マスクを除去する。これにより、開口部４ａ内においてはｐ−ＧａＮ層３の表面が露出し、他の部分はＡｌＧａＮ層４で覆われたままの状態となる。
続いて、洗浄装置において、開口部４ａ内のｐ−ＧａＮ層３の表面及び他の部分のＡｌＧａＮ層４の表面を洗浄する。洗浄は、アルコール系、アンモニア系、酸系の薬液による洗浄を適宜組み合わせて実施すればよい。また、塩素ラジカル等が主体で物理的損傷の少ない化学的ドライエッチング処理も有効である。
次に、開口部４ａ内のｐ−ＧａＮ層３の表面上及び他の部分のＡｌＧａＮ層４の表面上に、ＡｌＮ層５をＭＢＥ法（Molecular Beam Epitaxy、分子線エピタキシー法）によって成膜する。ＭＢＥ法によるＡｌＮ層５の成膜は、被成膜面にＮ（窒素）ラジカルを照射した状態で、さらに蒸発させたＡｌ原子を照射することによって行う。Ａｌ原子の照射時間を制御することによって、ＡｌＮ層５の膜厚を調整することが可能である。ＭＩＳＦＥＴ１００においては、Ａｌ原子の照射時間を調整して、膜厚が０．７ｎｍ以上３ｎｍ以下の範囲内のＡｌＮ層５を形成している。
ＭＢＥ法は、不純物の混入が極めて少なく、結晶性に優れた膜を形成できるという利点を有するため、ＡｌＮ層５の形成方法として好適である。なお、ＡｌＮ層５は、スパッタリング法またはプラズマＣＶＤ法を用いて形成してもよい。
Ａｌ原子の照射を停止してＡｌＮ層５の成膜を終えた後、さらに所定の時間、例えば数分間、Ｎラジカルのみの照射を継続してもよい。このようにすることにより、Ｎラジカルに対して未反応のＡｌ原子が被成膜面に残留してしまうことを防止することができる。
なお、上記のＡｌＮ層５の形成工程においては、プラズマＣＶＤ法を除き水素を全く使用していない。そのため、後述するｐ型ＧａＮの導電性喪失問題は発生しない製造方法となっている。
続いて、ＡｌＮ層５上に、Ａｌ２Ｏ３層６をＡＬＤ法（Atomic Layer Deposition、原子層堆積法）によって、例えば約１００ｎｍの膜厚で成膜する。ＡＬＤ法は、発明者らがその有用性を検証した水（Ｈ２Ｏ）を酸化剤とした方法で実施すると好適である。後述するように、水（Ｈ２Ｏ）を酸化剤としたＡＬＤ法は、従来のＯ３を酸化剤としたＡＬＤ法で成膜した場合よりもＢＩ特性が改善することが分かっている。この水（Ｈ２Ｏ）を酸化剤としたＡＬＤ法の詳細は、文献「平岩、「ＧａＮ 基板上における原子層堆積Ａｌ２Ｏ３ゲート絶縁膜の信頼性」、応用物理学会・先進パワー半導体分科会第４回個別討論会テキスト（２０１８．０７．３０）」に記載されている。
上記のようにして形成されるＡｌ２Ｏ３は成膜状態ではアモルファス構造の絶縁膜であり、また反応に用いる気体を構成する原子の少なくとも一部を不純物として含有している。本実施形態のＡｌ２Ｏ３層６においては、Ａｌの前駆体としてトリメチルアルミニウムを用いているのでＣとＨを含有している。本発明者等の検討によると、これらの多くはメチル基の状態で含有されている（A. Hiraiwa, T. Saito, D. Matsumura, and H. Kawarada, J. Appl. Phys. 117, 215304 (2015)）。これら以外にも酸化剤として用いる水（Ｈ２Ｏ）に起因するＨも含有している。
このような不純物を低減するために、あるいはＡｌ２Ｏ３を構成する原子間の化学的結合性を高めるために、Ａｌ２Ｏ３層６に対して成膜後に高温の熱処理を実施してもよい。その場合の熱処理温度は、後述するように、Ａｌ２Ｏ３層６に微小な結晶粒が形成され始める７８０℃より低い温度がよく、非晶質状態を確実に維持できる７５０℃が好ましい。
以上のようにして、ゲート絶縁膜７となるＡｌＮ層５とＡｌ２Ｏ３層６の積層構造を形成する。ここで、ゲート絶縁膜７をＡｌＮ層５とＡｌ２Ｏ３層６の積層構造とした理由は、上述のようにＢＩ特性を改善するためである。
次に、ゲート絶縁膜７上にＮｉを成膜し、フォトリソグラフィ法及びＲＩＥ法によって成膜したＮｉをパターニングすることで、ゲート電極８を形成する。ゲート電極８は、開口部４ａを覆うように形成される。続いて、ゲート電極８及びゲート絶縁膜７上に、層間絶縁膜９となる酸化シリコン膜等の絶縁膜を成膜する。
なお、ゲート電極８となるＮｉは、スパッタリング法または電子ビーム蒸着法よりも成膜時に被成膜面に与えるダメージが少ない手法、例えばＡＬＤ法または抵抗加熱法によって形成すると好適である。これにより、スパッタリング法または電子ビーム蒸着法に特有のプラズマ・ダメージまたは帯電損傷によるＢＩ特性劣化を抑制することができる。
フォトリソグラフィ法及びＲＩＥ法によって層間絶縁膜９をパターニングすることで、ソース電極Ｓ及びドレイン電極Ｄを接続する位置のｐ−ＧａＮ層３及びｎ−ＧａＮ層２を露呈させる。続いて、露呈したｐ−ＧａＮ層３、露呈したｎ−ＧａＮ層２及び層間絶縁膜９上に、ソース電極Ｓ及びドレイン電極Ｄを構成する金属、例えばＴｉ、Ｐｔ（白金）及びＡｌをスパッタリング法で順次成膜する。続いて、フォトリソグラフィ法及びＲＩＥ法によって、層間絶縁膜９上に成膜された金属をパターニングする。これにより、露呈したｐ−ＧａＮ層３上にはソース電極Ｓが形成され、露呈したｎ−ＧａＮ層２上にはドレイン電極Ｄが形成される。以降は通常の工程により、第二の層間絶縁膜をさらに形成し、同膜及び必要に応じ層間絶縁膜９に接続口をフォトリソグラフィ法及びＲＩＥ法により形成した後、金属配線を選択的に形成する。以上のような工程を経て、ＭＩＳＦＥＴ１００が作製される。なお、図１においては第二の層間絶縁膜及び金属配線を省略している。
上記の説明では、ＡｌＮ層５は結晶質絶縁膜として説明したが、不純物を導入した半導体膜としてもよい。また、ＡｌＮ層５は、Ｇａを含んだＡｌＧａＮ層としてもよい。すなわち、ゲート絶縁膜７をＡｌＧａＮ層とＡｌ２Ｏ３層の積層構造としてもよい。
また、ＡｌＮ層５の上に積層する絶縁膜は、Ａｌ２Ｏ３層と同様のアモルファス構造の絶縁膜、例えば、シリコン酸化（ＳｉＯ２）膜、アルミニウムシリケート（ＡｌＳｉＯ）膜でもよい。
さらに、ｐ−ＧａＮ層３の上にＡｌＮ層５を形成することで、それらの間に、膜厚１ｎｍ程度以下のＧａ２Ｏ３（酸化ガリウム）層が形成される場合がある。しかしながら、ＧａＮとＧａ２Ｏ３との間のエネルギー障壁は低いため、電子のトンネリング抑制には殆ど寄与しないと考えられる。そのため、Ｇａ２Ｏ３層の有無がＢＩ特性に影響する可能性は実質的にないと判断できる。
また、チャネル部のＧａＮ層は、ｐ型のｐ−ＧａＮ層３に代えて、ｎ型のｎ−ＧａＮ層としてもよい。その場合は、以下に説明するように、ＭＩＳＦＥＴ１００がノーマリオンすることを防止する手段を適用すればよい。
ｎ−ＧａＮ層上にＡｌＧａＮ層をゲート絶縁膜として形成した場合には、ｎ−ＧａＮ層とＡｌＧａＮ層との間の半導体ヘテロ接合界面に誘起される２次元電子ガス（以下、２ＤＥＧと称する）によって、ゲート電極が０Ｖの場合においてもＭＩＳＦＥＴがオンしてしまう、ノーマリオンと呼ばれる現象が発生する。この現象は、ｎ−ＧａＮ層とＡｌＮ層との界面においても発生し、この界面には、ＡｌＧａＮ層とｎ−ＧａＮ層との界面の場合よりも２ＤＥＧが発生しやすい。すなわち、ＢＩ特性の改善のためにゲート絶縁膜の一部としてｎ−ＧａＮ層上にＡｌＮ層を形成すると、ＡｌＧａＮ層をゲート絶縁膜とした場合よりもノーマリオンしやすくなってしまう可能性が高い。そのため、チャネル部のＧａＮ層をｎ型のＧａＮ層とする場合は、ノーマリオンを防止するために回路技術的な手段を用いることが好ましい。回路技術的な手段としては、例えば、ノーマリオンのＧａＮ系ｎ型ＦＥＴとノーマリオフのＳｉ製ｎ型ＦＥＴをカスコード接続させるような回路技術によるノーマリオフ化手法がある（例えば、特開２０１８−１４８２１４号公報を参照）。
第１実施形態のＭＩＳＦＥＴ１００においては、チャネル部のＧａＮ層を、ｎ型ではなくｐ型のｐ−ＧａＮ層３として、ゲート電極が０Ｖの場合において２ＤＥＧが誘起されないようにすることで、ノーマリオンを防止している。そのため、ｎ型ＧａＮを使用した場合に必要となる、ノーマリオンを防止するための回路技術的な手段は不要となる。
また、第１実施形態においては、ｐ−ＧａＮ層３はｐ型不純物であるＭｇをＧａＮ中にドープすることでｐ−ＧａＮ層３を形成している。このようにして形成したｐ型ＧａＮは、水素雰囲気中での高温熱処理によって不活性化し、導電性を喪失する場合がある。例えば上記したＡｌＮ層５をＭＯＣＶＤ法により形成した場合である。これは、Ｍｇが高温熱処理によって水素と反応して、アクセプタとしての機能を失うためである。この問題を回避する方法の一つは、ｐ−ＧａＮ層３を形成した後に水素を含む雰囲気中において高温熱処理を行うことがないように、プロセス条件を調整することである。別の方法としては、一旦不活性化してしまったＭｇを高温熱処理によって再活性化させる方法がある。
プロセス条件を調整する方法としては、上述のようにＭＢＥ法を使用し、水素を含まない雰囲気でＡｌＮ層５を成膜すればよい。また、スパッタリング法を用いても同様に水素を含まない雰囲気でＡｌＮ層５を成膜することができる。ＣＶＤ法によりＡｌＮ層５を形成する場合は、ＭＯＣＶＤ法にて通常使用する水素を含む反応ガスの使用は好ましくない。そのため、ＭＯＣＶＤ法とは異なり、水素を含まない反応性ガスとして例えばＡｌＣｌ３とＮ２を反応ガスとして用いることが好ましい。この際に、Ｎ２は熱反応が生じにくいため、プラズマ放電によってＮ（窒素）ラジカルに転換することのできるプラズマＣＶＤ法を用いると効果的である。
一方、Ｍｇを再活性化させる方法では、水素と結合して導電性を失い不活性化したＭｇを高温熱処理し、Ｍｇと結合している水素を脱離させればよい。この場合の高温熱処理は、例えば８５０℃で、不活性ガス雰囲気中で実施することが好ましい。ただし、ｐ型ＧａＮ内のＭｇから脱離する際、水素は正に帯電した状態で外方拡散することが知られている（T. Narita, K. Tomita, S. Yamada, and T. Kachi, Appl. Phys. Express 12, 011006 (2019)）。このため、再活性化のための高温熱処理はｐ型ＧａＮの少なくとも一部において電界が存在しない状態で行うことが好ましい。もしくは、ｐ型ＧａＮ内に電界が存在したとしても、少なくともその一部において電界の向きがｐ型ＧａＮから外部方向に向かっている、すなわち、エネルギーバンドがｐ型ＧａＮの表面に向け上方に曲がっている状態となる方向に向かって電界が存在している必要がある。
ｐ型ＧａＮの表面上にＡｌＧａＮ層もしくはＡｌＮ層を形成している場合、そのＡｌＧａＮ層及びＡｌＮ層は分極によってｐ型ＧａＮ側との界面に正の電荷を生ずるので、隣接するｐ型ＧａＮ表面のエネルギーバンドを下方に曲げる方向に電界が生じる。そのため、ｐ型ＧａＮがＡｌＧａＮ層もしくはＡｌＮ層に被覆されている箇所では、結果としてｐ型ＧａＮ内から水素を除去することができなくなってしまう。また、ｐ型ＧａＮの表面上にｎ型ＧａＮ層を形成している場合、ｎ型ＧａＮはｐ型ＧａＮとｎｐ接合を形成するので、同様にｐ型ＧａＮ表面のエネルギーバンドを下方に曲げる方向に電界が生じる。そのため、ｐ型ＧａＮがｎ型ＧａＮに被覆されている箇所では、結果としてｐ型ＧａＮ内から水素を除去することができなくなってしまう。
このため、ｐ型ＧａＮが露呈されている状態で高温熱処理を行えばよい。この例のＭＩＳＦＥＴ１００では、ｐ−ＧａＮ層３表面の少なくとも一部が、ＡｌＧａＮ層４、ＡｌＮ層５及びｎ−ＧａＮ層２のいずれにも被覆されていない領域としてソース電極Ｓの開口を持つ構成とし、開口が形成されている状態で高温熱処理を行うことで、開口を介してｐ−ＧａＮ層３から水素を除去し、Ｍｇを再活性化することを可能にしている。
ゲート絶縁膜としてＡｌ２Ｏ３のみを使用した場合、ＢＩ特性に悪影響を及ぼす電子トラップは、ＧａＮ基板とＡｌ２Ｏ３との界面ではなく、Ａｌ２Ｏ３層の内部に存在することを、発明者らの検討により明らかにしている（A. Hiraiwa, K. Horikawa, and H. Kawarada, J. Appl. Phys. 127, 065307 (2020)）。電子トラップが発生する原因として、Ａｌ２Ｏ３中の不純物の存在とＡｌ２Ｏ３の化学結合構造の問題が考えられる。
そこで、まず、ゲート絶縁膜としてＡＬＤ成膜によるＡｌ２Ｏ３を選択し、ＡＬＤ成膜条件の最適化を検討した。なお、この検討の詳細は、前述の文献「平岩、「ＧａＮ 基板上における原子層堆積Ａｌ２Ｏ３ゲート絶縁膜の信頼性」、応用物理学会・先進パワー半導体分科会第４回個別討論会テキスト（２０１８．０７．３０）」に記載されている。
非特許文献１に開示されているように、Ａｌ２Ｏ３層を通常用いられるＯ３−ＡＬＤ法等で形成した場合、Ａｌ２Ｏ３層内には、ＡＬＤに使用される反応気体であるトリメチルアルミニウムに由来するＣ（カーボン）が不純物として多量に含まれており、このＣが電子トラップを発生させる原因となっている可能性がある。また、Ａｌ２Ｏ３を形成するまでの化学反応経路が複雑であり、今日においても明確になっているとは言い難い。このため、Ａｌ２Ｏ３層を構成する原子間の化学結合の少なくとも一部がＡｌ２Ｏ３として本来あるべき姿から乖離し電子トラップを発生させていることも懸念される。このＣを低減するとともに化学結合状態を改善することを目的として、水を酸化剤として使用するＨ２Ｏ−ＡＬＤ法の検討を行った。また、このＣをさらに低減するとともに原子間の化学的結合性を高めるために、成膜温度を高温化する検討も行った。
図２（ａ）は、ＧａＮ基板上にＡＬＤ法により形成したＡＬＤ−Ａｌ２Ｏ３層（以下、ＡＬＤ−Ａｌ２Ｏ３層とも称する）の成膜条件と電界ストレス印加後のフラットバンド電圧変動量との関係を示しており、図２（ｂ）はＡＬＤ−Ａｌ２Ｏ３層の成膜条件と絶縁破壊寿命との関係を示している。
図２（ａ）のグラフの横軸は絶縁膜に印加した電界のシリコン酸化膜（ＳｉＯ２）換算の値Ｆｅｏであり、単位はＭＶ／ｃｍである。縦軸はＢＩ特性の評価指標であるフラットバンド電圧である。なお、図２（ａ）におけるＦｅｏ＝０ＭＶ／ｃｍに対する結果は電圧ストレスを加える前の値である。図２（ａ）に示すように、Ｏ３−ＡＬＤ法により形成したＡｌ２Ｏ３層（図２（ａ）に「Ｏ３ ＡＬＤ」で示す）よりもＨ２Ｏ−ＡＬＤ法により形成したＡｌ２Ｏ３層（図２（ａ）に「Ｈ２Ｏ ＡＬＤ」で示す）の方がフラットバンド電圧の初期値（電界ストレス印加前の値）からの変動量が少ない。また、成膜温度は、２００℃よりも４５０℃の方がフラットバンド電圧の変動量は少ない。したがって、フラットバンド電圧の変動量が最も少なくなる４５０℃のＨ２Ｏ−ＡＬＤ法が、ＡＬＤ−Ａｌ２Ｏ３層の成膜方法として最も優れている。
図２（ｂ）のグラフの横軸は、図２（ａ）と同じくシリコン酸化膜換算の電界強度Ｆｅｏであり、縦軸は絶縁破壊寿命である。実使用状態の電界強度である３ＭＶ／ｃｍ以下における絶縁破壊寿命は、Ｏ３−ＡＬＤ法により形成したＡｌ２Ｏ３層（図２（ｂ）に「Ｏ３」で示す）よりもＨ２Ｏ−ＡＬＤ法により形成したＡｌ２Ｏ３層（図２（ｂ）に「Ｈ２Ｏ」で示す）の方が長く、成膜温度が２００℃のものよりも４５０℃のものの方が長い結果となった。すなわち、絶縁破壊寿命も、ＢＩ特性と同様に４５０℃のＨ２Ｏ−ＡＬＤ法が最も優れている。そのため、上述した第１実施形態では、４５０℃のＨ２Ｏ−ＡＬＤ法によりＡＬＤ−Ａｌ２Ｏ３層の成膜を行っている。なお、図２（ａ）と図２（ｂ）のいずれにおいても、簡便かつ高精度の低電圧装置を用いて測定を行うために、ＡＬＤ−Ａｌ２Ｏ３層の厚さを３２ｎｍないし４１ｎｍとしているが、横軸をシリコン酸化膜換算の電界強度Ｆｅｏとしているので膜厚が１００ｎｍのＡＬＤ−Ａｌ２Ｏ３層を用いた場合においてもほぼ同じ結果が得られる。ただし、フラットバンド電圧の変動量は膜厚にほぼ比例して大きくなる。しかしながら、測定した試料のＡＬＤ−Ａｌ２Ｏ３層の膜厚は上記のように３２ｎｍないし４１ｎｍであり、Ｏ３−ＡＬＤ法により形成したＡｌ２Ｏ３層とＨ２Ｏ−ＡＬＤ法により形成したＡｌ２Ｏ３層との間で、フラットバンド電圧の変動量の相対比較を行う上では問題とはならない程度の膜厚差の範囲である。
次に、ゲート絶縁膜としてＡＬＤ−Ａｌ２Ｏ３層を成膜した後に高温熱処理を行い、高温熱処理がＢＩ特性及び絶縁破壊寿命に与える影響について検討を行った。これは、上述のようにゲート絶縁膜に含まれるＣ等の不純物濃度が低く、また化学的結合性が高くなるほど電子トラップ密度が低くなると考えられるためである。
図３（ａ）は、ＧａＮ基板上に形成したＡＬＤ−Ａｌ２Ｏ３層の成膜後の熱処理条件とフラットバンド電圧変動量の関係を示しており、図３（ｂ）は、ＡＬＤ−Ａｌ２Ｏ３層の成膜後の熱処理条件と絶縁破壊寿命との関係を示している。ここでも熱処理前のＡＬＤ−Ａｌ２Ｏ３層の厚さを３２ｎｍとしている。
図３（ａ）のグラフの縦軸は、フラットバンド電圧の変動量であり、横軸は電界ストレス（シリコン酸化膜換算で４ＭＶ／ｃｍ）の印加時間である。ここでは、Ａｌ２Ｏ３層の成膜後の熱処理条件を、熱処理無し（ｗ／ｏ ＰＤＡ）、６００℃、７００℃、８００℃、９００℃の５条件とした場合の、フラットバンド電圧変動量の電界印加時間依存性を示している。図３（ａ）によると、熱処理無しの場合において最もフラットバンド電圧が変動している。そして、熱処理温度が高くなるほどフラットバンド電圧の変動が少なくなっていることが分かる。これは、Ａｌ２Ｏ３中の不純物が熱処理により脱離するとともに原子間の化学的結合性が増したためと思われる。特に、成膜後の熱処理温度が８００℃以上になるとＡｌ２Ｏ３が結晶化するため結晶性が飛躍的に向上するが、後述するように結晶化後においても熱処理温度の上昇とともに結晶欠陥がさらに減少する。それに伴い電子トラップも減少することが推定され、これによりフラットバンド電圧の変動が少なからず減少したものと考えられる。
図３（ｂ）は、図２（ｂ）のグラフと同じく電界強度Ｆｅｏと絶縁破壊寿命の関係を示している。Ａｌ２Ｏ３層の成膜後の熱処理条件は、熱処理無し（ｗ／ｏ ＰＤＡ）、７００℃、８００℃の３条件、測定温度は室温（ＲＴ）と２００℃の２条件である。図３（ｂ）によると、絶縁破壊寿命は、フラットバンド電圧変動量と異なり、測定温度がいずれの場合においても熱処理温度が８００℃になると短くなっていることが分かる。結晶化したＡｌ２Ｏ３は単結晶でなく、方位の異なる微小な結晶粒から構成されている。絶縁破壊寿命が結晶化に伴い上記のように低下したのは結晶粒界が絶縁性に劣っているためであると考えられ、絶縁破壊信頼性を維持するためにはゲート絶縁膜が非晶質状態にあることが望ましい。なお、この結晶粒界の面積はキャパシタ全体の面積と比較して極めて小さいので、これらが電子トラップとして機能するとしても上記したフラットバンド電圧に及ぼす影響は無視することができる。他方で、結晶粒内には結晶欠陥が多数残留しており、電子トラップとして機能している可能性がある。結晶化後においても熱処理温度が上昇するとこれら結晶粒内欠陥が減少するので電子トラップが減少し、その結果フラットバンド電圧の変動量が少なからず減少したものと思われる。本発明者が熱処理したＡｌ２Ｏ３層をＸ線回折装置及び透過型電子顕微鏡を用いて鋭意検討した結果、ＡＬＤ−Ａｌ２Ｏ３層は７５０℃までの熱処理では非晶質状態を維持し、７８０℃以上の熱処理により微小な結晶粒が形成され始めることが明らかとなった。
第１実施形態のＭＩＳＦＥＴ１００は、０．７ｎｍ以上３ｎｍ以下の膜厚のＡｌＮ層５と、水を酸化剤に用いた高温（４５０℃）のＡＬＤ法によって形成したＡｌ２Ｏ３層６とでゲート絶縁膜７を構成している。このような構成が好適な特性を示す原理と実際の評価データについて説明する。
ゲート絶縁膜を流れる電流が測定限界以下である極めて低い電界に対してもフラットバンド電圧の変動が生ずるところから、フラットバンド電圧の変動はＧａＮ基板の伝導帯に存在する電子がトンネリングによりゲート絶縁膜中にトラップされることにより生ずると考えられる。そして、トンネリングが可能な領域は、エネルギー障壁等を考慮すると、ＧａＮ層とゲート絶縁膜の界面からゲート絶縁膜方向に３ｎｍ程度の範囲に限定される。すなわち、界面から３ｎｍを超える位置のゲート絶縁膜にトラップが存在していても、トンネリングによって電子がその位置まで到達する確率が低いため、結果として電子がほとんどトラップされないことになる。
そこで、発明者らは、界面から３ｎｍ以内のゲート絶縁膜の領域を、電子に対して高いエネルギー障壁を有し、かつ、結晶性に優れた絶縁膜、または半導体膜で構成すれば、電子トラップは抑制され得ることに想到し、以下の結論に至った。
電子に対して高いエネルギー障壁を有する結晶質絶縁膜もしくは結晶質半導体膜としては、ＧａＮとの整合性に優れ、結晶性が良好なＡｌｘＧａ１−ｘＮｙ（０＜ｘ＜＝１、０＜ｙ）が好適である。なお、これまで述べた部分のみならず以下においてもＡｌｘＧａ１−ｘＮｙを単にＡｌＧａＮと表記している。同様に、ＡｌＮに含まれるＡｌ原子の数とＮ原子の数の比は１：１である必要がなく、化学量論的にＡｌｘＮ１−ｘ（０＜ｘ＜１）のように表されるものを形成した場合においてもＢＩ特性の改善効果を得ることができる。ＡｌＧａＮの中でも、Ｇａを含まないＡｌＮは、バンドギャップが最も大きく、電子に対するエネルギー障壁が高い。そのため、電子のトンネリングを抑制する作用が大きくなり、ＢＩ特性を改善する上で有利である。
結晶性絶縁膜としてＡｌＮでなくＡｌＧａＮを用いる場合は、絶縁性等を考慮して適宜膜厚を厚くするなどの調整を加えればよい。また、結晶性半導体膜として不純物を導入したＡｌＧａＮまたはＡｌＮの結晶質半導体膜を用いる場合も、同様に絶縁性等を考慮して適宜膜厚を厚くするなどの調整を加えればよい。
次に、ＭＩＳＦＥＴ１００のゲート絶縁膜評価用素子として図４に示すＭＩＳキャパシタ１０１を作製し、ＭＩＳＦＥＴ１００の電気特性評価を実施した。
ＭＩＳキャパシタ１０１は、ＧａＮ自立基板１Ａ上に、ＧａＮ層２Ａ、ＡｌＮ層５Ａ、Ａｌ２Ｏ３層６Ａ、ゲート電極８Ａが順次積層された構成となっている。また、ＧａＮ自立基板１Ａの裏面側には、裏面電極１１を形成した。ＧａＮ層２Ａは、ｎ型ＧａＮエピタキシャル成長層（ｎ−ＧａＮ）またはｐ型ＧａＮエピタキシャル成長層（ｐ−ＧａＮ）とした。
ＭＩＳキャパシタ１０１は、次のように作製した。まず、ＧａＮ自立基板１Ａ上にＧａＮ層２Ａをエピタキシャル成長させた。続いて、超音波を照射しつつ、アセトン洗浄、超音波イソプロビルアルコール洗浄を行い、さらにピラニア洗浄、希釈アンモニア・過酸化水素混合溶液洗浄、希釈塩酸洗浄を順次実施した。
続いて、ＭＢＥ装置において、以下のａ）〜ｅ）の工程を順次実施し、ＧａＮ層２Ａ上に、結晶質絶縁膜であるＡｌＮ層５Ａを形成した。
ａ）プレヒート
まず、ＧａＮ層２Ａを有するＧａＮ自立基板１Ａを、ＭＢＥ装置の成長室内にロードロック室経由で搬入した。次に、成長室内部を８５０℃に加熱した後に３０分間保持してプレヒートを行った。プレヒート中の成長室内の圧力は、１０−６Ｐａ以下の高真空に保持した。
まず、ＧａＮ層２Ａを有するＧａＮ自立基板１Ａを、ＭＢＥ装置の成長室内にロードロック室経由で搬入した。次に、成長室内部を８５０℃に加熱した後に３０分間保持してプレヒートを行った。プレヒート中の成長室内の圧力は、１０−６Ｐａ以下の高真空に保持した。
ｂ）Ｎ（窒素）ラジカル照射
次に、成長室内部の温度を８５０℃に保持したまま、リモートプラズマにより発生させたＮ（窒素）ラジカルを５分間照射した。
次に、成長室内部の温度を８５０℃に保持したまま、リモートプラズマにより発生させたＮ（窒素）ラジカルを５分間照射した。
ｃ）Ｎ（窒素）ラジカル照射、Ａｌ照射、ＡｌＮ成膜
Ｎラジカルの照射を継続しながら、加熱により蒸発させたＡｌ原子をＧａＮ自立基板１Ａに照射することにより、ＡｌＮ層５Ａを成膜した。この工程において、Ａｌ照射時間を８分、１７分、２５分とし、ＡｌＮ層５Ａの膜厚が０．７ｎｍ、１．４ｎｍ、２ｎｍとなるＭＩＳキャパシタ１０１をそれぞれ作製した。
Ｎラジカルの照射を継続しながら、加熱により蒸発させたＡｌ原子をＧａＮ自立基板１Ａに照射することにより、ＡｌＮ層５Ａを成膜した。この工程において、Ａｌ照射時間を８分、１７分、２５分とし、ＡｌＮ層５Ａの膜厚が０．７ｎｍ、１．４ｎｍ、２ｎｍとなるＭＩＳキャパシタ１０１をそれぞれ作製した。
ｄ）Ｎ（窒素）ラジカル照射の継続照射
Ａｌの照射を停止してから、さらに５分間、Ｎラジカルのみの照射を継続した。
Ａｌの照射を停止してから、さらに５分間、Ｎラジカルのみの照射を継続した。
ｅ）加熱（アニール）
Ｎラジカル照射を停止後、さらに１０分間、ＧａＮ自立基板１Ａを成長室内に保持して熱処理を行った。
Ｎラジカル照射を停止後、さらに１０分間、ＧａＮ自立基板１Ａを成長室内に保持して熱処理を行った。
適温まで冷却した後、ＧａＮ自立基板１ＡをＡＬＤ装置に搬送した。ＡＬＤ装置においては、トリメチルアルミニウムをＡｌの前駆体とし、水（Ｈ２Ｏ）を酸化剤としたＡＬＤ法により、Ａｌ２Ｏ３層６Ａを４５０℃で３２ｎｍ形成した。
続いて、所望の開口を有するシャドーマスクを用いた抵抗加熱法によりＡｌを蒸着してゲート電極８Ａとした。次に、ＧａＮ自立基板１Ａの裏面をイオンビームスパッタリング法により軽くエッチングした後、イオンビーム蒸着法によりＴｉとＡｕを裏面に順次形成することにより、オーミック電極である裏面電極１１を形成した。裏面電極１１は、ＧａＮ自立基板１Ａの裏面を介してＧａＮ層２Ａに電位を加えるための電極である。
以上の工程により、第１実施形態のＡｌＮ層５とＡｌ２Ｏ３層６に相当するＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａからなるゲート絶縁膜７Ａを有するＭＩＳキャパシタ１０１を作製した。次に、図４で説明したＭＩＳキャパシタ１０１を用いて評価した結果について説明する。
図５は、ＭＩＳキャパシタ１０１を用いて評価したフラットバンド電圧変動量の測定結果を示している。図５のグラフの横軸はゲート絶縁膜に印加した電圧のシリコン酸化膜換算の電界強度Ｆｅｏであり、縦軸はＢＩ特性の評価指標であるフラットバンド電圧変動量である。
測定方法としては、まず、ゲート電極８Ａと裏面電極１１の間に周波数１ＭＨｚの微小な変調を有する電圧を印加してＣ−Ｖ特性（容量電圧特性）を測定し、測定結果からフラットバンド電圧の初期値を算出した。続いて、所定の電界強度で所定時間のストレスを印加した後、再度Ｃ−Ｖ特性を測定した。これら電圧印加とＣ−Ｖ測定を反復することにより、フラットバンド電圧の初期値からの変動量と電圧印加時間の総和との関係を求めた。さらに、電界強度を変えてこれらの関係を求めた。図５の測定においては、シリコン酸化膜換算の電界強度Ｆｅｏを３〜７ＭＶ／ｃｍに変化させてストレスを加えた後、Ｃ−Ｖ特性の測定を行っている。そして、電圧印加時間の総和が３０００秒である場合のフラットバンド電圧変動量を、ＡｌＮ層５Ａの膜厚を変えて測定した結果をグラフ化した。
評価を行ったゲート絶縁膜７Ａは、ＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａで構成される積層構造であり、ＡｌＮ層５Ａの膜厚は、０ｎｍ（ＡｌＮ層５Ａ無し）、０．７ｎｍ、１．４ｎｍ、２ｎｍの４条件、Ａｌ２Ｏ３層６Ａの膜厚は全て３２ｎｍとした。ＧａＮ層２Ａは、ＡｌＮ層５Ａの膜厚が０ｎｍ、０．７ｎｍ、１．４ｎｍについてはｎ−ＧａＮとし、ＡｌＮ層５Ａの膜厚２ｎｍについてはｎ−ＧａＮとｐ−ＧａＮの２条件とした。
実際のパワーＭＩＳＦＥＴの定格電圧に相当する電界強度は３ＭＶ／ｃｍ程度以下となる。図５において、この電界強度Ｆｅｏ＝３ＭＶ／ｃｍで比較すると、ＡｌＮ層５Ａを膜厚０．７ｎｍで形成した後にＡｌ２Ｏ３層６Ａを形成した場合は、ＡｌＮ層５Ａ無しでＡｌ２Ｏ３層６Ａを形成した場合に比べて、フラットバンド電圧変動量が大幅に低下する結果となった（図５の0.7nm(n-GaN)とw/o ALN(n-GaN)のプロットを参照）。この結果は、ゲート絶縁膜７ＡをＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａの積層構造にすることにより、ゲート絶縁膜７Ａ中の電子トラップが大幅に減少したことを示している。
電界強度Ｆｅｏが５ＭＶ／ｃｍ以上になると、ＡｌＮ層５Ａを膜厚０．７ｎｍで形成した後にＡｌ２Ｏ３層６Ａを形成した場合よりも、ＡｌＮ層５Ａを膜厚１．４ｎｍ及び２ｎｍで形成した後にＡｌ２Ｏ３層６Ａを形成した場合の方が、フラットバンド電圧変動量は低下した（図５の0.7 nm(n-GaN)、1.4 m(n-GaN)、2 nm(n-GaN)のプロットを参照）。
また、ｎ−ＧａＮ上とｐ−ＧａＮ上にＡｌＮ層５Ａを膜厚２ｎｍで形成した後にＡｌ２Ｏ３層６Ａを形成した場合において、フラットバンド電圧変動量に有意な差は見られない結果となった（図５の2 nm(n-GaN)、2 nm(p-GaN)のプロットを参照）。この結果は、ｐ型ＧａＮ上にＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａで構成される積層構造のゲート絶縁膜７Ａを形成した場合も、ｎ型ＧａＮ上の場合と同様に、ゲート絶縁膜中の電子トラップが大幅に減少したことを示している。
以上のように、ＭＩＳキャパシタ１０１の測定結果は、ゲート絶縁膜７ＡをＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａの積層構造とし、さらにＡｌＮ層５Ａの膜厚を少なくとも０．７ｎｍ以上とした場合において、フラットバンド電圧変動量が大きく低減する結果となった。このことは、ＭＩＳＦＥＴ１００においてＢＩ特性の大幅な改善効果が得られることを示している。また、ＡｌＮは膜厚が厚くなるにしたがって内部応力が強くなり、結果として結晶欠陥が発生する可能性が高まってしまうことから、ＭＩＳＦＥＴ１００におけるＡｌＮ層５の膜厚の上限値は３ｎｍが好適である。また、ＡｌＮ層５の膜厚が増加するとＡｌＮ層５とＧａＮとの界面に誘起される２ＤＥＧが増加するので、このようにＡｌＮ層５の膜厚に上限値を設けることで、ＭＩＳＦＥＴ１００がノーマリオンとなる程度を制限することもできる。これにより、後述するようにＭＩＳＦＥＴ１００をノーマリオフとするためにドーピングするＭｇの量を増やす必要が無くなるという点でも望ましい。
ＢＩ特性の問題を完全に解消するには３ｎｍより厚いＡｌＮ層５を形成するのが望ましいが、実際にはＡｌＮ層５の厚さが２ｎｍ以下の場合においても上記したように低電界ストレスに対してＢＩ特性が大きく改善されている。これは、上記した４５０℃のＨ２Ｏ−ＡＬＤ法を用いてＡｌ２Ｏ３層６を形成した効果である。Ｈ２Ｏ−ＡＬＤ法でＡｌ２Ｏ３層６を形成した後に熱処理を行った場合には、図３（ａ）に示すように、ＢＩ特性をさらに改善することができる。
次に、ＭＩＳキャパシタ１０１の界面準位密度について説明する。評価したＭＩＳキャパシタ１０１は、図５の測定に用いたものと同じくｎ−ＧａＮ上に０．７ｎｍないし２ｎｍのＡｌＮ層を形成した試料である。
図６は、ＭＩＳキャパシタ１０１について変調周波数を１ＭＨｚとしてＣ−Ｖ測定を実施し、それらの測定結果から算出した界面準位密度を示している。図６のグラフの縦軸は界面準位密度を示し、横軸は、ＧａＮ層２Ａ内における伝導帯の底を基準とした界面準位のエネルギーを示している。横軸左方向に進むほど、エネルギー的にＧａＮ層２Ａの伝導帯より深い位置に存在する準位であることを意味する。
界面準位密度は、ＡｌＮ層５Ａの膜厚で有意な差はなく、ＡｌＮ層５Ａを形成しないもの（図示せず）と測定誤差の範囲内で一致する結果となった。
図７は、ＧａＮ層２Ａがｎ−ＧａＮであるＭＩＳキャパシタ１０１を用いて評価したＣ−Ｖ周波数分散特性について、（ａ）ＡｌＮ膜厚０．７ｎｍ、（ｂ）ＡｌＮ膜厚１．４ｎｍ、（ｃ）ＡｌＮ膜厚２ｎｍの場合を示している。測定に使用した変調周波数は、１ｋＨｚ、１００ｋＨｚ、１ＭＨｚである。図７（ａ）〜図７（ｃ）中の矢印は電圧スイープの方向を示している。また、図７（ａ）〜図７（ｃ）の各グラフにおけるカーブの立ち上がり付近の波形に楕円を表示している。
ＡｌＮ層５Ａの膜厚が０．７ｎｍ、１．４ｎｍ、２ｎｍのすべてにおいて、周波数分散が極めて小さい結果となった。この結果は、ゲート絶縁膜７ＡをＡｌＮ層５ＡとＡｌ２Ｏ３層６Ａとの積層構造とした構造において、ゲート絶縁膜７ＡとＧａＮ層２Ａとの界面に、伝導帯の底から約１ｅＶ以内の深さにある界面準位が殆ど存在しないことを示している。また、ＡｌＮ膜厚０．７ｎｍ、１．４ｎｍ、２ｎｍ間において、Ｃ−Ｖ周波数分散特性に有意な差は見られない。
上述のように、ＭＩＳＦＥＴのチャネル領域をｐ−ＧａＮとすることによってＭＩＳＦＥＴをノーマリオフ化することができるが、ＭＩＳＦＥＴのチャネル領域をｐ−ＧａＮとすることに加え、以下の手法を用いることによって、ノーマリオフ化をさらに効果的に実現することができる。
図８（ａ）は、図１のＭＩＳＦＥＴ１００と同様な積層構造を有するＭＩＳＦＥＴにおいて、ゲート電極がＡｌの場合におけるｐ−ＧａＮ層中へのＭｇドーピング濃度と閾値電圧の関係をシミュレーションしたグラフである。横軸はｐ型不純物であるＭｇのドーピング濃度であり、縦軸はＭＩＳＦＥＴの閾値電圧である。ゲート絶縁膜はＡｌＮ層とＡｌ２Ｏ３層の積層構造としている。ＡｌＮ層の膜厚を、０ｎｍ（ＡｌＮ層無し）、０．７ｎｍ、１．４ｎｍ、２ｎｍとし、Ａｌ２Ｏ３層の膜厚はシリコン酸化膜換算で５０ｎｍとしている。この膜厚の設定値は、１５Ｖ動作で閾値電圧が５Ｖ程度となるパワーＭＩＳＦＥＴを想定したものである。
図８（ａ）に示すように、ＡｌＮ層の膜厚の増加に伴って閾値電圧は低下傾向となる。これは、ＡｌＮ層の膜厚が増加すると、界面に誘起される２ＤＥＧも増加するためである。ＭＩＳＦＥＴをノーマリオフ化するためには、チャネル部であるｐ−ＧａＮ中のｐ型不純物のドーピング濃度をＡｌＮ層の膜厚に応じて最適化すればよい。すなわち、図８（ａ）において、閾値電圧Ｖｔｈ（Ｖ）が０以上、望ましくは５Ｖ程度となるように、ＡｌＮ層の膜厚に応じてドーピング量を調整してｐ型不純物をイオン注入すればよい。
例えば、ＡｌＮ層の膜厚が０．７ｎｍの場合は、ｐ型不純物であるＭｇ濃度が約１×１０１７ｃｍ−３以上になるようにすれば、閾値電圧は０Ｖ以上になり、ノーマリオフ化が達成される。ＡｌＮ層の膜厚が２．０ｎｍの場合、Ｍｇ濃度は約３×１０１７ｃｍ−３以上にする必要がある。また、閾値電圧５Ｖを達成するためのＭｇの濃度は、ＡｌＮ層の膜厚が０．７ｎｍ、１．４ｎｍ、２ｎｍの場合でそれぞれ、約５×１０１７、約７×１０１７、約９×１０１７ｃｍ−３となる。なお、ｐ−ＧａＮ中のｐ型不純物のドーピング濃度は、ゲート絶縁膜の種類、構造及び形成条件に応じて最適化する必要がある。
また、ドーピング濃度が高いと伝導電子の移動度が低下するため閾値電圧が同じである場合においてもオン電流が減少するという問題が生じる。そのため、ドーピング濃度は、所望の閾値電圧を確保した上で、可能な限り低く設定することが望ましい。
所望の閾値電圧を確保した上で、ドーピング濃度を低減するためには、Ａｌよりも仕事関数の大きい金属、例えばＮｉをゲート電極として用いることが効果的である。図８（ｂ）は、ゲート電極がＮｉの場合におけるＧａＮ中へのＭｇドーピング濃度と閾値電圧の関係をシミュレーションしたグラフである。同じドーピング濃度において図８（ａ）のＡｌゲート電極と比較すると、図８（ｂ）のＮｉゲート電極の方が、閾値電圧が高く、同一の閾値電圧を達成するために必要なＭｇ濃度の低いことがわかる。
また、Ａｌ電極を用いる場合、Ａｌとその直下のＡｌ２Ｏ３との間にはダイポールが形成されるため、Ａｌの仕事関数が実効的に低下することが本発明者等により明らかとなっている（S. Okubo, K. Horikawa, H. Kawarada, and A. Hiraiwa, J. Appl. Phys. 126, 045704 (2019)）。しかしながら、Ｎｉ電極を用いれば、このような問題が生じる懸念もない。
（第２実施形態）
第２実施形態のＭＩＳＦＥＴは、表面にゲート電極とソース電極が形成され、裏面にドレイン電極が形成された縦型トランジスタである。縦型ＭＩＳＦＥＴは、第１実施形態のような横型ＭＩＳＦＥＴと比べ絶縁耐圧に優れるという利点を有している。
第２実施形態のＭＩＳＦＥＴは、表面にゲート電極とソース電極が形成され、裏面にドレイン電極が形成された縦型トランジスタである。縦型ＭＩＳＦＥＴは、第１実施形態のような横型ＭＩＳＦＥＴと比べ絶縁耐圧に優れるという利点を有している。
図９に示すように、第２実施形態のＭＩＳＦＥＴ２００では、そのドレイン電極５０上には、ｎ＋ＧａＮ層５１とｎ−ＧａＮ層５２が順次形成されている。ｎ＋ＧａＮ層５１とｎ−ＧａＮ層５２にはｎ型不純物であるＳｉがドーピングされており、Ｓｉのドーピング量は、ｎ＋ＧａＮ層５１の方がｎ−ＧａＮ層５２よりも高濃度となっている。
ｎ−ＧａＮ層５２の上部には、左右で一対となるｐ−ＧａＮ層５３が所定の間隔を開けて形成されている。左右のｐ−ＧａＮ層５３の一部の領域上には、それぞれｎ＋ＧａＮ層５４が形成されている。ｐ−ＧａＮ層５３にはｐ型不純物であるＭｇがドーピングされている。ｎ＋ＧａＮ層５４にはＳｉがドーピングされている。ｎ−ＧａＮ層５２とｎ＋ＧａＮ層５４は、ｐ−ＧａＮ層５３によって離隔されている。
左側のｎ＋ＧａＮ層５４の一部の領域上と、左側のｐ−ＧａＮ層５３の一部の領域上と、中央部のｎ−ＧａＮ層５２上と、右側のｐ−ＧａＮ層５３の一部の領域と、右側のｎ＋ＧａＮ層５４の一部の領域上に渡って、ＡｌＮ層５５及びＡｌ２Ｏ３層５６からなるゲート絶縁膜５７が形成されている。ゲート絶縁膜５７の一部の領域上には、ゲート電極５８が形成されている。ＡｌＮ層５５、Ａｌ２Ｏ３層５６及びゲート電極５８の構成材料と膜厚は、第１実施形態と同様である。
ゲート電極５８の全体と、側壁部分を除くゲート絶縁膜５７の全体は、シリコン酸化膜等で構成された層間絶縁膜５９で被覆されている。層間絶縁膜５９で被覆されていない左側のｐ−ＧａＮ層５３の一部の領域上と、左側のｎ＋ＧａＮ層５４の一部の領域から、右側のｎ＋ＧａＮ層５４の一部の領域上と、右側のｐ−ＧａＮ層５３の一部の領域に渡って、ソース電極６０が形成されている。ソース電極６０とゲート電極５８は、層間絶縁膜５９で絶縁されている。なお、ソース電極６０はｐ−ＧａＮ層５３の電位をソース電極６０の電位に固定することによりＭＩＳＦＥＴ２００の動作を安定化させる役割も担っている。
このように構成された第２実施形態のＭＩＳＦＥＴ２００と第１実施形態のＭＩＳＦＥＴ１００との主な相違点は、ＭＩＳＦＥＴ２００がゲート電極を中心とした左右対称構造を有している点と、オン電流が流れる方向が縦方向になっている点である。ＭＩＳＦＥＴ２００がオンとなった際、伝導電子は、左右それぞれのソース領域であるｎ＋ＧａＮ層５４から、左右それぞれのチャネル領域であるｐ−ＧａＮ層５３を通過し、ｎ−ＧａＮ層５２を介して、ドレイン領域であるｎ＋ＧａＮ層５１に流れる。
第１実施形態と同様に、ゲート絶縁膜５７をＡｌＮ層５５とＡｌ２Ｏ３層５６の積層構造とすることによって、縦型のＭＩＳＦＥＴ２００においても、従来よりもＢＩ特性を改善することが可能となる。また、ｐ−ＧａＮ層５３をチャネル部とすることによって、パワーＭＩＳＦＥＴに必要なノーマリオフ特性を実現している。
ＭＩＳＦＥＴ２００のゲート絶縁膜５７を構成するＡｌＮ層５５とＡｌ２Ｏ３層５６の作製方法は、ＭＩＳＦＥＴ１００と同様である。すなわち、ＡｌＮ層５５はＭＢＥ法で形成し、Ａｌ２Ｏ３層５６はＡＬＤ法で形成することが好ましい。また、ＭＩＳＦＥＴ２００にも、ｐ−ＧａＮ層５３表面の少なくとも一部が、ＡｌＮ層５５とｎ＋ＧａＮ層５４のいずれにも被覆されていない領域として、左右のｐ−ＧａＮ層５３のゲート電極５８から反対側の端部領域（図９中の左右の端部領域）が存在する。そのため、Ｍｇを不活性化されてしまった場合は、左右のｐ−ＧａＮ層５３の表面が露出している状態で高温熱処理を行うことによって水素を除去し、Ｍｇを再活性化することが可能である。
（第３実施形態）
第３実施形態のＭＩＳＦＥＴは、トレンチゲート電極を有する縦型トランジスタである。第３実施形態のＭＩＳＦＥＴと第２実施形態のＭＩＳＦＥＴとの主な相違点はゲート電極形状であるため、同一の部位には同一の符号を付す。
第３実施形態のＭＩＳＦＥＴは、トレンチゲート電極を有する縦型トランジスタである。第３実施形態のＭＩＳＦＥＴと第２実施形態のＭＩＳＦＥＴとの主な相違点はゲート電極形状であるため、同一の部位には同一の符号を付す。
図１０に示す第３実施形態のＭＩＳＦＥＴ３００では、そのドレイン電極５０上には、ｎ＋ＧａＮ層５１とｎ−ＧａＮ層５２が順次形成されている。ｎ＋ＧａＮ層５１とｎ−ＧａＮ層５２にはｎ型不純物であるＳｉがドーピングされており、Ｓｉのドーピング量は、ｎ ＋ＧａＮ層５１の方がｎ−ＧａＮ層５２よりも高濃度となっている。
ｎ−ＧａＮ層５２の上には、ｐ−ＧａＮ層５３形成されている。ｐ−ＧａＮ層５３の一部の領域上には、ｎ＋ＧａＮ層５４が形成されている。ｐ−ＧａＮ層５３にはｐ型不純物であるＭｇがドーピングされている。ｎ＋ＧａＮ層５４にはＳｉがドーピングされている。ｎ−ＧａＮ層５２とｎ＋ＧａＮ層５４は、ｐ−ＧａＮ層５３によって離隔されている。
素子表面からドレイン電極５０の方向に向かって、ｎ＋ＧａＮ層５４及びｐ−ＧａＮ層５３を貫通して、トレンチ７０が形成されている。トレンチ７０は、ｎ−ＧａＮ層５２の一部深さまで達している。トレンチ７０は立体視で円柱形状であり、断面形状は図１０に示すように略長方形である。また、ｎ−ＧａＮ層５２がトレンチ７０の底部と接する部分には、ｐ−ＧａＮ層６１を形成してもよい。このｐ−ＧａＮ層６１を形成すると、オフ状態においてトレンチ７０の底部のゲート絶縁膜５７に印加される電界が緩和され、これによりゲート絶縁膜５７の絶縁破壊に対する耐性が向上する。
トレンチ７０の側壁から中心軸方向に向かって、ＡｌＮ層５５及びＡｌ２Ｏ３層５６からなるゲート絶縁膜５７と、ゲート電極５８とが順次形成されている。ＡｌＮ層５５、Ａｌ２Ｏ３層５６及びゲート電極５８の構成材料と膜厚は、第１実施形態と同様である。
トレンチ７０の上端全体と、トレンチ７０の上部周囲のｎ＋ＧａＮ層５４の一部の領域は、シリコン酸化膜等で構成された層間絶縁膜５９で被覆されている。層間絶縁膜５９上と、ｐ−ＧａＮ層５３の一部の領域上と、ｎ＋ＧａＮ層５４の一部の領域上とには、層間絶縁膜５９、ｐ−ＧａＮ層５３及びｎ＋ＧａＮ層５４を覆う形でソース電極６０が形成されている。ここでも、ソース電極６０はｐ−ＧａＮ層５３の電位をソース電極６０の電位に固定することによりＭＩＳＦＥＴ３００の動作を安定化させる役割も担っている。ソース電極６０とゲート電極５８は、層間絶縁膜５９で絶縁されている。
このように構成されたＭＩＳＦＥＴ３００は、ゲート電極５８がトレンチ型のゲート電極となっている。このことにより、ＭＩＳＦＥＴ３００全体を微細化することができる。また、チャネル部の長さをトレンチ７０の深さで調整することができるため、ＭＩＳＦＥＴ３００の設計の自由度が向上する。第１及び第２実施形態と同様に、ゲート絶縁膜５７をＡｌＮ層５５とＡｌ２Ｏ３層５６の積層構造とすることによって、従来よりもＢＩ特性を改善することが可能となる。また、ｐ−ＧａＮ層５３をチャネル部とすることによって、パワーＭＩＳＦＥＴに必要なノーマリオフ特性を実現している。
トレンチゲート電極を有するＭＩＳＦＥＴ３００のゲート絶縁膜５７は、トレンチ７０の内部に形成する必要がある。Ａｌ２Ｏ３層５６はＭＩＳＦＥＴ１００と同様にＡＬＤ法で形成すればよい。一方、異方性が高いＭＢＥ法では、ＡｌＮ層５５をトレンチ７０の側壁部に形成することは困難であるため、ＣＶＤ法で成膜する。その場合は、上述したように水素を含まないＣＶＤ法を使用すると好適である。また、ゲート電極５８も、膜形成をほぼ等方的に行うことのできるＡＬＤ法もしくはＣＶＤ法を用いて形成すると良い。さらに、ＭＩＳＦＥＴ３００にも、ｐ−ＧａＮ層３表面の少なくとも一部が、ＡｌＮ層５とｎ−ＧａＮ層２のいずれにも被覆されていない領域として、ｐ−ＧａＮ層５３のゲート電極５８から反対側の端部領域（図１０中の左右の端部領域）が存在する。そのため、Ｍｇが不活性されてしまった場合は、ｐ−ＧａＮ層５３の表面が露出している状態で高温熱処理を行うことによって、水素を除去し、Ｍｇを再活性化することが可能である。なお、トレンチ７０は円柱形状に代えて溝形状としてもよい。
１ Ｓｉ基板
１Ａ ＧａＮ自立基板
２、５２ ｎ−ＧａＮ層
３、５３、６１ ｐ−ＧａＮ層
４ ＡｌＧａＮ層
４ａ 開口部
５、５Ａ、５５ ＡｌＮ層
６、６Ａ、５６ Ａｌ２Ｏ３層
７、７Ａ、５７ ゲート絶縁膜
８、８Ａ、５８ ゲート電極
９、５９ 層間絶縁膜
１１ 裏面電極
５０ ドレイン電極
５１、５４ ｎ＋ＧａＮ層
６０ ソース電極
７０ トレンチ
１００、２００、３００ ＭＩＳＦＥＴ
１０１ ＭＩＳキャパシタ
１Ａ ＧａＮ自立基板
２、５２ ｎ−ＧａＮ層
３、５３、６１ ｐ−ＧａＮ層
４ ＡｌＧａＮ層
４ａ 開口部
５、５Ａ、５５ ＡｌＮ層
６、６Ａ、５６ Ａｌ２Ｏ３層
７、７Ａ、５７ ゲート絶縁膜
８、８Ａ、５８ ゲート電極
９、５９ 層間絶縁膜
１１ 裏面電極
５０ ドレイン電極
５１、５４ ｎ＋ＧａＮ層
６０ ソース電極
７０ トレンチ
１００、２００、３００ ＭＩＳＦＥＴ
１０１ ＭＩＳキャパシタ
Claims (12)
- ＧａＮ層と、
前記ＧａＮ層上に形成された０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜と、
前記結晶質絶縁膜上または前記結晶質半導体膜上に形成された絶縁膜と
を有することを特徴とする半導体装置。 - 前記ＧａＮ層の少なくとも一部がｐ型ＧａＮで形成されている
ことを特徴とする請求項１に記載の半導体装置。 - 前記絶縁膜が、水を酸化剤とし、３００℃よりも高温で、原子層堆積法により形成されたＡｌ２Ｏ３膜である
ことを特徴とする請求項１または２に記載の半導体装置。 - 前記絶縁膜がＳｉ及びＯを含む、または、Ａｌ、Ｓｉ及びＯを含む
ことを特徴とする請求項１または２に記載の半導体装置。 - 前記絶縁膜がアモルファス構造である
ことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。 - ＧａＮ層上に０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜を形成する工程と、
前記結晶質絶縁膜上または前記結晶質半導体膜上に絶縁膜を形成する工程と
を有する半導体装置の製造方法。 - 前記ＧａＮ層の少なくとも一部がｐ型ＧａＮで形成されている、
ことを特徴とする請求項６に記載の半導体装置の製造方法。 - 前記絶縁膜として、水を酸化剤とし、３００℃よりも高温で、原子層堆積法によりＡｌ２Ｏ３膜を形成する
ことを特徴とする請求項６または７に記載の半導体装置の製造方法。 - 前記絶縁膜を形成した後に、７８０℃未満の温度にて熱処理を行う工程を含む
ことを特徴とする請求項６〜８のいずれか一項に記載の半導体装置の製造方法。 - 前記絶縁膜をＳｉ及びＯを含む、または、Ａｌ、Ｓｉ及びＯを含む絶縁膜で形成する
ことを特徴とする請求項６または７に記載の半導体装置の製造方法。 - 前記絶縁膜をアモルファス構造で形成する
ことを特徴とする請求項６〜１０のいずれか一項に記載の半導体装置の製造方法。 - ＧａＮ層と、ゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極とを備え、
前記ゲート絶縁膜は、
前記ＧａＮ層上に形成された０．７ｎｍ以上３ｎｍ以下の範囲内の厚さを有するＡｌＮまたはＡｌＧａＮからなる結晶質絶縁膜または結晶質半導体膜と、前記結晶質絶縁膜上または前記結晶質半導体膜上に形成された絶縁膜とを有する
ことを特徴とする電界効果トランジスタ。
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