CN106469752A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种半导体器件及其制造方法。通过在半导体衬底的主表面上方与沟槽栅极电极一体地形成发射极耦合部以在发射极耦合部的侧壁上方形成分隔物，致使形成在发射极耦合部上方的层间绝缘膜的表面和形成在层间绝缘膜上方的发射极电极的表面特别地在发射极耦合部的端部具有平缓形状。由此，当发射极布线耦合到发射极电极/发射极焊盘时，应力被分散，而不是集中在发射极耦合部的锐角部，因此可抑制裂缝的出现。另外，通过形成分隔物，发射极电极的表面中中将形成的凹陷和突起可减少，由此，发射极电极和发射极布线之间的粘附性可提高。

Description

半导体器件及其制造方法
相关申请的交叉引用
包括说明书、附图和摘要的、于2015年8月20日提交的日本专利申请No.2015-162718的公开的全部内容以引用方式并入本文。
技术领域
本发明涉及半导体器件及其制造方法，并且可优选地用于包括例如IE(注入增强)型沟槽栅极IGBT(绝缘栅双极晶体管)的半导体器件。
背景技术
例如，日本未审专利申请公开No.2013-140885(专利文献1)公开了一种IE型沟槽栅极IGBT，该IGBT基本地由具有线性有源单元区的第一线性单位单元区、具有线性空穴收集器单元区的第二线性单位单元区和其间的线性无源单元区形成。
现有技术文献
专利文献
[专利文献1]日本未审专利申请公开No.2013-140885
发明内容
在IE型沟槽栅极IGBT中，与形成在沟槽中的沟槽栅极电极一体形成的发射极耦合部设置在半导体衬底的主表面上方，以提高沟槽栅极电极和发射极电极之间电耦合的可靠性。然而，担心的是，当发射极布线耦合到发射极电极时，发射极布线中的应力会集中在发射极耦合部的端部的锐角部，由此会造成裂缝。另外，因为在发射极电极的表面中形成凹陷和突起，所以存在发射极布线和发射极电极之间的粘附性劣化的问题。
根据本说明书的描述和附图，其他问题和新特征将变得清楚。
根据一个实施例的半导体器件具有：第一沟槽，其穿透p型体区，达到n-型漂移区；第二沟槽，其穿透所述p型体区，达到所述n-型漂移区并且被形成为与所述第一沟槽分隔开；n+型发射极区，其形成在所述p型体区中以接触所述第一沟槽的侧表面。另外，所述半导体器件具有：第一沟槽栅极电极，其经由第一绝缘膜形成在所述第一沟槽内；第二沟槽栅极电极，其经由第二绝缘膜形成在所述第二沟槽内；发射极耦合部，其经由第三绝缘膜形成在半导体衬底的主表面上方并且与第二沟槽栅极电极一体地形成；以及分隔物，其形成在所述发射极耦合部的侧壁上方。此外，所述半导体器件具有：第四绝缘膜，其形成在所述半导体衬底的主表面上方，覆盖所述发射极耦合部和所述分隔物；第一开口，其穿透所述第四绝缘膜以接触所述n+型发射极区；第二开口，其穿透所述第四绝缘膜以接触所述发射极耦合部；以及发射极电极，其经由所述第一开口电耦合到所述n+型发射极区并且经由所述第二开口电耦合到所述发射极耦合部。
根据一个实施例的半导体器件的制造方法具有以下步骤。形成彼此分隔开的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽均具有自半导体衬底的第一主表面的第一深度。随后，经由第一绝缘膜，在包括所述第一沟槽和所述第二沟槽中的每个的内部的所述半导体衬底的所述主表面上方，形成第一导电膜，然后，通过处理所述第一导电膜，经由所述第一绝缘膜在所述第一沟槽内形成第一沟槽栅极电极；经由所述第一绝缘膜在所述第二沟槽内形成第二沟槽栅极电极；经由所述第一绝缘膜在所述半导体衬底的所述主表面上方形成发射极耦合部并且所述发射极耦合部与所述第二沟槽栅极电极一体地形成。随后，形成p型体区，所述p型体区具有自所述半导体衬底的所述主表面的第二深度，所述第二深度小于所述第一深度；在所述p型体区中，形成与所述第一沟槽的侧表面接触的n+型发射极区。随后，经由第二绝缘膜在所述半导体衬底的所述主表面上方形成第二导电膜，使其覆盖所述发射极耦合部，然后通过处理所述第二导电膜，经由所述第二绝缘膜在所述发射极耦合部的侧壁上方形成包括所述第二导电膜的分隔物。随后，在所述半导体衬底的所述主表面上方形成第三绝缘膜，使其覆盖所述发射极耦合部和所述分隔物，然后，形成第一开口和第二开口，所述第一开口穿透所述第三绝缘膜以接触所述n+型发射极区，所述第二开口穿透所述第三绝缘膜以接触所述发射极耦合部。随后，在包括所述第一开口和所述第二开口中的每个的内部的所述半导体衬底的所述主表面上方，形成第三导电膜，然后，通过处理所述第三导电膜，形成发射极电极，所述发射极电极经由所述第一开口电耦合到所述n+型发射极区，并且经由所述第二开口电耦合到所述发射极耦合部。
根据一个实施例，可提高包括沟槽栅极IGBT的半导体器件的良率和可靠性。
附图说明
图1是示出根据实施例的半导体器件的构造的剖视图(A-A剖面)；
图2是示出根据实施例的半导体器件的构造的平面图；
图3是示出根据实施例的半导体器件的构造的平面图；
图4是示出根据实施例的半导体器件(半导体芯片)的构造的平面图；
图5是示出根据实施例的半导体器件的构造的剖视图(B-B剖面)；
图6是示出根据比较例的半导体器件的构造的剖视图(B-B剖面)；
图7是示出根据实施例的IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图8是示出图7之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图9是示出图8之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图10是示出图9之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图11是示出图10之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图12是示出图11之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图13是示出图12之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图14是示出图13之后的、IGBT的制造步骤的基本部分剖视图(A-A、B-B剖面)；
图15是示出图14之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图16是示出图14之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图17是示出图15和图16之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图18是示出图15和图16之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图19是示出图17和图18之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图20是示出图17和图18之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图21是示出图17和图18之后的、保护二极管的制造步骤的基本部分剖视图；
图22是示出图19至图21之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图23是示出图19至图21之后的、保护二极管的制造步骤的基本部分剖视图；
图24是示出图22和图23之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图25是示出图22和图23之后的、保护二极管的制造步骤的基本部分剖视图；
图26是示出图24和图25之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图27是示出图24和图25之后的、保护二极管的制造步骤的基本部分剖视图；
图28是示出图26和图27之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图29是示出图26和图27之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图30是示出图26和图27之后的、保护二极管的制造步骤的基本部分剖视图；
图31是示出图28至图30之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图32是示出图28至图30之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图33是示出图31和图32之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图34是示出图33之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图35是示出图33之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图36是示出图33之后的、保护二极管的制造步骤的基本部分剖视图；
图37是示出图34至图36之后的、IGBT的制造步骤的基本部分剖视图(A-A剖面)；
图38是示出图34至图36之后的、IGBT的制造步骤的基本部分剖视图(B-B剖面)；
图39是示出根据实施例的变形的半导体器件的构造的平面图；以及
图40是示出根据实施例的变形的半导体器件的构造的剖视图。
具体实施方式
有需要时，为了方便起见，通过将下面的实施例中的每个划分成多个部分或实施例来描述这些实施例；然而，除非另外指明，否则这些部分或实施例不是彼此无关的，而是它们形成一个与其他的部分或全部的变形、应用示例、详细描述或补充描述。当在下面的实施例中引用元件的数字等(包括零件的数量、数值、数量、范围等)时，除非明确指示或者除了当数量在原理上明显限于特定数量时，数量不限于特定数量，而是可大于或小于特定数量。
另外，在下面的实施例中，组成(也包括元素步骤等)不一定是必要的，除非另外指示或者在原理上明确必要。类似地，当在下面的实施例中引用构成等的形状和位置关系等时，也应该还包括与形状等基本上相同或类似的形状，除非另外指示或者除了当认为在原理上明显另有所指时。对于以上提到的数字等(包括零件的数量、数值、数量、范围等)，同样适用。
下文中，将参照附图详细描述优选实施例。在用于说明实施例的全部视图中，将用相同或相关的参考标号指代具有彼此相同功能的构件并且将省略对其的重复描述。当存在多个类似构件(部件)时，可在集合参考标号中添加符号来代表个体或特定部件。在下面的实施例中，在原理上将不再重复描述相同或类似的部件，除非特别有必要。
在实施例中使用的视图中，即使是在剖视图中，也可省略阴影，以便更容易看到视图。可供选择地，即使在平面图中，也可添加阴影，以便更容易看到视图。
在剖视图或平面图中，各部件的大小没有对应于实际器件的大小，特定部件可被实现为相对大，以使得更容易理解视图。对于剖视图和平面图彼此对应的情况下，同样如此。
(实施例)
下文中，将参照附图详细描述根据本实施例的半导体器件。根据本实施例的半导体器件是IE型沟槽栅极IGBT。半导体器件表现出IE效果，在IE效果中，当IGBT处于导通状态时，空穴向着发射极电极侧(表面侧)的释放受到限制，由此存储在漂移区中的空穴的浓度可增大，因此半导体器件被称为IE型。另外，在根据本实施例的半导体器件中彼此分隔排列的三个沟槽栅极电极之中，布置在中心的沟槽栅极电极(TG1)电耦合到栅极电极，布置在两个端部处的两个沟槽栅极电极(TG2、TG3)中的每个电耦合到发射极电极，因此半导体器件也被称为EGE类型(发射极-栅极-发射极类型)。
<<IE型沟槽栅极IGBT的结构>>
图1是示出根据本实施例的半导体器件的构造的剖视图，并且图2和图3是均示出根据实施例的半导体器件的构造的平面图。图1对应于例如图3中的A-A剖面。图3对应于例如图2中的双点划线所包围的区域。图4是示出根据实施例的半导体器件(半导体芯片)的构造的平面图。
将参照图1至图4描述根据本实施例的半导体器件的构造。
半导体衬底SS具有上表面(主表面)Sa和与上表面Sa相反的下表面(主表面)Sb。半导体衬底SS具有上表面Sa侧的n型半导体层SLn和下表面Sb侧的半导体层SLp。
半导体层SLn的下部中形成n-型漂移区(n型半导体区)ND。在半导体层SLn和半导体层SLp之间形成n型场停止区(n型半导体区)Ns。半导体层SLp对应于p+型集电极区(p型半导体区)CL。集电极电极CE形成在半导体衬底SS的下表面Sb上方(p+型集电极区CL下方)。
p型体区PB设置在半导体层SLn的上部中。沟槽(沟槽部)T1形成在图1中心的半导体衬底SS的上表面Sa侧。沟槽T1被形成为从上表面Sa穿透p型体区PB，并且达到半导体层SLn的中间。沟槽T1还被形成为达到n-型漂移区ND。当从上方观察时得到的沟槽T1的形状(下文中，被称为平面形状)是其长边在Y方向上延伸的矩形形状(线性形状)。因此，沟槽T1在Y方向上延伸(图2、图3)。
栅极绝缘膜GI形成在沟槽T1的内壁上方。在沟槽T1内，沟槽栅极电极TG1形成在栅极绝缘膜GI上方，填充沟槽T1(图1)。沟槽栅极电极TG1电耦合到随后描述的栅极电极GE(参见图4)。从平面图看，沟槽栅极电极TG1沿着Y方向连续形成(图2、图3)。
另一方面，沟槽T2和T3形成在沟槽T1的两侧，彼此分隔开预定距离(Wh1、Wh2)。
本文中，沟槽T2和沟槽T3之间的区域是混合单元区LCh，并且在混合单元区LCh之中，沟槽T2和沟槽T1之间的区域被假定是混合子单元区LCh1，并且沟槽T3和沟槽T1之间的区域被假定是混合子单元区LCh2。因此，可以说，沟槽T1位于混合单元区LCh的中心部分中，即，位于混合子单元区LCh1和混合子单元区LCh2之间的边界部分处。混合子单元区LCh1的X方向上的宽度是Wh1，混合子单元区LCh2的X方向上的宽度是Wh2。
无源单元区LCi位于混合单元区LCh的两侧。也就是说，如图2中所示地布置多个混合单元区LCh，并且无源单元区LCi布置在混合单元区LCh之间。这些区域在Y方向上延伸。
因为混合单元区LCh因此经由无源单元区LCi重复布置，所以沟槽T2布置在混合单元区LCh的右侧，分隔达例如图2中的无源单元区LCi的宽度(Wi)。另外，沟槽T3布置在混合单元区LCh的左侧，分隔达图2中的无源单元区LCi的宽度(Wi)。
本文中，单位单元区LC被定义为具有以下的区域：混合单元区LCh；混合单元区LCh一侧(图1中的左侧)上的无源单元区LCi的部分LCi1；以及混合单元区LCh另一侧(图1中的右侧)上的无源单元区LCi的部分LCi2。部分LCi1是沟槽T2侧的无源单元区LCi的半个部分。部分LCi2是沟槽T3侧的无源单元区LCi的半个部分。因此，可以说，在图1中，多个单位单元区LC重复在X方向上布置。本文中，更优选地使混合单元区LCh的宽度Wh小于无源单元区LCi的宽度Wi(图2)。换句话讲，更优选地，使混合子单元区LCh1和LCh2中的每个的宽度小于无源单元区LCi的宽度Wi的一半。换句话讲，更优选地，使混合子单元区LCh1和LCh2中的每个的宽度小于无源单元区LCi的部分LCi1和LCi2中的每个的宽度。
沟槽T2和T3分别从上表面Sa达到半导体层SLn的中间，并且被布置在沟槽T1两侧以将沟槽T1夹在其间，并且从平面图看分别在Y方向上延伸。
栅极绝缘膜GI形成在沟槽T2和T3中的每个的内壁上方。在沟槽T2内，沟槽栅极电极TG2形成在栅极绝缘膜GI上方，以填充沟槽T2。在沟槽T3内，沟槽栅极电极TG3形成在栅极绝缘膜GI上方，以填充沟槽T3。沟槽栅极电极TG2和TG3中的每个电耦合到发射极电极EE。本文中，从平面图看，沟槽栅极电极TG2和TG3沿着Y方向连续形成。
在混合子单元区LCh1中，p型体区PB形成在沟槽T1和沟槽T2之间，以接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T2的内壁上方的栅极绝缘膜GI。在混合子单元区LCh2中，p型体区PB形成在沟槽T1和沟槽T3之间，以接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T3的内壁上方的栅极绝缘膜GI。
在混合子单元区LCh1和LCh2中的每个中的半导体衬底SS的上表面Sa侧，只在沟槽栅极电极TG1侧形成n+型发射极区NE。也就是说，在混合子单元区LCh1中，n+型发射极区NE没有形成在沟槽栅极电极TG2侧；并且在混合子单元区LCh2中，n+型发射极区NE没有形成在沟槽栅极电极TG3侧(图1)。
另外，多个n+型发射极区NE布置在Y方向上，彼此分隔达预定距离(LCai)，如图2和图3中所示。因此，其中没有形成n+型发射极区NE的区域(剖面)也存在于混合子单元区LCh1和LCh2中的每个中。
在混合子单元区LCh1中，n+型发射极区NE形成在沟槽T1和接触沟槽CT之间，以接触形成在沟槽T1的内壁(沟槽T1的侧表面)上方的p型体区PB和栅极绝缘膜GI。另外，在混合子单元区LCh2中，n+型发射极区NE形成在沟槽T1和接触沟槽CT之间，以接触形成在沟槽T1的内壁(沟槽T1的侧表面)上方的p型体区PB和栅极绝缘膜GI。n+型发射极区NE的平面形状是例如其在Y方向上的宽度是LCaa并且其在X方向上的宽度对应于接触沟槽CT和沟槽T1之间的距离的矩形形状(图3)。
混合子单元区LCh1中的n+型发射极区NE电耦合到发射极电极EE，混合子单元区LCh2中的n+型发射极区NE电耦合到发射极电极EE。
优选地，n型空穴屏障区(n型半导体区)NHB形成在混合子单元区LCh1和LCh2中的每个中的p型体区PB下方。在混合子单元区LCh1和LCh2中的每个中，n型空穴屏障区NHB的n型杂质浓度高于n-型漂移区ND的杂质浓度和低于n+型发射极区NE的杂质浓度。
混合子单元区LCh1中的n型空穴屏障区NHB形成在沟槽T1和沟槽T2之间，而混合子单元区LCh2中的n型空穴屏障区NHB形成在沟槽T1和沟槽T3之间。
混合子单元区LCh1中的n型空穴屏障区NHB可接触p型体区PB、形成在沟槽T1的内壁上方的栅极绝缘膜GI、和形成在沟槽T2的内壁上方的栅极绝缘膜GI。混合子单元区LCh2中的n型空穴屏障区NHB可接触p型体区PB、形成在沟槽T1的内壁上方的栅极绝缘膜GI、和形成在沟槽T3的内壁上方的栅极绝缘膜GI。由此，存储在n-型漂移区ND中的空穴不太可能被释放到混合子单元区LCh1和LCh2中的发射极电极EE，因此可增强IE效果。
在混合单元区LCh中的沟槽T2侧(图1至图3的左侧)上的无源单元区LCi中，p型悬浮区(p型半导体区)PF设置在半导体衬底SS的上表面Sa侧的p型体区PB下方。p型悬浮区PF设置在各视图左端处的以上提到的沟槽T2和沟槽T3之间。在各视图的左端处的沟槽T3内，沟槽栅极电极TG3形成在栅极绝缘膜GI上方，以填充沟槽T3。从平面图看，沟槽栅极电极TG3中的每个沿着Y方向连续形成。
在混合单元区LCh中的沟槽T3侧(图1至图3中的每个的右侧)上的无源单元区LCi中，p型悬浮区(p型半导体区)PF设置在半导体衬底SS的上表面Sa侧的p型体区PB下方。p型悬浮区PF设置在各视图右端处的以上提到的沟槽T3和沟槽T2之间。在各视图的右端处的沟槽T2内，沟槽栅极电极TG2形成在栅极绝缘膜GI上方，以填充沟槽T2。从平面图看，沟槽栅极电极TG2沿着Y方向连续形成。
在无源单元区LCi两侧在Y方向上延伸的沟槽栅极电极TG2和TG3通过在X方向上延伸的端部沟槽栅极电极TGp电耦合在一起(图2)。
另外，无源单元区LCi两侧的沟槽栅极电极TG2和TG3通过在X方向上延伸的发射极耦合部TGx电耦合在一起。发射极耦合部TGx例如与沟槽栅极电极TG2和TG3一体地形成，并且其厚度是例如大致0.5μm至1.5μm。发射极耦合部TGx经由形成在发射极耦合部TGx中的接触沟槽CT电耦合到发射极电极EE(参见图2、图3和图5)。用这种结构，可在不取决于成本不必要地高的微制造工艺的情况下，提高沟槽栅极电极TG2和TG3中的每个和发射极电极EE之间的电耦合的可靠性。
另外，层间绝缘膜IL形成在混合单元区LCh和无源单元区LCi中的半导体衬底SS的上表面Sa上方(图1)。层间绝缘膜IL被形成为覆盖混合子单元区LCh1和LCh2中的每个中的p型体区PB。本文中，绝缘膜IF形成在半导体衬底SS的上表面Sa和层间绝缘膜IL之间。
在层间绝缘膜IL中形成接触沟槽(开口)CT。接触沟槽(开口)CT被形成为接触n+型发射极区NE。
p+型体接触区(p型半导体区)PBC形成在接触沟槽CT的底表面中。另外，p+型闩锁防止区(p型半导体区)PLP形成在p+型体接触区PBC下方。p+型半导体区PR由p+型体接触区PBC和p+型闩锁防止区PLP形成。
p+型体接触区PBC的p型杂质浓度高于p+型闩锁防止区PLP的p型杂质浓度。p+型半导体区PR的p型杂质浓度高于p型体区PB的p型杂质浓度。
耦合电极CP形成在接触沟槽CT内。耦合电极CP接触n+型发射极区NE和p+型半导体区PR。
接触沟槽(开口)CT也形成在发射极耦合部TGx上方(参见图2、图3和图5)。
另外，包括导电膜的发射极电极EE设置在层间绝缘膜IL上方，并且发射极电极EE经由接触沟槽CT耦合到n+型发射极区NE和p+型体接触区PBC。在图1中示出的示例中，耦合电极CP和发射极电极EE彼此一体地形成。如上所述，发射极电极EE经由接触沟槽CT耦合到发射极耦合部TGx。因此，沟槽栅极电极TG2和TG3将经由发射极耦合部TGx电耦合到发射极电极EE，如上所述。
尽管未示出，但在发射极电极EE上方还形成包括例如基于聚酰亚胺的有机绝缘膜等的绝缘膜(钝化膜)，并且随后描述的发射极布线耦合到其中没有形成这个绝缘膜的区域中的发射极电极EE(发射极焊盘EP(参见图4))。
另外，p型悬浮区PFp设置在栅极布线抽出区AR2中，以包围单元形成区AR1，如图2中所示。在图2中，用附连阴影线的区域指示p型悬浮区PFp和PF。p型悬浮区PFp经由暴露于接触沟槽CT底表面处的p+型体接触区PBCp的一部分电耦合到发射极电极EE。
在本实施例中，接触n+型发射极区NE的接触沟槽CT在Y方向上延伸，但没有连续形成，不同于例如沟槽栅极电极TG1(图2和图3)。换句话讲，接触n+型发射极区NE的接触沟槽CT被布置成被分开。通过由此布置被分开以避免混合单元区LCh和发射极耦合部TGx的延伸区域之间有交叉区域的、接触n+型发射极区NE的接触沟槽CT，可避免由于发射极耦合部TGx而形成的凹陷和突起导致的接触沟槽处理缺陷。
另外，包括例如多晶硅膜的分隔物SW经由绝缘膜IF形成在发射极耦合部TGx的侧壁上方，如图3和图5中所示。图5是示出根据本实施例的半导体器件的构造的剖视图。图5对应于例如图3中的B-B剖面。混合单元区LCh和发射极耦合部TGx的延伸区域之间的交叉区域对应于例如图2中的虚线所包围的区域。
发射极耦合部TGx的厚度是例如大致0.5μm至1.5μm；然而，通过在发射极耦合部TGx的侧壁上方形成分隔物SW，可致使形成在发射极耦合部TGx上方的层间绝缘膜IL的表面和形成在层间绝缘膜IL上方的发射极电极EE的表面中的每个在发射极耦合部TGx的端部处具有平缓形状。以上提到的分隔物SW包括例如多晶硅膜。该多晶硅膜可在形成用于形成例如保护二极管、温度检测二极管、电阻、熔丝等的多晶硅膜的同时形成。
图6是示出根据比较例的半导体器件的构造的剖视图，其中，分隔物SW没有形成在发射极耦合部TGx的侧壁上方。图6对应于其中没有形成例如图3中示出的分隔物SW的B-B剖面。
当没有形成分隔物SW时，发射极耦合部TGx端部处的上部具有锐角。因此，担心的是，当发射极布线耦合到发射极电极EE(发射极焊盘EP(参见图4))时，应力会集中在发射极耦合部TGx的锐角部，由此会造成裂缝。特别地讲，在用于大电流使用的IGBT等的情况下向具有500μm或更大直径的发射极布线施加大负载，因此，应力有可能集中在发射极耦合部TGx的锐角部中。
另外，跟随发射极联接部分TGx端部的高度差，在层间绝缘膜IL上方形成的发射极电极EE的表面中，形成凹陷和突起(高度差)。如果在发射极电极EE的表面中存在凹陷和突起，则当耦合发射极布线时施加的电力会损失，由此带来发射极电极EE(发射极焊盘EP)和发射极布线之间的粘附性会劣化的问题。
这样，在本实施例中，分隔物SW形成在发射极耦合部TGx的侧壁上方。通过形成分隔物SW，当发射极布线耦合到发射极电极EE(发射极焊盘EP)时，应力被分散，而不是集中在发射极耦合部TGx的锐角部，因此可抑制裂缝的出现。另外，通过形成分隔物SW，发射极电极EE(发射极焊盘EP)的表面中将形成的凹陷和突起可减少，由此，发射极电极EE和发射极布线之间的粘附性可提高。由此，可提高半导体器件的良率和可靠性。
《IE型沟槽栅极IGBT的制造方法》
将参照图7至图38描述根据本实施例的IE型沟槽栅极IGBT和保护二极管的制造方法。图7至图38是均示出根据实施例的IE型沟槽栅极IGBT(图3中示出的A-A、B-B剖面)或保护二极管的制造步骤的基本部分剖视图。
如图7中所示(A-A、B-B剖面)，首先，设置半导体衬底SS，半导体衬底SS包括例如其中已经引入诸如例如磷(P)的n型杂质的单晶硅。半导体衬底SS具有作为第一主表面的上表面Sa和作为第二主表面的下表面Sb，下表面Sb与上表面Sa相反。
半导体衬底SS包含n型杂质。杂质的浓度是例如大致2×1014cm-3。在这个阶段，半导体衬底SS是其平面形状是大致圆形的半导体薄板，该薄板被称为晶圆。半导体衬底SS的厚度是例如大致450μm至1000μm。从半导体衬底SS的上表面Sa延伸至预定深度的层用作半导体层SLn。
随后，通过涂覆等，在半导体衬底SS的整个上表面Sa上方，形成用于引入n型空穴屏障区的抗蚀剂膜R1(光致抗蚀剂膜)，然后，通过使用普通光刻(曝光和显影)进行图案化，形成在混合单元区LCh中具有开口的抗蚀剂膜R1。使用抗蚀剂膜R1作为掩模，通过使用例如离子注入将n型杂质引入半导体衬底SS的上表面Sa中，形成n型空穴屏障区NHB。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如磷(P)；剂量是大致6×1012cm-2；注入能量是大致80KeV。此后，通过灰化等去除已经变得不必要的抗蚀剂膜R1。
随后，通过涂覆等，在半导体衬底SS的上表面Sa上方，形成用于引入p型悬浮区的抗蚀剂膜R2，然后，通过使用普通光刻进行图案化，形成在无源单元区LCi中具有开口的抗蚀剂膜R2，如图8中所示(A-A、B-B剖面)。使用抗蚀剂膜R2作为掩模，通过使用例如离子注入将p型杂质引入半导体衬底SS的上表面Sa中，形成p型悬浮区PF。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如硼(B)；剂量是大致3.5×1013cm-2；注入能量是大致75KeV。此后，通过灰化等去除已经变得不必要的抗蚀剂膜R2。当在单元形成区AR1中形成p型悬浮区PF(参见图2)时，例如在栅极布线抽出区AR2的最外部分中形成p型悬浮区PFp(参见图2)。
随后，通过使用例如CVD(化学气相沉积)工艺等，在半导体衬底SS的上表面Sa上方，形成包括例如氧化硅的硬掩模膜HM，如图9中所示(A-A、B-B剖面)。硬掩模膜HM的厚度是例如大致450nm。
随后，通过涂覆等，在半导体衬底SS的上表面Sa上方，形成处理硬掩模膜的抗蚀剂膜R3，然后，通过使用普通光刻进行图案化，形成在沟槽(T1至T3)形成区域中具有开口的抗蚀剂膜R3。通过使用抗蚀剂膜R3作为掩模进行干蚀刻，将硬掩模膜HM图案化。
此后，通过灰化等去除已经变得不必要的抗蚀剂膜R3，如图10中所示(A-A、B-B剖面)。
随后，例如，通过使用剩余的硬掩模膜HM进行各向异性干蚀刻，形成沟槽T1、T2和T3，如图11中所示(A-A、B-B剖面)。此时，形成沟槽T1，沟槽T1从半导体衬底SS的上表面Sa达到半导体层SLn的中间并且从平面图看在Y方向上延伸。另外，形成沟槽T2和T3，沟槽T2和T3中的每个从半导体衬底SS的上表面Sa达到半导体层SLn中间并且布置在沟槽T1的两侧以将沟槽T1夹在其间并且沟槽T2和T3中的每个从平面图看在Y方向上延伸。作为用于各向异性干蚀刻的气体，例如，基于Cl2/O2的气体可被例示为优选气体。
此后，通过使用例如基于氢氟酸的蚀刻溶液等进行湿蚀刻，去除已经变得不必要的硬掩模膜HM，如图12中所示(A-A、B-B剖面)。
随后，p型悬浮区PF和n型空穴屏障区NHB经受放大扩散(例如，1200℃，大致30分钟)，如图13中所示(A-A、B-B剖面)。在这种情况下，执行放大扩散，使得p型悬浮区PF的下表面变得低于沟槽T1、T2和T3中的每个的下表面。
随后，通过使用例如热氧化工艺等，在半导体衬底SS的上表面Sa上方和沟槽T1、T2和T3中的每个的内壁上方，形成包括例如氧化硅的栅极绝缘膜GI。栅极绝缘膜GI的厚度是例如大致0.12μm。
通过以上提到的放大扩散，p型悬浮区PF形成在图13左端处的沟槽T3和相邻沟槽T2之间、和图13右端处的沟槽T2和相邻沟槽T3之间。优选地，p型悬浮区PF中的每个接触形成在沟槽T2的内壁上方的栅极绝缘膜GI和形成在沟槽T3的内壁上方的栅极绝缘膜GI。
n型空穴屏障区NHB形成在沟槽T1和相邻沟槽T2之间和沟槽T1和相邻沟槽T3之间。优选地，形成在沟槽T1和沟槽T2之间的n型空穴屏障区NHB接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T2的内壁上方的栅极绝缘膜GI。优选地，形成在沟槽T1和沟槽T3之间的n型空穴屏障区NHB接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T3的内壁上方的栅极绝缘膜GI。
在n型半导体衬底SS中，当执行以上提到的放大扩散时其中没有形成p型悬浮区PF和n型空穴屏障区NHB的区域用作n-型漂移区ND。换句话讲，在n型半导体层SLn中，没有形成p型悬浮区PF和n型空穴屏障区NHB的区域用作n-型漂移区ND。在图13中示出的步骤中，n-型漂移区ND被形成为从半导体层SLn的内部延伸到半导体衬底SS的下表面Sb。
在沟槽T1和沟槽T2之间，n型空穴屏障区NHB的n型杂质浓度高于n-型漂移区ND的n型杂质浓度且低于随后描述的n+型发射极区NE的n型杂质浓度。对于沟槽T1和沟槽T3，同样如此。
随后，通过使用例如CVD工艺等，在半导体衬底SS的上表面Sa上方和沟槽T1、T2和T3内，形成包括已经被掺杂磷(P)的多晶硅(掺杂的多晶硅)的导电膜CF，如图14中所示(A-A、B-B剖面)。导电膜CF的厚度是例如大致0.5μm至1.5μm。
随后，通过使用例如干蚀刻等，将导电膜CF图案化，如图15(A-A剖面)和图16(B-B剖面)中所示。例如，通过光刻，形成至少覆盖发射极耦合部形成区域(未示出)的抗蚀剂膜，使得通过使用这个抗蚀剂膜作为掩模将导电膜CF图案化。在这种情况下，调节蚀刻条件，使得导电膜CF保持在沟槽T1、T2和T3内(回蚀)。
由此，形成沟槽栅极电极TG1，沟槽栅极电极TG1包括经由栅极绝缘膜GI嵌入沟槽T1内的导电膜CF。另外，形成沟槽栅极电极TG2，沟槽栅极电极TG2包括经由栅极绝缘膜GI嵌入沟槽T2内的导电膜CF。另外，形成沟槽栅极电极TG3，沟槽栅极电极TG3包括经由栅极绝缘膜GI嵌入沟槽T3内的导电膜CF。另外，形成发射极耦合部TGx。发射极耦合部TGx将彼此相邻将p型悬浮区PF夹在其间的沟槽栅极电极TG2和TG3耦合在一起，并且与沟槽一体地形成。发射极耦合部TGx的厚度是例如大致0.5μm至1.5μm。
换句话讲，沟槽栅极电极TG1形成在栅极绝缘膜GI上方，以填充沟槽T1，沟槽栅极电极TG2形成在栅极绝缘膜GI上方，以填充沟槽T2，并且沟槽栅极电极TG3形成在栅极绝缘膜GI上方，以填充沟槽T3。另外，形成发射极耦合部TGx，发射极耦合部TGx与彼此相邻将p型悬浮区PF夹在其间的沟槽栅极电极TG2和TG3的上表面交叉。作为用于进行这个蚀刻的气体，例如，SF6气体等可被例示为优选气体。此后，通过灰化等去除已经变得不必要的抗蚀剂膜。
随后，通过干蚀刻等，去除除了存在于沟槽T1、T2和T3内并且被发射极耦合部TGx覆盖的那些外的栅极绝缘膜GI，如图17(A-A剖面)和图18(B-B剖面)中所示。
随后，通过使用(例如)热氧化工艺、CVD工艺等，在半导体衬底SS的上表面Sa上方和发射极耦合部TGx的上表面和侧表面上方，形成包括相对薄的氧化硅膜(厚度与例如栅极绝缘膜GI几乎相同)的绝缘膜IF，如图19(A-A剖面)和图20(B-B剖面)中所示。
还在其中将形成保护二极管的区域中的半导体衬底SS的上表面Sa上方，形成绝缘膜IF，如图21中所示(保护二极管的剖面)。本文中，已经在其中将形成保护二极管的区域中的半导体衬底SS中形成p型层PD。保护二极管的p型层PD可例如在形成IE型沟槽栅极IGBT的p型悬浮区PF的同时形成。
随后，通过普通光刻，在半导体衬底SS的上表面Sa上方，形成用于引入p型体区(未示出)的抗蚀剂膜。借助于用于引入p型体区的抗蚀剂膜作为掩模，通过使用例如离子注入将p型杂质引入单元形成区AR1的整个表面中(参见图2)和其他必要部分中，形成p型体区PB。
具体地讲，在沟槽T1和沟槽T2之间，形成p型体区PB，p型体区PB接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T2的内壁上方的栅极绝缘膜GI。另外，在沟槽T1和沟槽T3之间，形成p型体区PB，p型体区PB接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和形成在沟槽T3的内壁上方的栅极绝缘膜GI。p型体区PB形成在n型空穴屏障区NHB上方。另外，p型体区PB形成在无源单元区LCi中的p型悬浮区PF上方。
作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如硼(B)；剂量是大致3×1013cm-2；注入能量是大致75KeV。此后，通过灰化等去除已经引入p型体区的抗蚀剂膜。
随后，通过普通光刻，在半导体衬底SS的上表面Sa上方，形成用于引入n+型发射极区(未示出)的抗蚀剂膜。借助于用于引入n+型发射极区的抗蚀剂膜作为掩模，通过使用例如离子注入将n型杂质引入混合单元区LCh中的p型体区PB的上部中，形成n+型发射极区NE。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如砷(As)；剂量是大致5×1015cm-2；注入能量是大致80KeV。
n+型发射极区NE只形成在混合子单元区LCh1和LCh2中的沟槽栅极电极TG1侧。具体地讲，在沟槽T1和沟槽T2之间，形成n+型发射极区NE，n+型发射极区NE接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和p型体区PB二者。同样，在沟槽T1和沟槽T3之间，形成n+型发射极区NE，n+型发射极区NE接触形成在沟槽T1的内壁上方的栅极绝缘膜GI和p型体区PB二者。此后，通过灰化等，去除已经变得不必要的用于引入n+型发射极区的抗蚀剂膜。
随后，通过使用例如CVD工艺等，在半导体衬底SS的上表面Sa上方，形成包括未掺杂多晶硅的本征半导体膜PS，如图22(B-B剖面)和图23(保护二极管的剖面)中所示。
随后，通过使用例如离子注入，通过将p型杂质引入本征半导体膜PS中，形成p-型层PL，如图24(B-B剖面)和图25(保护二极管的剖面)中所示。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如硼(B)；剂量是大致1×1014cm-2；注入能量是大致50KeV。
随后，通过普通光刻，在半导体衬底SS的上表面Sa上方的其中将形成保护二极管的区域中，形成用于形成保护二极管(未示出)的抗蚀剂膜，如图26(B-B剖面)和图27(保护二极管的剖面)中所示。借助于用于形成保护二极管的抗蚀剂膜作为掩模，使用例如各向异性干蚀刻等将p-型层PL图案化。同时，经由绝缘膜IF在发射极耦合部TGx的侧壁上方形成分隔物SW。作为这种情况下的蚀刻气体，例如，SF6气体等可例示为优选气体。此后，通过灰化等，去除已经变得不必要的用于形成保护二极管的抗蚀剂膜。
随后，通过普通光刻，在半导体衬底SS的上表面Sa上方，形成用于引入n+型层(未示出)的抗蚀剂膜。借助于用于引入n+型层的抗蚀剂膜作为掩模，通过使用例如离子注入将n型杂质引入p-型层PL中，形成n+型层N。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如砷(As)；剂量是大致5×1015cm-2；注入能量是大致80KeV。由此，形成多级保护二极管，在多级保护二极管中，p-型层PL和n+型层交替形成。此后，通过灰化等，去除已经变得不必要的用于引入n+型层的抗蚀剂膜。
随后，通过使用例如CVD工艺等，在半导体衬底SS的上表面Sa上方，形成包括例如PSG(磷硅酸玻璃)膜的层间绝缘膜IL，如图28(A-A剖面)、图29(B-B剖面)和图30(保护二极管的剖面)中所示。层间绝缘膜IL被形成为经由绝缘膜IF覆盖p型体区PB和发射极耦合部TGx。层间绝缘膜IL的厚度是例如大致0.6μm。作为层间绝缘膜IL的材料，除了PSG膜之外，BPSG(硼磷硅酸盐玻璃)膜、NSG(未掺杂硅酸盐玻璃)膜、SOG(旋涂玻璃)膜、或这些膜的复合膜也可被例示为优选的。
本文中，当层间绝缘膜IL形成在半导体衬底SS的上表面Sa上方时，层间绝缘膜IL的表面具有在图29(B-B剖面)中示出的发射极耦合部TGx端部处的平缓形状。也就是说，将沟槽T2和沟槽T3耦合在一起的发射极耦合部TGx存在于无源单元区LCi中的层间绝缘膜IL下方。因此，在无源单元区LCi中的层间绝缘膜IL的表面和位于无源单元区LCi之间的混合单元区LCh中的层间绝缘膜IL的表面之间，产生高度差。然而，分隔物SW经由绝缘膜IF形成在发射极耦合部TGx的侧壁上方，因此，混合单元区LCh中的层间绝缘膜IL的表面具有平缓形状，即使其表面略低于无源单元区LCi中的层间绝缘膜IL的表面也是如此。
随后，通过普通光刻，在层间绝缘膜IL上方，形成用于形成接触沟槽(未示出)的抗蚀剂膜，如图31(A-A剖面)和图32(B-B剖面)中所示。随后，通过使用例如各向异性干蚀刻等，形成接触沟槽CT。具体地讲，形成接触n+型发射极区NE的接触沟槽CT和接触发射极耦合部TGx的接触沟槽CT。作为将用于各向异性干蚀刻的气体，例如，包括Ar气、CHF3气和CF4气等的混合气体可被例示为优选气体。此后，通过灰化等，去除已经变得不必要的用于形成接触沟槽的抗蚀剂膜。
随后，借助通过例如接触沟槽CT的离子注入p型杂质，形成p+型体接触区PBC，如图33(A-A剖面)中所示。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如氟化硼(BF2)；剂量是大致5×1015cm-2；注入能量是大致80KeV。
类似地，借助通过例如接触沟槽CT的离子注入p型杂质，形成p+型闩锁防止区PLP。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如硼(B)；剂量是大致3×1015cm-2；注入能量是大致80KeV。p+型体接触区PBC的p型杂质浓度高于p+型闩锁防止区PLP的p型杂质浓度。p+型半导体区PR由p+型体接触区PBC和p+型闩锁防止区PLP形成。p+型半导体区PR中的每个的p型杂质浓度高于p型体区PB的p型杂质浓度。
随后，形成发射极电极EE，如图34(A-A剖面)和图35(B-B剖面)中所示。例如，具体地执行以下处理。首先，使用例如溅射工艺，在半导体衬底SS的上表面Sa上方，形成TiW膜作为屏障金属膜。TiW膜的厚度是例如大致0.2μm。TiW膜中包含的大量钛因随后执行的热处理而迁移至硅界面，使得形成硅化物，这样有助于改进接触特性，但是这些处理是复杂的，因此在视图中未示出。
随后，例如，在氮气气氛中，在大致600℃的温度下执行硅化物退火大致10分钟，然后，通过使用例如溅射工艺，在屏障金属膜的整个表面上方，形成基于铝的金属膜(例如，添加了量达几个百分比的硅，剩余部分是铝)，以填充接触沟槽CT。基于铝的金属膜的厚度是例如大致5μm。
随后，通过普通光刻，形成用于形成发射极电极(未示出)的抗蚀剂膜。随后，通过使用例如干蚀刻，将包括基于铝的金属膜和屏障金属膜的发射极电极EE图案化。作为用于干蚀刻的气体，例如，Cl2/BCl3气体等可被例示为优选气体。此后，通过灰化等，去除已经变得不必要的用于形成发射极电极的抗蚀剂膜。
由此，在混合子单元区LCh1中，形成嵌入在接触沟槽CT中的每个中的多个耦合电极CP和形成在层间绝缘膜IL上方的发射极电极EE。
发射极电极EE经由形成在混合子单元区LCh1和LCh2中的每个中的耦合电极CP，电耦合到形成在混合子单元区LCh1和LCh2中的每个中的n+型发射极区NE和p+型半导体区PR。
可供选择地，当形成发射极电极EE时，可形成电耦合到沟槽栅极电极TG1的栅极电极GE(参见图4)。
本文中，当在单元形成区AR1(参见图2)中形成发射极电极EE时，可在栅极布线抽出区AR2(参见图2)中形成栅极布线GL和栅极电极GE(参见图4)中的每个。
本文中，因为层间绝缘膜IL的表面状态反映在发射极电极EE的表面状态上，所以发射极电极EE的表面具有平缓形状并且其表面中将形成的凹陷和突起减少。
因此，通过在发射极耦合部TGx的侧壁上方形成分隔物SW，发射极耦合部TGx端部处的高度差减小并且层间绝缘膜IL的表面具有平缓形状，因此当发射极布线耦合到发射极电极EE(发射极焊盘EP)时，应力被分散，而不是集中在发射极耦合部TGx的锐角部，因此可抑制裂缝的出现。另外，通过反映具有平缓形状的层间绝缘膜IL的表面状态，发射极电极EE的表面中将形成的凹陷和突起可减少，因此发射极电极EE(发射极焊盘EP)和发射极布线之间的粘附性可提高。由此，可提高半导体器件的良率和可靠性。
此外，当形成发射极电极EE时，可经由在保护二极管一端处的在n+型层NL上方的层间绝缘膜IL处开口的接触沟槽CT，形成二极管布线DIL，二极管布线DIL将电耦合到保护二极管一端处的n+型层NL，如图36(保护二极管的剖面)中所示。类似地，当形成发射极电极EE时，可经由在保护二极管另一端处的n+型层NL上方的层间绝缘膜IL处开口的接触沟槽CT，形成二极管布线DIL，二极管布线DIL将电耦合到保护二极管另一端处的n+型层NL。尽管未示出，但p型层PD电耦合到发射极电极EE。
随后，在发射极电极EE上方，形成包括含有例如聚酰亚胺作为主要成分的有机膜等的绝缘膜(钝化膜)FPF，如图37(A-A剖面)和图38(B-B剖面)中所示。绝缘膜FPF的厚度是例如大致2.5μm。
随后，通过普通光刻，形成用于形成开口(未示出)的抗蚀剂膜。随后，通过使用例如干蚀刻将绝缘膜FPF图案化，形成开口OP1(参见图4)，开口OP1穿透绝缘膜FPF达到发射极电极EE，由此形成包括发射极电极EE暴露于开口OP1的一部分的发射极焊盘EP(参见图4)。此后，通过灰化等，去除已经变得不必要的用于形成开口的抗蚀剂膜。
在单元形成区AR1(参见图4)中，当绝缘膜FPF形成在发射极电极EE上方时，绝缘膜FPF形成在栅极布线抽出区AR2(参见图4)中的栅极电极GE(参见图4)上方。另外，在单元形成区AR1(参见图4)中，当形成开口OP1时，在栅极布线抽出区AR2(参见图4)中形成穿透绝缘膜FPF达到栅极电极GE的开口OP2(参见图4)，由此形成包括栅极电极GE的暴露于开口OP2的一部分的栅焊盘GP。
随后，如有必要，通过对半导体衬底SS的下表面Sb执行背部研磨处理，使具有例如大致800μm的厚度的半导体衬底SS变薄，例如，变薄至大致30μm至200μm。例如，当使用大致600V的耐压时，最终厚度变成大致70μm。由此，半导体层SLp形成在变薄的半导体衬底SS的一部分中，这一部分位于相对于半导体层SL的下表面Sb的一侧。如有必要，还执行化学蚀刻等，以去除下表面Sb中的损伤。
在变薄的半导体衬底SS中，用半导体层SLp指示其中形成p+型集电极区CL(参见图1)的半导体层，该半导体层位于其中形成n型场停止区Ns(参见图1)的相对于半导体层的下表面Sb侧。
随后，通过使用例如离子注入引入n型杂质，在半导体衬底SS的下表面Sb中形成n型场停止区Ns，如图1中所示。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如磷(P)；剂量是大致7×1012cm-2；注入能量是大致350KeV。此后，如有必要，对半导体衬底SS的下表面Sb执行激光退火等，以激活杂质。
随后，通过使用例如离子注入引入p型杂质，在半导体衬底SS的下表面Sb中形成p+型集电极区CL。作为这种情况下的离子注入条件，以下条件可被例示为优选条件，其中：离子物质是例如硼(B)；剂量是大致1×1013cm-2；注入能量是大致40KeV。此后，如有必要，对半导体衬底SS的下表面Sb执行激光退火等，以激活杂质。
也就是说，在形成p+型集电极区CL的步骤中，在半导体衬底SS的一部分中形成p型半导体层SLp，这一部分位于相对于半导体层SLn的下表面Sb侧，并且通过p型半导体层SLp形成p+型集电极区CL。
随后，通过使用例如溅射工艺，在半导体衬底SS的下表面Sb中，形成集电极电极CE，集电极电极CE电耦合到半导体层SLp，即，p+型集电极区CL。此后，借助于划片等将半导体衬底SS分成芯片区域并且如有必要则随后通过将其密封在封装中，完成根据本实施例的半导体器件。
(变形)
将参照图39和图40描述根据本实施例的变形的半导体器件。图39是示出根据实施例的变形的半导体器件的构造的平面图。图40是示出根据实施例的半导体器件的构造的剖视图，并且对应于例如图39中的C-C剖视图。
根据以上提到的实施例的半导体器件是EGE型沟槽栅极IGBT，其中，在彼此分隔开排列的三个沟槽栅极电极TG1、TG2和TG3之中，布置在中心的沟槽栅极电极TG1电耦合到栅极电极GE，并且布置在其两侧处的两个沟槽栅极电极TG2和TG3中的每个电耦合到发射极电极EE(参见图2)。
另一方面，根据变形的半导体器件是所谓的“交替阵列系统”IE型沟槽栅极IGBT(参见专利文献1)。在彼此分隔开排列的四个沟槽栅极电极之中，布置在中心的两个沟槽栅极电极(TG1a、TG1b)中的每个电耦合到栅极电极，并且布置在其两端处的两个沟槽栅极电极(TG2、TG3)中的每个电耦合到发射极电极，因此IE型沟槽栅极IGBT也可被称为GGEE型(栅极-栅极-发射极-发射极型)。
也就是说，四个沟槽栅极电极TG1a、TG1b、TG2和TG3彼此分隔开排列，其中，均电耦合到栅极电极GE的两个沟槽栅极电极TG1a和TG1b和均电耦合到发射极电极EE的两个沟槽栅极电极TG2和TG3交替布置，如图39中所示。另外，p型体区PB形成在两个沟槽栅极电极TG1a和TG1b之间的半导体衬底SS中，并且n+型发射极区NE设置在半导体衬底SS的上表面Sa侧。达到p型体区PB的接触沟槽CT设置在两个沟槽栅极电极TG1a和TG1b之间，并且p+型体接触区PBC设置在接触沟槽CT的下端部分中，并且N型空穴载流子区NHB设置在p+型体接触区PBC下方。
另外，在根据变形的半导体器件中，沟槽栅极电极TG2和TG3通过在X方向上延伸的发射极耦合部TGx电耦合在一起，如图40中所示。发射极耦合部TGx与沟槽栅极电极TG2和TG3一体地形成，并且经由形成在层间绝缘膜IL中的接触沟槽CT电耦合到发射极电极EE。用这种结构，可在不取决于成本不必要地高的微制造工艺的情况下，提高沟槽栅极电极TG2和TG3中的每个和发射极电极EE之间的电耦合的可靠性。
分隔物SW经由绝缘膜IF形成在发射极耦合部TGx的侧壁上方。另外，通过在发射极耦合部TGx的侧壁上方形成分隔物SW，当发射极布线耦合到发射极电极EE(发射极焊盘EP)时，应力被分散，而不是集中在发射极耦合部TGx的锐角部，因此可抑制裂缝的出现，这类似于根据以上提到的实施例的半导体器件。另外，通过形成分隔物SW，发射极电极EE(发射极焊盘EP)的表面中将形成的凹陷和突起可减少，由此，发射极电极EE和发射极布线之间的粘附性可提高。由此，可提高半导体器件的良率和可靠性。
以上已经基于优选实施例具体描述了发明人创造的本发明，但本发明应该不限于优选实施例，无须说，可在不脱离本发明主旨的范围内，对本发明进行各种修改。

Claims (10)

1.一种半导体器件，包括：
半导体衬底，所述半导体衬底具有第一主表面和与所述第一主表面相反的第二主表面；
第一导电类型的第一半导体区，所述第一半导体区设置在所述半导体衬底的所述第二主表面侧；
第二导电类型的第二半导体区，所述第二半导体区设置在所述半导体衬底的所述第一主表面侧以便接触所述第一半导体区，所述第二导电类型与所述第一导电类型不同；
第一沟槽，所述第一沟槽穿透所述第二半导体区，以达到所述第一半导体区；
第二沟槽，所述第二沟槽穿透所述第二半导体区，以达到所述第一半导体区并且被设置成与所述第一沟槽分隔开；
所述第一导电类型的第三半导体区，所述第三半导体区设置在所述第二半导体区中以便接触所述第一沟槽的第一侧表面；
第一沟槽栅极电极，所述第一沟槽栅极电极经由第一绝缘膜设置在所述第一沟槽内部；
第二沟槽栅极电极，所述第二沟槽栅极电极经由第二绝缘膜设置在所述第二沟槽内部；
耦合部，所述耦合部经由第三绝缘膜设置在所述第一主表面上方并且与所述第二沟槽栅极电极一体地形成；
分隔物，所述分隔物经由第四绝缘膜设置在所述耦合部的侧壁上方；
第五绝缘膜，所述第五绝缘膜设置在所述第一主表面上方，以便覆盖所述耦合部和所述分隔物；
第一开口，所述第一开口穿透所述第五绝缘膜以接触所述第三半导体区；
第二开口，所述第二开口穿透所述第五绝缘膜以接触所述耦合部；以及
第一电极，所述第一电极经由所述第一开口电耦合到所述第三半导体区并且经由所述第二开口电耦合到所述耦合部。
2.根据权利要求1所述的半导体器件，
其中，所述耦合部形成在所述第二沟槽上方，而没有形成在所述第一沟槽上方。
3.根据权利要求1所述的半导体器件，
其中，所述耦合部的厚度是0.5μm至1.5μm。
4.根据权利要求1所述的半导体器件，
其中，所述分隔物包括多晶硅。
5.根据权利要求1所述的半导体器件，还包括：
第二电极，所述第二电极设置在所述第一主表面上方以便电耦合到所述第一沟槽栅极电极。
6.一种半导体器件的制造方法，包括以下步骤：
(a)形成第一沟槽和第二沟槽，使得它们彼此分隔开，所述第一沟槽和所述第二沟槽每个都具有自半导体衬底的第一主表面的第一深度；
(b)经由第一绝缘膜，在包括所述第一沟槽和所述第二沟槽中的每个的内部的所述半导体衬底的所述第一主表面上方，形成第一导电膜；
(c)通过处理所述第一导电膜，经由所述第一绝缘膜在所述第一沟槽内部形成第一沟槽栅极电极，并且经由所述第一绝缘膜在所述第二沟槽内部形成第二沟槽栅极电极，使得耦合部经由所述第一绝缘膜形成在所述第一主表面上方，并且与所述第二沟槽栅极电极一体地形成；
(d)形成第一导电类型的第一半导体区，所述第一半导体区具有自所述半导体衬底的所述第一主表面的第二深度，所述第二深度小于所述第一深度；
(e)在所述第一半导体区中，形成与所述第一导电类型不同的第二导电类型的第二半导体区，以便接触所述第一沟槽的第一侧表面；
(f)经由第二绝缘膜在所述第一主表面上方形成第二导电膜，以便覆盖所述耦合部；
(g)通过处理所述第二导电膜，经由所述第二绝缘膜在所述耦合部的侧壁上方形成分隔物；
(h)在所述第一主表面上方形成第三绝缘膜，以便覆盖所述耦合部和所述分隔物；
(i)形成第一开口和第二开口，所述第一开口穿透所述第三绝缘膜以接触所述第二半导体区，所述第二开口穿透所述第三绝缘膜以接触所述耦合部；
(j)在包括所述第一开口和所述第二开口中的每个的内部的所述第一主表面上方，形成第三导电膜；以及
(k)通过处理所述第三导电膜，形成第一电极，所述第一电极经由所述第一开口电耦合到所述第二半导体区，并且经由所述第二开口电耦合到所述耦合部。
7.根据权利要求6所述的半导体器件的制造方法，
其中，所述耦合部形成在所述第二沟槽上方，而没有形成在所述第一沟槽上方。
8.根据权利要求6所述的半导体器件的制造方法，
其中，所述耦合部的厚度是0.5μm至1.5μm。
9.根据权利要求6所述的半导体器件的制造方法，
其中，所述第二导电膜包括多晶硅。
10.根据权利要求6所述的半导体器件的制造方法，在步骤(k)中，还包括以下步骤：
形成电耦合到所述第一沟槽栅极电极的第二电极。
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