CN117995888A - 具有背侧接触结构的晶体管 - Google Patents

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Abstract

提供了一种晶体管。晶体管包括衬底、第一扩散区域、第一接触结构、第二扩散区域、第二接触结构以及栅极结构。第一扩散区域在衬底中。第一接触结构在衬底上方，与第一扩散区域电耦接。第一接触结构包括第一导电材料。第二扩散区域在衬底中。第二接触结构在衬底中，与第二扩散区域电耦接。第二接触结构包括与第一导电材料不同的第二导电材料。栅极结构在第一接触结构与第二接触结构之间。

Description

具有背侧接触结构的晶体管
技术领域
本公开一般地涉及半导体器件，更具体地涉及具有背侧接触结构的晶体管以及形成该晶体管的方法。
背景技术
功率集成电路(IC)被设计为控制宽范围的功率水平，并且在世界电力和能源的调节和分配中发挥着至关重要的作用。功率IC可包括各种半导体器件，诸如场效应晶体管(FET)、双极性结型晶体管(BJT)、和二极管。
诸如寄生电感、电容、电导、和电阻的寄生部件的出现，可以组合以衰减和劣化功率IC的电性能，导致较低的器件效率和功率损耗。因此，对于具体的应用，确保寄生部件保持低的或至少可接受的水平是至关重要的。
因此，提供了克服或至少减轻上述缺点的解决方案。
发明内容
为了实现本公开的前述或其他方面，提出了具有背侧接触结构的晶体管及形成该晶体管的方法。
根据本公开的一方面，提供了一种晶体管。晶体管包括衬底、第一扩散区域、第一接触结构、第二扩散区域、第二接触结构、以及栅极结构。第一扩散区域在衬底中。第一接触结构在衬底上方，与第一扩散区域电耦接。第一接触结构包括第一导电材料。第二扩散区域在衬底中。第二接触结构在衬底中，与第二扩散区域电耦接。第二接触结构包括与第一导电材料不同的第二导电材料。栅极结构在第一接触结构与第二接触结构之间。
根据本公开的另一方面，提供了一种晶体管。晶体管包括衬底、第一扩散区域、第一接触结构、第二扩散区域、第二接触结构、栅极结构、和隔离结构。第一扩散区域在衬底中。第一接触结构在衬底上方，与第一扩散区域电耦接。第一接触结构包括第一导电材料。第二扩散区域在衬底中。第二接触结构在衬底中，与第二扩散区域电耦接。第二接触结构包括与第一导电材料不同的第二导电材料。栅极结构在第一接触结构与第二接触结构之间。隔离结构在衬底中邻近第二接触结构且包括第二导电材料。
根据本公开的又一方面，提供了一种形成晶体管的方法。方法包括在衬底中形成第一扩散区域和第二扩散区域，以及在所述衬底上方形成第一接触结构以与所述第一扩散区域电耦接。第一接触结构包括第一导电材料。在衬底中形成第二接触结构以与第二扩散区域电耦接。第二接触结构包括与第一导电材料不同的第二导电材料。在第一接触结构与第二接触结构之间形成栅极结构。
附图说明
结合附图阅读以下详细描述将更好地理解本公开的实施例：
图1示出了根据本公开的实施例的晶体管的截面图。
图2示出了根据本公开的替换实施例的晶体管的截面图。
图3A-3F是示出了根据本公开的实施例的形成图1中的晶体管的方法的该晶体管的截面图。
为了简单明了地说明，附图示出了构造的一般方式，并且可以省略众所周知的特征和技术的某些描述和细节，以避免不必要地使得器件的所描述的实施例的讨论是晦涩的。
此外，图中的特征不一定按比例绘制。例如，图中某些特征的尺寸可能相对于其它特征夸大，以帮助加深对本公开的实施例的理解。不同附图中相同的参考数字表示相同的特征，而相似的参考数字可能但不一定表示相似的特征。
具体实施方式
提出了具有背侧接触结构的晶体管及形成该晶体管的方法。晶体管可以包括场效应晶体管(FET)或双极性结型晶体管(BJT)。现在结合附图详细描述本公开的各种实施例。关于不对称FET(例如扩展漏极金属氧化物半导体(EDMOS)FET)公开了各种实施例。然而，应理解，本公开可以被应用于其他类型的晶体管，而不脱离本公开的精神和范围。应注意，通过相同的参考标号指示相似的或对应的特征。本文公开的实施例是示例性的，而不旨在是穷举的或限于本公开。
图1示出了根据本公开的实施例的晶体管100的截面图。晶体管100可以包括衬底102，其具有前衬底表面102F和与前衬底表面102F相对的背衬底表面102B。在本公开的该实施例中，衬底102是体衬底。衬底102可以包括半导体材料，诸如，硅、锗、硅锗、碳化硅、或其他半导体化合物，例如II-VI族或III-V族半导体化合物。衬底102可以具有非晶、多晶、或单晶结构。
晶体管100可以包括扩散区域104、扩散区域106、和在扩散区域104与扩散区域106之间的栅极结构108。扩散区域104和扩散区域106可以被至少部分布置在衬底102中。例如，如图1所示，扩散区域104和扩散区域106可以被布置在衬底102中，从前衬底表面102F向背衬底表面102B向下延伸。替换地，扩散区域104和扩散区域106可以在前衬底表面102F上方延伸，即使本实施例未示出。
尽管扩散区域104和扩散区域106被示出为具有相同的尺寸和形状，但是应理解，扩散区域104和扩散区域106的尺寸和形状可以取决于晶体管100的技术节点和设计需求变化。在本公开的实施例中，扩散区域104可以提供晶体管100的源极区域，以及扩散区域106可以提供晶体管100的漏极区域。在本公开的另一实施例中，扩散区域104可以提供晶体管100的漏极区域，以及扩散区域106可以提供晶体管100的源极区域。
栅极结构108可以布置在前衬底表面102F上。替换地，栅极结构108可以包括在衬底102中的一部分，以及在前衬底表面102F上方的另一部分，即使本实施例未示出。附加地，栅极结构108可以在扩散区域104与扩散区域106之间居中，或者栅极结构108可以接近扩散区域104或扩散区域106布置，例如，如图1所示，栅极结构108被布置为比扩散区域106更邻近扩散区域104。栅极结构108可以包括多个元件，例如，在衬底102上方的栅极电介质层、在栅极电介质层上方的栅极电极、以及至少在栅极电极的侧壁上的间隔物(spacer)，且这些元件未被示出以防模糊本公开。
绝缘层110可以布置在栅极结构108的接近扩散区域106的部分上。绝缘层110可以是保形的且可以与栅极结构108的上表面和侧表面的一部分重叠，并且进一步地在前衬底表面102F上方至少横向延伸到扩散区域106的边缘。绝缘层110可以是单层电介质材料或多层电介质材料。例如，在绝缘层110是单层的情况下，绝缘层110可以包括氧化硅。在另一示例中，在绝缘层110是多层的情况下，绝缘层110可以包括布置在两层氧化硅之间的氮化硅层。在本公开的实施例中，绝缘层110可以用于防止在栅极结构108与扩散区域106之间的衬底102的盐碱化(salicidation)。
电介质层112可以布置在前衬底表面102F上方，至少覆盖栅极结构108和绝缘层110。电介质层112可以被称为前金属电介质(PMD)层。电介质层112可以包括电绝缘材料，例如，氧化硅、碳掺杂的氧化硅、正硅酸乙酯(TEOS)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、或非晶硅。
衬底102可以包括：掺杂阱114，其具有布置在其中的扩散区域104；以及掺杂阱116，其具有布置在其中的扩散区域106。掺杂阱114和掺杂阱116可以从前衬底表面102F向背衬底表面102B向下延伸。掺杂阱114可以被布置为通过邻边邻近掺杂阱116。替换地，掺杂阱114可以被布置在掺杂阱116内或者与掺杂阱116分隔开。在附图中未示出这些替换实施例。
掺杂阱114和掺杂阱116可以具有相反的导电性。例如，掺杂阱114具有n型导电性，并且掺杂阱116具有p型导电性，反之亦然。“n型”或“p型”的设计基于例如掺杂阱114和掺杂阱116中存在的掺杂剂类型。N型导电性掺杂剂可以包括砷、磷、或锑，以及p型导电性掺杂剂可以包括硼、铝、或镓。
掺杂阱114和掺杂阱116可以具有或可以不具有相同的掺杂深度和掺杂浓度。掺杂浓度和/掺杂深度例如可以取决于晶体管100的技术节点和设计需求变化。在本公开的实施例中，掺杂阱114具有与扩散区域104和扩散区域106相同的导电类型，尽管不一定包括同一类型的掺杂剂。在本公开的另一实施例中，掺杂阱114具有比扩散区域104或扩散区域106更低的掺杂浓度。
衬底102可以进一步包括导电阱118。导电阱118可以在衬底102中提供导电路径，且掺杂阱114和掺杂阱116可以布置在其中。导电阱118可以从前衬底表面102F向背衬底表面102B向下延伸。导电阱118和掺杂阱114可以具有相同的导电性，尽管不一定包括同一类型的掺杂剂。导电阱118还可以具有比掺杂阱114或掺杂阱116更低的掺杂浓度。
隔离结构120A和120B可以布置在衬底102中。隔离结构120A和120B从前衬底表面102F向背衬底表面102B向下延伸。如图1所示，隔离结构120A和120B可以布置在导电阱118中。替换地，隔离结构120A和120B可以延伸穿过导电阱118。隔离结构120A和120B可以被布置为通过对应的邻边分别邻近掺杂阱114和掺杂阱116。在本公开的实施例中，隔离结构120A和120B可以连接并包围晶体管100。隔离结构120A和120B可以包括电绝缘材料，例如，氧化硅、氮化硅、氧氮化硅、或其组合。
可以穿过隔离结构120A和120B中的至少一个布置另一隔离结构122，例如，如图1所示，穿过隔离结构120A布置隔离结构122。隔离结构122可以从前衬底表面102F向背衬底表面102B向下延伸。隔离结构122可以具有比隔离结构120更深的相对于前衬底表面102F的深度，且可以被称为深沟槽隔离(DTI)结构。因此，具有比隔离结构122更浅的深度的隔离结构120可以被称为浅沟槽隔离(STI)结构。隔离结构122可以终止在衬底102内，以使得隔离结构122的底端可以通过衬底102的在隔离结构122竖直下方的部分与背衬底表面102B分隔开。
隔离结构122可以包括导电芯124和隔离衬里126。导电芯124可以包括上部分124A和下部分124B；为了说明的目的，由虚线图示在上部分124A与下部分124B之间的界面。上部分124A可以具有在与隔离结构120A接触的相对的侧壁之间延伸的宽度W1A，以及下部分124B可以具有比宽度W1A更窄的宽度W1B。隔离衬里126可以部分围绕导电芯124的下部分124B，以及下部分124B的相对的侧壁可以与隔离衬里126接触。隔离衬里126可以包括电绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、或其组合。
导电芯124的上部分124A可以具有与前衬底表面102F基本共面的表面。导电芯124可以包括导电材料，例如，诸如多晶硅的半导体材料。替换地，导电材料还可以包括非半导体材料，例如，铜或钨。
隔离结构122还可以包括欧姆接触125。欧姆接触125可以是在导电芯124的基底中的掺杂区域，并且用作衬底接地端。在本公开的实施例中，欧姆接触125可以包括与衬底102相同的导电性。在本公开的另一实施例中，欧姆接触125可以包括p型导电掺杂剂，例如，硼。
晶体管100可以进一步包括布置在电介质层112中的接触结构128和接触结构130。接触结构128可以电耦接到栅极结构108，并且可以被称为栅极端。接触结构130可以电耦接到扩散区域106，并且提供扩散区域103的扩散端。如本文所使用的，在元件被称为被“连接”或“耦接”到另一元件时，元件可以直接连接或耦接到其他元件或者可以存在中间元件。相反，在元件被称为被“直接连接”或“直接耦接”到另一元件时，不存在中间元件。接触结构128和接触结构130可以包括导电材料，例如，铜或钨。
接触结构128和接触结构130可以包括一个或多个衬里，尽管图1未示出衬里。例如，衬里可以包括粘合衬里和/或阻隔衬里。粘合衬里可以包括金属硅化物，例如，硅化钛或硅化镍。阻隔衬里可以包括金属氮化物，例如，氮化钛或氮化钽。
另一接触结构132可以电耦接到扩散区域104，并且提供扩散区域104的扩散端。接触结构132可以穿过衬底102布置，并且可以在与接触结构128和接触结构130相对于前衬底表面102F相反的方向上延伸。例如，接触结构132可以穿过扩散区域104、掺杂阱114、导电阱118、和衬底102在前衬底表面102F与背衬底表面102B之间延伸。在另一示例中，接触结构132可以具有与前衬底表面102F基本共面的表面和与背衬底表面102B基本共面的另一表面。
接触结构132可以包括导电芯134和电介质衬里136。导电芯134可以包括半导体芯部分138和金属芯部分140。半导体芯部分138可以与金属芯部分140直接接触。在本公开的实施例中，半导体芯部分138可以包括延伸到金属芯部分140中的柱部分138P。
半导体芯部分138可以竖直布置在金属芯部分140上方。半导体芯部分138可以从前衬底表面102F向背衬底表面102B延伸，并且可以终止在衬底102内，如图1所示，或者终止在导电阱118内。半导体芯部分138可以包括上部分138A和下部分138B；为了说明的目的，由虚线图示在上部分138A与下部分138B之间的界面。上部分138A可以具有在与掺杂阱114接触的相对侧壁之间延伸的宽度W2A，以及下部分138B可以具有比宽度W2A更窄的宽度W2B。电介质衬里136可以围绕下部分138B，以及下部分138B的相对侧壁可以与电介质衬里136接触。在本公开的实施例中，半导体芯部分138的宽度W2A至多与隔离结构122的宽度W1A一样宽。
金属芯部分140可以在半导体芯部分138下方竖直布置。金属芯部分140可以从背衬底表面102B向半导体芯部分138延伸。金属芯部分140可以具有在相对的侧壁之间延伸的宽度W2C，以及宽度W2C可以至多与半导体芯部分138的宽度W2A一样宽。在本公开的实施例中，宽度W2C比宽度W2A更宽。
导电芯134可以包括阶梯表面142。阶梯表面142可以是在半导体芯部分138下方的金属芯部分140的横向延伸。例如，半导体芯部分138的宽度W2B可以比金属芯部分140的宽度W2C更宽，并且因此，阶梯表面142也可以被称为金属芯部分140的上表面。在另一示例中，半导体芯部分138的侧壁可以以从金属芯部分140的侧壁的向内偏移进行布置，以及阶梯表面142可以将金属芯部分140的侧壁与半导体芯部分138的侧壁连接。在本公开的实施例中，阶梯表面142可以与前衬底表面102F或背衬底表面102B基本平行。
电介质衬里136可以进一步覆盖阶梯表面142。电介质衬里136可以包括电绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、或其组合。在本公开的实施例中，电介质衬里136可以包括与隔离衬里126相同的电绝缘材料。在本公开的另一实施例中，电介质衬里136可以包括与隔离衬里126不同的电绝缘材料。
半导体芯部分138可以包括半导体材料，例如，多晶硅。半导体材料可以是掺杂或不掺杂的。在本公开的实施例中，半导体芯部分138可以包括与隔离结构122的导电芯124相同的半导体材料。在本公开的另一实施例中，半导体芯部分138可以包括与隔离结构122的导电芯124不同的半导体材料。
金属芯部分140可以包括金属材料，例如，铜或钨。在本公开的实施例中，金属芯部分140可以包括与接触结构128或接触结构130相同的导电材料。在本公开的另一实施例中，金属芯部分140可以包括与接触结构128或接触结构130不同的导电材料。
接触焊盘144可以布置在背衬底表面102B上，与接触结构132电耦接。接触焊盘144可以包括导电材料，例如，铜、铝、或钨。接触焊盘144可以用作穿过接触结构132到扩散区域104的外部端。
接触结构128和130可以提供前侧互连系统，而接触结构132可以提供背侧互连系统，并且在接触结构128、130、和132之间的生成的任何寄生电容被有利地最小化。附加地，接触焊盘144可以消除到扩散区域104的长的互连路由，并由此减小晶体管100的寄生电阻。
图2示出了根据本公开的另一实施例的晶体管200的截面图。晶体管200可以与图1中的晶体管100类似，并且因此公共特征由相同的参考标号标记，且无需讨论。与包括体衬底的晶体管100不同，晶体管200可以包括复合衬底246，例如，具有半导体层248、在半导体层248下方的掩埋绝缘体层250、和在掩埋绝缘体层250下方的体层252的绝缘体上半导体(SOI)衬底。
半导体层248还可以被称为晶体管200的器件层或有源层，其可以与图1中的晶体管100的导电阱118同义(synonymous)。掺杂阱114、掺杂阱116、和隔离结构120可以布置在半导体层248中。半导体层248具有上表面248U，其可以与衬底246的前衬底表面同义。半导体层248可以包括单晶半导体材料，例如，硅、硅锗、碳化硅、其他II-VI族或III-V族半导体化合物等。
掩埋绝缘体层250可以用作至少将半导体层248与体层252电隔离。掩埋绝缘体层250可以包括电介质材料，例如氧化硅，且还可以被称为掩埋氧化物(BOX)层。
体层252具有下表面252L，其可以与衬底246的背衬底表面同义。体层252可以包括半导体材料，例如，硅、硅锗、碳化硅、其他II-VI族或III-V族半导体化合物等。
隔离结构122可以终止在掩埋绝缘体层250内，如图2所示，或隔离结构122可以延伸穿过掩埋绝缘体层250并终止在体层252内。
接触结构132可以穿过衬底102布置，并且与可以在衬底246的半导体层248上方布置的接触结构128和接触结构130相反的方向上延伸。例如，接触结构132可以穿过掺杂阱114、半导体层248、掩埋绝缘体层250、和体层252延伸。
导电芯134的半导体芯部分138可以竖直布置在金属芯部分140上方，并且金属芯部分140可以穿过体层252延伸。半导体芯部分138可以被布置为至少部分穿过半导体层248。例如，如图2所示，半导体芯部分138可以穿过半导体层248延伸且终止于掩埋绝缘体层250内，并且导电芯134的阶梯表面142可以布置在掩埋绝缘体层250中。在另一示例中，半导体芯部分138可以终止于半导体层248内，并且因此，导电芯134的阶梯表面142可以布置在半导体层248中。
图3A-3E是示出了根据本公开的实施例的形成图1中的晶体管100的方法的晶体管100的截面图。可以例如使用已知工艺和技术常规制造某些结构，且可以使用具体公开的工艺和方法来实现本公开的各个方面。
图3A示出了根据本公开的实施例的在处理方法的初始制造阶段处的晶体管100。晶体管100可以包括具有前衬底表面102F和与前衬底表面102F相对的背衬底表面102B的衬底102。前衬底表面102F可以是例如有源器件和无源器件的半导体部件可以邻近衬底102、在衬底102中、和/或在衬底102上方布置的位置。
隔离结构120A和120B可以形成在衬底102中。隔离结构120A和120B可以连接并限定半导体器件形成在其中的边界。可以通过以下方式形成隔离结构120A和120B：使用包括光刻或蚀刻工艺的图案化技术在衬底102中形成沟槽(未示出)，并使用包括化学气象沉积工艺的沉积工艺用电介质材料填充该沟槽。隔离结构120A和120B可以包括电绝缘材料，例如，氧化硅、氮化硅、氮氧化硅、或其组合。
随后，可以在衬底102中形成从前衬底表面102F向下延伸的隔离开口354和接触开口356。隔离开口354和接触开口356可以各自具有比隔离结构120A和120B更深的深度。可以使用包括光刻或蚀刻工艺的图案化技术形成隔离开口354和接触开口356。可以穿过隔离结构120A和120B中的至少一者形成隔离开口354，例如，可以穿过隔离结构120A形成隔离开口354，以及可以邻近隔离开口354、与隔离结构120A分隔开来形成接触开口356。
隔离开口354具有宽度W1A和相对于前衬底表面102F的深度D1。接触开口356具有宽度W2A和相对于前衬底表面102F的深度D2，宽度W2A至多与宽度W1A一样宽。在本公开的实施例中，隔离开口354可以是沟槽，以及接触开口356可以是过孔开口。在本公开的实施例中，隔离开口354的宽度W1A可以不宽于2微米(μm)。在本公开的另一实施例中，接触开口356的宽度W2A可以是至少1μm。
如图3A所示，接触开口356的宽度W2A可以比隔离开口354的宽度W1A更窄。因此，由于更窄的宽度，相对于前衬底表面102F，接触开口356的深度D2可以比隔离开口354的深度D1更浅，这是由于蚀刻工艺的微负载效应，其中，更少的化学物质(例如蚀刻液)到达隔离开口354和接触开口356的底部，使得蚀刻速率降低。在本公开的另一实施例中，隔离开口354的宽度W1A可以基本等于接触开口356的宽度W2A。因此，相对于前衬底表面102F，隔离开口354的深度D1可以基本等于接触开口356的深度D2。
图3B示出了根据本公开的实施例的在图3A之后的制造阶段处的晶体管100。可以在隔离开口354中形成隔离结构122以及可以在接触开口356中形成接触结构132A。隔离结构122可以包括导电芯124和隔离衬里126，以及接触结构132A可以包括半导体芯部分138和电介质衬里136A。
本文描述了形成隔离结构122和接触结构132A的示例过程。可以使用包括化学气相沉积(CVD)工艺的沉积技术将电介质材料层沉积在隔离开口354和接触开口356中。沉积技术可以使能电介质材料沿着隔离开口354和接触开口356的各自的侧表面和基底且还在前衬底表面102F上方的保形沉积。
可以使用包括光刻或蚀刻工艺的图案化技术来图案化电介质材料以同时在隔离开口354中形成隔离衬里126，并在接触开口356中形成电介质衬里136A，暴露衬底102的在隔离开口354和接触开口356中的部分。隔离衬里126和电介质衬里136A可以凹陷到在前衬底表面102F下方的水平。电介质材料可以包括电绝缘材料，例如，氧化硅、氮化硅、氧氮化硅、或其组合。即使隔离衬里126和电介质衬里136A被描述为同时形成的，但是替换地，隔离衬里126和电介质衬里136A也可以使用分开的处理步骤形成。在本公开的实施例中，隔离衬里126和电介质衬里136A可以凹陷到在前衬底表面102F下方的同一水平。
随后，可以沉积导电材料以至少填充隔离开口354和接触开口356，以在其中分别形成导电芯124和半导体芯部分138。可以使用包括CVD工艺的沉积技术来沉积导电材料。导电材料可以溢出隔离开口354和接触开口356，且可以采用包括化学机械平坦化(CMP)工艺的平坦技术，以使得导电芯124和半导体芯部分138可以各自实现基本平坦的上表面，且该平坦的上表面可以与前衬底表面102F基本共面。
导电材料可以包括半导体材料，例如多晶硅。导电材料还可以包括非半导体材料，例如铜或钨。即使导电芯124和半导体芯部分138被描述为同时形成的，但是替换地，也可以使用分开的处理步骤来形成。可以通过使用包括离子注入工艺的掺杂技术在导电芯124的基底中加入掺杂剂而在在导电芯124的基底中形成欧姆接触125。
如之前提到的，隔离衬里126和电介质衬里136A可以凹陷到在前衬底表面102F下方的水平。因此，接触结构132的半导体芯部分138的上部分可以与衬底接触，并且可以与在后续处理步骤中形成的导电阱118电耦接。
图3C示出了根据本公开的实施例的在图3B之后的制造阶段处的晶体管100。可以在衬底102中或在衬底102上方形成多个元件。例如，可以在衬底102中形成从前衬底表面102F向下延伸的导电阱118、掺杂阱114、掺杂阱116、扩散区域104和扩散区域106，且可以在衬底102的上方形成栅极结构108和绝缘层110。
本文描述了形成导电阱118、掺杂阱114、掺杂阱116、扩散区域104和扩散区域106的示例性过程。具有期望的导电类型的掺杂剂可以被加入衬底102中以形成导电阱118、掺杂阱114、掺杂阱116、扩散区域104和扩散区域106。可以在半导体芯部分138的上部分中形成掺杂阱114的至少一部分，以使得掺杂阱114可以与其电耦接。可以使用包括离子注入工艺的掺杂技术加入掺杂剂。尽管不一定具有相同类型的掺杂剂，导电阱118、掺杂阱114、扩散区域104和扩散区域106可以具有相同的导电性，例如，n型导电性，而掺杂阱116可以具有不同的导电性，例如，p型导电性。
导电阱118可以具有比掺杂阱114或掺杂阱116相对于前衬底表面102F相对更深的深度。掺杂阱114和掺杂阱116可以具有比扩散区域104或扩散区域106相对于前衬底表面102F相对更深的深度。掺杂浓度和/或掺杂深度可以取决于晶体管100的技术节点和设计需求变化。在本公开的实施例中，掺杂阱114和掺杂阱116可以各自具有比导电阱118的掺杂浓度更高但是比扩散区域104和扩散区域106的掺杂浓度更低的掺杂浓度。
本文描述了形成栅极结构108和绝缘层110的示例性过程。栅极结构108可以包括栅极电介质层、栅极电极和间隔物，即使这些元件在附图中未示出。可以使用包括CVD工艺的沉积技术将栅极电介质材料层沉积在前衬底表面102F上方，且将栅极电极材料层沉积在栅极电介质材料层上方。可以使用包括光刻和蚀刻工艺的图案化技术对栅极电介质材料层和栅极电极材料层图案化，以分别形成栅极电介质层和栅极电极。可以在单个处理步骤中或在多个处理步骤中对栅极电介质材料层和栅极电极材料层进行图案化。可以使用沉积技术在栅极电极上方沉积间隔物材料层，并使用图案化技术对间隔物材料层图案化，以至少在栅极电极的侧壁上形成间隔物。
随后，可以使用沉积技术在前衬底表面102F上方形成覆盖栅极结构108的绝缘材料。沉积技术可以使能绝缘材料的保形沉积。可以使用图案化技术对绝缘材料图案化以形成绝缘层110。绝缘层110可以与栅极结构108的上表面的一部分和侧表面重叠，并在前衬底表面102F上方朝向扩散区域106横向延伸。绝缘材料可以包括氧化硅和/或氮化硅。
图3D示出了根据本公开的实施例的在图3C之后的制造阶段处的晶体管100。可以使用沉积技术在前衬底表面102F上方形成覆盖栅极结构108和绝缘层110的电介质层112。电介质层112可以被称为PMD层。可以使用图案化技术在电介质层112形成开口(未示出)，且可以使用沉积技术在其中形成导电材料以形成接触结构128和接触结构130。接触结构128可以是栅极端，以及接触结构130可以是扩散端。
图3E示出了根据本公开的实施例的在图3D之后的制造阶段处的晶体管100。衬底102可以经过背面磨削工艺以在后续处理步骤之前减薄其厚度。在本公开的实施例中，在背面磨削工艺后，衬底102的厚度为大约50μm到大约100μm。
为了便于后续处理，晶体管100可以被倒置。例如，背衬底表面102B可以在前衬底表面102F上方。可以在衬底102中在接触结构132A上方形成接触开口358。接触开口358可以具有至少与接触结构132A的宽度W2A一样宽的宽度。为了便于处理，对于接触开口358有利的是具有比接触结构132A更宽的宽度，以及还实现最终接触结构132的较低的电阻。接触开口358可以从背衬底表面102B向接触结构132A延伸，并且半导体芯部分138的柱部分138P可以延伸到接触开口358中。在本公开的实施例中，接触开口358可以是过孔开口。在本公开的另一实施例中，开口可以是沟槽。
图3F示出了根据本公开的实施例的在图3E之后的制造阶段处的晶体管100。可以在接触开口358中形成接触结构132B。接触结构132B可以包括电介质衬里136B和金属芯部分140。
可以使用沉积技术在接触开口358中保形沉积电介质材料层。优选地，电介质材料层可以被沉积到比电介质衬里136B的最终厚度更大的厚度。可以采用包括各项同性蚀刻工艺的材料移除技术来减薄电介质材料层的厚度以在接触开口358中形成电介质衬里136B，暴露半导体芯部分138的柱部分138P的至少一部分。即使图3F示出了电介质衬里136B具有与电介质衬里136A基本相等的厚度，但是电介质衬里136B可以比电介质衬里136A更薄或更细。电介质衬里136A和电介质衬里136B共同形成电介质衬里136。
随后，可以使用沉积技术沉积导电材料以基本填充接触开口358，以形成具有与背衬底表面102B基本共面的表面的金属芯部分140。金属芯部分140可以与半导体芯部分138的柱部分138P接触。接触结构132A、接触结构132B和电介质衬里136共同形成晶体管100的接触结构132。
处理以在背衬底表面102B上方的接触焊盘144的形成而继续。可以使用沉积技术在背衬底表面102B上方沉积导电材料层，并使用图案化技术进行图案化以在接触结构132上方形成接触焊盘144。接触焊盘144可以至少电耦接到接触结构132。导电材料可以包括铜或钨。
在描述和权利要求书中的术语“顶部”、“底部”、“上方”、“下方”等(如果有的情况下)用于描述目的，而不一定用于描述永久相对位置。应当理解，这样使用的术语在适当的情况下是可互换的，以使得本文描述的器件的实施例例如能够在与本文所示或以其他方式描述的取向不同的其他取向下进行操作。
此外，在后面的描述中在第二特征上方或之上形成第一特征可以包括第一和第二特征以直接接触的方式形成的实施例，并且还可以包括可以在第一和第二特征之间形成附加特征，使得第一和第二特征不直接接触的实施例。
类似地，如果本文描述的方法涉及一系列步骤，则本文呈现的这些步骤的顺序不一定是可以执行这些步骤的唯一顺序，并且可以省略某些所述步骤，和/或可以将本文未描述的某些其他步骤添加到该方法中。此外，术语“包含”、“包括”、“具有”及其任何变体旨在涵盖非排他性的包含，使得包括特征列表的过程、方法、物品或器件不一定限于这些特征，而是可以包括未明确列出的或者该过程、方法、物品或器件固有的其他特征。本文中短语“在实施例中”的出现不一定都指同一实施例。
此外，除非另有说明，否则说明书和权利要求书中使用的表示材料数量、比率和数值属性、反应条件等的所有数字都应被理解为在所有情况下被术语“大约”修饰。
此外，如本文贯穿说明书和权利要求书所使用的近似语言可用于修饰任何可能允许变化的定量表示，而不会导致与其相关的基本功能变化。因此，由诸如“近似”、“大约”、或“基本”之类的一个或多个术语修饰的值不限于指定的精确值。在某些情况下，近似语言可能对应于用于测量该值的仪器的精度。在其他情况下，近似语言可以对应于半导体工业的正常容差范围内。例如，“基本共面”是指在半导体工业的正常容差范围内基本处于同一平面中，并且“基本垂直”是指以90度角加或减半导体工业正常容差。
虽然在器件的上述详细描述中给出了若干示例性实施例，但应理解存在许多变化。还应理解，实施例仅仅是示例，并不旨在以任何方式限制设备的范围、适用性、尺寸、或配置。而是，上述详细描述将为本领域技术人员提供用于实现器件的示例性实施例的方便指南，应当理解，在不脱离所附权利要求书中阐述的本公开的范围的情况下，可以对示例性实施例中描述的特征和制造方法的功能和布置进行各种改变。

Claims (20)

1.一种晶体管，包括：
衬底；
在所述衬底中的第一扩散区域；
在所述衬底上方并与所述第一扩散区电耦接的第一接触结构，所述第一接触结构包括第一导电材料；
在所述衬底中的第二扩散区域；
在所述衬底中并与所述第二扩散区域电耦接的第二接触结构，所述第二接触结构包括与所述第一导电材料不同的第二导电材料；以及
在所述第一接触结构与所述第二接触结构之间的栅极结构。
2.根据权利要求1所述的晶体管，其中，所述衬底包括：
前衬底表面；以及
背衬底表面，并且所述第二接触结构在所述前衬底表面与所述背衬底表面之间延伸。
3.根据权利要求2所述的晶体管，其中，所述第二接触结构包括：
导电芯，其包括所述第二导电材料；以及
电介质衬里，其部分围绕所述导电芯。
4.根据权利要求3所述的晶体管，其中，所述导电芯包括：
第一部分，所述第一部分包括所述第二导电材料；以及
在所述第一部分下方的第二部分，所述第二部分包括与所述第二导电材料不同的第三导电材料。
5.根据权利要求4所述的晶体管，其中，所述第二导电材料是半导体材料。
6.根据权利要求5所述的晶体管，其中，所述半导体材料是多晶硅。
7.根据权利要求4所述的晶体管，其中，所述第三导电材料包括与所述第一导电材料相同的导电材料。
8.根据权利要求4所述的晶体管，其中，所述导电芯的所述第二部分包括与所述背衬底表面基本共面的表面。
9.根据权利要求4所述的晶体管，其中，所述导电芯的所述第一部分具有第一宽度，所述导电芯的所述第二部分具有第二宽度，并且所述第二宽度比所述第一宽度更宽。
10.根据权利要求4所述的晶体管，其中，所述衬底是复合衬底，其包括：
半导体层；
在所述半导体层下方的掩埋绝缘体层；以及
在所述掩埋绝缘体层下方的体层，并且所述导电芯的所述第一部分延伸穿过所述半导体层，并且终止于所述掩埋绝缘体层内。
11.根据权利要求4所述的晶体管，进一步包括：
在所述衬底中的导电阱，并且所述导电芯的所述第一部分延伸穿过所述导电阱。
12.一种晶体管，包括：
衬底；
在所述衬底中的第一扩散区域；
在所述衬底上方并与所述第一扩散区域电耦接的第一接触结构，所述第一接触结构包括第一导电材料；
在所述衬底中的第二扩散区域；
在所述衬底中并与所述第二扩散区域电耦接的第二接触结构，所述第二接触结构包括与所述第一导电材料和第三导电材料不同的第二导电材料；
在所述第一接触结构与所述第二接触结构之间的栅极结构；以及
在所述衬底中并邻近所述第二接触结构的隔离结构，所述隔离结构包括所述第二导电材料。
13.根据权利要求12所述的晶体管，其中，所述隔离结构进一步包括部分围绕所述第二导电材料的隔离衬里。
14.根据权利要求13所述的晶体管，其中，所述第二接触结构包括：
导电芯，所述导电芯包括：
第一部分，所述第一部分包括所述第二导电材料；以及
在所述第一部分下方的第二部分，所述第二部分包括所述第三导电材料；以及
部分围绕所述导电芯的电介质衬里，并且所述电介质衬里包括与所述隔离衬里相同的材料。
15.根据权利要求14所述的晶体管，其中，所述衬底具有前衬底表面，所述隔离结构具有相对于所述前衬底表面的第一深度，并且所述导电芯的所述第一部分具有比所述第一深度更浅的第二深度。
16.根据权利要求15所述的晶体管，其中，所述隔离结构具有第一宽度，并且所述导电芯的所述第一部分具有比所述第一宽度更窄的第二宽度。
17.一种形成半导体器件的方法，包括：
在衬底中形成第一扩散区域和第二扩散区域；
在所述衬底上方形成第一接触结构以与所述第一扩散区域电耦接，所述第一接触结构包括第一导电材料；
在所述衬底中形成第二接触结构以与所述第二扩散区域电耦接，所述第二接触结构包括与所述第一导电材料不同的第二导电材料；以及
在所述第一接触结构与所述第二接触结构之间形成栅极结构。
18.根据权利要求17所述的方法，其中，形成所述第二接触结构包括：
在所述衬底中形成所述第二接触结构的第一部分，所述第一部分从前衬底表面向背衬底表面向下延伸并终止在所述衬底内；
倒置所述衬底，以使得所述背衬底表面在所述前衬底表面上方；以及
形成延伸穿过所述衬底的剩余部分的所述第二接触结构的第二部分。
19.根据权利要求18所述的方法，进一步包括：
在所述衬底中邻近所述第二接触结构形成隔离结构，其中，所述隔离结构与所述第二接触结构的所述第一部分同时形成。
20.根据权利要求19所述的方法，其中，形成所述隔离结构和所述第二接触结构的所述第一部分包括：
在所述衬底中形成终止于所述衬底内的隔离开口和接触开口；
在所述隔离开口和所述接触开口中沉积电介质材料的保形层；
使所述电介质材料的保形层凹陷到在所述前衬底表面下方的水平，以在所述隔离开口中形成隔离衬里，并且在所述接触开口中形成电介质衬里；以及
沉积导电材料以至少填充所述隔离开口和所述接触开口，以在所述隔离开口中形成第一导电芯，并且在所述接触开口中形成第二导电芯，并且所述隔离衬里和所述电介质衬里部分围绕相应的导电芯。
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