CN106463394B - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN106463394B
CN106463394B CN201580022823.7A CN201580022823A CN106463394B CN 106463394 B CN106463394 B CN 106463394B CN 201580022823 A CN201580022823 A CN 201580022823A CN 106463394 B CN106463394 B CN 106463394B
Authority
CN
China
Prior art keywords
insulating film
semiconductor substrate
film
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580022823.7A
Other languages
English (en)
Other versions
CN106463394A (zh
Inventor
根岸哲
寺井护
山本圭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN106463394A publication Critical patent/CN106463394A/zh
Application granted granted Critical
Publication of CN106463394B publication Critical patent/CN106463394B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

具备：半导体元件(5)，具有半导体基板(1)、形成于半导体基板(1)的正面(1A)且具有开口部的绝缘膜(2)以及在半导体基板(1)的正面(1A)上在开口部内形成的电极(3)；以及第1保护膜(9)，被设置成覆盖半导体元件(5)，绝缘膜(2)的膜厚(W1)是半导体基板的厚度(W2)的1/500以上且4μm以下，绝缘膜的每单位膜厚的压缩应力是100MPa/μm以上。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别涉及具有在电力控制中使用的功率半导体元件的半导体装置。
背景技术
在超过几百伏特(V)的高电压下使用的功率半导体元件中，为了实现作为主电极的正面侧电极与背面侧的电极之间的绝缘，在正面侧电极的端下方形成有绝缘膜。进而，在功率半导体元件中，以包围正面侧电极的外周的方式，形成有由树脂材料构成的电极终端绝缘保护膜。在形成能够与外部电连接的布线之后，用密封树脂对半导体元件进行密封而完成半导体装置。
在这样的半导体装置中，在动作时半导体元件发热，从而由于构成半导体装置的各材料的热膨胀系数的差异、密封树脂的硬化收缩等，在半导体装置的结构部件之间产生热应力。
其结果，有可能例如在半导体基板与绝缘膜的界面、半导体基板与密封树脂的界面处产生剥离缺陷。该剥离缺陷使半导体装置的可靠性降低，需要抑制。
在以往的半导体装置中，用膜厚均匀的树脂材料(例如聚酰胺)覆盖被密封树脂(例如环氧树脂)密封的区域整体，提高功率半导体芯片等内置部件和密封树脂的粘接力。
专利文献1：日本特开2007-184315号公报
发明内容
然而，在以往的半导体装置中，虽然能够提高内置部件和密封树脂的粘接力，但在动作时的半导体元件的发热量大而产生大的热应力的情况下，难以充分地抑制上述剥离缺陷的产生。
本发明是为了解决上述那样的课题而完成的。本发明的主要目的在于提供一种抑制了剥离缺陷的产生的半导体装置。
本发明涉及一种半导体装置，具备：半导体元件，具有半导体基板、形成于所述半导体基板的正面且具有开口部的绝缘膜以及在所述半导体基板的所述正面上在所述开口部内形成的电极；以及第1保护膜，被设置成覆盖所述半导体元件，所述绝缘膜的膜厚是所述半导体基板的膜厚的1/500以上且4μm以下，所述绝缘膜的每单位膜厚的压缩应力是100MPa/μm以上。
根据本发明，能够提供抑制了剥离缺陷的产生的半导体装置。
附图说明
图1是用于说明实施方式1的半导体装置的剖面图。
图2是用于说明实施方式1的半导体装置的剖面图。
图3是用于说明在实施方式1的半导体装置中产生的热应力的剖面图。
图4是用于说明实施方式1的半导体装置的绝缘膜的俯视图。
图5是示出实施方式1的半导体装置的热循环试验的结果的图形。
图6是用于说明实施方式1的半导体装置的绝缘膜以及第2保护膜的变形例的剖面图。
图7是用于说明实施方式1的半导体装置的绝缘膜的变形例的剖面图。
图8是用于说明实施方式2的半导体装置的剖面图。
(符号说明)
1：半导体基板；1A：正面；1B：背面；2：绝缘膜；3、3a、3b：电极；4：第2保护膜；5：半导体元件；6：焊料；7：热扩散基板；7A：上表面；7B：下表面；8a、8b：布线；9：第1保护膜；10B、10C、10D：界面；21、41：开口端部；22、42：外周端部；100：半导体装置。
具体实施方式
以下，参照附图，说明本发明的实施方式。此外，在以下的附图中，对相同或者相当的部分附加相同附图标记，不重复其说明。
(实施方式1)
参照图1，说明实施方式1的半导体装置100。半导体装置100具备：半导体元件5，具有半导体基板1、形成于半导体基板1的正面1A且具有开口部的绝缘膜2以及在半导体基板1的正面1A上在开口部内形成的电极3；以及第1保护膜9，被设置成覆盖半导体元件5。
半导体基板1具有正面1A和位于正面1A的相反侧的背面1B。与正面1A和背面1B之间的距离相当的半导体基板1的厚度W2能够任意地设定，例如是100μm以上且700μm以下左右。构成半导体基板1的材料能够设为任意的半导体材料，例如是硅(Si)、碳化硅(SiC)等，优选为具有高的耐热性而能够高温动作的SiC。在半导体基板1中也可以产生翘曲，例如也可以在正面1A侧按照凸状翘曲。
绝缘膜2被设置成覆盖位于与电极3邻接并且未形成电极3的区域的半导体基板1的正面1A和电极3的侧壁。从不同的观点来讲，绝缘膜2具有开口部，在该开口部内形成有电极3。绝缘膜2在和与半导体基板1的正面1A相接的面交叉的方向上，具有决定开口部的外形的开口端部21和位于半导体基板1的外周侧的外周端部22。在俯视半导体基板1的正面1A时，开口端部21形成于外周端部22的内侧。
绝缘膜2具有压缩应力。即，绝缘膜2被设置成其构成的材料、膜厚能够产生压缩应力。构成绝缘膜2的材料优选为具有电绝缘性、并且压缩应力是100MPa/μm以上的任意的材料、例如氧化硅(SiO2)。绝缘膜2的膜厚W1是半导体基板1的厚度W2的1/500以上且4μm以下。绝缘膜2的弹性模量比第2保护膜4、第1保护膜9高。
电极3被形成为与在绝缘膜2的开口部内露出的半导体基板1的正面1A接触。电极3既可以与半导体基板1进行欧姆接合，也可以进行肖特基接合。电极3被形成为从绝缘膜2的开口部向绝缘膜2上延伸。位于电极3的外周侧的端部被设置成位于绝缘膜2上。构成电极3的材料能够设为具有导电性的任意的材料。电极3也可以具有层叠由不同的导电性材料构成的膜而成的构造。
半导体元件5也可以在半导体基板1的背面1B上具有电极(未图示)。即，半导体元件5也可以构成为纵向的二极管、晶体管。
半导体元件5优选还具有第2保护膜4。第2保护膜4被形成为在绝缘膜2上具有使电极3露出的开口部。第2保护膜4在和与半导体基板1的正面1A相接的面交叉的方向上，具有决定开口部的外形的开口端部41和位于半导体基板1的外周侧的外周端部42。
在俯视半导体基板1的正面1A时，开口端部41形成于外周端部42的内侧。开口端部41形成于电极3上，外周端部42形成于绝缘膜2上或者正面1A上。即，第2保护膜4被设置成覆盖位于电极3的外周侧的区域的一部分。由此，电极3的端部被绝缘膜2以及第2保护膜4覆盖。构成第2保护膜4的材料能够设为具有电绝缘性、且弹性模量比构成绝缘膜2的材料低的任意的材料，例如是聚酰亚胺。第2保护膜4的膜厚比在绝缘膜2上形成有的电极3的部分的膜厚厚即可，例如是6μm以上且50μm以下。
在半导体元件5中，将半导体基板1的背面1B经由焊料6连接到热扩散基板7的上表面7A而固定。构成焊料6的材料设为任意的焊料材料即可，例如是铝(Al)。构成热扩散基板7的材料设为具有高的热导率的任意的材料即可，既可以是例如铜(Cu)、Al或者它们的复合材料等导电性材料，也可以是SiO2、SiN、Al2O3、AlN等High-K材料、它们的复合材料等绝缘性材料。
以从在第2保护膜4的开口部中露出的电极3延伸至第1保护膜9的外部的方式形成布线8a。另外，以从热扩散基板7的上表面7A延伸至第1保护膜9的外部的方式形成布线8b。布线8a、8b能够将半导体装置100的外部和半导体元件5电连接。布线8a、8b既可以通过引线框架构成，也可以通过键合引线构成。
第1保护膜9被设置成覆盖除了热扩散基板7的下表面7B和布线8a、8b的一部分以外的半导体元件5以及热扩散基板7。
接下来，说明实施方式1的半导体装置100的制造方法。半导体装置100的制造方法具备使用半导体基板1来形成半导体元件5的工序和通过第1保护膜9对半导体元件5进行密封的工序。
在形成半导体元件5的工序中，首先准备半导体基板1，在半导体基板1上形成晶体管、二极管。此时，也可以将例如半导体元件5形成为纵向晶体管、纵向二极管，在半导体基板1的正面1A上，形成在电极形成区域中具有开口部的绝缘膜2和构成为欧姆电极或者肖特基电极的电极3。作为半导体基板1，准备例如其厚度W2是370μm的SiC基板。
接下来，在半导体基板1的正面1A上形成绝缘膜2。绝缘膜2被形成为每单位膜厚的压缩应力是100MPa/μm以上，并且其膜厚W1为半导体基板1的厚度W2的1/500以上且4μm以下。关于绝缘膜2，使用例如以TEOS(四乙氧基硅烷)为原料的LP-CVD(Low PressureChemical Vapor Deposition，低压化学气相沉积)法，形成为膜厚是1.2μm以上的氧化硅(SiO2)膜。此外，通过气源等离子体CVD、溅射等其他方法，难以形成每单位膜厚的压缩应力是100MPa/μm以上的绝缘膜2。
接下来，对绝缘膜2进行构图。通过使用利用例如任意的方法在绝缘膜2上形成的掩模图案，对绝缘膜2进行各向异性蚀刻，从而对绝缘膜2进行构图。各向异性蚀刻是通过例如反应性离子蚀刻(RIE)进行的。由此，在半导体基板1的正面1A上，在应形成电极3的区域以及与处于远离该区域的位置的切割区重叠的区域中，去除绝缘膜2而使半导体基板1的正面1A露出。另外，也可以通过各向同性蚀刻或者各向异性蚀刻和各向同性蚀刻的组合进行构图，也可以通过使用例如氟化氢(HF)的化学湿蚀刻进行各向同性蚀刻。
接下来，在半导体基板1的正面1A上形成电极3。形成电极3的方法能够设为任意的成膜方法，既可以是例如蒸镀法、溅射法等物理蒸镀法，也可以是镀覆法等化学蒸镀法。电极3被形成为其膜厚比绝缘膜2的膜厚W1厚。通过使用例如掩模图案对电极3进行各向异性蚀刻、或者利用提离(lift off)法，对电极3进行构图。电极3被构图成其端部位于绝缘膜2上。
接下来，形成第2保护膜4。使用例如旋涂法，将第2保护膜4形成为膜厚是6μm以上且50μm以下的聚酰亚胺膜。进而，第2保护膜4通过任意的方法来构图。例如，与绝缘膜2同样地，通过RIE来进行。
这样，在半导体基板1上，形成多个由预定的晶体管、二极管等构成的半导体元件5。之后，通过将半导体基板1切割，单片化为各个半导体元件5。
接下来，使单片化而成的半导体元件5和热扩散基板7经由焊料6连接并固定。接下来，对半导体元件5的电极3连接布线8a。进而，在经由焊料6而与半导体元件5的背面1B电连接的热扩散基板7的上表面7A上，连接布线8b。
接下来，形成第1保护膜9。具体而言，将半导体元件5以及热扩散基板7作为密封对象材料，通过第1保护膜9对密封对象材料进行密封。例如，通过将该密封对象材料收容到模具的内部并将应成为第1保护膜9的流动性材料(热硬化性树脂)供给到模具内而进行加热硬化的传递模法，形成第1保护膜9。这样，能够得到实施方式1的半导体装置100。
接下来，说明实施方式1的半导体装置100的作用效果。首先，参照图2，说明对半导体装置100施加的热应力。在半导体装置100中，通过在动作时半导体元件5发出的热，在箭头11的方向上施加热应力。热应力是由于半导体装置100的各结构部件之间的热膨胀系数的差异、第1保护膜9硬化收缩而产生的。该热应力在对半导体元件进行树脂密封而构成的以往的半导体装置中也同样地产生。
此时，在半导体装置100中，存在半导体基板1与第1保护膜9的界面10B、绝缘膜2与第1保护膜9的界面10C以及绝缘膜2与第2保护膜4的界面10D。因此，有可能由于在半导体装置100中产生的热应力而在这些界面处产生剥离缺陷。实际上，本申请发明者们进行研究后确认到，在具备与半导体装置100同样的结构并且绝缘膜2的膜厚W1小于半导体基板1的厚度W2的1/500的情况下，在上述界面10B、10C、10D处产生剥离缺陷。
图3(a)是用于说明在绝缘膜2的膜厚W1小于半导体基板1的厚度W2的1/500时的半导体装置100内产生的热应力的剖面图，省略其他结构部件。图3(b)是用于说明在绝缘膜2的膜厚W1是半导体基板1的厚度W2的1/500以上时的半导体装置100内产生的热应力的剖面图，省略其他结构部件。图3(c)是用于说明在具有第2保护膜4的半导体装置100内产生的热应力的剖面图，省略其他结构部件。此外，在图3的各图中，箭头11以及箭头12的长度表示该区域中的热应力的大小，如果长度长，则表示热应力大。
参照图3(a)，对半导体基板1的正面1A的附近施加的热应力的一部分向沿着正面1A的箭头12的方向发挥作用。这是由于半导体基板1与第1保护膜9之间的热膨胀系数差、绝缘膜2与第1保护膜9之间的热膨胀系数差而产生的热应力所引起的，是有可能在半导体基板1与第1保护膜9之间的界面10B处产生剥离缺陷的主要原因。此时，如果例如绝缘膜2的膜厚W1小于半导体基板1的厚度W2的1/500，则在半导体基板1的正面1A的附近处，施加与相对正面1A向上方离开的位置处的热应力相同大小的热应力，所以在该热应力比界面10B处的半导体基板1的正面1A与第1保护膜9的粘接力强的情况下，考虑为在界面10B处产生剥离缺陷。
此外，即使绝缘膜2的每单位膜厚的压缩应力是100MPa/μm以上，在绝缘膜2的膜厚W1小于半导体基板1的厚度W2的1/500的情况下，同样地确认到剥离缺陷。即，其原因考虑为，在绝缘膜2的膜厚W1薄的情况下，在绝缘膜2中产生的压缩应力小，所以无法使半导体基板1以变成向正面1A侧的凸状的方式充分地翘曲，无法使在半导体基板1的正面1A附近处向箭头12的方向施加的热应力相比界面10B处的上述粘接力充分地降低。
相对于此，参照图3(b)，在实施方式1的半导体装置100中，绝缘膜2的膜厚W1是半导体基板1的厚度W2的1/500以上，所以能够充分地增大在绝缘膜2中产生的压缩应力，能够使半导体基板1以变成向正面1A侧的凸状的方式充分地翘曲。此时，向箭头12的方向产生的热应力成为按压半导体基板1的正面1A(界面10B)的力。其结果，在无法使半导体基板1以变成向正面1A侧的凸状的方式充分地翘曲的情况下，能够使对剥离缺陷的产生作出贡献的箭头12方向的热应力变成在半导体基板1与第1保护膜9之间、绝缘膜2与第1保护膜9之间使剥离缺陷不易产生的力。另外，能够使在半导体基板1与第1保护膜9之间、绝缘膜2与第1保护膜9之间产生剥离缺陷的沿着正面1A(界面10B)的方向上的力(热应力)充分小于正面1A(界面10B)处的半导体基板1的正面1A与第1保护膜9的粘接力。
另外，在正面1A(界面10B)上，与其垂直的方向的力也发挥作用。该力是沿着在界面10C处包含的在与半导体基板1的正面1A垂直的方向上延伸的面的方向的力，通过与将上述沿着正面1A(界面10B)的方向上的力充分地降低的情形同样的作用，能够使与该正面1A(界面10B)垂直的方向的力充分小于绝缘膜2与第1保护膜9的粘接力。实际上，本申请发明者们确认到，在实施方式1的半导体装置100中，能够抑制界面10B、10C、10D处的剥离缺陷。详细后述。
进而，参照图3(c)，在实施方式1的半导体装置100中，具备弹性模量比第1保护膜9低的第2保护膜4。因此，第2保护膜4在被施加热应力时能够作为应力缓和层发挥作用，能够在半导体基板1的正面1A附近处缓和箭头12的方向的热应力。其结果，作为绝缘膜2的上层而具有第2保护膜4，从而能够缓和向箭头12的方向产生的热应力自身，进而如图3(b)所示具有上述那样的绝缘膜2，从而能够使沿着界面10B的方向上的力(热应力)成为由第2保护膜4缓和了的热应力的一个分量。其结果，半导体装置100能够抑制在界面10B处产生剥离缺陷。
图4是用于说明半导体装置100的绝缘膜2的俯视图。参照图4，绝缘膜2优选与半导体基板1的正面1A接触的面的区域较宽。从不同的观点来讲，绝缘膜2优选在从半导体基板1的外侧向内侧的方向(第1保护膜9硬化收缩的方向)上开口端部21与外周端部22的间隔较长。例如，在半导体基板1的平面形状是方形形状且在其中心形成有电极3的情况下，优选沿着半导体基板1的一边的方向上的开口端部21与外周端部22的间隔d/2的2倍的长度d较长。其原因为，如果长度d长，则半导体基板1和绝缘膜2相接的面变宽。由此，绝缘膜2与半导体基板1在更宽范围内相接，从而能够使绝缘膜2的压缩应力在更宽的范围内发挥作用。因此，在由于半导体装置100的结构部件之间的热膨胀率的差异而半导体基板1发生热膨胀时，能够使半导体基板1以凸向背面1B侧的方式大幅地翘曲。其结果，能够更有效地降低在沿着半导体基板1的正面1A和第1保护膜9接触的界面10B的方向上施加的热应力。
半导体基板1的一边的长度方向上的绝缘膜2与半导体基板1的接触部的宽度、即开口端部21与外周端部22的间隔d/2的2倍的长度d优选为半导体基板1的一边的长度的1/25以上且99/100以下。如果长度d是半导体基板1的一边的长度的1/25以上，则如上所述通过绝缘膜2，能够使沿着界面10B的方向上的力(热应力)小于界面10B处的半导体基板1的正面1A与第1保护膜9的粘接力。另外，在切割半导体基板1之前的晶片上的半导体基板1中，优选例如在切割区中不形成绝缘膜2。由此，能够实现切割刀片的寿命降低抑制、切割品质的稳定化。另外，除了绝缘膜2以外，关于电极3以及第2保护膜4，也优选不形成在切割区中。为了在切割区中不形成绝缘膜2，例如，既可以通过蚀刻去除在切割区中形成有的绝缘膜2，也可以在切割区中预先形成提离图案并通过提离来去除。在该情况下，上述长度d为半导体基板1的一边的长度的99/100以下。由此，能够实现切割刀片的寿命降低抑制、切割品质的稳定化。
此外，通过将沿着界面10B的方向上的热应力抑制得较低，沿着与界面10B大致平行地形成的界面10D以及具有在与界面10B垂直的方向上延伸的面的界面10C的方向上的热应力也被抑制得较低，并且，防止界面10B的剥离缺陷也向界面10C、界面10D发展。因此，关于界面10C、界面10D，也能够抑制剥离缺陷的产生。
参照图5，本申请发明者们关于实施方式1的半导体装置100，实施在动作时能够被加热的温度区域中的热循环试验，确认到能够充分地抑制剥离缺陷。另外，为了确认通过在半导体装置100中具备绝缘膜2获得的剥离缺陷抑制效果，制作模拟实施方式1的半导体装置100的样品、具体而言制作作为半导体基板1而使用SiC基板、作为绝缘膜2使用通过LP-CVD法形成的SiO2膜、作为第1保护膜9使用环氧树脂、并且未形成电极3、第2保护膜4的样品，针对该样品，实施热循环试验。
参照图5，在利用上述样品的热循环试验后发现，随着绝缘膜2的膜厚增加，产生剥离缺陷的热循环次数增加。即，确认到通过使绝缘膜2的膜厚变厚，剥离耐性提高。
在未形成绝缘膜2的情况、即绝缘膜2的膜厚是0μm的情况下，在目标的热循环次数(100次)下，确认到剥离缺陷。相对于此，与实施方式1的半导体装置100同样地，如果绝缘膜2的膜厚是1.2μmm以上即半导体基板1的膜厚600μm的1/500以上，则在目标的热循环次数(100次)下也未确认剥离缺陷，在200次下才确认到剥离。这些结果表示，随着绝缘膜2的膜厚变厚，剥离耐性提高，绝缘膜2的膜厚是半导体基板1的厚度的1/500以上的半导体装置100能够具有充分的剥离耐性。
另外，本申请发明者们确认到，在绝缘膜2的膜厚W1超过4μm时，发生绝缘膜2从半导体基板1剥离等物理破坏。如果发生绝缘膜2的物理破坏，则无法确保期望的绝缘性，所以本申请发明者们确认到，作为不产生物理破坏的膜厚，优选为4μm以下。
另外，实施方式1的半导体装置100中的第2保护膜4如上所述能够作为应力缓和层发挥作用，由于与绝缘膜2一起覆盖电极3的外周的端部，所以能够提高半导体装置100的绝缘性。进而，本申请发明者们确认到，在绝缘膜2与第2保护膜4的界面10D处，相比于半导体基板1的正面1A与第1保护膜9的界面10B，剥离处于更不易发展的倾向。由此，可知通过在上述那样的绝缘膜2上形成第2保护膜4，能够更有效地抑制剥离缺陷的产生。
在实施方式1的半导体装置100中，形成有绝缘膜2与第1保护膜9的界面10C，但不限于此。参照图6(a)，在例如绝缘膜2中，外周端部22优选被第2保护膜4覆盖。在该情况下，在半导体装置100中不形成界面10C，而形成有界面10B以及界面10D。在这样的半导体装置100中，第2保护膜4被形成得较宽，所以能够在更宽的区域范围内，缓和对半导体基板1的正面1A附近施加的热应力，能够更有效地抑制在界面10B、界面10D处产生剥离缺陷。
另外，参照图6(b)，第2保护膜4的外周端部42也可以被设置成与绝缘膜2的外周端部22重叠。这样，也能够起到与实施方式1的半导体装置100同样的效果。
另外，参照图7，绝缘膜2的外周端部22的形状能够任意地选择。如图7(a)所示，绝缘膜2的外周端部22也可以由例如在与半导体基板1的正面1A垂直的方向上延伸的端面构成。另外，绝缘膜2的外周端部22也可以具有例如与半导体基板1的正面1A以构成锐角的方式交叉的端面。另外，如图7(b)所示，绝缘膜2的外周端部22也可以具有例如以使与半导体基板1的正面1A所构成的角度从0度变化至90度的方式交叉的端面。换言之，绝缘膜2的外周端部22也可以在与半导体基板1的正面1A垂直的方向上按照圆弧状地形成。另外，也可以如图7(c)所示，形成为在与半导体基板1的正面1A垂直的方向上，组合图7(a)所示的外周端部22和图7(b)所示的外周端部22。例如，绝缘膜2的外周端部22也可以具有与半导体基板1的正面1A所构成的角度是大致90度且与正面1A相接的端面以及以使与半导体基板1的正面1A所构成的角度从0度变化至90度的方式交叉的端面。
在以上任意情况下，在形成有外周端部22和第1保护膜9的界面10C的情况下，都能够降低在沿着界面10B、界面10C、界面10D的方向上施加的热应力，所以能够抑制在界面10B、10C、10D处产生剥离缺陷。另外，在外周端部22被第2保护膜4覆盖的情况下，能够降低在沿着界面10B、界面10D的方向上施加的热应力，所以能够抑制在界面10B、10D处产生剥离缺陷。
另外，在正面1A上，包括半导体基板1的外周端部的外周正面区域优选与第1保护膜9相接。在此，外周正面区域是指位于在半导体基板1的正面1A上形成有绝缘膜2的区域的外周侧的区域。在该外周正面区域上未形成绝缘膜2、第2保护膜4，该外周正面区域与第1保护膜9相接而形成界面10B。这优选在切割半导体基板1之前的晶片状的半导体基板1中，在例如切割区中不形成绝缘膜2，由此能够实现切割刀片的寿命降低抑制、切割品质的稳定化。另外，通过这样，也能够做成在界面10B处抑制了剥离缺陷的产生的半导体装置100。
(实施方式2)
接下来，参照图8，说明实施方式2的半导体装置100。实施方式2的半导体装置100具备与实施方式1的半导体装置100基本上同样的结构，但在半导体基板1的正面1A上，与电极3接合的区域形成得较窄，并且与绝缘膜2相接的区域形成得更宽，在这一点上不同。
半导体装置100也可以是例如MOSFET(Metal Oxide Semiconductor FieldEffect Transistor，金属氧化物半导体场效应晶体管)。具体而言，也可以将绝缘膜2设置为栅极氧化膜、将电极3a设置为栅电极、将电极3b设置为源极电极。电极3a也可以在绝缘膜2上形成于与设置于半导体基板1的沟道区域重叠的区域，并且形成为例如在绝缘膜2中埋入一部分。电极3b在绝缘膜2上形成于与设置于半导体基板1的源极区域重叠的区域，并且形成于在绝缘膜2中形成的通孔内，与源极区域电连接。
通过这样，也能够起到与实施方式1的半导体装置100同样的效果。进而，绝缘膜2是厚膜，从而具有大的压缩应力，并且弹性模量比第2保护膜4、第1保护膜9高，并且第2保护膜4作为应力缓和层发挥作用，所以能够抑制设置于绝缘膜2的通孔内的电极3b由于热应力而发生断线。
如以上那样说明了本发明的实施方式，但还能够使上述实施方式进行各种变形。另外，本发明的范围不限于上述实施方式。本发明的范围由权利要求书表示，包括与权利要求书均等的意义以及范围内的所有变更。
产业上的可利用性
本发明能够特别有利地应用于在高温下动作的半导体装置。

Claims (10)

1.一种半导体装置，具备：
半导体元件，具有半导体基板、形成于所述半导体基板的正面且具有开口部的绝缘膜以及在所述半导体基板的所述正面上在所述开口部内形成的电极；
第1保护膜，被设置成覆盖所述半导体元件；以及
第2保护膜，与所述电极和所述绝缘膜各自的至少一部分接触，并且在所述绝缘膜上方具有使所述电极露出的开口部，
所以绝缘膜的弹性模量比所述第1保护膜和所述第2保护膜高，
所述绝缘膜的膜厚是所述半导体基板的厚度的1/500以上，且所述绝缘膜的膜厚是4μm以下，
所述绝缘膜的每单位膜厚的压缩应力是100MPa/μm以上。
2.根据权利要求1所述的半导体装置，其特征在于，
所述第2保护膜的弹性模量比所述第1保护膜的弹性模量低。
3.根据权利要求1或者2所述的半导体装置，其特征在于，
在所述绝缘膜中，位于所述半导体基板的外周侧的端部被所述第2保护膜覆盖。
4.根据权利要求1或者2所述的半导体装置，其特征在于，
构成所述第2保护膜的材料是聚酰亚胺。
5.根据权利要求1或者2所述的半导体装置，其特征在于，
构成所述绝缘膜的材料是氧化硅。
6.根据权利要求1或者2所述的半导体装置，其特征在于，
所述绝缘膜是通过使用液体原料的化学气相生长法来进行成膜的。
7.根据权利要求1或者2所述的半导体装置，其特征在于，
所述半导体元件是晶体管或者二极管。
8.根据权利要求1或者2所述的半导体装置，其特征在于，
构成所述半导体基板的材料是碳化硅。
9.根据权利要求1或者2所述的半导体装置，其特征在于，
在所述正面上，包括所述半导体基板的外周端部的外周正面区域与所述第1保护膜相接。
10.根据权利要求1或者2所述的半导体装置，其特征在于，
所述半导体基板的平面形状设置为方形形状，
所述半导体基板的一边的长度方向上的所述绝缘膜与所述半导体基板的接触部的宽度是所述一边的长度的1/25以上且99/100以下。
CN201580022823.7A 2014-04-28 2015-03-17 半导体装置 Active CN106463394B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014092702 2014-04-28
JP2014-092702 2014-04-28
PCT/JP2015/057853 WO2015166737A1 (ja) 2014-04-28 2015-03-17 半導体装置

Publications (2)

Publication Number Publication Date
CN106463394A CN106463394A (zh) 2017-02-22
CN106463394B true CN106463394B (zh) 2019-06-18

Family

ID=54358477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580022823.7A Active CN106463394B (zh) 2014-04-28 2015-03-17 半导体装置

Country Status (5)

Country Link
US (1) US10068825B2 (zh)
JP (1) JP6005306B2 (zh)
CN (1) CN106463394B (zh)
DE (1) DE112015002024B4 (zh)
WO (1) WO2015166737A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016108261A1 (ja) * 2014-12-29 2016-07-07 三菱電機株式会社 パワーモジュール
DE112017002564B4 (de) 2016-05-17 2021-12-16 Mitsubishi Electric Corporation Halbleitervorrichtung und zugehöriges herstellungsverfahren
WO2018194090A1 (ja) 2017-04-20 2018-10-25 ローム株式会社 半導体装置
CN108511350B (zh) * 2018-05-14 2020-09-01 南京溧水高新创业投资管理有限公司 一种功率器件的封装方法及功率器件
US11387210B2 (en) 2019-03-15 2022-07-12 Fuji Electric Co., Ltd. Semiconductor module and manufacturing method therefor
JP7258124B2 (ja) * 2019-04-09 2023-04-14 三菱電機株式会社 半導体装置および半導体モジュール
JP7367352B2 (ja) * 2019-06-24 2023-10-24 富士電機株式会社 半導体モジュール、車両、および半導体モジュールの製造方法
WO2024100878A1 (ja) * 2022-11-11 2024-05-16 三菱電機株式会社 半導体装置および半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057324A (zh) * 2004-11-16 2007-10-17 罗姆股份有限公司 半导体装置及半导体装置的制造方法
CN101529590A (zh) * 2006-10-31 2009-09-09 住友电木株式会社 半导体电子部件及使用该部件的半导体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6163042A (ja) * 1984-09-03 1986-04-01 Mitsubishi Electric Corp 樹脂封止半導体装置
JPH01261850A (ja) 1988-04-13 1989-10-18 Hitachi Ltd 樹脂封止型半導体装置
JP2573092B2 (ja) * 1990-09-28 1997-01-16 三洋電機株式会社 高周波半導体装置
JPH0521653A (ja) * 1991-07-11 1993-01-29 Nec Corp 樹脂封止型半導体装置
JP4569473B2 (ja) 2006-01-04 2010-10-27 株式会社日立製作所 樹脂封止型パワー半導体モジュール
US7592211B2 (en) * 2006-01-17 2009-09-22 Cree, Inc. Methods of fabricating transistors including supported gate electrodes
JP5397825B2 (ja) * 2007-05-18 2014-01-22 サンケン電気株式会社 電界効果半導体装置
FR2963615B1 (fr) * 2010-08-04 2013-03-15 Commissariat Energie Atomique Pince magnetique micrometrique ou nanometrique et procede de fabrication d'une telle pince
JP5759744B2 (ja) 2010-09-14 2015-08-05 株式会社日立製作所 パワーモジュール及びその製造方法
US9224828B2 (en) 2011-10-11 2015-12-29 Avogy, Inc. Method and system for floating guard rings in gallium nitride materials
US8772144B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Vertical gallium nitride Schottky diode
KR102021028B1 (ko) * 2012-12-04 2019-09-16 삼성디스플레이 주식회사 유기 발광 표시 장치
JP2014116333A (ja) 2012-12-06 2014-06-26 Mitsubishi Electric Corp 半導体装置
JP2014145857A (ja) * 2013-01-28 2014-08-14 Sony Corp 表示装置およびその製造方法、並びに電子機器

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101057324A (zh) * 2004-11-16 2007-10-17 罗姆股份有限公司 半导体装置及半导体装置的制造方法
CN101529590A (zh) * 2006-10-31 2009-09-09 住友电木株式会社 半导体电子部件及使用该部件的半导体装置

Also Published As

Publication number Publication date
US20170033028A1 (en) 2017-02-02
DE112015002024B4 (de) 2022-06-30
DE112015002024T5 (de) 2017-02-23
CN106463394A (zh) 2017-02-22
WO2015166737A1 (ja) 2015-11-05
US10068825B2 (en) 2018-09-04
JP6005306B2 (ja) 2016-10-12
JPWO2015166737A1 (ja) 2017-04-20

Similar Documents

Publication Publication Date Title
CN106463394B (zh) 半导体装置
CN104716086B (zh) 半导体装置的制造方法以及半导体装置
TWI253729B (en) A system and method of heat dissipation in semiconductor devices
TWI549222B (zh) 絕緣結構、形成絕緣結構之方法及包括此絕緣結構之晶片級隔離器
CN106463420B (zh) 电力用半导体装置及其制造方法
JP5045219B2 (ja) マイクロトランスの製造方法
CN105428323A (zh) 具有带聚合物衬底的半导体器件的印刷电路模块以及其制造方法
JP5621334B2 (ja) 半導体装置および半導体装置の製造方法
JP2014123722A5 (zh)
JP2011527512A (ja) 半導体素子の製造方法および半導体素子
KR101979025B1 (ko) 반도체 소자의 금속배선 및 반도체 소자의 금속배선 형성방법
TWI635594B (zh) 半導體裝置及其製造方法
JP2016018866A (ja) パワーモジュール
US20220369468A1 (en) Substrate structures and methods of manufacture
US9245954B2 (en) Semiconductor device and production method thereof
CN106415833A (zh) 功率半导体模块以及功率部件
CN109390353A (zh) 半导体元件及其制作方法
JP2013187352A (ja) 半導体装置およびその製造方法
JP6473897B2 (ja) 半導体デバイスの製造方法
JP2015162645A (ja) 半導体装置およびその製造方法
US11081384B2 (en) Method for stabilizing a semiconductor arrangement
JP2010165880A (ja) 半導体装置
WO2012169060A1 (ja) 半導体装置の製造方法
KR102528067B1 (ko) 전력용 반도체 소자 및 이의 제조 방법
JP6201868B2 (ja) 貫通電極を備えた基板の製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant