CN106256082B - 半导体模块 - Google Patents

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Abstract

半导体模块具备三相的上支路(51、53、55)及下支路(52、54、56)、散热板(11、12)、主电路侧母线、输出端子侧母线、控制端子(14)、以及树脂模制部(18)。上述输出端子侧母线具有隔着绝缘层(130)对置配置而层叠的U相～W相布线层(133～135)、以及用于进行上述U相～W相布线层各自与负载之间的电连接的U～W端子(13c～13e)。上述U相～W相布线层的层叠数被设为偶数。

Description

半导体模块
相关申请的相互参照
本公开基于2014年4月25日申请的日本申请编号2014－91148号，在此引用其记载内容。
技术领域
本公开涉及具备半导体开关元件的半导体模块。
背景技术
在专利文献1中，提出了一种在具备半导体模块的电力转换装置中能够减少噪声的影响的构造。在该电力转换装置中，采用了以最短距离将从半导体模块引出的输入输出端子、控制端子与控制基板之间连接的构造。由此，可减少经由输入输出端子的主电路的电感(主电路电感)、经由控制端子的控制端子路径电感，并减少噪声的影响。
然而，在专利文献1所示的半导体模块中，即使使输入输出端子与控制基板之间的距离、控制端子与控制基板之间的距离最短，其也未考虑到输入输出端子之间、和输入输出端子与控制端子之间的距离等。例如，若相当于输入输出端子中的用于进行电流输入的输入端子的作为主端子的正极端子、负极端子间的距离长，则主电路电感变大。另外，若主端子与进行与相当于输入输出端子中的输出端子的马达等的负载之间的连接的交流输入端子的距离长，则该路径成为噪声源。而且，这些成为主要因素，导致用于对负载进行电流供给的大电流路径的低电感化变得不充分，不能抑制伴随着高速动作的浪涌。另外，例如若输入输出端子与控制端子之间的距离短，则因浪涌而出现错误，使半导体开关元件或接通或断开等(以下称作误接通、误断开)进行误动作。
现有技术文献
专利文献
专利文献1：日本特开2012－157161号公报
发明内容
本公开的目的在于提供一种能够实现低电感化、并实现伴随着高速动作的浪涌的抑制、半导体开关元件的误动作得到抑制的半导体模块。
本公开的一方式的半导体模块具备三相的上支路以及下支路、散热板、主电路侧母线、输出端子侧母线、控制端子、以及树脂模制部。上述上支路以及下支路具备具有表面以及背面并形成有半导体开关元件的半导体芯片。上述散热板分别配置于上述上支路以及上述下支路各自的上述半导体芯片的表面侧以及背面侧。
上述主电路侧母线构成具有正极布线层、正极端子、负极布线层、负极端子的主电路。上述正极布线层与上述上支路的半导体芯片中的正极侧连接。上述正极端子进行上述正极布线层与外部电源的正极侧的电连接。上述负极布线层隔着绝缘层与上述正极布线层对置配置，并且与上述下支路的半导体芯片中的负极侧连接。上述负极端子进行与上述负极布线层的电连接。
上述输出端子侧母线具有输出布线层与输出端子。上述输出布线层与上述上支路的半导体芯片中的负极侧连接，并且与上述下支路的半导体芯片中的正极侧连接，从而连接于上述上支路与上述下支路的中间电位点。上述输出端子进行上述输出布线层与负载的电连接。
上述控制端子成为上述半导体开关元件的信号线。上述树脂模制部使上述散热板的一面、上述主电路侧母线中的上述正极端子以及上述负极端子侧的端部、上述输出端子侧母线中的上述输出端子侧的端部、以及上述控制端子的端部露出，并且覆盖上述上支路以及上述下支路。
上述输出布线层具有与三相各自的上述上支路与上述下支路的中间电位点连接的U相布线层、V相布线层、以及W相布线层。上述U相布线层、上述V相布线层、以及上述W相布线层隔着绝缘层对置配置地层叠。上述输出端子具有用于进行上述U相布线层、V相布线层、以及W相布线层各自与上述负载的电连接的U端子、V端子、以及W端子。上述U相布线层、上述V相布线层、以及上述W相布线层的层叠数被设为偶数。
这样，在上述半导体模块中，使上述U相～W相布线层的层叠数为偶数。由此，能够实现上述半导体模块的低电感化，并且实现抑制伴随着高速动作的浪涌和抑制上述半导体开关元件的误动作。
附图说明
本公开中的上述的或其他的目的、构成、优点在参照下述的附图的同时通过以下的详细说明而变得更加明白。在附图中，
图1是本公开的第1实施方式的半导体模块所具备的三相变换器电路的电路图。
图2是半导体模块的立体图。
图3是表示通过冷却设备夹住半导体模块的两面的情况的立体图。
图4是半导体模块的构成部件的分解立体图。
图5是半导体模块的上表面布局图。
图6是多层布线母线(bus bar)的立体图。
图7A是图6的VIIA－VIIA箭头方向的剖面图。
图7B是图6的VIIB－VIIB箭头方向的剖面图。
图7C是图6的VIIC－VIIC箭头方向的剖面图。
图7D是图6的VIID－VIID箭头方向的剖面图。
图7E是图6的VIIE－VIIE箭头方向的剖面图。
图7F是图6的VIIF－VIIF箭头方向的剖面图。
图7G是图6的VIIG－VIIG箭头方向的剖面图。
图7H是图6的VIIH－VIIH箭头方向的剖面图。
图7I是图6的VIII－VIII箭头方向的剖面图。
图7J是图6的VIIJ－VIIJ箭头方向的剖面图。
图7K是图6的VIIK－VIIK箭头方向的剖面图。
图8是图2中的VIII－VIII剖面。
图9A是表示层叠有正极布线层以及负极布线层的位置处的半导体模块的使用时的电流流动的剖面图。
图9B是表示U相～W相布线层采用层叠构造的位置处的半导体模块的使用时的电流流动的剖面图。
图10是表示三相变换器电路的工作的电路图。
图11是流经三相变换器电路的各相的电流Iu、Iv、Iw的波形图。
图12是作为试样使用的导体层的层叠构造体的立体图。
图13是表示调查了电感相对于导体层的层叠构造体中的各部分的尺寸变化的变化后的结果的图。
图14A是作为试样使用的U相～W相布线层的层叠构造体的剖面图。
图14B是作为试样使用的U相～W相布线层的层叠构造体的剖面图。
图14C是作为试样使用的U相～W相布线层的层叠构造体的剖面图。
图15A是表示使用图14A～图14C所示的试样、在图11中的时刻(6)时调查了电感的结果的图。
图15B是表示使用图14A～图14C所示的试样、在图11中的时刻(2)时调查了电感的结果的图。
图15C是表示使用图14A～图14C所示的试样、在图11中的时刻(4)时调查了电感的结果的图。
图16A是表示串联支路(arm)短路的情况的电路图。
图16B是表示输出短路的情况的电路图。
图17A是表示调查了相对于距离Ls1的自感L1、L2的结果的图。
图17B是表示调查了相对于距离Ls1的互感M12的结果的图。
图18是在图17A、图17B的调查中使用的试样的立体图。
图19A是表示调查了相对于距离Ls2的自感L1、L2的结果的图。
图19B是表示调查了相对于距离Ls2的互感M12的结果的图。
图20是在图19A、图19B的调查中使用的试样的立体图。
图21是由半导体模块构成的桥接电路J3所应用的电路的简易模型图。
图22是表示桥接电路J3内的半导体开关元件J1的开关时的情况的时序图。
具体实施方式
在说明本公开的实施方式之前，以半导体模块作为三相变换器电路而使用的情况为例进行列举，说明本发明们想到本公开为止的经过。
如图21所示的简易模型那样，三相变换器电路采用具备三相桥接电路J3的构成，该三相桥接电路J3在上支路与下支路分别具备将IGBT等的半导体开关元件J1与回流二极管(以下称作FWD)J2并联连接而成的构成。而且，三相变换器电路连接于马达等的负载J4，在上下支路并联地具备滤波电容器J5，通过来自直流电源J6的电力供给而将负载J4驱动。具体而言，通过切换上支路与下支路的半导体开关元件J1的接通断开，将从直流电源J6供给的直流电流转换为交流电流，并对负载J4进行供给。该图中的上支路的高压(high side)侧端子(正极端子)与下支路的低压(low side)侧端子(负极端子)相当于专利文献1中的输入输出端子中的输入端子。另外，向负载J4进行电流供给的输出端子相当于专利文献1中的交流输入端子，各支路所具备的半导体开关元件J1的栅极端子相当于专利文献1中的控制端子。
若表示对该负载J4进行电流供给时的漏极－源极间电流Ids、漏极－源极间电压Vds以及开关损失Esw的情况，则如图22所示。
在上述那种电路构成中，形成图21中的箭头所示的上下支路的短路环，在使下支路侧的半导体开关元件J1从接通切换到断开时，产生短路环中的dI/dt变化。
这里，如图22所示，在开关时，产生浪涌电压ΔVsur。该浪涌电压ΔVsur由下式表示。此外，在下式中，L表示短路环中的电感。
(式1)ΔVsur＝L·dI/dt
浪涌电压ΔVsur因近年来推进的大电流化以及高速开关化而处于增加趋势。关于浪涌保护，只要较高地采取元件耐压就能够实现，但是这会致使处于权衡的关系的接通电阻增加，导致恒常损失的增加。另外，存在开关损失Esw的减少、装置的小型化的需求，为了应对该需求，需要dI/dt的提高和高频化。因此，为了不使浪涌电压ΔVsur增加地实现dI/dt的提高，需要短路环内的低电感化。
具体而言，需要减少以图21中的箭头所示的那种以通过上下支路返回滤波电容器J5的路径为主电路的主电路电感，或减少成为向负载J4的电流供给路径的输出端子电感。在主电路中，在进行变换器控制时，以使上下支路不同时接通的方式进行了控制，但在其切换时，产生dI/dt变化这一观点下的上下支路短路，若成为上下短路环的主电路的电感较大，则产生较大的浪涌。在输出端子中，在马达侧异常时，虽然控制电路以切断变换器的电流的方式发挥作用，但若输出端子部的电感较大，则本部分成为噪声源，引起控制电路的误动作，因此不仅对于主电路需要低电感化，对于输出端子电感也需要低电感化。
因此，本公开鉴于上述方面，目的在于提供一种能够实现半导体模块的低电感化、并实现伴随着高速动作的浪涌的抑制和半导体开关元件的误动作的抑制的半导体模块。
以下，基于附图说明本公开的实施方式。此外，在以下的各实施方式彼此之间，对相互相同或等价的部分标注相同附图标记而进行说明。
(第1实施方式)
对本公开的第1实施方式进行说明。在本实施方式中，作为本公开的一实施方式的半导体模块的应用例，例如以进行三相交流马达等的驱动的三相变换器电路所具备的半导体模块为例列举并进行说明。
首先，参照图1，对半导体模块所具备的三相变换器电路1的构成进行说明。如图1所示，三相变换器电路1用于基于直流电源(外部电源)2而驱动三相交流马达的负载3。在三相变换器电路1中并联连接有滤波电容器4，能够减少开关时的波动，抑制噪声的影响，形成恒定的电源电压。
三相变换器电路1采用将串联连接的上下支路51～56以三相并联连接而成的构成，一边将上支路51、53、55与下支路52、54、56的各中间电位切换为成为负载3的三相交流马达的U相、V相、W相的各相一边进行施加。具体而言，上下支路51～56分别采用具备IGBT、MOSFET等的半导体开关元件51a～56a以及FWD等的以回流为目的整流元件(单侧导通元件)51b～56b的构成。而且，通过对各相的上下支路51～56的半导体开关元件51a～56a进行接通、断开控制，由此对三相交流马达供给周期不同的三相的交流电流。由此，能够进行三相交流马达的驱动。
在本实施方式中，将形成有分别构成6个上下支路51～56的半导体开关元件51a～56a以及整流元件51b～56b的半导体芯片模块化进而一体化，该6个上下支路51～56构成三相变换器电路1。换句话说，作为将6个支路一体化而成的6in1构造的半导体模块，构成了三相变换器电路1。
接着，参照图2～图6，对具备上述那种电路构成的三相变换器电路1的半导体模块的详细构造进行说明。
如图4所示，图2所示的半导体模块6采用如下构成，具备半导体芯片10、上侧散热板11以及下侧散热板12、使各种端子或布线一体化而成的多层布线母线13、控制端子14、元件中继电极15以及板16、17等。使它们之中的半导体芯片10、控制端子14、元件中继电极15以及板16、17等为一个支路的构成部件块，设有6组构成部件块。而且，用上侧散热板11以及下侧散热板12将6组构成部件块与多层布线母线13一起夹住，并用树脂模制部18进行覆盖。这样，半导体模块6如图2所示那样构成为具有规定的厚度的板状部件。这种半导体模块6如图3所示那样被冷却设备19夹住厚度方向的两侧，由此被用来一边进行散热、一边进行负载3的驱动。此外，以分别插通到设于各冷却设备19的两个位置的贯通孔19a中的方式，构成未图示的制冷剂通路的冷却管被插通。由此，通过进行冷却设备19的冷却，能够一边进行高效的冷却，一边使用半导体模块6。
以下，对半导体模块6的详细构造进行说明，由树脂模制部18覆盖的6个支路的构成部件块的各自的详细构造虽稍有不同，但基本构造是相同的。首先，对构成了由该树脂模制部18覆盖的构成部件块的基本构造的各部件进行说明。
图4所示的半导体芯片10是具有表面以及背面、并形成有构成上支路51、53、55或下支路52、54、56的半导体开关元件51a～56a和整流元件51b～56b等的芯片。例如，半导体芯片10使用Si、SiC、GaN等的半导体基板作为母材基板而形成。在本实施方式中，将形成于半导体芯片10的半导体开关元件51a～56a、整流元件51b～56b形成为在基板垂直方向上流过电流的纵型元件，在半导体芯片10的表面侧与背面侧形成各种电极(pad，焊盘)，并经由该电极进行电连接。在本实施方式的情况下，各半导体芯片10的背面侧经由由焊料或Ag烧结材料那样的高导热材料构成的接合件20而电连接以及物理连接于下侧板17的表面侧。而且，下侧板17的背面侧经由由焊料或Ag烧结材料那样的高导热材料构成的接合件21而接合于下侧散热板12。
另外，半导体芯片10的表面侧经由焊料或Ag烧结材料那样的由高导热材料构成的接合件22，连接于以Cu、Al、Fe等作为母材而构成的元件中继电极15。而且，元件中继电极15经由由焊料、Ag烧结材料那样的高导热材料构成的接合件23而电连接以及物理连接于上侧板16的背面侧。而且，上侧板16的表面侧经由由焊料或Ag烧结材料那样的高导热材料构成的接合件24而接合于上侧散热板11。
根据这样的构造，各半导体芯片10成为被上侧散热板11以及下侧散热板12夹住的构造。
此外，在本实施方式中，半导体芯片10在一个芯片内一并形成有构成各支路51～56的半导体开关元件51a～56a、整流元件51b～56b等的元件。然而，这仅表示一个例子，也可以在不同的芯片中形成构成各支路51～56的半导体开关元件51a～56a、整流元件51b～56b等的元件。
上侧散热板11以及下侧散热板12相当于散热片，例如由以Cu、Al、Fe等为主要成分的高热传导部件构成，一面侧朝向半导体芯片10，另一面侧如图2所示那样从树脂模制部18露出。上侧散热板11以及下侧散热板12因上侧板16以及下侧板17局部由绝缘材料构成，从而成为与半导体芯片10绝缘的状态。其中，由于上侧板16以及下侧板17、元件中继电极15等由高导热材料构成，因此上侧散热板11以及下侧散热板12以较高的热传导使来自半导体芯片10的热量释放。具体而言，上侧散热板11中的表面侧以及下侧散热板12中的背面侧换句话说是与配置有半导体芯片10的面相反的一侧的面均从树脂模制部18露出，在该露出部分可进行散热。
多层布线母线13是构成本实施方式的半导体模块6中的各种布线、各种端子的部分。在本实施方式中，多层布线母线13由板状部件构成，并配置为在构成各相的上支路51、53、55的半导体芯片10与构成下支路52、54、56的半导体芯片10之间通过。例如，在多层布线母线13中具备将上支路51、53、55与直流电源2的+端子连接的正极侧布线、将下支路52、54、56与直流电源2的－端子连接的负极侧布线、将各支路51～56与负载3连接的输出布线。另外，在多层布线母线13中具备用于进行各布线与直流电源2、负载3的连接的各种连接端子13a～13e。该多层布线母线13是构成本申请的主要特征的部分。之后说明该多层布线母线13的详细构造。
控制端子14为构成半导体开关元件51a～56a的栅极布线等的各种信号线的信号线端子。例如，控制端子14经由由Au等构成的接合(bonding)线25(参照图4)电连接于如下电极：该电极形成于半导体芯片10的表面侧，并与半导体开关元件51a～56a的栅极连接。控制端子14中的与半导体芯片10相反的一侧的端部从图2所示那样树脂模制部18露出，并构成为可通过该露出部分而进行与外部之间的连接。此外，在图4中，记载了控制端子14以引线框状态被一体化，虽然成为与下侧散热板12也一体化的状态，但在成为最终产品时被断开，成为各信号线独立的状态。
元件中继电极15是在半导体芯片10侧的一面实现与半导体芯片10的表面的电极之间的电连接、并且与上侧板16电连接的部件。元件中继电极15是为了将半导体芯片10与上侧板16之间隔开用于配置接合线25的间隔而设置的。元件中继电极15例如由以Cu等为主要成分的高热传导部件构成。
上侧板16在半导体芯片10侧的一面实现经由元件中继电极15与半导体芯片10的表面的电极之间的电连接的同时起到使半导体芯片10与上侧散热板11绝缘的作用。同样，下侧板17在半导体芯片10侧的一面实现与半导体芯片10的背面的电极之间的电连接的同时起到使半导体芯片10与下侧散热板12绝缘的作用。
上侧板16以及下侧板17中的半导体芯片10侧的一面由以Cu、Al等为母材的高热传导部件构成，以便在电连接的基础上提高热传导性。另外，上侧板16以及下侧板17中的、位于比半导体芯片10侧的一面靠半导体芯片10相反的一侧的层例如由无机或有机类绝缘材料构成，以便在实现绝缘的同时提高热传导性。例如，能够通过在Si3N4、AlN、Al2O3等的陶瓷绝缘体的两面上贴合以Cu为母材的导体板来构成上侧板16以及下侧板17。另外，也能够通过使粘附有绝缘片的Cu板与利用Cu等的导体部件构成具有绝缘粘合功能的粘合剂片的接合板贴合，从而构成上侧板16以及下侧板17。
通过采用这样的构成，使得上侧板16与半导体开关元件51a～56a的表面电极(例如MOSFET的源极、IGBT的发射极)以及整流元件51b～56b的第1电极(例如FWD等的阳极)连接。另外，上侧板16也与多层布线母线13所具备的各电极电连接。同样，关于下侧板17，与半导体开关元件51a～56a的背面电极(例如MOSFET的漏极、IGBT的集电极)以及整流元件51b～56b的第2电极(例如FWD等的阴极)连接。另外，下侧板17也与多层布线母线13所具备的各电极电连接。因此，上侧板16以及下侧板17构成了对于各支路51～56的正极侧布线、负极侧布线以及输出布线的一部分。
此外，如上述那样，上侧散热板11中的表面侧以及下侧散热板12中的背面侧换句话说是与半导体芯片10所配置的面相反的一侧的面都从树脂模制部18露出，在该露出部分可进行散热。该散热面例如如图3所示那样与冷却设备19等接触。然而，由于通过上侧板16以及下侧板17实现了半导体芯片10与上侧散热板11以及下侧散热板12之间的绝缘，因此能够防止通过上侧散热板11以及下侧散热板12向外部产生电流泄漏。
树脂模制部18是在将上述各构成部件配置于成型模具内之后、通过在成型模具内封入树脂而构成的密封树脂，例如由四边形板状构成。树脂模制部18由呈绝缘性、并且线膨胀系数以及杨氏模量低于上侧散热板11以及下侧散热板12等的导体部的树脂构成。例如，主要能够通过环氧树脂、硅等有机树脂构成树脂模制部18。从树脂模制部18中使控制端子14的前端以及多层布线母线13的两端从构成四边形板状各边露出，可进行与外部之间的电连接。具体而言，从设为四边形板状的树脂模制部18的相对的两个边，换句话说是在夹着树脂模制部18的相反方向上，使上支路51、53、55的控制端子14与下支路52、54、56的控制端子14露出。另外，从设为四边形板状的树脂模制部18的不同的相对的两个边，换句话说是在夹着树脂模制部18的相反方向上，使多层布线母线13的两端分别露出。另外，从四边形板状的表背面分别使上侧散热板11与下侧散热板12露出，成为可良好地进行散热的构造。
具体而言，在控制端子14一体化而成的引线框状态下的下侧散热板12的表面侧，安装上述各部分。而且，在利用接合线25结束半导体芯片10与控制端子14的电连接之后，在其之上安装上侧散热板11等。在该状态下，将它们设置于成型模具，在成型模具内注入树脂并将其模制化，由此构成树脂模制部18。利用该树脂模制部18，除了上侧散热板11以及下侧散热板12的表面之外还将控制端子14以及多层布线母线13的露出位置之外的位置覆盖，由此保护了半导体芯片10等。
根据以上那样的构造，构成了本实施方式的半导体模块6。接着，参照图6、图7A～图7K对多层布线母线13的详细构造进行说明。
如上述那样，多层布线母线13构成半导体模块6中的各种布线、各种端子，通过夹着绝缘层层叠多个导体层而构成。在本实施方式的情况下，如图6所示，多层布线母线13由以一个方向作为长度方向的板状部件构成，如图2所示那样，一端侧与另一端侧分别从成为大致四边形状的树脂模制部18的相对的两个边的每一个露出。
如图6所示，在多层布线母线13的一端侧形成有将上支路51、53、55与直流电源2的+端子连接的正极端子13a、以及将下支路52、54、56与直流电源2的－端子连接的负极端子13b。另外，在多层布线母线13的另一端侧具备相当于将各U相、V相、W相的各相中的上下支路51～56的中间电位点与负载3连接的输出端子的U端子13c、V端子13d、W端子13e。这些正极端子13a、负极端子13b、U端子13c、V端子13d、W端子13e如图2所示那样从树脂模制部18露出。根据这样的构成，经由正极端子13a以及负极端子13b进行半导体模块6与直流电源2、滤波电容器4之间的电连接。另外，经由U端子13c、V端子13d以及W端子13e进行与成为负载3的三相交流马达的U相、V相以及W相之间的电连接。
如图7A所示，正极端子13a由基于镀Cu等的贯通内层部13aa、表面导体层部13ab形成于内壁面和开口部周边而成的贯通孔13ac构成。正极端子13a中的贯通内层部13aa与被绝缘膜130夹持而层叠着的内层导体所构成的多层构造的正极布线层131连接。正极布线层131构成与连接于各上支路51、53、55的高端侧的正极电极137a～137c(参照图7G～图7H)相连的布线。在本实施方式的情况下，正极布线层131的层叠数构成为双层，若一方的正极布线层131a的厚度t为0.5的厚度、则另一方的正极布线层131b的厚度t例如为其一半的0.25的厚度。
如图7B所示，负极端子13b由基于镀Cu等的贯通内层部13ba、表面导体层部13bb形成于内壁面和开口部周边而成的贯通孔13bc构成。负极端子13b中的贯通内层部13ba与被绝缘膜130夹持而层叠着的内层导体所构成的多层构造的负极布线层132连接。负极布线层132构成与连接于各下支路52、54、56的低端侧的负极电极139a～139c(参照图7I～图7K)相连的布线，层叠数设为偶数。在本实施方式的情况下，负极布线层132层叠数构成为双层，若一方的负极布线层132a的厚度t例如为0.25的厚度，则另一方的负极布线层132b的厚度t为其两倍的0.5的厚度。
上述正极布线层131与负极布线层132在多层布线母线13的一端侧，从多层布线母线13的一面侧朝向另一面侧依次排列有正极布线层131a、负极布线层132a、正极布线层131b、负极布线层132b。因此，厚度相等的负极布线层132a以及正极布线层131b，成为夹在同样厚度相等的正极布线层131a与负极布线层132b之间的状态。
如图7C所示，U端子13c由基于镀Cu等的贯通内层部13ca、表面导体层部13cb形成于内壁面和开口部周边而成的贯通孔13cc构成。U端子13c中的贯通内层部13ca与被绝缘膜130夹持而层叠着的内层导体所构成的U相布线层133连接。U相布线层133构成与U相的上下支路51、52的中间电位点和U端子13c相连的布线，在本实施方式中，层叠数设为一层，并设为0.5的厚度。在本实施方式的情况下，用与上述正极布线层131a相同的内层导体构成了U相布线层133。
如图7D所示，V端子13d由基于镀Cu等的贯通内层部13da、表面导体层部13db形成于内壁面和开口部周边而成的贯通孔13dc构成。V端子13d中的贯通内层部13da与被绝缘膜130夹持而层叠着的内层导体所构成的V相布线层134连接。V相布线层134构成与V相的上下支路53、54的中间电位点和V端子13d相连的布线，在本实施方式中，层叠数设为一层，并设为0.5的厚度。在本实施方式的情况下，用与上述负极布线层132b相同的内层导体构成了V相布线层134。
如图7E所示，W端子13e由基于镀Cu等的贯通内层部13ea、表面导体层部13eb形成于内壁面和开口部周边而成的贯通孔13ec构成。W端子13e中的贯通内层部13ea与被绝缘膜130夹持而层叠的内层导体所构成的多层构造的W相布线层135连接。W相布线层135构成与W相的上下支路55、56的中间电位点和W端子13e相连的布线，在本实施方式中，层叠数设为双层，配置于将上述U相布线层133与V相布线层134夹在其中而成的两侧。各W相布线层135均设为0.25的厚度，在本实施方式的情况下，通过与上述负极布线层132a相同的内层导体构成一个W相布线层135a，通过与上述正极布线层131b相同的内层导体构成另一个W相布线层135b。
上述U相～W相布线层133～135在多层布线母线13的另一端侧，从多层布线母线13的一面侧朝向另一面侧依次排列有W相布线层135a、U相布线层133、V相布线层134、W相布线层135b。因此，厚度相等的U相布线层133以及V相布线层134，成为夹在同样厚度相等的W相布线层135a与W相布线层135b之间的状态。
如图7F所示，在图6所示的多层布线母线13的长度方向的中间位置中的纸面近前侧的正极端子13a、负极端子13b侧，在一面(表面)侧形成U电极136a，在另一面(背面)侧形成正极电极137a。
U电极136a相当于第1输出电极之一，并与U相布线层133电连接。在本实施方式的情况下，U电极136a由上表面形状设为长方形的表层电极层136aa、以及从多层布线母线13的一面侧贯通绝缘膜130而到达U相布线层133的盲孔136ab构成。在该U电极136a电连接有U相中的上支路51的低端侧。具体而言，如图4所示，与上支路51的半导体芯片10a对应的上侧板16的背面侧经由接合件26而连接于U电极136a。由此，上支路51的半导体芯片10a的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于U电极136a。
正极电极137a与正极布线层131电连接。在本实施方式的情况下，正极电极137a由上表面形状设为长方形的表层电极层137aa、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达正极布线层131a的盲孔137ab构成。具体而言，如图4所示，与上支路51的半导体芯片10a对应的下侧板17的表面侧经由接合件27而连接于正极电极137a(在图4中未图示)。由此，上支路51的半导体芯片10a的背面电极通过接合件20、下侧板17以及接合件27而电连接于正极电极137a。
如图7G所示，在多层布线母线13中的长度方向的中央位置的纸面近前侧，在一面侧形成有V电极136b，并且在另一面侧形成有正极电极137b。
V电极136b相当于第1输出电极之一，并与V相布线层134电连接。在本实施方式的情况下，V电极136b由上表面形状设为长方形的表层电极层136ba、以及从多层布线母线13的一面侧贯通绝缘膜130而到达V相布线层134的盲孔136bb构成。在该V电极136b电连接有V相中的上支路53的低端侧。具体而言，如图4所示，与上支路53的半导体芯片10c对应的上侧板16的背面侧经由接合件26而连接于V电极136b。由此，上支路53的半导体芯片10c的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于V电极136b。
正极电极137b与正极布线层131电连接。在本实施方式的情况下，正极电极137b由上表面形状设为长方形的表层电极层137ba、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达正极布线层131b的盲孔137bb构成。具体而言，如图4所示，与上支路53的半导体芯片10c对应的下侧板17的表面侧经由接合件27而连接于正极电极137b(在图4中未图示)。由此，上支路53的半导体芯片10c的背面电极通过接合件20、下侧板17以及接合件27而电连接于正极电极137b。
如图7H所示，在图6所示的多层布线母线13中的长度方向的中间位置的纸面近前侧的U端子13c、V端子13d以及W端子13e侧，在一面侧形成有W电极136c，在另一面侧形成有正极电极137c。
W电极136c相当于第1输出电极之一，并与W相布线层135电连接。在本实施方式的情况下，W电极136c由上表面形状设为长方形的表层电极层136ca、以及从多层布线母线13的一面侧贯通绝缘膜130而到达W相布线层135b的盲孔136cb构成。在该W电极136c电连接着W相中的上支路55的低端侧。具体而言，如图4所示，与上支路55的半导体芯片10e对应的上侧板16的背面侧经由接合件26而连接于W电极136c。由此，上支路55的半导体芯片10e的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于W电极136c。
正极电极137c与正极布线层131电连接。在本实施方式的情况下，正极电极137c由上表面形状设为长方形的表层电极层137ca、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达正极布线层131b的盲孔137cb构成。具体而言，如图4所示，与上支路55的半导体芯片10e对应的下侧板17的表面侧经由接合件27而连接于正极电极137c(在图4中未图示)。由此，上支路55的半导体芯片10e的背面电极通过接合件20、下侧板17以及接合件27而电连接于正极电极137c。
如图7I所示，在图6所示的多层布线母线13中的长度方向的中间位置的纸面里侧的正极端子13a、负极端子13b侧，在另一面(背面)侧形成有U电极138a，在一面(表面)侧形成有负极电极139a。
U电极138a相当于第2输出电极之一，并与U相布线层133电连接。在本实施方式的情况下，U电极138a由上表面形状设为长方形的表层电极层138aa、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达U相布线层133的盲孔138ab构成。在该U电极138a电连接着U相中的下支路52的高端侧。具体而言，如图4所示，与下支路52的半导体芯片10b对应的下侧板17的表面侧经由接合件27而连接于U电极138a(在图4中未图示)。由此，下支路52的半导体芯片10b的背面电极通过接合件20、下侧板17、接合件27而电连接于U电极138a。
负极电极139a与负极布线层132电连接。在本实施方式的情况下，负极电极139a由上表面形状设为长方形的表层电极层139aa、以及从多层布线母线13的一面侧贯通绝缘膜130而到达负极布线层132b的盲孔139ab构成。具体而言，如图4所示，与下支路52的半导体芯片10b对应的上侧板16的表面侧经由接合件26而连接于负极电极139a。由此，下支路52的半导体芯片10b的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于负极电极139a。
如图7J所示，在图6所示的多层布线母线13中的长度方向的中央位置的纸面里侧，在另一面侧形成有UV电极138b，在一面侧形成有U负极电极139b。
V电极138b相当于第2输出电极之一，并与V相布线层134电连接。在本实施方式的情况下，V电极138b由上表面形状设为长方形的表层电极层138ba、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达V相布线层134的盲孔138bb构成。在该V电极138b电连接着V相中的下支路54的高端侧。具体而言，如图4所示，与下支路54的半导体芯片10d对应的下侧板17的表面侧经由接合件27而连接于V电极138b(在图4中未图示)。由此，下支路54的半导体芯片10d的背面电极通过接合件20、下侧板17、接合件27而电连接于V电极138b。
负极电极139b与负极布线层132电连接。在本实施方式的情况下，负极电极139b由上表面形状设为长方形的表层电极层139ba、以及从多层布线母线13的一面侧贯通绝缘膜130而到达负极布线层132b的盲孔139bb构成。具体而言，如图4所示，与下支路54的半导体芯片10d对应的上侧板16的表面侧经由接合件26而连接于负极电极139b。由此，下支路54的半导体芯片10d的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于负极电极139b。
如图7K所示，在图6所示的多层布线母线13中的长度方向的中间位置的纸面里侧的U端子13c、V端子13d以及W端子13e侧，在另一面侧形成有W电极138c，在一面侧形成负极电极139c。
W电极138c相当于第2输出电极之一，并与W相布线层135电连接。在本实施方式的情况下，W电极138c由上表面形状设为长方形的表层电极层138ca、以及从多层布线母线13的另一面侧贯通绝缘膜130而到达W相布线层135a的盲孔138cb构成。在该W电极138c电连接着W相中的下支路56的高端侧。具体而言，如图4所示，与下支路56的半导体芯片10f对应的下侧板17的表面侧经由接合件27而连接于W电极138c(在图4中未图示)。由此，下支路56的半导体芯片10f的背面电极通过接合件20、下侧板17、接合件27而电连接于W电极138c。
负极电极139c与负极布线层132电连接。在本实施方式的情况下，负极电极139c由上表面形状设为长方形的表层电极层139ca、以及从多层布线母线13的一面侧贯通绝缘膜130而到达负极布线层132a的盲孔139cb构成。具体而言，如图4所示，与下支路56的半导体芯片10f对应的上侧板16的表面侧经由接合件26而连接于负极电极139c。由此，下支路56的半导体芯片10f的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于负极电极139c。
通过以上那样的构成，构成了多层布线母线13。而且，使用这样的多层布线母线13构成了三相变换器电路1的各布线部，并与三相变换器电路1所具备的各部件电连接。例如，如图8所示，在V相中，上支路53的半导体芯片10c的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于V电极136b。另外，上支路53的半导体芯片10c的背面电极通过接合件20、下侧板17以及接合件27而电连接于正极电极137b。另外，下支路54的半导体芯片10d的背面电极通过接合件20、下侧板17、接合件27而电连接于V电极138b。而且，下支路54的半导体芯片10d的表面电极通过接合件22、元件中继电极15、接合件23、上侧板16以及接合件26而电连接于负极电极139b。
这样，在沿宽度方向剖切多层布线母线13而得到的剖面(图8的剖面)中，V电极136b与V电极138b配置于一个对角，正极电极137b与负极电极139b配置于另一个对角。而且，V电极136b与V电极138b通过内层布线而电连接，从而上下支路53、54的半导体芯片10c、10d能够使表面与背面朝向相同方向地配置。这样，经由多层布线母线13进行半导体模块6中的各部件的电连接。此外，在图8中，虽然以V相为例进行了列举，但是对于U相、W相也设为相同的剖面构造。
这样构成的多层布线母线13采用构成正极布线层131以及负极布线层132、U相～W相布线层133～135的内层导体的层叠数为偶数的构造，在本实施方式的情况下设为四层构造。换句话说，在驱动三相交流马达的情况下，只要将与U相、V相以及W相这三相所连接的各相的布线层一层一层地形成即可，但由于层叠数为奇数，因此将W相布线层135分为双层，以使层叠数成为偶数。而且，在分为双层的W相布线层135之间配置U相布线层133以及V相布线层134。
另外，使内层导体中的内侧的2层的厚度为相同的厚度，并且使外侧的2层的厚度相同。由此，使W相布线层135的总厚度与V相布线层134和U相布线层133的厚度一致，以使即便在分为双层的情况下也使电流流经W相布线层135与U相布线层133以及V相布线层134时的电阻值近似。但是，在分为2层的关系下，也可能引起电阻值变得比U、V相的电阻值大。在该情况下，出于降低电阻值的观点下，需要将W相的总厚度取得大于U、V相厚度，因此并非必须使总厚度一致。
另外，虽然对于正极布线层131以及负极布线层132，各构成一层即可，但是与U相～W相布线层133～135的层叠数配合地将正极布线层131以及负极布线层132分别分为2层而成为四层构造。由于采用这种构造，因此可获得如下效果：能够实现主电路电感以及输出端子电感的低电感化，并实现伴随着高速动作的浪涌的抑制和半导体开关元件的误动作的抑制。以下，参照实验结果等对可获得这种效果的理由进行说明。
在上述构造的多层布线母线13中，基本上将U相～W相布线层133～135设为层叠构造，并在分为2层的W相布线层135之间配置U相布线层133以及V相布线层134。另外，采用层叠有正极布线层131以及负极布线层132的构造。
在这样的构成中，例如如图9A中箭头所示，在正极布线层131以及负极布线层132所层叠的位置，在使用半导体模块6时，电流在正极布线层131与负极布线层132中流向相反的方向。具体而言，在正极布线层131中，在正极布线层131a流通有总电流Ir的2/3，在正极布线层131b流通有总电流Ir的1/3，在负极布线层132中，在负极布线层132a流通有总电流Ir的1/3，在负极布线层132b流通有总电流Ir的2/3。因此，关于经由正极端子13a以及负极端子13b这样的主端子的主电路，分流后的电流的方向相互成为相反方向，以相互的磁通抵消的方式发挥作用，互感被低电感化。然后，一边维持该关系一边向外部运送电流。由此，能够减少主电路电感。
同样，如图9B中的箭头所示，在U相～W相布线层133～135设为层叠构造的位置，电流对于所流经的布线层流向相反的方向。具体而言，在图10所示的那种驱动三相交流马达作为负载3的三相变换器电路1中，将分别流经三相交流马达的U相～W相的电流设为Iu、Iv、Iw。在该情况下，控制各支路51～56的接通、断开，以使若用“正”表示流入三相交流马达的中继点的一侧的电流值，用“负”表示从中继点流出的一侧的电流值，则在全部的定时下成立Iu+Iv+Iw＝0，描绘出图11所示的那种交流波形。
例如，图10所示的箭头A1、A2表示图11中的时刻(2)时的电流的流动。在时刻(2)，使U相与V相的上支路51、53接通，并且使W相的下支路56接通，对于其他的各支路52、54、55设为断开。
在三相交流马达驱动用的三相变换器电路1中，工作方式被大致分为三个。第一个是使上支路51、53、55中的两个接通，并且使下支路52、54、56中的、其上支路51、53、55未被接通的一个下支路接通的方式(图11中的时刻(6)、(2)、(4))。第二个是使上支路51、53、55中的一个接通，并且使下支路52、54、56中的、其上支路51、53、55未被接通的两个下支路接通的方式(图11中的时刻(1)、(3)、(5))。第三个是使上支路51、53、55中的一个接通，并且使下支路52、54、56中的、其上支路51、53、55未被接通的一个下支路接通的方式(图11中的时刻(7))。通过交替进行这些方式，由此进行三相变换器电路1对于三相交流马达的驱动，此时的各电流Iu、Iv、Iw如图11所示那样以描绘相位相互各错开120°的第1～第3相(相位(Phase)1～3)的交流波形的方式变化。
此时，若考虑流入三相交流马达的中继点的电流与从中继点流出的电流，则在第1相～第3相的全部的情况下，电流流向相反方向(参照图9B)。因此，能够实现用于对负载3进行电流供给的大电流路径中的低电感化。
这里，为了确认层叠导体的效果，如图12所示那样制作了如下试样：该试样中，将导体层28a、28b隔开间隔而设为对置配置的双层构造，并利用由导体构成的连结部28c连结各导体层28a、28b的一端。而且，以从导体层28a的一端通过相反侧的一端所具备的连结部28c并进一步通过导体层28b中的与连结部28c相反侧的端部的方式流通有电流。此时，以使各导体层28a、28b以及连结部28c的厚度t、长度L、宽度W、间隔Sp为规定值时作为基准值，使厚度t、长度L、宽度W、间隔Sp变化而调查了该试样的电感。具体而言，使厚度t、长度L、宽度W、间隔Sp的基准值为1，使各值中的仅一个的比率变化为0.1、0.2、0.5、1.0、2.0、5.0，使其他值保持基准值而调查了试样的电感。其结果，获得了图13所示的结果。
如该图所示可知，长度L、厚度t越大，则电感越大。虽然显然互感根据长度L而变大，但可知即使厚度t变大，电感也变大，若增大宽度W则电感能够减少。据此，可以说，在电流通过的部分的截面积相同的情况下，相比于增大厚度t，增大宽度W的话对于减少电感更加有效。
而且，在本实施方式的情况下，以对置的平面状构成正极布线层131以及负极布线层132，对于U相～W相布线层133～135也以对置的平面状来构成。因此，如上述那样，采用宽度W的尺寸比厚度t的尺寸大的构造，能够减少电感。
另外，在并非采用图12所示的那种双层构造、而是如本实施方式那样将正极布线层131以及负极布线层132、U相～W相布线层133～135设为四层构造的情况下，也确认了上述那种低电感化的效果。如本实施方式那样，定量地评价了相对于内层导体中的内侧的2层的厚度1、使外侧的双层的厚度为0.5而设为四层构造时的电感的减少效果。
具体地说，对于图14A～图14C所示的三个构造，调查了电感的变化。在图14A中，将U相～W相布线层133～135设为3层构造。在图14B中，如本实施方式那样，设为依次排列有W相布线层135a、U相布线层133、V相布线层134、W相布线层135b的四层构造。在图14C中，设为依次排列有U相布线层133、W相布线层135a、W相布线层135b、V相布线层134的四层构造。而且，关于这些各构造，在图11中的时刻(2)、(4)、(6)各自的情况下调查了电感的变化。关于马达的感应负载部分进行了省略。其结果，依次获得了图15A～图15C所示的结果。此外，关于各布线层的长度L、宽度W、厚度t，使用了在上述图12中说明的基准值，关于分割为2层的W相布线层135a、135b，设为U相布线层133、V相布线层134的厚度t的1/2的厚度而进行了实验。
根据图15A～图15C可知，基本上来说，在较大的反向电流流经相邻的布线层间时，磁通的抵消效果较大，结果电感变小。例如在图15C中，图14A的构造中的电感Luv、Lvw均较低，图15A、图15B中的电感Luw、Lwu较大。这意味着在图14A的构造中，在处于中间层(被夹住的位置)的V相中流通有较大的电流(比率1.0)的情况下，容易发挥磁通抵消的效果，但在处于其他两端的相的U、W相中流通有较大的电流(比率1.0)的情况下，难以发挥磁通的抵消效果。因此，只是单纯地层叠各布线层，难以在任意的相位状态下都实现低电感化。此外，在图14C构造中，图15B、15C中的Lvu以及Luv的电感较高。因此，即使是四层构造，也根据重叠方法的不同而使得电感的减少效果不同。
与此相对，在图14B中，通过采用四层构造以及最佳的重叠方法，使得电感的减少效果最多。在全部的定时与电流路径中，电感变小，其变动量也较小。在各个中流过的电流所产生的磁通较小，因此，结果互感M也变小。
这样，通过设为四层构造，能够实现低电感化，并且如本实施方式那样，设为依次排列有被二分化的布线层(例如W相布线层135a)、其他布线层(例如U相布线层133)、其他布线层(例如V相布线层134)、被二分化的布线层(例如W相布线层135b)的构造，尤其可实现低电感化。由此，能够将U～W端子13c～13e作为输出端子，减少向负载3的电流供给路径的输出端子电感。
例如，由于从外部驱动半导体模块6的驱动电路的故障和非预期的噪声导致的误接通，可能会如图16A中箭头所示那样，同相的上下支路51～56同时接通而产生未经由负载3的构成短路路径的串联桥支路短路。在该情况下，在上下支路51～56的短路时流过过大的电流，因此若主电路电感较大，则产生过大的浪涌(噪声)，成为进一步的误动作以及故障的原因。
另外，由于感应负载3的绝缘破坏等，可能会如图16B中箭头所示那样，在通过负载3之前的某处产生构成短路路径的输出短路。在该情况下，虽然上下支路51～56被正常地驱动，但由于不通过负载3地流通有电流，因此与串联桥支路短路同样地产生过大电流。该过大电流被半导体模块6的驱动电路检测、然后在断开上下支路51～56之前需要一定时间，若输出端子电感较大，则产生的磁通(噪声)会使驱动电路误动作，其结果，导致半导体开关元件51a～56a的破坏。
对此，在本实施方式的半导体模块6中，能够减少主电路电感以及输出端子电感。因此，通过减少了主电路电感，能够抑制串联支路短路时的过大的浪涌的产生，并抑制进一步的误动作和故障。另外，通过减少输出端子电感，能够抑制在输出短路时产生的磁通(噪声)所导致的驱动电路的误动作，能够保护半导体开关元件51a～56a不被破坏。
而且，在本实施方式的半导体模块6中，通过使用多层布线母线13，使正极布线层131与负极布线层132为层叠构造，并且使U相～W相布线层133～135为层叠构造。另外，使上支路51、53、55的控制端子14与下支路52、54、56的控制端子14从设为四边形板状的树脂模制部18的相对的两个边露出。而且，使多层布线母线13的两端分别从设为四边形板状的树脂模制部18的不同的相对的两个边露出，由此使控制端子14与多层布线母线13的两端隔开距离而远离。
因此，与横向排列地配置控制端子14与正极以及负极端子13a、13b、U～W端子13c～13e的情况相比较，能够在流过更大的电流的多层布线母线13与传递各种信号的控制端子14之间实现进一步的低噪声化。参照图17～图20对此进行说明。
如图18所示那样作为试样而将流过大电流的电源端子29a、29b上下对置配置，在图17A以及图17B中示出使电源端子29a、29b与控制端子29c之间的距离Ls1变化而调查了电感的结果。在图17A中，L1表示电源端子29a、29b的自感(相当于主电路电感)，L2表示成为信号线的控制端子29c的自感。另外，图17B中的M12表示电源端子29a、29b与控制端子29c的互感。
根据这些图可知，由于层叠了电源端子29a、29b，因此成为噪声源的自感L1变小。另外，即使电源端子29a、29b靠近了控制端子29c，其影响也较轻微。这是因为，通过层叠电源端子29a、29b而使处于L1路径中的磁通变小，因此意味着难以产生L2路径的感应电动势。因此，作为其指标的互感M12也较小，即使电源端子29a、29b靠近了控制端子29c，给控制端子29c带来的影响也较小。
如图20所示那样作为试样将流过大电流的电源端子29a、29b不是对置配置而是分离地配置，在图19A以及图19B中示出了使电源端子29a、29b与控制端子29c的距离Ls2变化而调查了电感的结果。关于图19A中的L1、L2、图19B中的M12，与图17A、图17B是相同的。
根据这些图可知，由于未层叠电源端子29a、29b，因此成为噪声源的自感L1较大。另外，若电源端子29a、29b接近于控制端子29c，则其影响变大。另一方面，由于未层叠电源端子29a、29b，因此互感M12也变大，若电源端子29a、29b接近于控制端子29c，则给控制端子29c带来的影响较大。因此，在通过电源端子29a、29b引起了使大电流接通断开的状况的情况下，将会在驱动电路侧意外地产生电动势，产生误动作。
为了实现低电感化，较为有效的是，尽量用平行导体构成半导体模块6中的构成正极侧布线的各部分与构成负极侧布线的各部分，在正极与负极中向相互相反的方向流过电流。这是因为，由此能够在正极侧布线与负极侧布线中产生磁抵消，实现低电感化。
而且，在本实施方式的半导体模块6中，通过使用多层布线母线13，将正极布线层131与负极布线层132设为层叠构造，并且将U相～W相布线层133～135设为层叠构造。因此，能够减少成为噪声源的自感，给控制端子14带来的影响变小，能够抑制用于驱动半导体模块6的驱动电路的误动作。
另外，通过设为层叠构造，除了能够减少原本给控制端子14带来的影响之外，进一步使控制端子14与多层布线母线13的两端从树脂模制部18的四方引出。因此，能够拉远它们的距离，并能够进一步抑制用于驱动半导体模块6的驱动电路的误动作。
(其他实施方式)
本公开并不限定于上述实施方式，能够适当地进行变更。
例如，在将构成主电路的正极布线层131以及负极布线层132分别分为2层，将正极布线层131a、负极布线层132b的厚度t设为1的情况下，将正极布线层131b、负极布线层132a的厚度t设为0.5。然而，这只是表示了一个例子，是因为以使层叠数为偶数为目的，所以各层的厚度是任意的。例如，在将正极布线层131a、负极布线层132b的厚度t设为1的情况下，也可以将正极布线层131b、负极布线层132a的厚度t设为0.6。但是，优选的是U相～W相布线层133～135中的电流通过的部分的截面积相同。因此，在通过与U相～W相布线层133～135相同的内层布线构成正极布线层131以及负极布线层132的情况下，优选的是设为上述实施方式的厚度。
另外，在上述实施方式中，将正极布线层131以及负极布线层132设为四层构造，并且也将U相～W相布线层133～135设为四层构造。然而，由于只要用偶数层构成即可，因此，例如也可以将U相～W相布线层133～135分别分为2层而构成为合计6层。在该情况下，例如能够设为依次层叠配置有U相～W相布线层133～135的构造。
另外，列举多层布线母线13为将构成正极以及负极端子13a、13b、正极布线层131以及负极布线层132的主电路侧母线、以及构成U～W端子13c～13e、U相～W相布线层133～135的输出端子侧母线一体化而成的例子。然而，也可以将它们分为主电路侧母线与输出端子侧母线，并用不同的母线构成。
此外，在上述实施方式中，说明了将成为外部电源的直流电源2的正极侧与正极端子13a、负极侧与负极端子13b直接连接的方式，但正极端子13a是被进行来自外部电源的电压施加的端子，负极端子13b是连接于低电位点的端子。因此，也可以在正极端子13a与外部电源之间、负极端子13b与接地电位点之间具备电阻等的要素。

Claims (10)

1.一种半导体模块，具有：
三相的上支路(51、53、55)以及下支路(52、54、56)，具备具有表面以及背面且形成有半导体开关元件(51a～56a)的半导体芯片(10)；
散热板(11、12)，分别配置于上述上支路以及上述下支路各自的上述半导体芯片的表面侧以及背面侧；
构成主电路的主电路侧母线，该主电路具有与上述上支路的半导体芯片中的正极侧连接的正极布线层(131)、用于进行上述正极布线层与外部电源(2)的正极侧之间的电连接的正极端子(13a)、隔着绝缘层(130)与上述正极布线层对置配置并且与上述下支路的半导体芯片中的负极侧连接的负极布线层(132)、以及用于进行与上述负极布线层的电连接的负极端子(13b)；
输出端子侧母线，具有输出布线层和输出端子，该输出布线层与上述上支路的半导体芯片中的负极侧连接并且与上述下支路的半导体芯片中的正极侧连接，从而连接于上述上支路与上述下支路的中间电位点，该输出端子用于进行上述输出布线层与负载(3)之间的电连接；
控制端子(14)，作为上述半导体开关元件的信号线；以及
树脂模制部(18)，在使上述散热板的一面、上述主电路侧母线中的上述正极端子及上述负极端子侧的端部、上述输出端子侧母线中的上述输出端子侧的端部、以及上述控制端子的端部露出的同时，覆盖上述上支路以及上述下支路；
上述输出布线层具有与三相各自的上述上支路和上述下支路的中间电位点连接的U相布线层(133)、V相布线层(134)、以及W相布线层(135)，并且上述U相布线层、上述V相布线层、以及上述W相布线层隔着绝缘层(130)对置配置地层叠，
上述输出端子具有用于进行上述U相布线层、上述V相布线层、以及上述W相布线层各自与上述负载的电连接的U端子(13c)、V端子(13d)、以及W端子(13e)，
使上述U相布线层、上述V相布线层、以及上述W相布线层的层叠数为偶数。
2.根据权利要求1所述的半导体模块，
上述输出端子侧母线与上述主电路侧母线是被一体化而成的多层布线母线(13)。
3.根据权利要求2所述的半导体模块，
上述正极布线层与上述负极布线层的层叠数与上述U相布线层、上述V相布线层、以及上述W相布线层的层叠数为相同数量。
4.根据权利要求2所述的半导体模块，
上述U相布线层、上述V相布线层、以及上述W相布线层的层叠数为四层，上述U相布线层、上述V相布线层、以及上述W相布线层中的一个布线层被分割为2层。
5.根据权利要求4所述的半导体模块，
在上述U相布线层、上述V相布线层、以及上述W相布线层中的被分割为2层的上述布线层之间配置有上述U相布线层、上述V相布线层、以及上述W相布线层中的其他布线层。
6.根据权利要求2至5中任一项所述的半导体模块，
上述主电路侧母线中的上述正极端子及上述负极端子侧的端部和上述输出端子侧母线中的上述输出端子侧的端部从夹着上述树脂模制部的相反侧露出。
7.根据权利要求6所述的半导体模块，
上述树脂模制部具有四边形板状，使上述主电路侧母线中的上述正极端子以及上述负极端子侧的端部和上述输出端子侧母线中的上述输出端子侧的端部从上述树脂模制部中的相对的两个边露出，并且使上述上支路中的上述控制端子的端部和上述下支路中的上述控制端子的端部从上述树脂模制部中的与上述两个边不同的相对的两个边露出。
8.根据权利要求2至5中任一项所述的半导体模块，
上述U相布线层、上述V相布线层、以及上述W相布线层的宽度比厚度的尺寸大。
9.根据权利要求2至5中任一项所述的半导体模块，
上述上支路的半导体芯片与上述下支路的半导体芯片以表面与背面朝向相同的方向的方式配置，上述多层布线母线被配置为在上述上支路的半导体芯片与上述下支路的半导体芯片之间通过。
10.根据权利要求9所述的半导体模块，
上述多层布线母线由从上述正极端子以及上述负极端子侧的端部向上述输出端子侧延伸的板状部件构成，在作为与该多层布线母线的长度方向交叉的方向的宽度方向上，
在上述多层布线母线的一面侧形成有第1输出电极(136a～136c)和负极电极(139a～139c)，该第1输出电极(136a～136c)与配置于上述上支路的半导体芯片的表面侧的表面电极电连接，并且与上述输出布线层相连，该负极电极(139a～139c)与配置于上述下支路的半导体芯片的表面侧的表面电极电连接，并且与上述负极布线层相连，
在上述多层布线母线的与上述一面相反侧的另一面侧形成有正极电极(137a～137c)和第2输出电极(138a～138c)，该正极电极(137a～137c)与配置于上述上支路的半导体芯片的背面侧的背面电极电连接，并且与上述正极布线层相连，该第2输出电极(138a～138c)与配置于上述下支路的半导体芯片的背面侧的背面电极电连接，并且与上述输出布线层相连，
在沿宽度方向剖切被设为上述板状部件的上述多层布线母线而得的剖面中，上述第1输出电极与上述第2输出电极被配置于一个对角，并且在上述多层布线母线内电连接，上述正极电极与上述负极电极配置于另一个对角。
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