CN106169491A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN106169491A
CN106169491A CN201610334977.6A CN201610334977A CN106169491A CN 106169491 A CN106169491 A CN 106169491A CN 201610334977 A CN201610334977 A CN 201610334977A CN 106169491 A CN106169491 A CN 106169491A
Authority
CN
China
Prior art keywords
terminal
semiconductor device
encapsulation
installing plate
cpkg1
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610334977.6A
Other languages
English (en)
Other versions
CN106169491B (zh
Inventor
辛岛崇
今村由美
今关洋辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN106169491A publication Critical patent/CN106169491A/zh
Application granted granted Critical
Publication of CN106169491B publication Critical patent/CN106169491B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/38—Cooling arrangements using the Peltier effect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/40—Mountings or securing means for detachable cooling or heating arrangements ; fixed by friction, plugs or springs
    • H01L23/4093—Snap-on arrangements, e.g. clips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Electromagnetism (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明涉及一种半导体器件。本发明的目的是提高具有成像功能的半导体器件的可靠性。半导体器件包括具有腔体和端子(TE1)的封装、具有成像单元并布置在腔体中的半导体芯片，以及通过其密封腔体并具有半透明性的盖材料。此外，半导体器件包括具有通孔和端子(TE2)并布置为将端子(TE1)电耦合至端子(TE2)的安装板、插入通孔中并联接至封装的热传输构件，以及联接至热传输构件的热沉。

Description

半导体器件
相关申请的交叉引用
将于2015年5月19日提交的日本专利申请No.2015-101542的公开内容，包括说明书，附图和摘要，通过引用整体并入本文。
技术领域
本发明涉及一种半导体器件，且例如涉及一种有效应用于具有接收光的成像单元的半导体器件的技术。
背景技术
日本未审专利申请公布No.2006-191465描述了一种技术，其中热沉通过其中固态成像元件层叠并布置在信号处理装置上的电子装置中的珀耳帖元件设置在信号处理装置的背表面上。
日本未审专利申请公布No.特开平7(1995)-283349描述了一种技术，其中散热块附接至其中难以将散热块附接至封装的上表面的半导体器件中的封装的下表面侧。
发明内容
例如，BGA(球栅阵列)主要用作半导体器件的封装结构，且以如下方式配置：半导体芯片安装在布线板上，形成在半导体芯片的顶表面上的焊盘以及形成在布线板的上表面上的端子通过引线彼此电耦合，半导体芯片以树脂密封，且球状端子设置在布线板的下表面上。
但是，与常规半导体器件相比，其中接收光的成像单元设置在半导体芯片顶表面上的半导体器件严格地需要封装结构的平坦性和散热，且BGA难以满足需求。即，为了提高封装结构的平坦性和散热，同时确保其中接收光的成像单元设置在半导体芯片的顶表面上的半导体器件中的成像单元的功能，需要设计封装结构。
从说明书和附图的说明将使其他目的和新颖特征变得显而易见。
在根据实施例的半导体器件中，具有成像单元的半导体芯片布置在绝缘基材中提供的腔体中，且绝缘基材布置在安装板上。此外，通孔设置在安装板中，联接至绝缘基材的热传输构件插入通孔中，且联接至热传输构件的散热构件设置在安装板的下表面侧上。
根据实施例，可提高具有成像功能的半导体器件的可靠性。
附图说明
图1是示出封装构造为BGA的常规半导体器件的截面图；
图2是各示出实施例中的半导体器件的外部构造的示意图，图2A是从安装板的上表面侧观察的示意图，且图2B是从安装板的下表面侧观察的示意图；
图3是示出实施例中的半导体器件的截面结构的截面图；
图4是示出封装的内部结构的截面图；
图5是从实施例中的上表面观察的封装的顶视图；
图6是从实施例中的下表面观察的封装的底视图；
图7是通过放大图6中的一部分的区域获得的示意图；
图8是从实施例中的上表面观察的安装板的顶视图；
图9是示出实施例中的封装的截面的截面图；
图10是示出实施例中的安装板的截面的截面图；
图11是示出其中图9中所示的封装安装在图10中所示的安装板上的状态的截面图；
图12是通过放大图11中的一部分的区域获得的示意图；
图13是示出实施例中的半导体器件的平面构造的平面图；
图14是示出实施例中的半导体器件的制造过程的流程图；以及
图15A至15C是各示意性示出其中侧面填充物从安装板的上表面的一部分施加至封装的侧表面的一部分的过程的示意图。
具体实施方式
将采用下述实施例说明本发明，同时如果必要，出于方便考虑，将下述实施例分成多个部分或实施例。但是，除非特别说明的情况，否则上述部分或实施例不是彼此无关，且一个具有与另一个的变型例的一部分或完全变型例或详细或补充说明的关系。
而且，如果说明书涉及下述实施例中的元件的数目(包括工件，数值，数量，范围等)，则除非特别说明的情况或原理上显然限于特定数目的情况之外，本发明不限于特定数目，而可以是小于或大于该特定数目。
而且，显然，除非特别说明的情况或原理上显然被视为必要的情况，否则部件(包括基本步骤等等)在下述实施例中不是必需的。
与上述类似，如果说明书涉及下述实施例中的部件的形状或位置关系，则除非特别说明的情况或原理上显然被视为不接近或类似的情况之外，本发明包括在形状等上基本上接近或类似于上述部件的部件。这同样适用于数值和范围。
而且，相同的构件在用于解释实施例的所有附图中原则上以相同参考数字指定，且将省略其重复解释。应当注意，为了容易观察附图，即使在平面图的情况下有时也采用阴影线。
该实施例中的技术概念可广泛应用于具有成像功能的半导体器件。作为示例，将说明应用于作为全息图存储器的半导体器件的一个部件的示例。
<全息存储器的原理>
利用其中即使记录介质的厚度方向用于记录且可共同记录并复制二维序列数据的“并行处理”的“三维记录(体积记录)”，全息存储器可实现难以在常规平面位型记录方法中实现的大容量记录(高达Tbit/cm3)以及高传输速率(高达Gbps)。
全息存储器例如包括除信号光和参考光之外将二维数据叠加在信号光上的空间光调制器，用于聚光或对光应用傅立叶变换的透镜，以及接收二维数据的光接收器(具有成像功能的半导体器件)。
当将数据记录进全息存储器时，信号光的幅值和相位通过与二维数据关联的空间光调制器调制，使得调制信号光进入记录介质，且也使得不具有信息的参考光进入记录介质。在这种情况下，由于记录介质中的信号光和参考光之间的干涉而形成干涉条纹，且形成对应于干涉条纹的衍射光栅。具有所形成的衍射光栅的记录介质是全息的，由此记录介质。
另一方面，当从全息存储器复制数据时，采用记录时采用的参考光。具体地，当参考光进入作为具有形成了衍射光栅的记录介质的全息时，具有与原始信号光相同波前的衍射光(复制光)通过记录介质中形成的衍射光栅产生，且原始二维数据可通过利用光接收器接收衍射光而被读取。
这种全息存储器的优点在于可记录不同的数据，同时被重叠在记录介质中的晶体的相同位置且可被独立地复制。这被称为多路记录，其中采用只对被称为布拉格衍射的厚全息图(体全息图)才有的现象。
例如，在由CD(压缩磁盘)或DVD(数字视频磁盘)为代表的位记录方法中，各个数据被记录进记录介质的局部位置中。即，一个存储区域对应于位记录方法中的一位。
相反，一位可跨越全息存储器中的记录介质的整个区域而被记录。因此，与位记录方法相比，全息存储器有利地在由于记录介质的一部分的损坏的数据损失方面较小。这是因为信息记录进记录介质的整个晶体作为对应于全息存储器中的信号光和参考光的干涉条纹的衍射光栅，且由于来自衍射光栅的衍射光的干涉而出现复制光。
这里，当参考光照射在记录介质上时确定整个晶体中扩散的衍射光栅中产生的衍射光是否与相同相位适当地重叠的条件被称为布拉格条件。通常，如果在复制时采用处于与记录时相同的状态(波长和入射角)的参考光，则自动满足布拉格条件，且信号光被衍射。但是，如果在记录时采用的参考光的角度和波长改变，则不满足布拉格条件，且信号光未被衍射(复制)。因此，可以理解重要的是在全息存储器中，复制时参考光的入射角匹配记录时参考光的入射角。即，全息存储器需要高精度，利用其使得复制时的参考光的入射角匹配记录时的参考光的入射角。
这里，当通过采用全息存储器中的布拉格衍射的特征与晶体的相同部分重叠时可记录多个信息片段(多路记录)。例如，当在θ0处设定参考光的入射角时记录第一全息图，来自第一全息图的衍射光强度在相对于从参考光的入射角θ0偏离的某一偏离量(Δθ)一次降为零。即，当参考光的入射角变为θ0+Δθ时，第一全息图的信息根本未被衍射。因此，在参考光的入射角变为θ0+Δθ的状态下记录第二全息图，且因此可独立于第一全息图记录第二全息图的信息。因此，如果第m个全息图的数据类似地在参考光的θ0+mΔθ的入射角下记录，则数据可以多路方式记录进记录介质的相同区域中。例如，当全息图在波长为532nm且信号光和参考光形成的角度是90°的条件下形成在具有1cm厚度的整个晶体上时，Δθ为0.002°。因此，因为Δθ变成非常小的值，因此需要以高精度确定参考光的入射角，特别地，当在全息存储器中执行多路记录时。另一观点，在复制时需要从全息图接收衍射光的半导体器件的高精度平坦性。因为在从全息图接收衍射光的半导体器件的平坦性改变的情况下，即使以高精度确定参考光的入射角，变化也等效于参考光的入射角的变化。因此，例如，半导体器件的平坦性的劣化对于全息存储器的复制具有不利影响。因此，需要用作全息存储器的光接收器的半导体器件的高精度平坦性。
因此，改善并设计常用半导体器件的封装结构以便适于在该实施例中的全息存储器中使用。
以下，首先进行改善的研究以便将常用半导体器件应用于全息存储器，且随后将说明根据该实施例中的改善的研究设计的半导体器件。
<改善的研究>
图1是示出封装构造是BGA的常用半导体器件的截面图。如图1中所示，常用半导体器件SA(P)具有其上安装了的封装PKG(P)的安装板MB。封装PKG(P)具有布线板WB，且焊球SB形成在布线板WB的下表面上。此外，端子形成在布线板WB的上表面上，且半导体芯片CHP安装在其上。而且，半导体芯片CHP的焊盘通过引线W电耦合至端子。而且，由树脂制成的密封体MR形成为覆盖封装PKG(P)中的半导体芯片CHP和引线W，且热沉HS通过热传输构件HTM安装在密封体MR上。
下文示出当将由此配置的半导体器件SA(P)应用于半导体器件而作为全息存储器的部件时的研究主题1。
例如，在作为全息存储器的部件的半导体器件中，半导体芯片布置在具有成像功能的半导体器件内部。具体地，接收光的成像单元形成在图1中的半导体芯片CHP的顶表面侧上。但是，在图1中所示的半导体器件SA(P)中，半导体芯片CHP的顶表面被密封体MR覆盖，且热沉HS安装在半导体芯片CHP上。因此，在图1中所示的半导体器件SA(P)中，光不能从外部进入形成在半导体芯片CHP的顶表面上的成像单元。即，为了将图1中所示的半导体器件SA(P)配置为全息存储器的部件，首先，半导体器件SA(P)需要被设计为来自外部的光可进入形成在半导体芯片CHP的顶表面上形成的成像单元。这点对应于研究主题1。
随后，在封装构造为BGA的封装PKG(P)中，焊球SB设置在封装PKG(P)的下表面上，且封装PKG(P)和安装板MB通过焊球SB彼此联接。这里，封装PKG(P)和热沉HS的负荷通过彼此联接的封装PKG(P)和安装板MB施加至焊球SB，且因此焊球SB可能会形变。换言之，焊球SB可能塌陷，且以各种方式塌陷。因此封装PKG(P)可能倾斜，且难以确保高精度的平坦性。即，作为如上所述的全息存储器的部件的半导体器件需要高精度的平坦性，但是难以确保BGA的封装PKG(P)中的高精度平坦性。
而且，在图1中所示的封装PKG(P)中，密封体MR形成在布线板WB上。在这种情况下，布线板WB以及密封体MR由不同材料形成，且因此布线板WB的线性膨胀系数不同于密封体MR(树脂)的。因此，封装PKG(P)翘曲，且封装PKG(P)的平坦性劣化。具体地，为了应用作为全息存储器的部件的半导体器件，需要高精度平坦性。但是，在图1中所示的半导体器件SA(P)中，因为由焊球SB引起的第一因素和由布线板WB和密封体MR(树脂)的线性膨胀系数之间的差异引起的第二因素，因此难以确保高精度平坦性。因此，为了应用作为全息存储器的部件的图1中所示的半导体器件SA(P)，需要将半导体器件SA(P)设计为克服第一因素和第二因素。这点对应于研究主题2。
如上所述，为了应用图1中所示的半导体器件SA(P)作为全息存储器的部件，需要改善半导体器件SA(P)。特别地，考虑到上述研究主题1和研究主题2，需要设计半导体器件SA(P)。因此，为了提供适于应用于全息存储器的半导体器件，在该实施例中设计该半导体器件。具体地，考虑上述研究主题1和研究主题2设计该实施例中的半导体器件。以下将说明该实施例中设计的半导体器件。
<半导体器件的构造>
图2是各示出实施例中的半导体器件SA1的外部构造的示意图。特别地，图2A是从安装板MB的上表面侧观察的示意图，且图2B是从安装板MB的下表面侧观察的示意图。首先，可以理解，如图2A中所示，具有成像功能的封装CPKG1安装在具有矩形形状的安装板MB的上表面侧上。另一方面，可以理解，如图2B中所示，具有多个鳍状物的热沉(散热器)布置在安装板MB的下表面侧上。即，在该实施例的半导体器件SA1中，设置封装CPKG1和热沉HS以便夹持安装板MB。
以下，图3是示出实施例中的半导体器件SA1的截面结构的截面图。如图3中所示，在厚度方向上贯穿安装板MB的通孔TH形成在安装板MB的中部中，且封装CPKG1布置在安装板MB的上表面侧上。封装CPKG1通过多个焊料SR电耦合至安装板MB。具体地，虽未在图3中示出，但是多个端子设置在封装CPKG1的下表面上，且多个端子也设置在安装板MB的上表面上。此外，封装CPKG1的端子通过焊料SR电耦合至安装板MB的端子。
具有成像功能的半导体芯片CHP设置在封装CPKG1的内部，且具有成像功能的成像单元形成在半导体芯片CHP的顶表面侧上。而且，具有半透明性的盖材料CAP设置在封装CPKG1的上表面上。
另一方面，作为散热材料的热沉HS布置在安装板MB的下表面侧上，且通过固定构件FU而被机械固定，固定构件FU联接至固定至安装板MB的下表面的一对钩FK。
如上所述，在该实施例的半导体器件SA1中，封装CPKG1布置在安装板MB的上表面侧上，而热沉HS布置在安装板MB的下表面侧上。即，在该实施例的半导体器件SA1中，封装CPKG1以及热沉HS彼此分离布置，以便夹持安装板MB。而且，如图3中所示，热传输构件HTM插入设置在安装板MB的中部中的通孔TH中，且封装CPKG1和热沉HS通过热传输构件HTM彼此机械联接。
该实施例中的半导体器件SA1如上配置。以下，图4是示出封装CPKG1的内部结构的截面图。在图4中，该实施例中的封装CPKG1具有上表面侧上的腔体CAV，且半导体芯片CHP通过粘合剂ADH安装在腔体CAV的底表面上。而且，其中布置了半导体芯片CHP的腔体被具有半透明性的盖材料CAP密封。焊盘PD形成在半导体芯片CHP的顶表面上，且通过引线W电耦合至设置在封装CPKG1中的布线WL。而且，多个端子TE1形成在封装CPKG1的下表面上，且电耦合至设置在封装CPKG1中的布线WL。因此，半导体芯片CHP沿焊盘PD→引线W→布线WL→端子TE1的路线电耦合至形成在封装CPKG1的下表面上的端子TE1。该实施例中的封装CPKG1如上配置。
即，在该实施例的半导体器件SA1中，在形成了腔体CAV的上表面侧上以及形成了端子TE1的下表面侧上利用绝缘基材配置封装CPKG1。此外，在顶表面侧上具有成像单元的半导体芯片CHP布置在腔体CAV中。而且，腔体CAV利用具有半透明性的盖材料CAP密封。而且，在该实施例的半导体器件SA1中，形成在厚度方向上贯穿的通孔TH，且设置在上表面上具有端子的安装板MB。安装板MB以如下方式布置：封装CPKG1的端子TE1通过焊料SR电耦合至安装板MB的端子，同时使封装CPKG1的下表面面对安装板MB的上表面。而且，热传输构件HTM插入安装板MB中形成的通孔TH中，且布置为接触配置封装CPKG1的绝缘基材。另一方面，热沉HS设置在安装板MB的下表面侧上，且固定至构件HTM以便与其接触。具体地，热传输构件HTM的厚度大于安装板MB的厚度，且热沉HS机械地固定至安装板MB的下表面以便接触热传输构件HTM。例如，对角地固定并相对于热沉HS的中心布置的一对钩FK设置在安装板MB的下表面上，且热沉HS通过固定构件FU固定，固定构件FU将热沉HS压迫抵靠热传输构件HTM且联接至一对钩FK。
<实施例中的特征>
以下将说明该实施例中的特征点。该实施例中的第一特征点实现一种构造，其中虽然提供了增强半导体芯片CHP中产生的热量的散热效率的热沉HS，但是从半导体器件SA1的上侧进入的光可通过形成在半导体芯片CHP的顶表面上的成像单元接收。具体地，该实施例中的第一特征点在于，例如如图3中所示，封装CPKG1以及热沉HS布置在安装板MB的相反侧上，且具有半透明性的盖材料CAP设置在封装CPKG1的上表面上。换言之，该实施例中的第一特征点在于包括具有成像功能的半导体芯片CHP的封装CPKG1布置在安装板MB的上表面侧上，热沉HS布置在安装板MB的下表面侧上，且具有半透明性的盖材料CAP设置在封装CPKG1的上表面上。因此，根据该实施例中的第一特征点，封装CPKG1以及热沉HS彼此分离地布置。因此，光可在不受热沉HS阻挡的情况下从半导体器件SA1的上侧进入封装CPKG1。而且，具有半透明性的盖材料CAP设置在封装CPKG1的上表面上。因此，已经进入封装CPKG1的上表面的光穿过具有半透明性的盖材料CAP，且随后进入布置在封装CPKG1内部的半导体芯片CHP的顶表面。在这种情况下，因为成像单元形成在半导体芯片CHP的顶表面上，因此已经从半导体器件SA1的上侧进入的光可进入形成在根据该实施例的半导体芯片CHP的顶表面上的成像单元。因此，该实施例中的半导体器件SA1可配置全息存储器的数据读取光接收器。
以下，该实施例中的第二特征点在于，例如如图3中所示，通孔TH形成在安装板MB中，且封装CPKG1以及热沉HS通过插入通孔TH的热传输构件HTM彼此联接。因此，布置在封装CPKG1中的半导体芯片CHP中产生的热量可有效地辐射。即，半导体芯片CHP中产生的热量从封装CPKG1的底表面传输至热传输构件HTM，且随后从热传输构件HTM传输至热沉HS，随后辐射至外部。因此，根据该实施例，虽然实现了其中从半导体器件SA1的上侧进入的光可通过形成在第一特征点中的半导体芯片CHP的顶表面上的成像单元接收的构造，但是半导体芯片CHP中产生的热量可从设置在第二特征点中的半导体器件SA1中的热沉HS被辐射。因此，根据该实施例，可配置全息存储器的数据读取光接收器，且可提升光接收器的散热效率。因此，可提供高可靠性光接收器。
特别地，根据该实施例中的第二特征点，如图3中所示，热传输构件HTM接触封装CPKG1的底表面以及热沉HS。因此，可提升从封装CPKG1通过热传输构件HTM至热沉HS的热传输效率。即，根据该实施例中的第二特征点，可提升封装CPKG1的底表面的散热效率。而且，半导体芯片CHP通过粘合剂ADH安装在图4中的封装CPKG1中形成的腔体CAV的底表面上，且因此半导体芯片CHP中产生的热量可容易地从腔体CAV的底表面通过粘合剂ADH传输至封装CPKG1的下表面。特别地，该实施例中，配置封装CPKG1的绝缘基材利用具有高热导率的陶瓷板(32W/m·K)加以配置，且因此半导体芯片CHP中产生的热量有效地从腔体CAV的底表面通过粘合剂ADH传输至封装CPKG1的下表面。
因此，根据该实施例，半导体芯片CHP中产生的热量可沿半导体芯片CHP→粘合剂ADH→封装CPKG1的底表面→热传输构件HTM→热沉HS的散热路径有效地辐射到外部。
另一方面，如图4中所示，半导体芯片CHP布置在该实施例的封装CPKG1中的腔体CAV中，且在半导体芯片CHP的顶表面和盖材料CAP之间存在密封空间。在这种情况下，填充进密封空间的材料是气体。因此，传导性较低，且可获得热绝缘效果。特别地，随着填充进密封空间中的材料的密度(气体压力)变小，可增强热绝缘效果。如上所述，根据该实施例中的第二特征点，通过热绝缘效果高的密封空间可抑制热量辐射到半导体芯片CHP的上侧。即，半导体芯片CHP中产生的热量从腔体CAV内部传输至盖材料CAP，且由于腔体CAV中的热绝缘效果而抑制从封装CPKG1的上表面侧被辐射。这意味着抑制热量辐射至光的入射侧。因此，能抑制由于存在于封装CPKG1的上表面的外侧(光的入射侧)上的空气(外界气氛)的热造成的密度的改变。这意味着抑制封装CPKG1的上表面的外侧(光的入射侧)上存在的空气(外界气氛)的折射率的改变。因此，可抑制由折射率的改变造成的光学系统的波动。因此，可抑制由光学系统的波动造成的入射光的波动，且可提升作为全息存储器的数据读取光接收器的数据读取精度。
如上所述，根据该实施例中的第二特征点，能获得其中可提高封装CPKG1的底表面的散热效率的第一优点以及其中抑制热量从封装CPKG1的上表面侧辐射的第二优点。因此，根据该实施例中的第二特征点，在第一优点中，可抑制半导体器件SA1的温度上升，且在第二优点中，可抑制入射光的波动。因此，根据该实施例中的第二特征点，高可靠性光接收器可提供作为全息存储器的数据读取光接收器。
应当注意，例如如图3中所示，通孔TH形成为在截面中具有大于半导体芯片CHP的宽度。换言之，通孔TH形成为在平面图中包括半导体芯片CHP。因此，根据该实施例，插入通孔TH中的热传输构件HTM的宽度大于半导体芯片CHP的宽度，且因此半导体芯片CHP中产生的热量可有效从整个半导体芯片CHP传输至热传输构件HTM。因此，根据该实施例，可提高半导体芯片CHP的散热效率。但是，不必形成具有在截面中的宽度大于半导体芯片CHP的宽度的通孔TH。应当注意，考虑到增加入射光照射在其上的成像单元(半导体芯片CHP的一部分)中的热产生，至少希望通孔TH形成为具有在截面中大于形成在半导体芯片CHP的一部分处的成像单元的宽度的宽度。换言之，希望通孔TH形成为在平面图中包括成像单元。在这种情况下，插入通孔TH的热传输构件HTM的宽度大于成像单元的宽度，且因此可提高成像单元的散热效率。
以下，该实施例中的第三特征点在于，例如如图4中所示，包括绝缘基材的封装CPKG1、半导体芯片CHP以及盖材料CAP的封装构造不采用BGA而是LGA(格栅阵列)加以配置。即，如图4中所示，在从该实施例的封装CPKG1中的底表面暴露的端子上不安装焊球。因此，如图3中所示，封装CPKG1的端子在该实施例中不通过焊球而是通过焊料SR电耦合至安装板MB的端子。因此，在该实施例的封装CPKG1中可确保高精度平坦性。
例如，在封装构造为BGA的封装中，焊球安装在封装的下表面上，且封装通过焊球联接至安装板。在这种情况下，封装的负荷通过联接至安装板的封装施加至焊球，且因此焊球可能形变。换言之，焊球可能塌陷，且以各种方式塌陷。因此，封装可能倾斜，且难以确保高精度平坦性。即，作为全息存储器的部件的半导体器件需要高精度平坦性，但是难以确保构造为BGA的封装中的高精度平坦性。
相反，如图4中所示，该实施例中的封装CPKG1采用其中没有焊球安装在从底表面暴露的端子TE1上的封装构造(LGA)。因此，如图3中所示，不是焊球而是焊料SR(焊料材料)用于在该实施例中将封装CPKG1联接至安装板MB。因此，因为最初没有在该实施例的半导体器件中使用焊球，因此无需考虑由封装CPKG1的负荷造成的焊球的形变，且因此可抑制由焊球的塌陷的变化造成的封装CPKG1的平坦性的劣化。即，根据该实施例，可在其中不采用造成平坦性劣化的焊球的LGA作为封装CPKG1的封装构造的第三特征点中确保封装CPKG1的高精度平坦性。因此，根据该实施例中的第三特征点，能获得明显效果，其中可提供适于需要高精度平坦性的全息存储器的半导体器件SA1。
以下，该实施例中的第四特征点在于，例如如图4中所示，配置封装CPKG1的绝缘基材(壳)利用单陶瓷板加以配置。因此，根据该实施例，可抑制封装CPKG1的翘曲，且因此可在封装CPKG1中确保高精度平坦性。因此，根据该实施例中的第四特征点，可改善能坚持应用于全息存储器的平坦性。
例如，密封体形成在常规树脂密封封装中的布线板上。在该构造的情况下，布线板和密封体由不同材料形成，且因此布线板的线性膨胀系数不同于密封体(树脂)的线性膨胀系数。因此，封装翘曲并且封装的平坦性通过施加至封装的热量而劣化。即，应用作为全息存储器的部件的封装需要高精度平坦性。但是，难以确保高精度平坦性，因为树脂密封封装中的布线板和密封体的线性膨胀系数之间存在差异。即，难以在常规树脂密封封装中应用全息存储器。
相反，替代采用布线板(中介层(interposer))和密封树脂的树脂密封封装，在该实施例的封装CPKG1中采用单陶瓷板。具体地，在该实施例的封装CPKG1中，例如如图4中所示，腔体CAV设置在单陶瓷板上，半导体芯片CHP布置在腔体CAV中，且腔体CAV由盖材料CAP密封。如上所述，该实施例的封装CPKG1采用其中替代采用布线板(中介层)和密封树脂，采用具有腔体CAV的单陶瓷板，且腔体CAV由盖材料CAP密封的构造(第四特征点)。因此，根据该实施例中的封装CPKG1，不利用诸如具有不同线性膨胀系数的布线板(中介层)和密封树脂的材料，而是采用单陶瓷板来配置封装，且因此可抑制由线性膨胀系数之间的差异造成的封装的翘曲。即，根据该实施例中的第四特征点，可在采用单陶瓷板的构造中抑制封装CPKG1的翘曲的产生，且因此可提供具有高精度平坦性的封装CPKG1。
如上所述，可通过其中LGA用作封装构造的第三特征点以及其中采用单陶瓷板的第四特征点的协同作用改善该实施例中的封装CPKG1的平坦性。即，根据该实施例，可通过上述第三特征点改善由焊球塌陷造成的平坦性的劣化，以及可通过上述第四特征点改善其中采用具有不同线性膨胀系数的布线板和密封树脂的构造造成的平坦性的劣化。因此，可在该实施例的封装CPKG1中改善高精度平坦性，且因此可提供适于应用于全息存储器的封装。
该实施例的基本特征点包括上述第一至第四特征点。但是，根据上述第一至第四特征点，鉴于提高半导体器件的可靠性，发明人进一步研究进行改进。因此，该实施例中的半导体器件进一步具有如下特征点。因此，将在下文说明进一步改进的研究内容，且随后将说明进一步改进的研究的设计点(特征点)。
<进一步改进的研究>
例如如图3中所示，通孔TH形成在该实施例的半导体器件SA1中的安装板MB的中部中。因此，当封装CPKG1联接至安装板MB时，由于通孔TH造成阻碍而难以使用封装CPKG1的整个下表面。即，在该实施例的半导体器件SA1中，如图3中所示，当封装CPKG1联接至安装板MB时，不使用中部而仅使用封装CPKG1的外周部。因此，在该实施例的半导体器件SA1中，与其中封装CPKG1的整个下表面可用于将封装CPKG1联接至安装板MB的构造相比，可能会使将封装CPKG1联接至安装板MB的可靠性劣化。这点是进一步改进的空间，且考虑到进一步改进的空间而在该实施例中设计该半导体器件。以下将说明用于改进的空间的设计点。
<半导体器件的构造1>
图5是从实施例中的上表面观察的封装CPKG1的顶视图。如图5中所示，该实施例中的封装CPKG1具有矩形形状，且半导体芯片CHP布置在设置于中部中的腔体内部。而且，布置盖材料CAP以便密封其中布置了半导体芯片CHP的腔体。在这种情况下，如图5中所示，多个凹口部NT形成在该实施例中具有矩形形状的封装CPKG1的角部附近。
以下，图6是从实施例中的下表面观察的封装CPKG1的底视图。如图6中所示，端子TE1布置在该实施例中的封装CPKG1的外周部处。而且，各具有近似三角形形状的加强端子RFE1设置在角部处。即，加强端子RFE1设置在相对于其中端子TE1布置在封装CPKG1的下表面上的位置的外部位置处。而且，各个加强端子RFE1的平面尺寸大于各个端子TE1的平面尺寸。
这里，图7是通过放大图6的区域AR而获得的示意图。如图7中所示，可以理解的是凹口部NT设置在封装CPKG1的角部附近，且形成有具有近似三角形形状的加强端子RFE1。
以下，图8是从实施例中的上表面观察的安装板MB的顶视图。如图8中所示，该实施例中的安装板MB在中部中具有圆形通孔TH，且多个端子TE2布置在外周部以便围绕通孔TH。换言之，通孔TH形成在中部中以便由布置在外周部处的端子TE2围绕。提供这些端子TE2，同时与形成在图6中所示的封装CPKG1的下表面上的端子TE1关联。当封装CPKG1联接至安装板MB时，布置端子TE1和端子TE2以便彼此电耦合。而且，如图8中所示，加强端子RFE2形成在安装板MB的上表面上的端子TE2的外部。布置加强端子RFE2以便在封装CPKG1联接至安装板MB时电耦合至形成在封装CPKG1的下表面上的加强端子RFE1。而且，各个加强端子RFE2的平面尺寸大于各个端子TE2的平面尺寸。
应当注意图8示出其中通孔TH的平面形状为圆形的示例，但是本发明不限于此。通孔TH的平面形状可以是矩形等等。但是，形成在安装板MB中的通孔TH是在封装CPKG1以及热沉HS通过热传输构件HTM彼此联接时使用的部件，且从提高联接操作的观点来看，希望通孔TH的平面形状是圆形。
图9是用于示出实施例中的封装CPKG1的截面的截面图。如图9中所示，端子TE1和加强端子RFE1形成在该实施例中的封装CPKG1的下表面上，且凹口部NT进一步形成在封装CPKG1的角部的侧表面上。此外，镀膜PF形成在各个凹口部NT的内壁的一部分处。
以下，图10是用于示出实施例中的安装板MB的截面的截面图。如图10中所示，端子TE2和加强端子RFE2形成在该实施例中的安装板MB的上表面上的外周部处。另一方面，在厚度方向上贯穿安装板MB的通孔TH形成在中部中。
以下，图11是用于示出其中图9中所示的封装CPKG1安装在图10中所示的安装板MB上的状态下的截面图。如图11中所示，封装CPKG1安装在安装板MB的上表面上。在这种情况下，形成在封装CPKG1的下表面上的各个端子TE1通过焊料电耦合至形成在安装板MB的上表面上的各个端子TE2。与上述类似，形成在封装CPKG1的下表面上的各个加强端子RFE1通过焊料电耦合至形成在安装板MB的上表面上的各个加强端子RFE2。这里，如图11中所示，各个加强端子RFE2的尺寸大于各个加强端子RFE1的尺寸，且各个加强端子RFE2的一部分在截面中从封装CPKG1暴露。因此，如图11中所示，形成焊料圆角(solder fillet)SF以从加强端子RFE1和加强端子RFE2之间爬升至封装CPKG1的侧表面。
图12是通过放大图11的区域BR而获得的示意图。如图12中所示，凹口部NT形成在封装CPKG1的角部附近，且镀膜PF形成在各个凹口部NT的内壁的一部分处。而且，可以理解的是，形成在安装板的上表面上的各个加强端子RFE2的一部分从封装CPKG1暴露，且焊料圆角SF形成在各个凹口部NT的内壁的一部分处。
<实施例中的特征1>
以下将说明该实施例中的其他特征点。该实施例中的第五特征点在于，例如加强端子RFE1设置在图6中所示的封装CPKG1的下表面的角部处，且加强端子RFE2设置在图8中所示的安装板MB的上表面上。因此，如图11中所示，当封装CPKG1联接至安装板MB时，端子TE1联接至端子TE2，且加强端子RFE1进一步联接至加强端子RFE2。因此，根据该实施例中的第五特征点，可提高封装CPKG1和安装板MB之间的联接强度，且可因此提高该实施例中的半导体器件SA1的可靠性。
如图11中所示，通孔TH形成在该实施例的半导体器件SA1中的安装板MB的中部中。因此，当封装CPKG1联接至安装板MB时，难以使用封装CPKG1的整个下表面，因为通孔TH引起阻碍。因此，封装CPKG1仅在该实施例的半导体器件SA1中的封装CPKG1的下表面的外周部处联接至安装板MB。因此，与其中封装CPKG1的整个下表面可用于将封装CPKG1联接至安装板MB的构造相比，可能会使封装CPKG1和安装板MB之间的联接可靠性劣化。
关于这一点，加强端子RFE1设置在封装CPKG1的下表面的角部处，且加强端子RFE2设置在该实施例中的安装板MB的上表面上(第五特征点)。因此，如图11中所示，当封装CPKG1联接至安装板MB时，端子TE1联接至端子TE2，且加强端子RFE1进一步联接至加强端子RFE2。因此，根据该实施例中的第五特征点，可提高封装CPKG1和安装板MB之间的联接强度。即，在其中安装板MB的中部由于设置在安装板MB的中部中的通孔TH而不能用于将安装板MB联接至封装CPKG1的构造中，可提高封装CPKG1和安装板MB之间的联接可靠性。
特别地，在该实施例中，各个加强端子RFE1的尺寸大于各个端子TE1的尺寸，且各个加强端子RFE2的尺寸大于各个端子TE2的尺寸。因此，加强端子RFE1和加强端子RFE2之间的联接强度大于端子TE1和端子TE2之间的联接强度。因此，封装CPKG1和安装板MB之间的联接强度可通过在该实施例中的安装板MB中提供通孔TH的同时将加强端子RFE1另外联接至加强端子RFE2而显著提高。
而且，封装CPKG1和安装板MB容易彼此分离，特别是在封装CPKG1的角部附近。因此，可以理解的是从提高封装CPKG1和安装板MB之间的联接强度的观点来看，其中加强端子RFE1设置在封装CPKG1的角部附近的构造是有用的。
应当注意各个端子TE1和各个加强端子RFE1之间的距离大于该实施例的封装CPKG1中的端子TE1之间的间距。因此，根据该实施例，可在端子TE1外部提供加强端子RFE1的同时抑制端子TE1和加强端子RFE1之间的短路故障。与上述类似，各个端子TE2和各个加强端子RFE2之间的距离大于该实施例的安装板MB中的端子TE2之间的间距。因此，根据该实施例，可在端子TE2外部提供加强端子RFE2的同时抑制端子TE2和加强端子RFE2之间的短路故障。
以下，该实施例中的第六特征点在于，例如如图7和图11中所示，凹口部NT形成在封装CPKG1的角部的侧表面上，且镀膜PF至少形成在各个凹口部NT的内壁的一部分处。在说明书中，第六特征点的构造有时被称为“CLCC(带引脚的陶瓷芯片载体)结构”。
“CLCC结构”具有通过在各个凹口部NT的内壁的一部分处形成镀膜(Au膜)而提高焊料润湿性的功能，且以焊料爬升至如图11中所示的封装CPKG1的侧表面的方式，通过“CLCC结构”的功能形成焊料圆角SF。因此，根据该实施例，可通过由“CLCC结构”形成的焊料圆角进一步提高封装CPKG1和安装板MB之间的联接强度。
特别地，如图11中所示，形成在安装板MB的上表面上的加强端子RFE2被配置为从该实施例中的封装CPKG1的端部暴露。因此，焊料圆角SF可容易地通过其中焊料恰好形成在封装CPKG1的外部的点以及其中通过作为该实施例中的第六特征点的“CLCC结构”提升焊料润湿性的点的协同作用而形成。即，通过该实施例中的第五特征点和第六特征点的组合可显著提高封装CPKG1和安装板MB之间的联接可靠性。
<半导体器件的构造2>
在该实施例中，从提高封装CPKG1和安装板MB之间联接可靠性的观点出发进一步设计半导体器件。因此将在下文说明此点。
图13是用于示出实施例中的半导体器件SA1的平面构造的平面图。如图13中所示，在该实施例的半导体器件SA1中，封装CPKG1安装在安装板MB的上表面上，且例如由热固化树脂制成的侧面填充物SFL从安装板MB的上表面的一部分形成至封装CPKG1的侧表面的一部分。
图14是用于示出实施例中的半导体器件的制造过程的流程图。在图14中，焊料浆料首先被印刷在安装板上(焊料印刷S101)，且随后封装被安装在安装板上(部件安装S102)。随后，在氮气氛下执行回流加热(S103)，且随后例如由热固化树脂制成的侧面填充物从安装板的上表面的一部分施加至封装的侧表面的一部分。随后，硬化烘烤例如在150℃下执行约一个小时以硬化所施加的侧面填充物(S104)。随后，移除玻璃保护带(S105)，且可由此制造该实施例中的半导体器件。
具体地，图15A至15C是各示意性示出其中侧面填充物从安装板的一部分上表面施加至封装的一部分侧表面的过程的示意图。首先，如图15A中所示，封装CPKG1安装在安装板MB上，且随后，如图15B和15C中所示，侧面填充物SFL从安装板MB的上表面的一部分施加至封装CPKG1的侧表面的一部分。如上所述，侧面填充物SFL可形成为围绕封装CPKG1。
<实施例中的特征2>
如上所述，该实施例中的第七特征点在于，例如如图13中所示，侧面填充物SFL从安装板MB的一部分上表面形成至封装CPKG1的一部分侧表面。因此，根据该实施例，通过侧面填充物SFL加强封装CPKG1至安装板MB的固定。因此，可提高封装CPKG1和安装板MB之间的联接可靠性。
特别地，为了提高封装CPKG1和安装板MB之间的联接可靠性，在该实施例中提供上述第五特征点、第六特征点以及第七特征点。封装CPKG1和安装板MB之间的联接可靠性可通过各个特征点提升，且联接可靠性的重要提升可通过第五特征点、第六特征点以及第七特征点的有组织的协同效应而实现。如上所述，根据该实施例中的半导体器件，可提升可靠性。因此，可实现半导体器件的长寿命。
<另一特征>
该实施例中的另一特征如图3中所示，具有弹性的热传输构件HTM的厚度大于安装板MB的厚度，且热沉HS机械固定至热传输构件HTM以便通过联接至钩FK的固定构件FU压迫抵靠热传输构件HTM。因此，可提升热沉HS通过热传输构件HTM的散热效率，且可通过热传输构件HTM的弹性吸收半导体器件中产生的应力。
例如，可以设想热沉HS利用粘合剂固定至安装板MB的下表面。但是，在热传输构件HTM收缩的情况下，间隙会产生在热传输构件HTM和热沉HS之间，且在固定方法中，从热传输构件HTM至热沉HS的热传输效率可能劣化。而且，通过其使热沉HS粘合至安装板MB的粘合剂由于来自半导体器件的热辐射而随着长时间流逝而可能劣化。对于这点来说，具有弹性的热传输构件HTM的厚度大于安装板MB的厚度，且热沉HS机械固定至热传输构件HTM以便通过该实施例中联接至钩FK的固定构件FU压迫抵靠热传输构件HTM。因此，即使热传输构件HTM收缩，热沉HS也机械固定至热传输构件HTM以便压迫抵靠热传输构件HTM。因此，热传输构件HTM以及热沉HS很难彼此分离，且可确保热传输构件HTM和热沉HS之间稳定的接触。因此，根据该实施例，热传输构件HTM和热沉HS之间的接触稳定。因此，可稳定提升从热传输构件HTM至热沉HS的热传输效率。而且，根据该实施例，无需考虑由于热量造成的粘合剂劣化，因为没有使用粘合剂。从这点看，稳定了热传输构件HTM和热沉HS之间的接触。如上所述，根据该实施例，来自半导体器件SA1的热量可有效并稳定地辐射长时间段。
应当注意在上述构造的情况下，热沉HS压迫抵靠图3中的热传输构件HTM。因此，在封装CPKG1和安装板MB之间的联接部被剥离的方向上的力(向上的力)施加至联接部。因此，在该实施例中的半导体器件SA1的构造中，除了“<进一步改进的研究>”部分中所述的情况之外，还存在压迫抵靠热传输构件HTM的热沉HS引起的“剥离力”。因此，增加了提高封装CPKG1和安装板MB之间联接强度的必要性。对于这点来说，通过该实施例中的上述第五特征点、第六特征点以及第七特征点实现显著提高封装CPKG1和安装板MB之间的联接强度的对策。因此，不会使由上述情况引起的封装CPKG1和安装板MB之间联接强度的劣化成为现实。根据该实施例，可显著提高封装CPKG1和安装板MB之间的联接可靠性。
已经根据该实施例在上文具体说明了发明人实现的本发明。但是显然，本发明不限于该实施例，而是可在不脱离本发明范围的情况下进行各种改变。

Claims (15)

1.一种半导体器件，包括：
绝缘基材，所述绝缘基材具有第一上表面和位于所述第一上表面的相反侧的第一下表面、在所述第一上表面侧的腔体，以及在所述第一下表面上的第一端子；
半导体芯片，所述半导体芯片具有第一顶表面和位于所述第一顶表面的相反侧的第一背表面，以及在所述第一顶表面侧的成像单元，并且所述半导体芯片被布置在所述腔体中；
盖构件，所述盖构件密封所述腔体并具有半透明性；
安装板，所述安装板具有第二上表面和位于所述第二上表面的相反侧的第二下表面、通孔，以及在所述第二上表面上的第二端子，并且所述安装板被以所述第一端子与所述第二端子彼此电耦合，同时允许所述绝缘基材的所述第一下表面面对所述第二上表面的方式布置；
热传输构件，所述热传输构件插入在所述通孔中并联接至所述绝缘基材，以及
散热构件，所述散热构件布置在所述安装板的所述第二下表面侧并联接至所述热传输构件。
2.根据权利要求1所述的半导体器件，
其中，在截面中，所述通孔的宽度大于所述成像单元的宽度。
3.根据权利要求1所述的半导体器件，
其中，在截面中，所述通孔的宽度大于所述半导体芯片的宽度。
4.根据权利要求1所述的半导体器件，
其中，存在多个所述第一端子，
其中，存在多个所述第二端子，以及
其中，在平面图中，所述第二端子围绕所述通孔。
5.根据权利要求1所述的半导体器件，
其中，所述热传输构件的厚度大于所述安装板的厚度。
6.根据权利要求1所述的半导体器件，
其中，所述绝缘基材是陶瓷板。
7.根据权利要求1所述的半导体器件，
其中，所述散热构件机械固定至所述安装板的所述第二下表面。
8.根据权利要求7所述的半导体器件，
其中，相对于所述散热构件的中心对角地固定和布置的一对钩被设置在所述安装板的所述第二下表面上，以及
其中，通过将所述散热构件压迫抵靠所述热传输构件并联接至所述一对钩的固定构件固定所述散热构件。
9.根据权利要求1所述的半导体器件，
其中，包括所述绝缘基材、所述半导体芯片以及所述盖构件的封装结构是LGA。
10.根据权利要求1所述的半导体器件，
其中，第一加强端子设置在所述绝缘基材的所述第一下表面上的、在所述第一端子的布置位置外部的位置处，
其中，第二加强端子设置在所述安装板的所述第二下表面上的、在所述第二端子的布置位置外部的位置处，以及
其中，所述第一加强端子和所述第二加强端子彼此电耦合。
11.根据权利要求10所述的半导体器件，
其中，各个第二加强端子的尺寸大于各个第二端子的尺寸。
12.根据权利要求10所述的半导体器件，
其中，各个第二加强端子的尺寸大于各个第一加强端子的尺寸，以及
其中，在截面中，各个第二加强端子的一部分从所述绝缘基材暴露。
13.根据权利要求10所述的半导体器件，
其中，联接至所述第一加强端子的凹口部设置在所述绝缘基材的侧表面上，以及
其中，导电膜形成在各个凹口部的内壁的至少一部分处。
14.根据权利要求13所述的半导体器件，
其中，焊料圆角形成在各个凹口部的内壁的至少一部分处。
15.根据权利要求1所述的半导体器件，
其中，侧面填充物从所述安装板的所述第二上表面的一部分形成至所述绝缘基材的侧表面的一部分。
CN201610334977.6A 2015-05-19 2016-05-19 半导体器件 Active CN106169491B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015101542A JP6501606B2 (ja) 2015-05-19 2015-05-19 半導体装置
JP2015-101542 2015-05-19

Publications (2)

Publication Number Publication Date
CN106169491A true CN106169491A (zh) 2016-11-30
CN106169491B CN106169491B (zh) 2021-04-06

Family

ID=57326094

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610334977.6A Active CN106169491B (zh) 2015-05-19 2016-05-19 半导体器件

Country Status (3)

Country Link
US (1) US9728487B2 (zh)
JP (1) JP6501606B2 (zh)
CN (1) CN106169491B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379774A (zh) * 2018-04-12 2019-10-25 盐城芯丰微电子有限公司 Qfp器件封装结构

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6119313B2 (ja) * 2013-03-08 2017-04-26 富士電機株式会社 半導体装置
CN108470725B (zh) * 2018-05-02 2019-11-15 江苏感测通电子科技有限公司 一种高性能控制芯片封装结构
CN114256188A (zh) 2020-09-22 2022-03-29 华为技术有限公司 封装基板、封装结构、电子设备及制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228367A (ja) * 2003-01-23 2004-08-12 Sony Corp 半導体装置、その実装構造及びその製造方法
JP2005150192A (ja) * 2003-11-12 2005-06-09 Fujitsu Ltd ヒートシンク固定装置
CN101593934A (zh) * 2008-05-29 2009-12-02 株式会社理光 发光装置、光学扫描装置以及成像装置
CN101847644A (zh) * 2009-03-24 2010-09-29 索尼公司 半导体器件
WO2011108051A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置
WO2014207786A1 (ja) * 2013-06-28 2014-12-31 株式会社 東芝 半導体パッケージの実装構造、内視鏡装置のカメラヘッド

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583377A (en) * 1992-07-15 1996-12-10 Motorola, Inc. Pad array semiconductor device having a heat sink with die receiving cavity
JPH07283349A (ja) 1994-04-06 1995-10-27 Toshiba Corp 半導体装置
JP2817712B2 (ja) * 1996-05-24 1998-10-30 日本電気株式会社 半導体装置及びその実装方法
JP2001102502A (ja) * 1999-09-27 2001-04-13 Kyocera Corp イメージセンサ素子収納用パッケージ
JP2003243553A (ja) * 2002-02-20 2003-08-29 Kyocera Corp 配線基板
JP2003289191A (ja) * 2002-03-28 2003-10-10 Denso Corp 電子制御装置
JP4218434B2 (ja) * 2003-06-16 2009-02-04 株式会社日立製作所 電子装置
JP4167577B2 (ja) * 2003-08-27 2008-10-15 京セラ株式会社 固体撮像装置
KR100867970B1 (ko) * 2004-10-04 2008-11-11 가부시끼가이샤 도시바 발광 장치 및 그것을 이용한 조명 기구 또는 액정표시장치
JP2006191465A (ja) 2005-01-07 2006-07-20 Seiko Instruments Inc 電子機器
JP2006303335A (ja) * 2005-04-25 2006-11-02 Sony Corp 電子部品搭載用基板及びそれを用いた電子装置
DE102007037297A1 (de) * 2007-08-07 2009-02-19 Continental Automotive Gmbh Schaltungsträgeraufbau mit verbesserter Wärmeableitung
US8525214B2 (en) * 2008-03-25 2013-09-03 Bridge Semiconductor Corporation Semiconductor chip assembly with post/base heat spreader with thermal via
JP4789997B2 (ja) * 2008-11-20 2011-10-12 三菱電機株式会社 電子基板装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004228367A (ja) * 2003-01-23 2004-08-12 Sony Corp 半導体装置、その実装構造及びその製造方法
JP2005150192A (ja) * 2003-11-12 2005-06-09 Fujitsu Ltd ヒートシンク固定装置
CN101593934A (zh) * 2008-05-29 2009-12-02 株式会社理光 发光装置、光学扫描装置以及成像装置
CN101847644A (zh) * 2009-03-24 2010-09-29 索尼公司 半导体器件
WO2011108051A1 (ja) * 2010-03-05 2011-09-09 パナソニック株式会社 半導体装置
WO2014207786A1 (ja) * 2013-06-28 2014-12-31 株式会社 東芝 半導体パッケージの実装構造、内視鏡装置のカメラヘッド

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110379774A (zh) * 2018-04-12 2019-10-25 盐城芯丰微电子有限公司 Qfp器件封装结构
CN110379774B (zh) * 2018-04-12 2024-04-02 盐城芯丰微电子有限公司 Qfp器件封装结构

Also Published As

Publication number Publication date
JP2016219561A (ja) 2016-12-22
US9728487B2 (en) 2017-08-08
JP6501606B2 (ja) 2019-04-17
CN106169491B (zh) 2021-04-06
US20160343755A1 (en) 2016-11-24

Similar Documents

Publication Publication Date Title
CN106169491A (zh) 半导体器件
US5943213A (en) Three-dimensional electronic module
JP4332567B2 (ja) 半導体装置の製造方法及び実装方法
KR100595094B1 (ko) 반도체 장치 및 그 제조 방법
US5608262A (en) Packaging multi-chip modules without wire-bond interconnection
US9425156B2 (en) Semiconductor packages having semiconductor chips disposed in opening in shielding core plate
US7638362B2 (en) Memory module with improved mechanical strength of chips
US7847413B2 (en) Semiconductor device and method of manufacturing the same
JP3224978B2 (ja) 半導体装置
US20130208426A1 (en) Semiconductor package having heat spreader and method of forming the same
JPH02501873A (ja) 高密度電子パッケージ及びその製造方法
US8018043B2 (en) Semiconductor package having side walls and method for manufacturing the same
KR20030018642A (ko) 스택 칩 모듈
CN109903789A (zh) 固态驱动设备
CN101221945A (zh) 可重复堆叠的封装体
US11810865B2 (en) Semiconductor package with marking pattern
KR100626380B1 (ko) 반도체 패키지
JPH02177466A (ja) ３次元パッケージの方法と機構
US20030015803A1 (en) High-density multichip module and method for manufacturing the same
CN100468711C (zh) 具有散热装置的半导体封装件及其制法
KR970007848B1 (ko) 적층형 반도체 패키지 및 그 제조방법
JPH01186700A (ja) プリント配線板構造体
US5728972A (en) Multiple chip module for packaging integrated circuits
JP7375107B2 (ja) 示差高さｐｃｂを含む半導体デバイス
TW389968B (en) Image sensor package

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1228587

Country of ref document: HK

SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1228587

Country of ref document: HK