JP7375107B2 - 示差高さｐｃｂを含む半導体デバイス - Google Patents

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Description

ポータブル消費者向け電子機器に対する需要の大きな高まりは、高容量記憶デバイスの必要性を推進している。フラッシュメモリ記憶カードなどの不揮発性半導体メモリデバイスは、デジタル情報の記憶及び交換に対するますます高まる要求を満たすために広く使用されている。それらのポータビリティ、バーサティリティ、及び堅牢なデザインは、高信頼性及び大容量と共に、このようなメモリデバイスを、例えば、デジタルカメラ、デジタル音楽プレーヤ、ビデオゲームコンソール、携帯電話、及びＳＳＤ（ソリッドステートドライブ）を含む、多種多様な電子デバイスにおける使用に理想的にしている。
メモリデバイスは、例えば、ＳＤ（セキュアデジタル）カードを含む標準サイズに包装され、半導体ダイが基板上に装着され、次いで保護成形化合物にカプセル化される。次いで、成形パッケージは、プラスチック蓋内に装着され得る。ＳＤカードの全体的な厚さは、標準的な高さのホストスロット内に収まるように２．１±０．１５ｍｍで標準的に設定される。最近、いわゆる「助材なし」メモリカードが、蓋を伴わずに開発されている。これらのメモリカードは、全体的な厚さが、依然として２．１±０．１５ｍｍである第１の要件、及び接触フィンガがホストデバイスのコネクタピンと適切に嵌合するために、接触フィンガを含む面積が標準で１．４±０．１５ｍｍ厚であるという第２の要件を有する。
したがって、得られた助材なしメモリカードは、従来、厚さ０．２１ｍｍであり、均一な厚さである基板を含む。接触フィンガは、基板の第１の表面上に形成され、メモリダイは、基板の第２の対向する表面に装着される。均一な厚さの成形化合物は、基板の第２の表面に塗布され、メモリダイをカプセル化し、基板の対向する第１の表面上の接触フィンガの下に塗布される。接触フィンガに必要な厚さを提供するために、第２の表面上の成形化合物の厚さは、１．１９ｍｍであり、基板と共に、１．４ｍｍの接触フィンガで必要な厚さを提供する。０．７ｍｍの厚さを有する成形化合物を基板の第１の表面に塗布し、接触フィンガを露出させる。基板の第１の表面上の厚さ０．７ｍｍの成形化合物は、２．１ｍｍのメモリカード厚さ全体を提供するために必要であり、そうでなければ未使用の空間である。
標準サイズのメモリカードにおけるより高い貯蔵容量に向かう常に存在するドライブを考えると、記憶容量の増加に使用するために、メモリカード内の高さ寸法に沿った追加の空間を見つける必要がある。
本技術の実施形態による、基板及びその基板を使用する半導体デバイスの全体的な製造プロセスのフローチャートである。
本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。 本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。 本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。 本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。 本技術の一実施形態による、異なる製造段階における半導体デバイスの示差高さ基板の層を示す詳細な端面図である。
本技術の一実施形態による半導体デバイスの示差高さ基板の一般化された端面図である。
図７の基板の上面図である。
本技術の一実施形態による、その上に装着された半導体ダイを含む示差高さ基板の端面図である。
図９の基板の上面図である。
示差高さ基板の第１の表面上に半導体ダイをカプセル化する成形化合物の第１の層を含む、本技術の実施形態による半導体デバイスの端面図である。
示差高さ基板の第２の表面をカプセル化する成形化合物の第２の層を含む、本技術の実施形態による半導体デバイスの端面図である。
高さ寸法に沿ったデバイスの例示的な寸法を示す、本技術の実施形態による半導体デバイスの端面図である。
ここで、本技術が、図面を参照して説明され、それは実施形態において、示差高さ基板を含む半導体デバイスに関する。実施形態では、基板は、接触フィンガを含む第１のセクションと、第１のセクションから延在する第２のより薄いセクションとを有し得る。半導体ダイ及び他の構成要素は、基板の第２のより薄いセクションに装着され得る。成形化合物は、半導体ダイ及び他の構成要素をカプセル化し得、基板の第１のセクションの接触フィンガを露出したままにする。成形化合物の第２の層はまた、基板の第２の均一に平坦な表面に塗布され得る。
基板の第１のセクション上の接触フィンガは、ホストデバイス内のコネクタピンと嵌合して、半導体デバイスとホストデバイスとの間の情報への伝達を可能にするために使用される。基板の第２の表面上の成形化合物の第２の層と共に第１の基板セクションの厚さは、１．４±０．１５ｍｍの必要なデバイス厚さを満たす。成形化合物の第１及び第２の層と共に第２の基板セクションの厚さは、２．１±０．１５ｍｍの全体的な必要なデバイス厚さを満たす。基板上の構成要素のレイアウトを再操作することにより、基板の第２のセクションを第１のセクションよりも薄いプロファイルで提供することによって、メモリダイ及び高さ寸法に沿った他の構成要素に利用可能な空間が、以下に説明されるように半導体デバイス内で最大化される。
本発明は、多くの異なる形態で具現化され得、本明細書に記載される実施形態に限定されるものとして解釈されるべきではないことが理解される。むしろ、これらの実施形態は、本開示が完璧かつ完全であり、本発明を当業者に十分に伝えるように提供される。実際、本発明は、添付の「特許請求の範囲」によって定義される本発明の範囲及び趣旨内に含まれる、これらの実施形態の代替物、修正、及び均等物を網羅することが意図される。更に、本発明の以下の詳細な説明において、本発明の完璧な理解を提供するために、数多くの具体的な詳細が記載される。しかしながら、本発明が、そのような具体的な詳細を伴わずに実施され得ることは、当業者には明らかであろう。
本明細書で使用され得るように、「上部」及び「底部」、「上方」及び「下方」、並びに「垂直」及び「水平」という用語、並びにそれらの形態は、単に例として、及び例解目的のためであるに過ぎず、参照された項目が位置及び向きにおいて交換され得る限り、本技術の説明を限定することを意図するものではない。また、本明細書で使用するとき、「実質的に」及び／又は「約」という用語は、指定された寸法又はパラメータが、所与の用途の許容可能な製造許容範囲内で変化し得ることを意味する。一実施形態では、許容可能な製造許容差は、±０．１５ｍｍであるか、又は代替的に、所与の寸法の±２．５％である。
本開示の目的のために、接続とは、直接的な接続又は（例えば、１つ以上の他の部分を介した）間接的な接続であり得る。場合によっては、第１の要素が第２の要素に接続、固着、装着、又は結合されていると言及される場合、第１及び第２の要素は、互いに直接接続、固着、装着、若しくは結合され得るか、又は互いに間接的に接続、固着、装着、若しくは結合され得る。第１の要素が第２の要素に直接接続、固着、装着、若しくは又は結合されると言及される場合、第１の要素と第２の要素との間に中間要素は存在しない（場合によっては、第１及び第２の要素を接続、固着、装着、若しくは又は結合するために使用される接着剤又は溶融金属以外であり得る）。
ここで、本技術の一実施形態を、図１のフローチャート及び図２～図１３の端面図及び上面図を参照して説明する。図は、示差高さ基板１００又はその一部を含む単一の半導体デバイス１５０を示しているが、本技術の半導体デバイスは、規模の経済性を達成するために示差高さ基板のパネルから組み立てられ得ることが理解される。
ステップ２００では、示差高さ基板が形成される。示差高さ基板の層の詳細は、図２～図６の端面図を参照して以下に説明される。示差高さ基板１００は、以下に説明するように、基板上に装着された半導体ダイとホストデバイスとの間で電気信号を伝達するために提供される信号キャリア媒体である。本技術の一実施形態では、示差高さ基板１００は、プリント回路基板であり得るが、基板１００は、フレックステープ、インタポーザ、又はそれらの組み合わせなどの他の信号キャリア媒体から形成され得る。
ここで図２の端面図を参照すると、基板１００は、ステップ２００で、誘電体コア１０６を挟む導電層１０４からなる信号キャリアアセンブリ１０２を開始し得る。導電層１０４は、銅又は銅合金、めっき銅又はめっき銅合金、４２アロイ（４２Ｆｅ／５８Ｎｉ）、銅めっき鋼、又は基板パネル上での使用に好適な他の金属及び材料で形成され得る。コア１０６は、例えば、ポリイミド積層体、ＦＲ４及びＦＲ５を含むエポキシ樹脂、ビスマレイミドトリアジン（bismaleimide triazine、ＢＴ）などの様々な誘電材料で形成され得る。コア１０６は、代替的な実施形態では、セラミック又は有機であり得る。
信号キャリアアセンブリ１０２は、次に、一対のｂステージプリプレグ層１０８の間に挟まれ得、導電層１０４は、上部プリプレグ層１０８の上面上に形成され得る。基板のプリプレグ層１０８は、基板の層を一緒に接着するのを助けるために、かつ層間に追加の電気絶縁を提供するために追加される。貫通孔ビア１１０は、層を介して形成され、導電性材料でめっき又は充填されて、様々な導電層１０４を互いに選択的に電気的に結合し得る。ビア１１０の数及び位置は、単なる実施例として示されており、更なる実施形態において変化し得る。
図３の端面図を参照すると、更なるｂステージプリプレグ層１０８が、上部導電層１０４の上に追加され得る。このプリプレグ層１０８は、上部導電層１０４の表面全体にわたって部分的にのみ延在して、上面上に開口部又は窓を形成し得る。その窓は、はんだマスク１１２で充填され得る。
次に、図４の端面図を参照すると、別の信号運搬アセンブリ１０２が、既存構造の上に追加され得る。第１に、別のｂステージプリプレグ層１０８が、プリプレグ及びはんだマスクの以前の最上層の上に追加され得る。次いで、誘電体コア１０６を挟む一対の導電層１０４を含む、信号運搬アセンブリ１０２が、追加され得る。次いで、最終はんだマスク層１１２が、構造の上部に追加され得る。構造の底部では、別の導電層１０４が、プリプレグ１０８の以前に最下層の下に追加され得、次いで、はんだマスク層が、新しい導電層１０４の下に追加され得る。ビア１１０は、示されるように、新たに追加された導電層１０４を通って下方に延在され得る。
図５の端面図に見られるように、基板１００は、１１６で深度ルーティングされて、（図５のページ内に）基板を横切る垂直平面開口部を作成し得る。はんだマスク１１２（図５の視点からの開口部１１６の左側に）で充填された窓の上方の上層は、次いで、デキャッププロセスで除去され得る。図６は、完成した基板１００の一部分の端面図であり、より多くの層を有する第１のセクション１００ａを示し、第２のセクション１００ｂよりも厚い。第１のセクション１００ａ及び第２のセクション１００ｂは、互いに隣接している。
図７及び図８は、それぞれ、完成した基板１００の端面図及び上面図である。最終的な上部及び底部はんだマスク層１１２を適用する前に、上部及び底部導電層１０４を各々個別にエッチングして、電気トレース１１６、接触パッド１１８、及び接触フィンガ１２０を含むコンダクタンスパターンを形成し得る（明確にするためにはんだマスク層１１２は図７及び図８から省略されている）。内部導電層１０４のうちの１つ以上はまた、トレース１１６のコンダクタンスパターンを含むようにエッチングされ得る（図示せず）。接触パッド１１８は、以下に説明するように、半導体ダイなどのワイヤボンド及び／又は表面装着構成要素を受容するために提供される。接触フィンガ１２０は、以下に説明するように、完成した半導体デバイスをホストデバイスのソケットピンに接続するために使用される。上部及び／又は底部はんだマスク層をエッチングして、接触パッド１１８及び接触フィンガ１２０を露出し得る。基板１００は、平坦かつ平面状である底面１２２と、示差高さセクション１００ａ及び１００ｂを含む上面１２４と、を含み得る。セクション１００ａ及び１００ｂの各々はまた、異なる高さで、平坦かつ平面状であり得る。図７及び図８に示されるビア１１０、トレース１１６、接触パッド１１８、及び接触フィンガ１２０のパターンは、単なる例として、更なる実施形態では各々変化し得る。
再び図１を参照すると、完成した示差高さ基板１００は、ステップ２０２において、検査及び動作的に試験され得る。これらの検査は、例えば、欠陥、汚染、傷、及び変色をチェックするための自動光学検査（automatic optical inspection、ＡＯＩ）、自動視検査（automated visual inspection、ＡＶＩ）、及び／又は最終目視検査（final visual inspection、ＦＶＩ）を含み得る。これらのステップのうちの１つ以上は、更なる実施形態では、省略されるか、又は異なる順序で実行され得る。
示差高さ基板１００が検査を通過すると仮定すると、受動的な構成要素１２６（図８）は、次に、ステップ２０４において第２の基板セクション１００ｂの上面１２４に固着され得る。１つ以上の受動的な構成要素としては、例えば、１つ以上のコンデンサ、抵抗器、及び／又はインダクタが挙げられ得るが、他の構成要素が企図される。示される受動的な構成要素１２６は、単なる例としてあり、数、タイプ、及び位置は、更なる実施形態において変化し得る。
ステップ２１０では、１つ以上の半導体ダイ１３０、１３２が、基板１００の第２のセクション１００ｂの上面１２４に装着され得る。図９及び図１０の端面図及び上面図に示されるように、半導体ダイ１３０は、例えば、２Ｄ ＮＡＮＤフラッシュメモリ若しくは３Ｄ ＢｉＣＳ（ビットコストスケーリング）、Ｖ－ＮＡＮＤ、又は他の３Ｄフラッシュメモリなどの１つ以上のメモリダイであり得るが、他のタイプのダイ１３０が使用され得る。これらの他のタイプの半導体ダイとしては、ＳＤＲＡＭ、ＤＤＲ ＳＤＲＡＭ、ＬＰＤＤＲ及びＧＤＤＲなどのＲＡＭが挙げられるが、これらに限定されない。
複数の半導体ダイ１３０が含まれる場合、半導体ダイ１３０は、図９及び図１０に示すように、オフセット段付き構成で互いに積み上げられてダイスタックを形成し得る。スタックに示されるダイ１３０の数は、単なる例としてあり、実施形態は、例えば、１、２、４、８、１６、３２、又は６４個のダイを含む、異なる数の半導体ダイを含み得る。更なる実施形態では、他の数のダイが存在し得る。ダイは、ダイアタッチフィルムを使用して、基板及び／又は互いに固着され得る。一例として、ダイアタッチフィルムをＢステージに硬化させて、ダイ１３０をスタックに事前に固着し、続いて、最終Ｃステージに硬化させて、ダイ１３０を基板１００に永久的に固着し得る。
図９及び図１０はまた、例えば、示差高さ基板１００に装着されたコントローラダイ表面であり得る半導体ダイ１３２を示す。コントローラダイ１３２は、例えば、メモリダイ１３０への及びメモリダイ１３０からの信号及びデータの伝達を制御するためのＡＳＩＣであり得る。コントローラダイ１３２は、はんだ付け又はＣｕ－ｔｏ－Ｃｕ接合によって接触パッド１１８に装着されたフリップチップであり得る。代替的に、コントローラダイ１３２は、以下の段落で説明されるようにワイヤボンドされ得る。
ステップ２１４において、半導体メモリダイ１３０は、互いに、及び示差高さ基板１００の接触パッド１１８に電気的に相互接続され得る。図９及び図１０は、スタックのそれぞれのダイ１３０上の対応するダイボンドパッド間に形成され、次いで、示差高さ基板１００の上面１２４の第２のセクション１００ｂ上の接触パッド１１８に接合されているボンドワイヤ１３４を示す。ワイヤボンドは、ボールボンディング技術によって形成され得るが、他のワイヤボンディング技術が可能である。半導体ダイ１３０は、シリコン貫通ビア（through-silicon via、ＴＳＶ）及びフリップチップ技術によることを含む、更なる実施形態における他の方法によって、互いに及び基板１００に電気的に相互接続され得る。上記のように、表面が装着されていない場合、コントローラダイ１３２はまた、ステップ２１４で基板にワイヤボンドされ得る。半導体ダイ１３０、１３２は、基板１００のトレース１１６及びビア１１０を介して接触フィンガ１２０に電気的に結合される。
ダイ１３０、１３２を基板１００に電気的に接続した後、半導体デバイス１５０は、ステップ２１６において第１のカプセル化プロセスを受け得る。図１１の端面図に示されるように、成形化合物１４０は、受動的な構成要素１２６及び半導体ダイ１３０、１３２をカプセル化及び保護するために、第２の基板セクション１００ｂで上面１２４上の構成要素の上に塗布され得る。成形化合物１４０は、第１の基板セクション１００ａ上の接触フィンガ１２０を覆わずに露出したままにする。成形化合物１４０は、例えば、固体エポキシ樹脂、フェノール樹脂、溶融シリカ、結晶性シリカ、カーボンブラック、及び／又は金属水酸化物を含み得る。他の製造業者からの他の成形化合物が企図される。成形化合物は、ＦＦＴ（フローフリー薄型）成形、圧縮成形、トランスファ成形又は射出成形技法を含む、様々な既知のプロセスによって塗布され得る。
次に、半導体デバイス１５０は、ステップ２２０で第２のカプセル化プロセスを受けて、半導体デバイス１５０の組み立てを完了し得る。図１２の端面図に示されるように、成形化合物１４２は、平坦な平面状の底面１２２全体にわたって均一に塗布され得る。成形化合物１４２は、成形化合物１４０に使用される同じ又は異なる材料であり得、成形化合物１４２は、成形化合物１４０を塗布するために使用されるものと同じ又は異なるプロセスを使用して塗布され得る。上記の説明では、成形化合物１４０が上面１２４に塗布された後、成形化合物１４２を底面１２２に塗布した。しかしながら、更なる実施形態では、成形化合物１４２は、成形化合物１４０の前に塗布され得、又は成形化合物１４０及び１４２は、ステップ２１６及び２２０を組み合わせる単一のカプセル化プロセスで同時に塗布され得る。以下に記載されるように、底面１２２上の成形化合物１４２は、更なる実施形態では全て省略され得る。
背景技術のセクションで説明されているように、従来のメモリカードは、未使用の成形化合物空間（カードの高さの要件を満たすために提供される）を含んだ非効率的な設計を有し、メモリダイを装着するために、高さ寸法に沿って、基板上の空間の量を不必要に制限していた。本技術の利点は、基板上の構成要素のレイアウトを再操作することによって、及び示差高さ基板を提供することによって、この問題を解決することである。この設計を使用して、メモリダイの上部基板表面１２４（第２の基板セクション１００ｂで）上で利用可能な空間が最大化される。更に、接触フィンガ１２０における半導体デバイス１５０の必要な厚さが維持される。
図１３は、本技術の半導体デバイス１５０の例示的な寸法を例解している。例えば、第１の基板セクション１００ａの厚さ、ａは、１．２ｍｍであり得、底部成形化合物層１４２の厚さ、ｂは、０．２ｍｍであり得る。これは、標準によって必要とされるように、１．４ｍｍでの接触フィンガ１２０における半導体デバイス１５０の厚さ、ｃを提供する。第２の基板セクション１００ｂの厚さ、ｄは、０．４ｍｍであり得る。上部成形化合物層１４０の厚さ、ｅは、１．５ｍｍであり得る。したがって、第２の基板セクション１００ｂと、上部及び底部成形化合物１４０、１４２との合計厚さ、ｆは、標準によって必要とされるように、２．１ｍｍであり得る。第１の基板セクション１００ａの長さ、ｇは、接触フィンガ１２０に必要な空間と少なくとも同じ大きさであり得、実施形態では、７．６５ｍｍ～１３．４ｍｍの範囲であり得る。上記の寸法の各々は、例として提供され、各々は、更なる実施形態において、例えば、±０．１５ｍｍで変化し得ることが理解される。
メモリダイの上面１２４上の成形化合物１４０内で利用可能な１．５ｍｍは、従来のメモリカードで利用可能な高さ寸法に沿った空間よりも著しく大きいことに留意されたい。したがって、本技術の半導体デバイス１５０は、同じ形態因子の従来のメモリカードと比較して、より大きな貯蔵容量を提供し得る。
更なる実施形態では、底部成形化合物層１４２は、省略され得る。これにより、上部成形化合物層１４０の厚さ、及び追加のメモリダイに利用可能な空間が、例えば、１．７±０．１５ｍｍまで増加されることを可能にする。そのような実施形態では、第１の基板セクション１００ａの厚さは、基準を満たすために１．４ｍｍまで増加され得る。
上記の実施形態では、半導体デバイス１５０は、蓋なしＳＤ（セキュアデジタル）フラッシュメモリカードであり得る。しかしながら、半導体デバイス１５０は、標準的及び非標準的な形態因子の両方である他のタイプのメモリカードであり得、半導体デバイス１５０は、蓋なし又は蓋付きであり得ることが理解される。蓋付きの場合、半導体デバイス１５０は、プラスチック蓋に収容され得る。そのような実施形態では、成形化合物１４０及び／又は１４２の厚さを低減して、蓋の厚さを収容し得る。
要約すると、一例では、本技術は、半導体デバイスであって、半導体デバイスをホストデバイス内の接触ピンに電気的に結合するように構成された接触フィンガを備える第１のセクションであって、第１の厚さを有する第１のセクションと、第１のセクションよりも薄いプロファイルを有する第２のセクションと、を有する基板と、基板の第２のセクションに装着され、基板の第１のセクション内の接触フィンガに電気的に結合された１つ以上の半導体ダイと、第２のセクション上に１つ以上の半導体ダイをカプセル化する成形化合物であって、接触フィンガを覆わずに露出したままにする、成形化合物と、を備える、半導体デバイスに関する。
別の例では、本技術は、半導体デバイスであって、第１の平坦な表面と、第１の表面に対向する第２の表面と、第２の表面部分が第１の高さにある第１のセクションと、第２の表面が第１の高さよりも低い第２の高さにある第２のセクションと、を有する示差高さ基板と、第１のセクション内の第２の表面上に設けられた接触フィンガであって、半導体デバイスを、ホストデバイス内の接触ピンに電気的に結合するように構成された接触フィンガと、第２のセクションにおいて第２の表面上に装着され、示差高さ基板の第１のセクション内の接触フィンガに電気的に結合された１つ以上の半導体ダイと、１つ以上の半導体ダイをカプセル化する第２のセクション内の第２の表面上の成形化合物と、を備える、半導体デバイスに関する。
更なる例では、本技術は、ホストデバイスのスロット内に適合するように構成された半導体デバイスであって、１つ以上の半導体ダイと、１つ以上の半導体ダイとホストデバイスとの間で信号を伝送するための信号キャリア手段であって、信号キャリア手段が、半導体デバイスをホストデバイス内の接触ピンに電気的に結合するように構成された接触フィンガを備える第１のセクションであって、第１の厚さを有する、第１のセクションと、第１のセクションよりも薄いプロファイルを有する第２のセクションと、を備える信号キャリア手段と、第２のセクション上で１つ以上の半導体ダイをカプセル化する成形化合物であって、接触フィンガを覆わずに露出したままにする、成形化合物と、を備える、半導体デバイスに関する。
本技術の前述の詳細な説明は、例解及び説明の目的のために提示したものである。前述の詳細な説明は、網羅的であること、又は開示した正確な形態に本技術を限定することを意図したものではない。上記の教示に鑑みて多くの修正及び変形が可能である。説明した実施形態は、本技術の原理及びその実際の用途を最良に説明するために選択されたものであり、それによって、当業者が様々な実施形態で、企図される特定の使用法に適するように様々な修正を伴って、本技術を最良に利用することを可能にする。本技術の範囲は、本明細書に添付の請求項によって定義されることが意図されている。

Claims (11)

  1. 半導体デバイスであって、
    基板であって、
    平坦な平板状の第１の表面と、
    前記第１の表面とは反対側に設けられ、異なる高さを有する第２の表面と、
    前記半導体デバイスをホストデバイスのコネクタに電気的に結合するように構成された接触フィンガを備える第１のセクションであって、前記第１のセクションが、第１の厚さを有する、第１のセクションと、
    前記第１の厚さよりも薄い第２の厚さを有する第２のセクションと、
    を有する基板と、
    前記基板の前記第２のセクションに装着され、前記基板の前記第１のセクション内の前記接触フィンガに電気的に結合された１つ以上の半導体ダイと、
    前記第２のセクション上で前記１つ以上の半導体ダイをカプセル化する成形化合物であって、前記接触フィンガを覆わずに露出したままにする、成形化合物と、を備え、
    前記成形化合物は、前記第１のセクション及び前記第２のセクションの両方に跨るように、前記基板の前記第２の表面に塗布されている、半導体デバイス。
  2. 前記第１のセクションが、前記第２のセクションと隣接している、請求項１に記載の半導体デバイス。
  3. 前記接触フィンガ及び１つ以上の半導体ダイが、前記基板の前記第２の表面に装着されている、請求項１に記載の半導体デバイス。
  4. 前記接触フィンガが、前記基板の前記第２の表面上の前記第１のセクション上に設けられている、請求項１に記載の半導体デバイス。
  5. 前記１つ以上の半導体ダイが、前記基板の前記第２の表面上の前記第２のセクション上に設けられている、請求項１に記載の半導体デバイス。
  6. 前記成形化合物が、前記基板の前記第２の表面に塗布された成形化合物の第１の層と、前記基板の前記第１の表面に塗布された成形化合物の第２の層と、を含む、請求項１に記載の半導体デバイス。
  7. 前記半導体デバイスが、セキュアデジタルメモリカードである、請求項１に記載の半導体デバイス。
  8. 前記セキュアデジタルメモリカードが、蓋なしである、請求項７に記載の半導体デバイス。
  9. 前記第１のセクションが、１．２±０．１５ｍｍの厚さを有し、前記第２のセクションが、０．４±０．１５ｍｍの厚さを有し、前記成形化合物が、１．５±０．１５ｍｍの厚さを有する、請求項８に記載の半導体デバイス。
  10. 前記成形化合物が、前記基板の前記第２の表面に塗布された成形化合物の第１の層と、前記基板の前記第１の表面に塗布された成形化合物の第２の層と、を含み、前記成形化合物の第２の層が、０．２±０．１５ｍｍの厚さを有する、請求項９に記載の半導体デバイス。
  11. ホストデバイスのスロット内に嵌合するように構成された半導体デバイスであって、
    １つ以上の半導体ダイと、
    前記１つ以上の半導体ダイと前記ホストデバイスとの間で信号を伝送するための信号キャリア手段であって、前記信号キャリア手段が、
    平坦な平板状の第１の表面と、
    前記第１の表面とは反対側に設けられ、異なる高さを有する第２の表面と、
    前記半導体デバイスを前記ホストデバイス内の接触ピンに電気的に結合するように構成された接触フィンガを備える第１のセクションであって、前記第１のセクションが、第１の厚さを有する、第１のセクションと、
    前記第１の厚さ未満の第２の厚さを有する第２のセクションと、を有する、信号キャリア手段と、
    前記第２のセクション上で前記１つ以上の半導体ダイをカプセル化する成形化合物であって、前記接触フィンガを覆わずに露出したままにする、成形化合物と、を備え、
    前記成形化合物は、前記第１のセクション及び前記第２のセクションの両方に跨るように、前記信号キャリア手段の前記第２の表面に塗布されている、半導体デバイス。
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