CN114256188A - 封装基板、封装结构、电子设备及制造方法 - Google Patents
封装基板、封装结构、电子设备及制造方法 Download PDFInfo
- Publication number
- CN114256188A CN114256188A CN202011004103.7A CN202011004103A CN114256188A CN 114256188 A CN114256188 A CN 114256188A CN 202011004103 A CN202011004103 A CN 202011004103A CN 114256188 A CN114256188 A CN 114256188A
- Authority
- CN
- China
- Prior art keywords
- connection
- package
- structures
- bare chip
- package substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 119
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 13
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 239000013307 optical fiber Substances 0.000 claims description 40
- 230000001012 protector Effects 0.000 claims description 38
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 8
- 238000005538 encapsulation Methods 0.000 claims description 3
- 230000001681 protective effect Effects 0.000 claims 2
- 230000004308 accommodation Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 33
- 230000002093 peripheral effect Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 18
- 239000012792 core layer Substances 0.000 description 12
- 239000004519 grease Substances 0.000 description 10
- 239000003351 stiffener Substances 0.000 description 9
- 230000003287 optical effect Effects 0.000 description 8
- 229920001296 polysiloxane Polymers 0.000 description 7
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 238000005476 soldering Methods 0.000 description 5
- 230000003014 reinforcing effect Effects 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 241000163925 Bembidion minimum Species 0.000 description 1
- 238000004026 adhesive bonding Methods 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
- H01L21/486—Via connections through the substrate with or without pins
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3675—Cooling facilitated by shape of device characterised by the shape of the housing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49805—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the leads being also applied on the sidewalls or the bottom of the substrate, e.g. leadless packages for surface mounting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49822—Multilayer substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15192—Resurf arrangement of the internal vias
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/161—Cap
- H01L2924/1615—Shape
- H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19107—Disposition of discrete passive components off-chip wires
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Ceramic Engineering (AREA)
- Geometry (AREA)
- Packaging Frangible Articles (AREA)
- Semiconductor Lasers (AREA)
Abstract
本申请实施例公开了一种封装基板、封装结构、电子设备及制造方法,属于芯片封装技术领域。封装基板包括本体,本体具有多个金属布线;本体具有第一表面、第二表面和侧面,侧面连接第一表面和第二表面;第一表面具有多个第一连接结构;第二表面具有第二连接结构;侧面具有第三连接结构;多个第一连接结构中的一部分第一连接结构通过金属布线与第二连接结构相连,多个第一连接结构中的另一部分第一连接结构通过金属布线与第三连接结构相连。在需要设置的引脚总数相同的情况下,将部分引脚转移至本体的侧面上,从而减少了第二表面的引脚数量,这样在进行芯片封装时,可以采用面积更小的封装基板,有利于减小封装尺寸。
Description
技术领域
本申请涉及芯片封装技术领域,特别涉及一种封装基板、封装结构、电子设备及制造方法。
背景技术
封装基板是用于对裸芯片(die)进行封装的载体。封装基板具有相反的第一表面和第二表面,第一表面具有多个第一连接结构,第二表面具有多个引脚。封装基板第二表面的引脚通过位于封装基板内部的金属布线与第一表面的多个第一连接结构相连。
在对裸芯片进行封装时,裸芯片被放置在封装基板的多个第一连接结构处,通过焊接将裸芯片的引脚与多个第一连接结构相连。封装基板第二表面的多个引脚用于将封装基板焊接到印刷电路板(printed circuit board,PCB)。
随着技术的发展,封装基板第一表面的第一连接结构数量越来越多,这使得封装基板第二表面的引脚数量也越来越多,封装尺寸逐渐增大,容易引发芯片热变形等问题。
发明内容
本申请实施例提供了一种封装基板、封装结构、电子设备及制造方法,能够克服相关技术中芯片的封装尺寸大的问题,所述技术方案如下:
第一方面,提供了一种封装基板,所述封装基板包括本体。其中所述本体具有第一表面、第二表面和侧面,第一表面和第二表面是本体相对的两个表面,所述侧面连接所述第一表面和所述第二表面。在一些实施例中,本体可以呈多边形板状,也可以呈圆板状。若板体呈多边形板状,则本体可以具有多个侧面,若板体呈圆板状,则本体具有一个侧面。
所述第一表面具有多个第一连接结构,第一连接结构用于连接裸芯片。在制造封装结构时,裸芯片可以置于本体的第一表面,并与多个第一连接结构相连。所述第二表面具有第二连接结构,第二连接结构用于作为引脚。所述侧面具有第三连接结构,第三连接结构也用于作为引脚。
所述本体的内部或者表面具有多个金属布线。所述多个第一连接结构中的一部分第一连接结构通过所述金属布线与所述第二连接结构相连,所述多个第一连接结构中的另一部分第一连接结构通过所述金属布线与所述第三连接结构相连。
基于上述结构,由于本体的侧面具有第三连接结构,第三连接结构也通过金属布线与第一连接结构相连,因此第二连接结构和第三连接结构都可以作为引脚,在需要设置的引脚总数相同的情况下,将部分引脚转移至本体的侧面上,从而减少了第二表面的引脚数量,这样在进行芯片封装时,可以采用面积更小的封装基板,有利于减小封装尺寸。
在一种可能的实现方式中,所述侧面具有两排或两排以上的所述第三连接结构,各排所述第三连接结构在所述本体的厚度方向上间隔分布。
例如,本体的侧面具有两排第三连接结构,这两排第三连接结构在本体的厚度方向上间隔分布。
本申请实施例所示的方案,由于在侧面上具有至少两排第三连接结构,因此侧面上可以容纳较多的第三连接结构,使得可以将更多数量的引脚转移至本体的侧面上。并且,第三连接结构成排布置,也有利于在与外围电路进行连接时更加整齐的布置引线。
在一种可能的实现方式中,位于所述侧面的所述第三连接结构与所述第二表面的最小间距不小于位于所述侧面的所述第三连接结构与所述第一表面的最小间距。
其中,若本体的侧面仅具有一排第三连接结构,则第三连接结构与第二表面的最小间距就是指这一排第三连接结构与本体的第二表面的间距,第三连接结构与第一表面的最小间距就是指这一排第三连接结构与本体的第一表面的间距。
若本体的侧面具有两排或两排以上的第三连接结构,则第三连接结构与第二表面的最小间距是指最靠近第二表面的一排第三连接结构与本体的第二表面的间距,第三连接结构与第一表面的最小间距是指最靠近第一表面的一排第三连接结构与本体的第一表面的间距。
本申请实施例所示的方案,位于所述侧面的第三连接结构到第二表面的最小间距比位于所述侧面的第三连接结构到第一表面的最小间距大,或者两者相等,即避免位于所述侧面的第三连接结构更靠近于第二表面。封装基板安装到印刷电路板时,是通过位于第二表面的第二连接结构进行连接,若位于所述侧面的第三连接结构过于靠近第二表面,既存在第三连接结构与印刷电路板短路的风险,又不利于外围电路与第三连接结构的连接。
在一种可能的实现方式中,除了本体的侧面具有第三连接结构外,本体的所述第一表面也具有所述第三连接结构,位于第一表面的第三连接结构也通过金属布线与第一连接结构相连,这部分第三连接结构也用于作为引脚。
本申请实施例所示的方案,通过在第一表面也布置一定数量的第三连接结构,从而将一部分引脚转移至第一表面。这样在引脚总数一定的情况下,可以进一步减少第二表面分布的引脚数量,从而有利于进一步减小封装尺寸。
在一种可能的实现方式中,所述第一表面具有多个所述第三连接结构,并且位于所述第一表面的多个所述第三连接结构围绕所述多个第一连接结构分布。在制造封装结构时,裸芯片位于多个第一连接结构分布的区域,通常只占据本体的第一表面的中部区域,而在四周还留有空白区域。
本申请实施例所示的方案,将多个第三连接结构围绕多个第一连接结构分布,使多个第三连接结构分布在第一表面的周边区域,从而充分利用第一表面的空间布置第三连接结构。
可选地,第三连接结构为焊盘或连接器。
在一些示例中,所述第三连接结构为焊盘。以焊盘作为第三连接结构,在连接外围电路时,可以将金属导线,例如金丝,焊接在焊盘上。
在一些示例中,所述第三连接结构为第一连接器。以连接器作为第三连接结构,连接器可以进行插拔,方便封装基板与外围线路进行连接,在进行维修等的情况下,也方便断开连接。
在一些示例中,本体具有多个第三连接结构,其中一部分第三连接结构可以是焊盘,另一部分第三连接结构可以是第一连接器。
第二方面,本申请实施例还提供了一种封装结构,该封装结构包括裸芯片和如第一方面所述的封装基板。所述裸芯片位于本体的所述第一表面,并且裸芯片与所述本体的第一表面的多个第一连接结构相连。
基于上述结构,由于多个第一连接结构中的一部分第一连接结构通过金属布线与第二连接结构相连,多个第一连接结构中的另一部分第一连接结构通过金属布线与第三连接结构相连,因此第二连接结构和第三连接结构均可以作为封装结构的引脚使用。第二连接结构位于封装基板的本体的第二表面,第三连接结构位于封装基板的本体的侧面,即封装结构的一部分引脚被转移到了封装基板的本体的侧面,从而减少了第二表面的引脚数量,可以采用面积更小的封装基板制造封装结构,有利于减小封装尺寸。
在一种可能的实现方式中,封装基板的本体的第一表面还具有第三连接结构。从而将一部分引脚转移至第一表面。在引脚总数一定的情况下,进一步减少了第二表面分布的引脚数量,有利于进一步减小封装尺寸。
在一种可能的实现方式中,所述封装结构还包括保护件,所述保护件位于本体的所述第一表面,且与所述第一表面相连。所述保护件与所述第一表面围成一容纳空间,所述裸芯片位于所述容纳空间中。裸芯片比较脆弱,为了避免裸芯片受损,在本体的第一表面,利用保护件罩住裸芯片,将裸芯片与外界隔离。
本申请实施例所示的方案,位于第一表面的所述第三连接结构也位于容纳空间中,并且所述保护件的侧壁还具有第二连接器和通孔中的至少一种。
在一种示例中,保护件的侧壁具有第二连接器。第二连接器具有两个接口,这两个接口中的一个位于保护件的内侧壁,另一个位于保护件的外侧壁。在将位于保护件的内侧壁的接口与位于第一表面的第三连接结构通过引线相连之后,可以通过第二连接器位于保护件的外侧壁的接口与外围电路进行连接,连接器插拔方便,在进行维修等的情况下,也方便断开连接。
在另一种示例中,保护件的侧壁具有通孔。在将封装结构与外围电路进行连接时,可以将与位于第一表面的第三连接结构相连的引线直接从通孔中穿出,然后利用引线与外围电路进行连接。
在又一种示例中,保护件的侧壁既具有第二连接器也具有通孔。这样既可以通过连接器将封装结构与外围电路进行连接,又可以通过穿过通孔的引线,将封装结构与外围电路进行连接。
在一种可能的实现方式中,所述封装结构还包括引线和光纤中的至少一种。其中引线即如前所述,其一端与位于本体第一表面的所述第三连接结构相连,另一端与所述第二连接器相连,或者直接穿过所述通孔延伸至所述容纳空间外,如果引线与第二连接器相连,封装结构则可以通过第二连接器与外围电路建立连接,如果引线直接从通孔中延伸至容纳空间外,则可以直接将该引线与外围电路相连。
对于可以输入或输出光信号的裸芯片,所述光纤的一端与所述裸芯片相连,另一端与所述第二连接器相连,或者直接穿过所述通孔延伸至所述容纳空间外。如果光纤与第二连接器相连,封装结构则可以通过第二连接器输入或输出光信号,如果光纤直接从通孔中延伸至容纳空间外,则可以直接将该光纤与其他可以输入或输出光信号的设备相连,从而进行光通讯。
本申请实施例所示的方案,第二连接器可以包括电连接器和光连接器,其中,与引线相连的第二连接器为电连接器,与光纤相连的第二连接器为光连接器。
在一种可能的实现方式中,所述保护件包括支撑框和盖板。其中所述盖板位于所述支撑框远离所述封装基板的一侧,且与所述支撑框相连,所述支撑框的另一侧与所述第一表面相连。支撑框将盖板支离本体的第一表面,从而在盖板和封装基板的第一表面之间形成一容纳空间容纳裸芯片。
在一种示例中,支撑框与盖板为一体结构。支撑框和盖板构成上盖,上盖扣在封装基板上,以对裸芯片提供保护。上盖可以由具有较大刚度的材料制造,例如金属。
在另一种示例中,支撑框与盖板为分体结构,两者可以通过粘合等方式相连。例如支撑框为加强环,盖板为散热器。散热器直接与加强环粘接,利用散热器为裸芯片提供更好的散热。
在一种可能的实现方式中,盖板的内壁可以是凸面,该凸面与裸芯片保持接触,以使裸芯片产生的热量可以传导至盖板上。
作为一种示例,所述盖板靠近所述封装基板的一面具有凸台,所述凸台与所述裸芯片远离所述封装基板的一面接触。裸芯片在工作时产生的热量可以直接通过凸台传导至盖板上,有利于裸芯片的散热,并且凸台增大了盖板与封装基板的第一表面之间的间距,这样支撑框可以设置得更高,支撑框上就可以有更多的空间布置第二连接器和/或通孔。
第三方面,本申请实施例还提供了一种电子设备,该电子设备包括:至少一个如第二方面所述的封装结构。
第四方面,本申请实施例还提供了一种封装结构的制造方法,该制造方法包括:
提供一封装基板,所述封装基板为如第一方面所述的封装基板;
在所述封装基板的本体的第一表面安装裸芯片,所述裸芯片与所述第一表面的多个第一连接结构相连。
通过在该封装基板的本体的第一表面安装上裸芯片,利用本体的第一表面的多个第一连接结构与裸芯片建立连接,这样就可以通过位于封装基板的本体的第二表面的第二连接结构以及位于侧面的第三连接结构作为封装结构的引脚。从而减少了第二表面的引脚数量,有利于减小封装尺寸。
在一种可能的实现方式中,还可以在本体的所述第一表面安装保护件。该保护件即在前述第一方面中所提及的保护件。利用保护件与所述第一表面围成一容纳空间,由保护件罩住裸芯片,将裸芯片与外界隔离,避免裸芯片受损。
本申请实施例所示的方案,在保护件在安装至本体之前,还可以在保护件的侧壁形成第二连接器和通孔中的至少一种。
保护件的侧壁形成第二连接器之后,在将连接器与位于第一表面的第三连接结构通过引线相连之后,可以通过第二连接器与外围电路进行连接,连接器插拔方便,在进行维修等的情况下,也方便断开连接。
保护件的侧壁形成通孔之后,在将封装结构与外围电路进行连接时,可以将与位于第一表面的第三连接结构相连的引线直接从通孔中穿出,然后利用引线与外围电路进行连接。
在一种可能的实现方式中,在保护件的侧壁形成第二连接器和通孔中的至少一种之后,还可以布置引线和光纤中的至少一种。
作为一种示例,布置引线时,所述引线的一端与位于所述第一表面的所述第三连接结构相连,所述引线的另一端与所述第二连接器相连,或者所述引线的另一端从所述通孔穿出。
作为一种示例,布置光纤时,所述光纤的一端与裸芯片相连,所述光纤的另一端与所述第二连接器相连,或者所述光纤的另一端从所述通孔穿出。
在一种可能的实现方式中,支撑框与盖板为一体结构,支撑框与盖板构成上盖。在将上盖安装至本体之前,可以先将引线或光纤安装到支撑框,然后再将上盖安装到第一表面。
可选地,在安装上盖时,还可以在上盖的内壁或裸芯片的表面涂抹导热硅脂,以通过导热硅脂使上盖的内壁和裸芯片的表面接触,使裸芯片散发的热量能更好地传递到上盖进行散发。
在一种可能的实现方式中,支撑框与盖板为分体结构,支撑框为加强环,盖板为散热器。在安装保护件时,可以先将加强环安装到第一表面,再将引线或光纤安装到加强环,最后将散热器粘接在加强环上。
可选地,在安装散热器时,还可以在散热器靠近封装基板的表面或裸芯片的表面涂抹导热硅脂,以通过导热硅脂使散热器和裸芯片的表面接触,使裸芯片散发的热量能更好地传递到散热器进行散发。
附图说明
图1是本申请实施例提供的一种封装基板的结构示意图;
图2是本申请实施例提供的一种封装基板的截面图;
图3是本申请实施例提供的一种封装基板的结构示意图;
图4是本申请实施例提供的一种封装基板的截面图;
图5是本申请实施例提供的一种封装基板的俯视图;
图6是本申请实施例提供的一种封装基板的截面图;
图7是本申请实施例提供的一种封装基板的截面图;
图8是本申请实施例提供的一种封装基板的局部截面图;
图9是本申请实施例提供的一种封装基板的局部结构示意图;
图10是本申请实施例提供的一种封装结构的示意图;
图11是本申请实施例提供的一种封装结构的示意图;
图12是本申请实施例提供的一种封装结构的示意图;
图13是本申请实施例提供的一种封装结构的示意图;
图14是本申请实施例提供的一种封装结构的示意图;
图15是本申请实施例提供的一种封装结构的制造方法的流程图;
图16是本申请提供的一种电子设备的局部结构示意图。
图例说明
100、裸芯片 20、本体 20a、第一表面 20b、第二表面 20c、侧面
21、金属布线 22、第一连接结构 23、第二连接结构 24、第三连接结构
200、封装基板 201、第一电路结构层 202、核心层 203、第二电路结构层
204、过孔 2011、电介质层 2012、图案层 20121、金属图案
300、保护件 301、支撑框 302、盖板 3001、第二连接器 3002、通孔
3021、凸台 400、引线 500、光纤 7000、印刷电路板 7001、电路
8000、封装结构 A、容纳空间
具体实施方式
本申请实施例提供了一种封装基板,该封装基板可以是电子设备中用于对裸芯片进行封装的基板。
图1是本申请实施例提供的一种封装基板的结构示意图。如图1所示,该封装基板包括本体20。本体20具有第一表面20a、第二表面20b和侧面20c,侧面20c连接第一表面20a和第二表面20b。
其中,第一表面20a具有多个第一连接结构22,第一连接结构22用于连接裸芯片。第二表面20b具有第二连接结构23,第二连接结构23用于作为引脚。侧面20c具有第三连接结构24,第三连接结构24也用于作为引脚。
图2是本申请实施例提供的一种封装基板的截面图。图2所示截面为图1中的Ⅰ-Ⅰ截面。如图2所示,本体20具有多个金属布线21。多个第一连接结构22中的一部分第一连接结构22通过金属布线21与第二连接结构23相连,多个第一连接结构22中的另一部分第一连接结构22通过金属布线21与第三连接结构24相连。
由于该封装基板的第二连接结构23和第三连接结构24都可以作为引脚,因此在需要设置的引脚总数相同的情况下,设置第三连接结构24就相当于将部分引脚从第二表面20b转移到了本体20的侧面20c,从而减少了第二表面20b的引脚数量,在进行芯片封装时,就可以采用面积更小的封装基板,有利于减小封装尺寸。
作为一种示例,本体20可以呈圆形板状。即本体20的第一表面20a和第二表面20b均呈圆形,侧面20c为圆柱面。
作为一种示例,如图1所示,本体20也可以呈矩形板状,即本体20的第一表面20a和第二表面20b均呈矩形,本体20具有多个侧面20c,每个侧面20c也均呈矩形。
本体20的形状可以根据不同封装结构的需要进行选择,例如还可以呈多边形板状,本申请实施例中仅以本体20呈矩形板状为例进行说明。
图3是本申请实施例提供的一种封装基板的结构示意图。如图3所示,在该封装基板中,本体20的侧面20c具有两排第三连接结构24,两排第三连接结构24在本体20的厚度方向上间隔分布。
图3所示的封装基板相比于图1,本体20的侧面20c可以分布更多的第三连接结构24,从而能够将更多数量的引脚转移至本体20的侧面20c上,分利用封装基板的本体20的表面进行第三连接结构24的布置,在所需要的总引脚数量不变的情况下,设置更多数量的第三连接结构24,以将更多数量的引脚从本体20的第二表面20b转移至侧面20c,这样就有利于进一步缩小封装尺寸。
在一些示例中,本体20的侧面20c还可以分布三排或三排以上的第三连接结构24,以将更多数量的引脚从本体20的第二表面20b转移至侧面20c。
在一些示例中,本体20的每个侧面20c分布的第三连接结构24的数量可以相同,或者部分侧面20c分布的第三连接结构24的数量相同,部分侧面20c分布的第三连接结构24的数量不相同。
例如,本体20的每个侧面20c均可以分布有20个第三连接结构24。或者,本体20的4个侧面20c中,有两个侧面20c分布有20个第三连接结构24,另两个侧面20c分别分布有10个第三连接结构24和15个第三连接结构24。
在一些示例中,在本体20的多个侧面20c中,可以只有部分侧面20c分布有第三连接结构24。
例如,本体20具有4个侧面20c,仅在其中的2个侧面20c分布有第三连接结构24。
图4是本申请实施例提供的一种封装基板的截面图。图4所示截面为图3中的Ⅱ-Ⅱ截面。如图4所示,在侧面20c上,第三连接结构24与第二表面20b的最小间距L2不小于第三连接结构24与第一表面20a的最小间距L1。
其中,第三连接结构24与第二表面20b的最小间距L2是指,最靠近第二表面20b的一排第三连接结构24中的第三连接结构24与第二表面20b之间的垂直距离。第三连接结构24与第一表面20a的最小间距L1是指,最靠近第一表面20a的一排第三连接结构24中的第三连接结构24与第一表面20a的最小间距。
使第三连接结构24与第二表面20b的最小间距L2不小于第三连接结构24与第一表面20a的最小间距L1,相当于使第三连接结构24更靠近于第一表面20a。封装基板的第二连接结构23用于连接至印刷电路板,如果第三连接结构24过于靠近第二表面20b,在封装基板连接至印刷电路板后,第三连接结构24会非常靠近印刷电路板的表面,不利于位于侧面20c的第三连接结构24与外围电路进行连接,而且还存在与印刷电路板发生短路的风险。通过使位于侧面20c的第三连接结构24更靠近第一表面20a,从而方便第三连接结构24与外围电路的连接,并降低第三连接结构24与印刷电路板短路的风险。
图5是本申请实施例提供的一种封装基板的俯视图。如图5所示,在该封装基板中,本体20的第一表面20a也具有第三连接结构24。图6是本申请实施例提供的一种封装基板的截面图,图6所示截面为图5中的Ⅲ-Ⅲ截面。位于本体20的第一表面20a的第三连接结构24也通过金属布线21与第一连接结构22相连。
第一连接结构22通常并没有占据第一表面20a的全部区域,即使将裸芯片安装到本体20的第一表面20a上,第一表面20a仍然具有一些空白的区域,这些空白的区域也可以布置第三连接结构24,以充分利用本体20的表面。通过在第一表面20a也布置一定数量的第三连接结构24,从而将一部分引脚转移至第一表面20a,更加充分的利用了本体20的表面进行引脚的布置,可以进一步减少第二表面20b分布的引脚数量,有利于进一步减小封装尺寸。
如图5所示,第一表面20a具有多个第三连接结构24,位于第一表面20a的多个第三连接结构24围绕多个第一连接结构22分布。
第一连接结构22通常分布在本体20的第一表面20a的中部区域,第一表面20a的周边区域处于空闲状态,没有得到充分的利用,将多个第三连接结构24分布在第一表面20a的周边区域,使多个第三连接结构24围绕多个第一连接结构22分布,不仅充分利用了本体20的第一表面20a,而且在与外围电路进行连接时,方便从不同的方向布置引线与位于第一表面20a的第三连接结构24进行连接。
在本申请实施例中,多个第一连接结构22分为了至少三部分,其中一部分第一连接结构22通过金属布线21与第二连接结构23相连,另一部分第一连接结构22通过金属布线21与位于本体20的侧面20c的第三连接结构24相连,还有一部分第一连接结构22通过金属布线21与位于本体20的第一表面20a的第三连接结构24相连,使得将裸芯片安装到本体20的第一表面20a,将裸芯片与第一连接结构22相连后,可以从本体20的第一表面20a、第二表面20b以及侧面20c进行引脚的扇出,充分利用了本体20的各个表面,相比于只从第二表面20b进行引脚的扇出,在引脚总数量相同的情况下,能够采用更小的封装基板进行芯片封装。
图7是本申请实施例提供的一种封装基板的截面图。如图7所示,本体20可以包括第一电路结构层201、核心层(core)202和第二电路结构层203。核心层202位于第一电路结构层201和第二电路结构层203之间。第一连接结构22位于第一电路结构层201远离核心层202的一面,第二连接结构23位于第二电路结构层203远离核心层202的一面。
在一些实施例中,第一电路结构层201和第二电路结构层203均可以包括交替层叠的电介质层2011和图案层2012。电介质层2011具有良好的绝缘性,图案层2012包括金属图案20121,可以提供导电路径。
本体20还具有过孔204,过孔204可以位于第一电路结构层201、第二电路结构层203或核心层202中。
金属图案20121可以通过过孔204与位于本体20表面的第一连接结构22、第二连接结构23、第三连接结构24中的一个相连。不同图案层2012的金属图案20121也可以通过过孔204连接。
作为一个示例,金属图案20121可以通过构图工艺形成。通过对金属层进行刻蚀,从而形成金属图案20121。示例性地,金属图案20121可以采用金属铜或金属铝制成。
核心层202具有比第一电路结构层201和第二电路结构层203更高的刚度,可以充当骨架,起到支撑的作用。
在一些实施例中,金属布线21可以位于本体20内部,在另一些实施例中,金属布线21也可以位于本体20表面。
对于位于本体20内部的金属布线21,可以包括过孔204和位于本体20内部的金属图案20121。过孔204的一端与金属布线21相连,过孔204的另一端与第一连接结构22、第二连接结构23以及第三连接结构24中的一个相连。
例如,如图7所示,连接第一连接结构22以及位于第一表面20a的第三连接结构24的金属布线21,其中一个过孔204与第一连接结构22相连,另一个过孔204与第三连接结构24相连。
在一些实施例中,金属布线21可以包括位于本体20内部的多个金属图案20121,多个金属图案20121之间可以通过过孔204连接。
对于位于本体20表面的金属布线21,可以包括位于第一电路结构层201表面的金属图案20121。
例如,图8是本申请实施例提供的一种封装基板的局部截面图。图8中,连接第一连接结构22以及位于第一表面20a的第三连接结构24的金属布线21,该金属布线21包括位于第一电路结构层201表面的金属图案20121,该金属图案20121分别与第一连接结构22和第三连接结构24相连。
作为一个示例,位于本体20的侧面20c的第三连接结构24可以分布于第二电路结构层203之外。即可以分布于第一电路结构层201或核心层202。其目的在于,使第三连接结构24远离本体20的第二表面20b,从而达到如前的方便第三连接结构24与外围电路的连接,降低第三连接结构24与印刷电路板短路的风险。
例如,如图8所示,在本体20的侧面20c上,第一电路结构层201可以分布一排第三连接结构24,核心层202可以分布一排或两排第三连接结构24,第二电路结构层203没有第三连接结构24分布。对于分布在核心层202的第三连接结构24,可以位于核心层202与第一电路结构层201接触的表面,或者位于核心层202与第二电路结构层203接触的表面,或者位于这两个表面之间。
如上,位于本体20的侧面20c的第三连接结构24分布于第二电路结构层203之外是为了增大第三连接结构24与本体20的第二表面20b的间距。若第二电路结构层203的厚度足够大,在确保第三连接结构24与本体20的第二表面20b之间具有足够的间距的情况下,第三连接结构24也可以分布在第二电路结构层203。
作为一个示例,第一连接结构22、第二连接结构23和第三连接结构24可以是焊盘。在与不同的结构焊接时,焊盘的形式可以不同。例如,第一连接结构22用于连接裸芯片,而裸芯片的底面通常分布有锡球,为了便于与锡球焊接,第一连接结构22可以是金属片。第二连接结构23用于作为引脚,焊接到印刷电路板上,第二连接结构23可以是锡球。第三连接结构24用于作为引线,可以与引线进行焊接,从而通过引线将封装基板与外围电路相连,第三连接结构24可以是金属片。
作为一个示例,图9是本申请实施例提供的一种封装基板的局部结构示意图,如图9所示,第三连接结构24也可以是第一连接器。以连接器作为第三连接结构24,在将封装基板与外围电路进行连接时,可以直接进行插拔,不需要进行焊接,操作方便。
图10是本申请实施例提供的一种封装结构的示意图。如图10所示,该封装结构包括裸芯片100和封装基板200,该封装基板200可以是如图1~9所示的任一种封装基板,本申请实施例以图4所示的封装基板为例。该裸芯片100位于封装基板200的本体20的第一表面20a,且与位于本体20的第一表面20a的多个第一连接结构22相连。
如图10所示,裸芯片100可以通过锡球与位于封装基板200的本体20表面的第一连接结构22焊接。
基于上述结构,由于封装基板200的多个第一连接结构22中的一部分是与第二连接结构23相连的,另一部分是与第三连接结构24相连的,因此第二连接结构23和第三连接结构24均可以作为封装结构的引脚使用。而第二连接结构23和第三连接结构24分布于本体20的不同表面,从而充分利用了本体20的表面进行引脚的布置,减少了第二表面20b的引脚数量,可以采用面积更小的封装基板200制造封装结构,有利于减小封装尺寸。
图11是本申请实施例提供的一种封装结构的示意图。如图11所示,该封装结构还包括保护件300。该保护件300位于本体20的第一表面20a,且与第一表面20a相连。该保护件300与第一表面20a围成一容纳空间A,裸芯片100位于容纳空间A中。通过保护件300罩住裸芯片100,将裸芯片100与外界隔开,能够避免裸芯片100受损。
在一些实施例中,保护件300可以包括支撑框301和盖板302。该盖板302位于支撑框301远离封装基板200的一侧,且与支撑框301相连,支撑框301的另一侧与本体20的第一表面20a相连。
封装结构通常包括无盖的(Lidless)和有盖的(Lidded)。
对于无盖的,作为一种示例,如图11所示,支撑框301可以是加强环(ring),盖板302可以是散热器。加强环环绕裸芯片100布置,将散热器支离封装基板200的表面,使散热器与封装基板200的表面之间形成容纳空间A。散热器可以与裸芯片100远离封装基板200的一面接触,使裸芯片100在工作时产生的热量能够传导至散热器,并通过散热器快速散发。散热器与裸芯片100之间还可以设置有导热硅脂,使裸芯片100与散热器之间能够更快地进行热交换。
对于有盖的,作为一种示例,图12是本申请实施例提供的一种封装结构的示意图。如图12所示,支撑框301和盖板302可以为一体结构,保护件300为上盖(lid)。上盖扣在封装基板200上,为裸芯片100提供保护。上盖的内壁,即盖板302靠近封装基板200的表面也可以与裸芯片100保持接触,使裸芯片100在工作时产生的热量可以传导至上盖,通过上盖的表面进行散发,起到加速散热的作用。上盖与裸芯片100之间同样也可以设置有导热硅脂,以使上盖和裸芯片100之间能够更快的进行热交换。
如图11或图12所示,该封装基板200的本体20的第一表面20a也具有第三连接结构24。本申请实施例所示的方案,在第一表面20a也布置一定数量的第三连接结构24,从而将一部分引脚转移至第一表面20a。在引脚总数一定的情况下,进一步减少了第二表面20b分布的引脚数量,有利于进一步减小封装尺寸。
本申请实施例中,本体20的第一表面20a的第三连接结构24位于容纳空间A中。从而可以利用保护件300为第一表面20a的第三连接结构24提供保护。
作为一种示例,为了使这部分第三连接结构24能够与外围电路进行连接,保护件300的侧壁可以具有第二连接器3001和通孔3002中的至少一种。
例如,在图11和图12中,保护件300的侧壁具有第二连接器3001。该第二连接器3001具有两个接口,这两个接口中的一个位于保护件300的内侧壁,另一个位于保护件300的外侧壁。第二连接器3001位于保护件300内侧壁的一个接口可以与位于本体20的第一表面20a的第三连接结构24建立连接,从而可以通过第二连接器3001位于保护件300外侧壁的接口与外围电路进行连接。
图13是本申请实施例提供的一种封装结构的示意图。如图13所示,保护件300的侧壁具有通孔3002。在与外围电路进行连接时,可以在通孔3002中布置引线,将引线的一端与位于第一表面20a的第三连接结构24相连,将引线的另一端与外围电路相连。
在一些实施例中,保护件300的侧壁也可以既具有第二连接器3001,又具有通孔3002,第一表面20a的一部分第三连接结构24通过第二连接器3001与外围电路建立连接,另一部分第三连接结构24通过通孔3002中的引线与外围电路建立连接。
可选地,盖板302靠近封装基板200的一面具有凸台3021。例如图13所示,该凸台3021与裸芯片100远离封装基板200的一面接触。
凸台3021能够增大盖板302与封装基板200之间的间距,从而可以设置高度更大的支撑框301,使保护件300的侧壁面积更大。如此一来,保护件300的侧壁就可以布置更多的第二连接器3001或通孔3002。例如,如图12所示,保护件300的侧壁分布有三排第二连接器3001。如图13所示,保护件300的侧壁分布有三排通孔3002。
可选地,该封装结构还可以包括引线400和光纤500中的至少一种。
例如图12或图13所示,该封装结构还包括引线400。该引线400的一端与位于本体20的第一表面20a的第三连接结构24相连,该引线400的另一端与第二连接器3001相连,或者该引线400的另一端穿过通孔3002位于容纳空间A外。
其中,引线400可以是金属线,例如金线、铜线等。
引线400与第三连接结构24的连接方式可以取决于第三连接结构24的结构形式。例如,若第三连接结构24为焊盘,则引线400与第三连接结构24可以采用焊接的方式相连。若第三连接结构24为连接器,则引线400的端部可以具有与第三连接结构24相匹配的接头,插接在第三连接结构24上。
图14是本申请实施例提供的一种封装结构的示意图。如图14所示,该封装结构还包括光纤500。该光纤500的一端与裸芯片100相连,光纤500的另一端与第二连接器3001相连,或者光纤500的另一端穿过通孔3002位于容纳空间A外。部分裸芯片100可以输入或输出光信号。将光纤500的一端连接至裸芯片100,另一端连接至第二连接器3001,使得可以利用第二连接器3001与其他设备建立连接,将光纤500直接从通孔3002中穿出,使光纤500可以直接连接到其他的设备,实现光通讯。
图15是本申请实施例提供的一种封装结构的制造方法的流程图。如图15所示,该制造方法包括:
在步骤101中,提供一封装基板200。
其中,该封装基板200为如图1~9所示的任一种封装基板。
在步骤102中,在封装基板200的本体20的第一表面20a安装裸芯片100。其中,裸芯片100与位于封装基板200的本体20的第一表面20a的多个第一连接结构22相连。
本申请实施例还提供了一种电子设备,该电子设备可以是移动终端,如手机、平板电脑等,也可以是计算机设备,还可以是其他具有封装结构的电子设备。该电子设备可以包括如图10~图14所示的至少一个封装结构。
在制造包括保护件的封装结构时,在步骤102之后,还可以在封装基板200的本体20的第一表面20a安装保护件300。
保护件300包括支撑框301和盖板302,支撑框301和盖板302可以是分体结构,也可以是一体结构。不同的保护件300可以有不同的安装方式。
示例性地,对于图11所示的封装结构,支撑框301和盖板302是分体结构,支撑框301为加强环,盖板302为散热器。在进行安装时,可以先将加强环安装至第一表面20a,使裸芯片100位于加强环内,再将散热器安装至加强环。
可选地,散热器与加强环可以粘接。散热器可以与裸芯片100远离封装基板200的表面相接触,使裸芯片200工作时产生的热量可以传导至散热器。
可选地,在安装散热器之前,还可以在裸芯片100远离封装基板200的表面或是散热器的表面涂抹导热硅脂,使裸芯片100和散热器通过导热硅脂接触,提高裸芯片200与散热器的热交换效率。
示例性地,对于图12所示的封装结构,支撑框301和盖板302是一体结构,支撑框301和盖板302构成上盖。在裸芯片200安装后,可以将上盖固定到封装基板200上,使上盖罩住裸芯片200。
可选地,在安装上盖之前,还可以在裸芯片100远离封装基板200的表面或是上盖的内表面涂抹导热硅脂,使裸芯片100和上盖通过导热硅脂接触,提高裸芯片200与上盖的热交换效率。
为了在封装结构中布置引线400和光纤500中的至少一种,在安装保护件300之前还可以在保护件300的侧壁形成第二连接器3001和/或通孔3002,然后在第一表面20a安装保护件300时,布置引线400和光纤500中的至少一种。
示例性地,形成第二连接器3001时,可以在支撑框301的侧壁钻孔,并将第二连接器3001固定到钻出的孔中。形成通孔3002时,可以直接在支撑框301的侧壁钻出通孔3002。
作为一种示例,对于图11所示的封装结构,支撑框301和盖板302是分体结构,可以先将支撑框301固定到第一表面20a,再将引线400的一端与位于第一表面20a的第三连接结构24相连,然后将引线400的另一端与支撑框301侧壁的第二连接器3001相连,或者将引线400的另一端从支撑框301侧壁的通孔3002中穿出,最后再将盖板302连接到支撑框301。
对于图12所示的封装结构,支撑框301和盖板302是一体结构,可以先将引线400的一端与位于第一表面20a的第三连接结构24相连,然后将引线400的另一端与支撑框301侧壁的第二连接器3001相连,或者将引线400的另一端从支撑框301侧壁的通孔3002中穿出,最后再将保护件300整体固定到支撑框301。
引线400与第三连接结构24的连接方式可以基于第三连接结构24的具体结构。例如,若第三连接结构24为焊盘,则引线400可以与第三连接结构24焊接;若第三连接结构24为连接器,则引线400可以与第三连接结构24插接。
光纤500的布置方式与引线400的布置方式区别仅在于,光纤500的一端不与位于第一表面20a的第三连接结构24相连,而是与裸芯片100相连。若封装结构既包括引线400也包括光纤500,则引线400和光纤500可以同时布置。
图16是本申请提供的一种电子设备的局部结构示意图。如图16所示,该电子设备包括印刷电路板7000和至少两个封装结构8000。
封装结构8000与印刷电路板7000可以焊接连接。不同的封装结构8000之间可以通过印刷电路板7000内部的电路7001相连,也可以通过引线400或光纤500相连。
例如图16所示,不同封装结构8000的第二连接结构23可以通过印刷电路板7000内部的电路7001相连。不同封装结构8000的第三连接结构24可以通过引线400相连,不同封装结构8000的裸芯片100可以通过光纤500相连。
本申请实施例中,该封装基板的第二连接结构和第三连接结构都可以作为引脚,在需要设置的引脚总数相同的情况下,将部分引脚转移至本体的侧面上,从而减少了第二表面的引脚数量,不仅有利于减小封装尺寸,而且不同封装结构8000之间在建立连接时,除了可以通过印刷电路板7000内部的电路相连以建立连接,还可以通过引线400连接不同封装结构8000的第三连接结构24以建立连接,从而也降低了对于印刷电路板7000的要求,使印刷电路板7000内部的电路7001可以得到简化。
以上所述仅为本申请一个实施例,并不用以限制本申请,凡在本申请的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本申请的保护范围之内。
Claims (19)
1.一种封装基板,其特征在于,包括本体(20),所述本体(20)具有多个金属布线(21);
所述本体(20)具有第一表面(20a)、第二表面(20b)和侧面(20c),所述侧面(20c)连接所述第一表面(20a)和所述第二表面(20b);
所述第一表面(20a)具有多个第一连接结构(22),用于连接裸芯片;
所述第二表面(20b)具有第二连接结构(23),用于作为引脚;
所述侧面(20c)具有第三连接结构(24),用于作为引脚;
所述多个第一连接结构(22)中的一部分第一连接结构(22)通过所述金属布线(21)与所述第二连接结构(23)相连,所述多个第一连接结构(22)中的另一部分第一连接结构(22)通过所述金属布线(21)与所述第三连接结构(24)相连。
2.根据权利要求1所述的封装基板,其特征在于,所述侧面(20c)具有至少两排所述第三连接结构(24),至少两排所述第三连接结构(24)在所述本体(20)的厚度方向上间隔分布。
3.根据权利要求1或2所述的封装基板,其特征在于,位于所述侧面(20c)的所述第三连接结构(24)与所述第二表面(20b)的最小间距不小于位于所述侧面(20c)的所述第三连接结构(24)与所述第一表面(20a)的最小间距。
4.根据权利要求1~3任一项所述的封装基板,其特征在于,所述第一表面(20a)还具有所述第三连接结构(24)。
5.根据权利要求4所述的封装基板,其特征在于,所述第一表面(20a)具有多个所述第三连接结构(24),位于所述第一表面(20a)的多个所述第三连接结构(24)围绕所述多个第一连接结构(22)分布。
6.根据权利要求1~5任一项所述的封装基板,其特征在于,所述第三连接结构(24)为焊盘或第一连接器。
7.一种封装结构,其特征在于,包括裸芯片(100)和如权利要求1所述的封装基板(200);
所述裸芯片(100)位于所述第一表面(20a),且与所述多个第一连接结构(22)相连。
8.根据权利要求7所述的封装结构,其特征在于,所述第一表面(20a)还具有所述第三连接结构(24)。
9.根据权利要求8所述的封装结构,其特征在于,所述封装结构还包括保护件(300),所述保护件(300)位于所述第一表面(20a),且与所述第一表面(20a)相连;
所述保护件(300)与所述第一表面(20a)围成一容纳空间(A),所述裸芯片(100)和所述第一表面(20a)的所述第三连接结构(24)均位于所述容纳空间(A)中;
所述保护件(300)的侧壁具有第二连接器(3001)和通孔(3002)中的至少一种,所述第二连接器(3001)具有两个接口,所述两个接口中的一个位于所述保护件(300)的内侧壁,另一个位于所述保护件(300)的外侧壁。
10.根据权利要求9所述的封装结构,其特征在于,
所述封装结构还包括引线(400)和光纤(500)中的至少一种;
所述引线(400)的一端与位于所述第一表面(20a)的所述第三连接结构(24)相连,所述引线(400)的另一端与所述第二连接器(3001)相连,或者所述引线(400)的另一端穿过所述通孔(3002)位于所述容纳空间(A)外;
所述光纤(500)的一端与所述裸芯片(100)相连,所述光纤(500)的另一端与所述第二连接器(3001)相连,或者所述光纤(500)的另一端穿过所述通孔(3002)位于所述容纳空间(A)外。
11.根据权利要求9或10所述的封装结构,其特征在于,
所述保护件(300)包括支撑框(301)和盖板(302),所述盖板(302)位于所述支撑框(301)远离所述封装基板(200)的一侧,且与所述支撑框(301)相连,所述支撑框(301)的另一侧与所述第一表面(20a)相连;
所述盖板(302)靠近所述封装基板(200)的一面具有凸台(3033),所述凸台(3033)与所述裸芯片(100)远离所述封装基板(200)的一面接触。
12.根据权利要求11所述的封装结构,其特征在于,所述盖板(302)为散热器。
13.一种电子设备,其特征在于,包括至少一个如权利要求7~12任一项所述的封装结构(8000)。
14.一种封装结构的制造方法,其特征在于,包括:
提供一封装基板(200),所述封装基板(200)为如权利要求1所述的封装基板;
在所述封装基板(200)的本体(20)的第一表面(20a)安装裸芯片(100),所述裸芯片(100)与所述第一表面(20a)的多个第一连接结构(22)相连。
15.根据权利要求14所述的方法,其特征在于,所述第一表面(20a)还具有所述第三连接结构(24)。
16.根据权利要求15所述的方法,其特征在于,还包括:
在所述第一表面(20a)安装保护件(300),所述保护件(300)与所述第一表面(20a)围成一容纳空间(A),所述裸芯片(100)和所述第一表面(20a)的所述第三连接结构(24)均位于所述容纳空间(A)中,所述保护件(300)的侧壁具有第二连接器(3001)和通孔(3002)中的至少一种,所述第二连接器(3001)具有两个接口,所述两个接口中的一个位于所述保护件(300)的内侧壁,另一个位于所述保护件(300)的外侧壁。
17.根据权利要求16所述的方法,其特征在于,所述在所述第一表面(20a)安装保护件(300),包括:
布置引线(400)和光纤(500)中的至少一种,所述引线(400)的一端与位于所述第一表面(20a)的所述第三连接结构(24)相连,所述引线(400)的另一端与所述第二连接器(3001)相连,或者所述引线(400)的另一端穿过所述通孔(3002);所述光纤(500)的一端与所述裸芯片(100)相连,所述光纤(500)的另一端与所述第二连接器(3001)相连,或者所述光纤(500)的另一端穿过所述通孔(3002);
将所述保护件(300)固定至所述封装基板(200),使所述裸芯片(100)、所述第一表面(20a)的所述第三连接结构(24)均位于所述容纳空间(A)中。
18.根据权利要求16或17所述的方法,其特征在于,
所述保护件(300)包括支撑框(301)和盖板(302),所述盖板(302)位于所述支撑框(301)远离所述封装基板(200)的一侧,且与所述支撑框(301)相连,所述支撑框(301)的另一侧与所述第一表面(20a)相连;
所述盖板(302)靠近所述封装基板(200)的一面具有凸台(3033),所述凸台(3033)与所述裸芯片(100)远离所述封装基板(200)的一面接触。
19.根据权利要求18所述的方法,其特征在于,所述盖板(302)为散热器。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011004103.7A CN114256188A (zh) | 2020-09-22 | 2020-09-22 | 封装基板、封装结构、电子设备及制造方法 |
EP21196336.8A EP3971962A1 (en) | 2020-09-22 | 2021-09-13 | Packaging structure and manufacturing method |
US17/447,993 US11854953B2 (en) | 2020-09-22 | 2021-09-17 | Packaging substrate, packaging structure, electronic device, and manufacturing method to reduce a packaging size |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011004103.7A CN114256188A (zh) | 2020-09-22 | 2020-09-22 | 封装基板、封装结构、电子设备及制造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114256188A true CN114256188A (zh) | 2022-03-29 |
Family
ID=77774686
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011004103.7A Pending CN114256188A (zh) | 2020-09-22 | 2020-09-22 | 封装基板、封装结构、电子设备及制造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11854953B2 (zh) |
EP (1) | EP3971962A1 (zh) |
CN (1) | CN114256188A (zh) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900008995B1 (ko) * | 1986-12-19 | 1990-12-17 | 페어차일드 세미콘덕터 코포레이션 | 고주파 반도체 소자용 세라믹 패키지 |
US5268533A (en) * | 1991-05-03 | 1993-12-07 | Hughes Aircraft Company | Pre-stressed laminated lid for electronic circuit package |
JPH05102262A (ja) * | 1991-10-03 | 1993-04-23 | Hitachi Ltd | 半導体装置及びそれを実装した実装装置 |
JP4784689B2 (ja) * | 2008-03-07 | 2011-10-05 | 株式会社村田製作所 | 電子部品およびその製造方法 |
JP5263895B2 (ja) * | 2010-01-12 | 2013-08-14 | ルネサスエレクトロニクス株式会社 | 半導体装置、及び半導体装置の製造方法 |
JP6501606B2 (ja) * | 2015-05-19 | 2019-04-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
2020
- 2020-09-22 CN CN202011004103.7A patent/CN114256188A/zh active Pending
-
2021
- 2021-09-13 EP EP21196336.8A patent/EP3971962A1/en active Pending
- 2021-09-17 US US17/447,993 patent/US11854953B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US20220093497A1 (en) | 2022-03-24 |
EP3971962A1 (en) | 2022-03-23 |
US11854953B2 (en) | 2023-12-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7960827B1 (en) | Thermal via heat spreader package and method | |
KR102327548B1 (ko) | 반도체 패키지 | |
US20090321959A1 (en) | Chip Arrangement and Method of Manufacturing a Chip Arrangement | |
WO2011142581A2 (ko) | 적층형 반도체 패키지 | |
KR100973722B1 (ko) | 방열기를 가지는 전자 모듈 어셈블리 | |
KR20030035799A (ko) | 반도체 모듈 | |
KR20130089473A (ko) | 반도체 패키지 | |
US12040279B2 (en) | Through-core via | |
US6643136B2 (en) | Multi-chip package with embedded cooling element | |
US6091142A (en) | Assembly for dissipating heat from a stacked semiconductor package | |
KR20060039044A (ko) | 스택형 반도체 멀티칩 패키지 | |
CN212660367U (zh) | 一种优化电源芯片散热性能的pcb板结构 | |
KR20220077762A (ko) | 방열층을 포함한 반도체 패키지 | |
CN114464585B (zh) | 一种半导体基板、半导体器件、集成电路系统和电子设备 | |
CN114256188A (zh) | 封装基板、封装结构、电子设备及制造方法 | |
CN116613116A (zh) | 半导体封装件 | |
CN102468261B (zh) | 四方扁平无引脚封装及与其相适应电路板 | |
US6747352B1 (en) | Integrated circuit having multiple power/ground connections to a single external terminal | |
JP4639731B2 (ja) | 半導体装置の実装方法 | |
KR100353224B1 (ko) | 반도체 칩 모듈 | |
CN220474621U (zh) | 线路载板及电子封装体 | |
CN113169153A (zh) | 一种芯片的封装结构 | |
TWI781863B (zh) | 平面式多晶片裝置 | |
US7939951B2 (en) | Mounting substrate and electronic apparatus | |
KR20240106875A (ko) | 기판 모듈 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |