CN106104800A - 定向finfet电容器结构 - Google Patents

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Abstract

一种用于在FinFET器件内制造电容器的方法包括图案化具有第一凹槽的第一栅极互连材料(138‑1)。该方法还包括图案化在第一凹槽处耦合至第一栅极互连材料的第一沟槽互连材料(132‑1)以形成FinFET电容性结构的第一极板。

Description

定向FINFET电容器结构
相关申请的交叉引用
本申请依据35U.S.C.§119(e)要求于2014年2月28日提交的题为“DIRECTIONALFINFET CAPACITOR STRUCTURES(定向FINFET电容器结构)”的美国临时专利申请No.61/946,553的权益，其公开内容全部通过援引明确纳入于此。
背景
领域
本公开的各方面涉及半导体器件，尤其涉及使用鳍(FinFET)沟道的场效应晶体管(FET)结构中的电容器结构。
背景技术
FinFET结构在集成电路中具有减小的晶体管芯片面积。FinFET结构使用附加层来连接至FinFET器件的源极/漏极触点和栅极触点。集成电路中的FinFET器件之间的空间也有所减小。这些空间通常未被使用以允许器件之间的隔离。其他结构(诸如电容器)仍具有较大的芯片面积，这使得整个集成电路的缩放更加困难。电容器通常制造在金属互连层中，并且通常制造在电路中的“金属1”(M1)层之上的层中。这些结构减少了FinFET结构和器件中的大小减小的晶体管的一些优点。
概述
一种用于从FinFET器件的中部制程(MOL)层制造电容器的方法包括图案化具有第一凹槽的第一栅极互连材料。该方法还包括图案化在第一凹槽处耦合至第一栅极互连材料的第一沟槽互连材料以形成FinFET电容性结构的第一极板。
一种包括FinFET器件中的中部制程(MOL)层的电容器包括具有第一凹槽的第一栅极互连材料。该MOL层进一步包括第一层叠沟槽互连材料，其在第一凹槽处耦合至第一栅极互连材料以形成FinFET电容性结构的第一极板。该MOL层还可包括具有第二凹槽的第二栅极互连材料。该MOL层还可包括第二层叠沟槽互连材料，其在第二凹槽处耦合至第二栅极互连材料以形成FinFET电容性结构的第二极板。
一种包括FinFET器件中的中部制程(MOL)层的器件包括用于互连具有第一凹槽的第一栅极的第一栅极互连装置。该器件还包括用于互连在第一凹槽处耦合至第一栅极互连装置的第一沟槽以形成FinFET电容性结构的第一极板的第一沟槽互连装置。该器件还可包括用于互连具有第二凹槽的第二栅极的第二栅极互连装置。该器件还可包括用于互连在第二凹槽处耦合至第二栅极互连装置的第二沟槽以形成FinFET电容性结构的第二极板的第二沟槽互连装置。
这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。
附图简述
为了更全面地理解本公开，现在结合附图参阅以下描述。
图1示出了解说包括FinFET结构的集成电路(IC)器件的横截面视图。
图2解说了如图1中所示的器件的俯视图。
图3A-3D解说了根据本公开的一方面的电容性层和形状的视图。
图4解说了根据本公开的一方面的电容器结构。
图5解说了根据本公开的另一方面的电容器结构。
图6A-6C解说了单器件和阵列布置中根据本公开的进一步方面的电容器结构。
图7A-7H解说了根据本公开的各方面的电容器结构。
图8A-8B解说了根据本公开的进一步方面的电容器结构。
图9A和9B解说了根据本公开的各方面的电容器结构。
图10是解说用于创建FinFET电容性结构的方法的过程流图。
图11是示出其中可有利地采用本公开的一方面的示例性无线通信系统的框图。
图12是解说用于半导体组件(诸如以上公开的电容性器件)的电路、布局以及逻辑设计的设计工作站的框图。
详细描述
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以便避免淡化此类概念。如本文所述的，术语“和/或”的使用旨在代表“可兼性或”，而术语“或”的使用旨在代表“排他性或”。
半导体制造工艺通常被分为三个部分：前端制程(FEOL)、中部制程(MOL)和后端制程(BEOL)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。然而，中部制程的栅极和端子触点形成是制造流程的越发有挑战的部分，特别是对于光刻图案化而言。后端制程包括形成互连和电介质层用于耦合至FEOL器件。这些互连可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造。
更近期以来，用于电路系统的互连级的数量已经因如今在现代微处理器中被互连的大量晶体管而显著增加。用于支持增大数量的晶体管的增大数量的互连级涉及更错综复杂的中部制程以执行栅极和端子触点形成。
如本文所述，中部制程互连层可指代用于将第一导电层(例如，金属1(M1))连接至集成电路的氧化物扩散(OD)层以及用于将M1连接至该集成电路的有源器件的导电互连。用于将M1连接至集成电路的OD层的中部制程互连层可被称为“MD1”和“MD2”。用于将集成电路的M1连接至该集成电路的多晶栅极的中部制程互连层可被称为“MP”。
图1示出了解说包括FinFET结构的集成电路(IC)器件的横截面视图。IC器件100包括半导体基板(例如，硅晶片)102，其在隔离材料104内具有浅沟槽隔离(STI)区。基板102内有注入区106，并且隔离材料104内有多晶分隔件150、漏极区110、源极区112、主多晶114(PO)和虚设多晶区116。沟道区118(或主多晶114周围)位于注入区106之间，并且通过控制主多晶114上的电压，漏极区110和源极区112、沟道区118选择性地传导电流。
另一层隔离材料120耦合至隔离材料104，隔离材料120可以是与隔离材料104类似的材料，并且可以是二氧化硅层或其他材料层。隔离材料120被图案化以暴露漏极区110和源极区112，并且隔离材料120的暴露区域填充有沟槽硅化物122或其他导电材料。沟槽硅化物122沟槽通常被认为是第一MOL互连层，并且可被称为一组有源(氧化物扩散(OD))触点或金属扩散(MD1)触点。第一MOL导电层可包括钨、铜、或其他类似导电材料。
尽管虚设多晶区108、主多晶114和虚设多晶区116被称为“多晶”并且可由多晶硅制成，但是这些区域可由允许与多晶硅类似的电连接的其他材料制成而不脱离本公开的范围。此外，虚设多晶区108、主多晶114和虚设多晶区116可包括其他结构或材料(诸如二氧化硅)而不脱离本公开的范围。
在图1中，隔离材料124和隔离材料126形成在隔离材料120上。隔离材料120、隔离材料124和隔离材料126被选择性地图案化以提供至虚设多晶区108、沟槽硅化物122、主多晶114和虚设多晶区116的若干连接。沟槽互连128(其可被称为漏极沟槽互连或“漏极CA沟槽”)耦合至与漏极区110耦合的沟槽硅化物122。类似地，沟槽互连130(其可被称为源极沟槽互连或“源极CA沟槽”)耦合至与源极区112耦合的沟槽硅化物122。沟槽互连132(其可被称为虚设沟槽互连或“虚设CA沟槽”)耦合至隔离材料120。漏极CA沟槽互连128、源极CA沟槽互连130和虚设CA沟槽互连132可被称为金属扩散(MD2)触点、沟槽互连、或CA互连。
栅极互连134(其可被称为虚设栅极互连或“虚设CB”)耦合至虚设多晶区116。类似地，栅极互连136(其可被称为主栅极互连或“主CB”)耦合至主多晶114。栅极互连138(其可被称为虚设栅极互连或“虚设CB”)未耦合至任何多晶层。栅极互连(例如，134-138)可被称为金属至多晶(MP)栅极触点、栅极互连、或CB互连。
隔离层140和隔离层142耦合至隔离材料126。隔离层140和隔离层142被选择性地图案化以创建暴露栅极互连134(虚设CB)、漏极CA沟槽互连128、栅极互连136(主CB)、源极CA沟槽互连130、沟槽互连132(虚设CA)和栅极互连138(虚设CB)的开口。这些开口填充有导电材料以形成通孔144，其通常被称为通孔零(例如，“V0”)材料层。另一导电层146(其通常被称为“金属1”或“M1”层)耦合至通孔144以允许选择性地电耦合至IC器件100中的结构。图2解说了如图1所示的器件的俯视图，并且解说了源极区112和漏极区110在虚设多晶区108下面延伸。源极区112和漏极区110的边缘可延伸至虚设多晶区108的中心。
在一些集成电路设计中，可使用导电层146和更远离基板102的其他层来制造电容性器件。在本公开的一个方面，可以用沟槽互连(例如，132-138)来制造电容性器件。沟槽互连(例如，132-138)可以不采用如图1所示的下面的多晶层。此外，沟槽互连(例如，132-138)可以不耦合至漏极区110、源极区112或多晶区(例如，主多晶114和虚设多晶区116)，诸如沟槽互连132。此外，可以是对于FinFET设计特有的沟槽互连(例如，128-138)在本公开的一个或多个方面交叠。沟槽互连(例如，128-138)的这种交叠形成电容器结构可以增大IC器件100的每单位面积电容(例如，电容器密度)。
尽管在图1中被示为分开的层和/或体积，但是许多互连可被制造为IC器件100内的单层或单沟槽。作为示例而非限定，主多晶114和一半高度的栅极互连136(例如，主CB)可被制造为单个结构。此外，栅极互连136(例如，主CB)和耦合至栅极互连136(例如，主CB)的通孔144可被制造为单个结构。同样，沟槽硅化物122和漏极CA(例如，沟槽互连128)、和/或沟槽硅化物122和沟槽互连130(例如，源极CB)可被制造为单个结构。此外，沟槽互连128(漏极CA)或沟槽互连130(源极CA)可与通孔144组合为单个结构。本公开不限于图1中所示的结构。
图3A-3D解说了根据本公开的一方面的电容性器件的视图。图3A解说了根据本公开的各方面的电容性器件的俯视图。器件300包括第一CA沟槽互连(例如，虚设CA沟槽互连)132-1，其可在第一方向330上被图案化。第一栅极互连138-1可在第二方向332上被图案化。若期望，第一方向330和第二方向332可彼此垂直。第一方向330和第二方向332也可基于制造厂规范、设计规则、或器件300的其他设计限制而被指定为特定方向。作为示例而非限定，可因制造厂要求或限制而在某个方向上允许沟槽互连132(虚设CA)，并且可因制造厂要求或限制而仅在横向上允许栅极互连138(虚设CB)。然而，本公开的一个方面允许沟槽互连132(例如，CA)和栅极互连138彼此交叠，从而CA和CB互连可被布置为电容器。在图3A中，该俯视图解说了CA和CB互连的不同交叠形状，其在交叠部分处可以变圆或被布置成任何其他类似的形状。
第一栅极互连138-1(第一虚设CB)和第一沟槽互连132-1(第一虚设CA)的交叠的立体图在图3B和3C中示出。第一栅极互连138-1的宽度可以更窄、更宽、或与第一沟槽互连132-1的宽度相同。在图3B中示出了第一栅极互连138-1与第一沟槽互连132-1之间的空间。所示出的空间可解说不同元件；第一沟槽互连132-1与第一栅极互连138-1电和/或机械地耦合。在本公开的一方面，第一沟槽互连132-1和第一栅极互连138-1可被用作电容器或电容性器件的极板。通过将第一沟槽互连132-1与第一栅极互连138-1交叠，可增大半导体器件的电容器密度，而不是在导电层146中、或在第一沟槽互连132-1和第一栅极互连138-1中的仅一者中单独实现电容器结构。
图3D解说了根据本公开的一方面的电容器器件320的俯视图。电容器器件310包括第一沟槽互连132-1(第一虚设CA)和第二沟槽互连132-2(第二虚设CA)，它们可在第一方向330上被图案化。第一栅极互连138-1(第一虚设CB)和第二栅极互连138-2(第一虚设CB)可在第二方向332上被图案化。若期望，第一方向330和第二方向332可彼此垂直。第一方向330和第二方向332也可基于制造厂规范、设计规则、或电容器器件320的其他设计限制而被指定为特定方向。
作为示例而非限定，可因制造厂要求或限制而在某个方向上允许沟槽互连132(例如，虚设CA)。相反，可因制造厂要求或限制而仅在横向上允许栅极互连138(虚设CB)。然而，根据需要，本公开的一个方面允许沟槽互连132(CA)和栅极互连138在任何方向上且采取任何形状。作为示例而非限定，第一虚设CA沟槽互连132-1和第一栅极互连138-1交叠的区域可以是圆形或不规则形状而不脱离本公开的范围。
第一虚设CA沟槽互连132-1与第一栅极互连138-1之间的交叠区域306在交叠区域306处形成电连接。由于交叠区域306为第一虚设CA沟槽互连132-1和第一栅极互连138-1提供了共用表面区域或凹槽以进行机械和电连接，因此在没有通孔或其他层间电连接的情况下创建了该交叠区域处的电连接。
类似地，交叠区域308创建了第二虚设CA沟槽互连132-2与第二栅极互连138-2之间的第二电连接。第一虚设CA沟槽互连132-1和第一栅极互连138-1形成电容器的一个极板。另外，第二虚设CA沟槽互连132-2和第二栅极互连138-2形成电容器的另一极板。第一虚设CA沟槽互连132-1与第二虚设CA沟槽互连132-2之间的电容被解说为电容器器件310。第一栅极互连138-1与第二栅极互连138-2之间的电容被示为电容器312。电容器器件310的总电容是电容器器件310和电容器312的组合。
由于沟槽互连132和栅极互连138可在没有通孔或其他互连的情况下电连接，因此本公开的此方面中的电容器结构比在其他层中制造的先前电容器结构更易于制造。此外，可在先前未包含任何器件的芯片区域中制造沟槽互连132和栅极互连138，这可增大集成电路的每单位面积电容器密度。
条纹式电容器结构
图4解说了根据本公开的一方面的电容器结构。如图4所示，多个沟槽互连132和栅极互连138被布置在器件400中。通孔402将器件400的一个极性(例如，正极性)耦合至导电互连层(例如，金属1(M1))。另一组通孔404将另一极性(例如，负极性)耦合至导电层。器件400的结构可被称为“斑马”结构、条纹阵列、和/或条纹式结构阵列。尽管图4中示出了特定模式，但是通孔402和404可连接至器件400的任何部分。此外，通孔402和404可在器件400的其他层中被连接在一起以将这些“条纹”耦合在一起。
图5解说了根据本公开的另一方面的电容器结构。如图5所示，两个浮置漏极或源极沟槽互连(CA)138以及一系列栅极互连(CB)132被置于器件500中。多个沟槽互连132在多个栅极互连138之间创建了交替极性的“指(fingers)”。通孔402将器件400的一个极性(例如，正极性)耦合至导电互连层(例如，金属1(M1))。另一通孔404将另一极性(例如，负极性)耦合至导电层。器件400的结构可被称为另一种“斑马”结构、条纹阵列、和/或条纹式结构阵列。尽管图5中示出了特定位置，但是通孔402和404可连接至器件500的任何部分。此外，通孔402和404可在器件500的其他层中被连接在一起以将这些“指”耦合在一起。
环状电容器结构
图6A到6C解说了根据本公开的另一方面的电容器结构。电容器600被布置成关于图1-5所描述的互连的“圈状(donut)”或环状结构。CB互连602和604通过上层(例如，通孔402和/或404)耦合至电容器的一个极板，并且CB互连606和608耦合沟槽互连132(虚设CA)。沟槽互连128和沟槽互连130(源极/漏极CA)被用作电容器600的一个极板或极性(其可以是电容器600的负极板)，因为沟槽互连(例如，沟槽互连128和沟槽互连130(源极/漏极CA))邻近沟槽硅化物122。CB互连602、604到主多晶114(PO)的连接创建了电容器600的另一极性，其可以是负极性。电容器600的外“环”或外圈是CB互连606、608和沟槽互连132(虚设CA)的连接。在此布置中，CB互连602和604不与虚设CA互连632交叠。另外，CB互连606、608耦合至虚设多晶区108和虚设多晶区116。
在图6B中，电容器结构650解说了根据本公开的一方面的圈状或环状结构。围绕MOS器件702(被圈起)形成第一层栅极互连134(示为区域203和区域206)和第一层沟槽互连132(示为区域303和区域307)。这可形成电容器结构650的一个电容器端子。第二层沟槽互连132(示为区域201和区域207)和第二层栅极互连(示为区域302和区域309)是另一电容器端子。第三层栅极互连138(示为区域200和区域208)和第三层栅极互连134(示为区域301和区域311)充当第一电容器端子的另一极板。栅极互连区域204和205形成连接至多晶栅极的正端子或负端子。栅极互连区域204和205经由通孔通过另一导电层(例如，金属1(M1)层)连接至沟槽互连区域304和305。主多晶114为浮置端子611。实际多晶栅极612充当正端子或负端子。如果栅极互连区域204和/或205充当正端子，则第一层区域(例如，203、206、303和306)充当栅极互连区域204和205的相对端子。因此该环状结构的第一、第二、和第三层为彼此相反的极性。
图6C还示出了图6B的环状结构的第一层(例如，CP 203/206和CA303/306)、该环状结构的第二层、以及该环状结构的第三层是如何经由通孔660或通孔662通过另一导电层670(例如，M1)来连接的。通孔660连接至电容器的一个端子且通孔662连接至电容器的另一端子。其他导电层672由此可交替地连接至电容器的正端子和负端子。
纵向电容器结构
图7A解说了电容器结构712，其中干线(trunk)714(其可以是沟槽互连132)使用通孔402和/或404连接至一些栅极互连。在一个配置中，干线714可以是电容器结构712的正极性或极板。根据需要，另一干线714可被添加到电容器结构712以围绕该器件的有源区域，这将是与图6A中所示的结构类似的结构。这样的结构可被称为纵向电容器。此外，电容器结构712可改变大小、或“伸展”以增大电容器结构712的电容。尽管以纵向配置示出，但是可取决于电容器结构712内使用的层，可以按“横向”配置或其他取向来形成或制造电容器结构712。
图7B解说了耦合至干线714并创建电容器结构712的一个极板的多个栅极互连134用通孔404耦合在一起，通孔404随后耦合至导电结构716。导电结构716可以在导电层146中，导电层146可以是该器件的第一导电互连(例如，金属1(M1))层。未耦合至干线714且创建电容器结构712的另一极板的栅极互连用通孔402耦合在一起，通孔402随后耦合至一个或多个导电结构。导电结构716和导电结构718随后被访问以对电容器结构712进行充电和放电。
在本公开的一些方面，由于特定区域限制，可能期望仅在横向或纵向上扩展而不是在这两者上扩展。电容器结构704和电容器结构712可被用于其中不可能或不期望围绕器件的有源区域但仍可指定电容的集成电路区域。
图7C解说了耦合至导电结构716和导电结构718的第二导电结构720，其可以是第二导电互连层(例如，金属2(M2))。第二导电结构720可在与导电结构718不同的方向上耦合至该结构。图7D解说了导电结构716在通孔722处耦合至第二导电结构且导电结构718在通孔724处耦合至第二导电结构。
涵盖型电容器结构
图7E解说了根据本公开的一方面的电容性结构的阵列。器件750具有三个插入区752-756。每个插入区752-756可形成单独的电容性结构。插入区752-756可串联连接、并联连接，或者可单独作为个体电容性结构。此外，插入区752-756可充当器件750或耦合至器件750的其他器件的电容性结构。
图7F是插入区之一752的特写视图。在图7F中，沟槽互连132耦合至电容性结构的栅极互连138/138-1，其可为正极板。多个主多晶114耦合至栅极互连138-1。该电容性结构的另一极板由沟槽互连137(CB)形成。此外，栅极互连138围绕或涵盖其他栅极互连中的一者或多者(例如，137)。这允许附加电容，并且还在特定电路上的器件阵列内按需提供单独的附加电容性结构。
图7G是插入区754的特写视图。图7G解说了电容性结构可位于注入区106之间以使用可能原本未被使用的芯片区域。栅极互连138耦合至该电容性结构的极板，其可以是与主多晶114相同的极板。该电容性结构的另一极板耦合至沟槽互连130。同样，一个或多个沟槽互连137可被其他栅极互连138和部分栅极互连134围绕。
图7H是插入区756的特写视图，其类似于图7G中所示的特写视图。插入区756将栅极互连138解说为电容性结构的负极板，并且将沟槽互连137解说为电容性结构的正极板。由于插入区756接近单元或另一结构的边缘，注入区106的有源区不紧邻插入区756中所示的至少一些电容性结构。此外，图7H解说了栅极互连138可被分解且仍被其他互连(例如，132和/或137)围绕以形成电容性结构。被围绕的互连(例如，138)可按需使用通孔或其他互连层来连接至电容器结构极板之一。
多晶硅层-互连层电容性结构
图8A解说了根据本公开的一方面的多晶层-互连层电容器。尽管栅极互连层和沟槽互连层可被用作如本公开所描述的电容性结构的各种组件，但是多晶硅层(“多晶”)也可与栅极互连层和沟槽互连层中的一者或多者结合使用以创建本公开的各种方面中的电容性结构。如图8A所示，栅极互连134可耦合至一个或多个沟槽互连132。图8A将栅极互连134示为“横向”(即，横跨页面)，而多个沟槽互连132被示为“纵向”(即，从页面的顶部到底部)。栅极互连134和沟槽互连132的其他取向在本公开的范围内是可能的。
栅极互连134和沟槽互连132形成电容性结构的一个“极板”。对于此种电容性结构的极板，图8A中示出的指状结构是许多可能的电容性结构之一。虚设多晶区116(其也可具有与多个沟槽互连132交织的指状结构)耦合至栅极互连138。虚设多晶区116层和栅极互连138形成图8A中所示的电容性结构的另一极板。在此种结构中，栅极互连134和沟槽互连132可形成该电容性结构的正极板，并且虚设多晶区116和栅极互连138可形成该电容性结构的负极板，但是这些极板的极性可颠倒(若需要)。电容器形成在虚设多晶区116与沟槽互连132之间。
图8B解说了根据本公开的一方面的MOS器件电容器和多晶层-互连层电容器。如图8B所示，主多晶114驻留在注入区106的区域中，并且耦合至栅极互连138。尽管图8B将主多晶114示为“纵向”(即，从页面的顶部到底部)，但是主多晶114的其他取向在本公开的范围内是可能的。主多晶114和栅极互连138可形成电容性结构的一个极板。
栅极互连134耦合至沟槽互连132和沟槽互连130，并且可形成电容性结构的另一极板。在图8A示出的结构中，由主多晶114(其可包括任何虚设多晶区116)和沟槽互连130(其可包括沟槽互连130)形成的电容性结构部分形成MOS电容器。然而，由注入区106之外的多个沟槽互连132和任何主多晶114形成的电容性结构部分为多晶层-互连层电容性结构。这两个部分可用栅极互连134和/或栅极互连138耦合在一起，或者可根据需要形成单独、并联、或串联的电容器。在此种结构中，栅极互连138和主多晶114可形成电容性结构的正极板，但是这些极板的极性可颠倒(若需要)。
横向电容器结构
图9A和9B解说了根据本公开的各方面的电容器结构。图9A解说了沟槽互连132耦合至沟槽互连133以提供电容器结构704。在此布置中，互连材料的干线711(该互连材料可以是多晶互连材料)耦合至一个或多个沟槽互连133(例如，纵向CA互连)。该结构的这个部分形成电容器结构704的一个端子。互连材料的金属710耦合至另一替换纵向CA(沟槽互连132)以形成电容器结构704的另一电容器端子。这种电容器结构在沟槽互连132(正)到沟槽互连133(负)之间创建了电容，或者反之。切割多晶709被示为切割多个主多晶114。通孔405和通孔406耦合至相同极性的导电端子708和沟槽互连133(CA互连)。紧邻MOSFET器件的漏极和源极的通孔405和通孔406可以按如图9A所示的之字形图案来布置(这可能是由于制造厂规范)。具体而言，一些制造厂禁止彼此靠近地并排放置通孔405和406。
图9B解说了与图9A中所示的特征类似的特征；然而，通孔405和406被置于MOSFET器件的漏极和源极上，并且被示为线性横向布置。
图10是解说用于在FinFET器件中创建电容性结构的方法1000的过程流图。在框1002，图案化具有第一凹槽的第一栅极互连材料，如图1、3、4、5和6所示。在框1004，图案化在第一凹槽处耦合至第一栅极互连材料的第一沟槽互连材料以形成FinFET电容性结构的第一极板(例如，如图1、3、4、5和6所示)。在框1006，图案化具有第二凹槽的第二栅极互连材料。在框1008，图案化在第二凹槽处耦合至第二栅极互连材料的第二沟槽互连材料以形成FinFET电容性结构的第二极板，如图3所示。
根据本公开的进一步方面，描述了包括FinFET中的电容性结构的器件。在一个配置中，该器件包括用于互连具有第一凹槽的第一栅极的第一栅极互连装置。该第一栅极互连装置可以是栅极互连(例如，134、136和/或138)。该器件进一步包括用于互连在第一凹槽处耦合至第一栅极互连装置的第一沟槽以形成FinFET电容性结构的第一极板的第一沟槽互连装置。该第一沟槽互连装置可以是沟槽互连128、沟槽互连130和/或沟槽互连132。该器件还包括用于互连具有第二凹槽的第二栅极的第二栅极互连装置。该第二栅极互连装置可以是栅极互连(例如，134、136和/或138)。此种器件还包括用于互连在第二凹槽处耦合至第二栅极互连装置的第二沟槽以形成FinFET电容性结构的第二极板的第二沟槽互连装置。该第二沟槽互连装置可以是沟槽互连(例如，128、130和/或132)。在另一方面，前述装置可以是被配置成执行由前述装置所述的功能的任何模块或任何设备。
图11是示出其中可有利地采用本公开的一方面的示例性无线通信系统1100的框图。出于解说目的，图11示出了三个远程单元1120、1130和1150以及两个基站1140。将认识到，无线通信系统可具有远多于此的远程单元和基站。远程单元1120、1130和1150包括IC器件1125A、1125C和1125B，这些IC器件包括所公开的电容性器件。将认识到，其他器件也可包括所公开的电容性结构器件，诸如基站、交换设备、和网络装备。图11示出了从基站1140到远程单元1120、1130和1150的前向链路信号1180，以及从远程单元1120、1130和1150到基站1140的反向链路信号1190。
在图11中，远程单元1120被示为移动电话，远程单元1130被示为便携式计算机，而远程单元1150被示为无线本地环路系统中的固定位置远程单元。例如，这些远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装置)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图11解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面可以合适地在包括所公开的器件的许多设备中使用。
图12是解说用于半导体组件(诸如以上公开的电容性器件)的电路、布局以及逻辑设计的设计工作站的框图。设计工作站1200包括硬盘1201，该硬盘1201包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站1200还包括促成对电路1210或半导体组件1212(诸如根据本公开的一方面的电容性器件)的设计的显示器1202。提供存储介质1204以用于有形地存储电路1210或半导体组件1212的设计。电路1210或半导体组件1212的设计可以用文件格式(诸如GDSII或GERBER)存储在存储介质1204上。存储介质1204可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站1200包括用于从存储介质1204接受输入或者将输出写到存储介质1204的驱动装置1203。
存储介质1204上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1204上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路1210或半导体组件1212的设计。
对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。
如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的任何其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。
尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。
技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。
结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可以被实现为计算设备的组合，例如DSP与微处理器的组合、多个微处理器、与DSP核心协作的一个或多个微处理器、或任何其他此类配置。
结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。替换地，处理器和存储介质可作为分立组件驻留在用户终端中。
在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。
提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。

Claims (27)

1.一种在FinFET器件内制造电容性结构的方法，包括：
图案化具有第一凹槽的第一栅极互连材料；以及
图案化在所述第一凹槽处耦合至所述第一栅极互连材料的第一沟槽互连材料以形成FinFET电容性结构的第一极板。
2.如权利要求1所述的方法，其特征在于，所述第一栅极互连材料和所述第一沟槽互连材料以直角耦合。
3.如权利要求1所述的方法，其特征在于，所述第一栅极互连材料和所述第一沟槽互连材料被图案化在所述FinFET器件的至少一部分周围。
4.如权利要求3所述的方法，其特征在于，所述第一栅极互连材料垂直于所述FinFET器件的所述第一沟槽互连材料。
5.如权利要求3所述的方法，其特征在于，所述第一沟槽互连材料平行于所述FinFET器件的栅极。
6.如权利要求1所述的方法，其特征在于，进一步包括图案化耦合在所述第一沟槽互连材料与所述FinFET器件之间的导电层。
7.如权利要求1所述的方法，其特征在于，所述第一栅极互连材料和所述第一沟槽互连材料被布置成环状结构。
8.如权利要求1所述的方法，其特征在于，进一步包括：
图案化具有第二凹槽的第二栅极互连材料；以及
图案化在所述第二凹槽处耦合至所述第二栅极互连材料的第二沟槽互连材料以形成所述FinFET电容性结构的第二极板。
9.如权利要求8所述的方法，其特征在于，所述第一栅极互连材料、所述第二栅极互连材料、所述第一沟槽互连材料、以及所述第二沟槽互连材料被布置成交织的指状结构。
10.如权利要求8所述的方法，其特征在于，所述第一栅极互连材料、所述第二栅极互连材料、所述第一沟槽互连材料、以及所述第二沟槽互连材料被布置成条纹状结构的阵列。
11.如权利要求8所述的方法，其特征在于，进一步包括选择性地耦合所述第一栅极互连材料、所述第二栅极互连材料、所述第一沟槽互连材料、以及所述第二沟槽互连材料以创建多个电容性结构。
12.如权利要求1所述的方法，其特征在于，相邻栅极互连材料在所述FinFET电容性结构中具有相反的极性。
13.如权利要求1所述的方法，其特征在于，多晶硅区域形成所述FinFET电容性结构的第二极板的至少一部分。
14.如权利要求13所述的方法，其特征在于，所述FinFET电容性结构的所述第二极板的另一部分邻近所述FinFET器件的有源区域。
15.如权利要求1所述的方法，其特征在于，所述第一栅极互连材料和所述第一沟槽互连材料围绕所述第一栅极互连材料的耦合至所述电容性结构的第二极板的至少一个其他部分。
16.如权利要求1所述的方法，其特征在于，所述电容性结构被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
17.一种FinFET器件内的电容器，包括：
具有第一凹槽的第一栅极互连材料；
第一层叠沟槽互连材料，其在所述第一凹槽处耦合至所述第一栅极互连材料以形成FinFET电容性结构的第一极板；
具有第二凹槽的第二栅极互连材料；以及
第二层叠沟槽互连材料，其在所述第二凹槽处耦合至所述第二栅极互连材料以形成所述FinFET电容性结构的第二极板。
18.如权利要求17所述的电容器，其特征在于，所述第一栅极互连材料、所述第二栅极互连材料、所述第一层叠沟槽互连材料以及所述第二层叠沟槽互连材料被布置成环状结构。
19.如权利要求17所述的电容器，其特征在于，所述第一栅极互连材料、所述第二栅极互连材料、所述第一层叠沟槽互连材料以及所述第二层叠沟槽互连材料被布置成交织的指状结构。
20.如权利要求17所述的电容器，其特征在于，所述第一栅极互连材料、所述第二栅极互连材料、所述第一层叠沟槽互连材料以及所述第二层叠沟槽互连材料被布置成条纹状结构的阵列。
21.如权利要求17所述的电容器，其特征在于，多晶硅区域形成所述FinFET电容性结构的所述第二极板的至少一部分。
22.如权利要求17所述的电容器，其特征在于，所述FinFET电容性结构的所述第二极板邻近所述FinFET器件的有源区域。
23.如权利要求17所述的电容器，其特征在于，所述电容器被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
24.一种在FinFET器件中制造电容性结构的方法，包括：
用于图案化具有第一凹槽的第一栅极互连材料的步骤；以及
用于图案化在所述第一凹槽处耦合至所述第一栅极互连材料的第一沟槽互连材料以形成FinFET电容性结构的第一极板的步骤。
25.如权利要求24所述的方法，其特征在于，所述电容性结构被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
26.一种包括FinFET器件中的电容性结构的器件，包括：
用于互连具有第一凹槽的第一栅极的第一栅极互连装置；
用于互连在所述第一凹槽处耦合至所述第一栅极互连装置的第一沟槽以形成FinFET电容性结构的第一极板的第一沟槽互连装置；
用于互连具有第二凹槽的第二栅极的第二栅极互连装置；以及
用于互连在所述第二凹槽处耦合至所述第二栅极互连装置的第二沟槽以形成所述FinFET电容性结构的第二极板的第二沟槽互连装置。
27.如权利要求26所述的器件，其特征在于，所述器件被集成到移动电话、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、计算机、手持式个人通信系统(PCS)单元、便携式数据单元、和/或位置固定的数据单元中。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331653A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9379027B2 (en) * 2014-10-15 2016-06-28 Globalfoundries Inc. Method of utilizing trench silicide in a gate cross-couple construct
US10541243B2 (en) 2015-11-19 2020-01-21 Samsung Electronics Co., Ltd. Semiconductor device including a gate electrode and a conductive structure
US9985097B2 (en) 2016-06-30 2018-05-29 International Business Machines Corporation Integrated capacitors with nanosheet transistors
US9653480B1 (en) 2016-09-22 2017-05-16 International Business Machines Corporation Nanosheet capacitor
US10672770B2 (en) * 2018-08-14 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure
US20230253400A1 (en) * 2022-02-07 2023-08-10 Qualcomm Incorporated High density linear capacitor in semiconductor technologies

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173913A1 (en) * 2007-01-12 2008-07-24 Kabushiki Kaisha Toshiba Semiconductor device
CN101681721A (zh) * 2007-06-06 2010-03-24 高通股份有限公司 缠绕指状电容器
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
US20130270620A1 (en) * 2012-04-11 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for finfet integrated with capacitor
US20130309832A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Mos capacitors with a finfet process

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58216441A (ja) * 1982-06-10 1983-12-16 Toshiba Corp 半導体装置の多層配線構造
US6117725A (en) 1999-08-11 2000-09-12 Taiwan Semiconductor Manufacturing Company Method for making cost-effective embedded DRAM structures compatible with logic circuit processing
US6747307B1 (en) * 2000-04-04 2004-06-08 Koninklijke Philips Electronics N.V. Combined transistor-capacitor structure in deep sub-micron CMOS for power amplifiers
US6847077B2 (en) 2002-06-25 2005-01-25 Agere Systems, Inc. Capacitor for a semiconductor device and method for fabrication therefor
US7479439B2 (en) 2007-04-20 2009-01-20 International Business Machines Corporation Semiconductor-insulator-silicide capacitor
JP2009266965A (ja) * 2008-04-23 2009-11-12 Sony Corp 半導体装置
JP2010199161A (ja) * 2009-02-23 2010-09-09 Renesas Electronics Corp 半導体集積回路装置及びその製造方法
US8890288B2 (en) 2011-10-11 2014-11-18 Broadcom Corporation MOM capacitor having local interconnect metal plates and related method

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173913A1 (en) * 2007-01-12 2008-07-24 Kabushiki Kaisha Toshiba Semiconductor device
CN101681721A (zh) * 2007-06-06 2010-03-24 高通股份有限公司 缠绕指状电容器
CN103094362A (zh) * 2011-11-04 2013-05-08 台湾积体电路制造股份有限公司 3d电容器及其制造方法
US20130270620A1 (en) * 2012-04-11 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for finfet integrated with capacitor
US20130309832A1 (en) * 2012-05-15 2013-11-21 International Business Machines Corporation Mos capacitors with a finfet process

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112331653A (zh) * 2020-10-29 2021-02-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法
WO2022089586A1 (zh) * 2020-10-29 2022-05-05 长江存储科技有限责任公司 半导体器件、三维存储器及半导体器件制备方法

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