TWI509717B

TWI509717B - 多層式電路

Info

Publication number: TWI509717B
Application number: TW099127099A
Authority: TW
Inventors: Dmitri Borisovich Strukov; Julien Borghetti
Original assignee: Hewlett Packard Development Co
Priority date: 2009-08-14
Filing date: 2010-08-13
Publication date: 2015-11-21
Also published as: US9793275B2; TW201120971A; WO2011019354A1; US20120032345A1

Description

多層式電路

本發明係有關於多層式電路。

發明背景

過去數十年來，主要是藉著把電路之內之電子元件的尺寸縮減，半導體工業已改進積體電路的性能以及密度。然而，增加使這些元件之尺寸進一步縮減之困難度的若干障礙是變得明顯。用於提升積體電路之性能以及平面密度的其中一種潛在解決方案是為產生包含數個互連電路層的三維電路。

發明概要

依據本發明之一實施例，係特地提出一種多層式電路，該多層式電路包含：一個包含若干基底介層孔的基底層；一個形成於該基底層上且具有一個第一路徑規劃區的第一疊置層；及一個形成於該第一疊置層上的第二疊置層，該第二疊置層具有一個第二路徑規劃區；該第一疊置層和第二疊置層是利用同一組光罩來形成而且具有一個實質上相似的結構；在其中，該第一路徑規劃區和該第二路徑規劃區形成一個在一疊置層中之一元件與一基底介層孔之間的電氣路徑。

100、200、400‧‧‧多層式電路

105‧‧‧CMOS電路

110‧‧‧電氣路徑

115、120、125、130、215、220、225、230‧‧‧層

205‧‧‧CMOS控制電路/CMOS電路/CMOS層

210‧‧‧路徑規劃部份

235‧‧‧邏輯元件

240‧‧‧字線

245‧‧‧位元線

247‧‧‧介層孔

248‧‧‧訊號路徑

250‧‧‧上軌跡

255‧‧‧上介層孔

260‧‧‧下軌跡

265‧‧‧下介層孔

300‧‧‧交錯式陣列

302‧‧‧上線

304‧‧‧下線

306、308‧‧‧讀取/寫入/控制線

310‧‧‧可程式規劃交叉點裝置

405‧‧‧資料介層孔

410‧‧‧薄膜電晶體

415‧‧‧層選擇介層孔

510、515、520、525‧‧‧光罩

600、610、620、630‧‧‧步驟

該等附圖描繪具備於此中所述之原理的各種實施例而且是為說明書的一部份。所描繪的實施例僅是為例證而不是限制申請專利範圍的範圍。

第1圖是為於此中所述之原理之一實施例之範例多層式電路的橫截面圖。

第2圖是為於此中所述之原理之一實施例之在每一層中使用相同的光罩來產生依序地把電氣訊號傳送到每一層之電氣路徑之範例多層式電路的橫截面圖。

第3圖是為於此中所述之原理之一實施例之範例交錯閂陣列的立體圖。

第4圖是為於此中所述之原理之一實施例之包括一個交錯閂陣列與支援電路之範例多層式電路的頂視圖。

第5圖是為於此中所述之原理之一實施例之顯示通過該等層之電氣路徑之路徑規劃之範例多層式積體電路的橫截面圖。

第6圖是為於此中所述之原理之一實施例之用於形成多層式積體電路之範例方法的流程圖。

在該等圖式中，相同的標號標示相似，但不必是相同，的元件。

較佳實施例之詳細說明

製造多層式電路的成本以及複雜性是至少部份地端視被用來建構該多層式電路之獨特之光罩的數目而定。如果大量的獨特光罩被使用的話，該多層式電路的成本也會是高的。例如，如果一個多層式電路具有100層且每一層需要6個獨特光罩的話，獨特光罩總共為600個。這麼大量的光罩會使得多層式電路的建構是過度昂貴。

使用大量不同的光罩來建構一多層式電路的其中一個原因是該等輸入、輸出、和控制訊號必須被獨特地從底層控制電路路徑按規劃路線發送到在該多層式電路之內之該等層中之每一者。例如，在一個包括若干個覆於一互補式金氧半(CMOS)控制電路上之記憶體層的多層式電路中，輸入/輸出訊號的獨特路徑規劃提供希望之記憶體層的存取。然而，這獨特路徑規劃會導致在該等被用來形成在該多層式電路之內之該等層之光罩上的顯著差異。由於這些差異，大量的光罩是用來產生一多層式電路。

在後面的描述中，為了說明目的，很多特定細節被陳述俾可提供本系統以及方法之徹底的理解。然而，會察覺到的是，對於熟知此項技術的人仕而言，本裝置、系統以及方法是能夠在沒有這些特定細節之下被實施。在說明書中參照”一實施例”、”一例子”、或者相似的語言表示配合該實施例或例子所述的一特定特徵、結構、或者特色是被包括在至少該一個實施例內，但不一定被包括在其他實施例。片語”在一個實施例中”的各種例證或者在說明書中之不同位置中的類似片語不必是全部都與同一的實施例有關。

如上所述，一種路徑規劃在一多層式積體電路中之層之間之連接的習知手段使用大量獨特的光罩來形成在不同層與底層控制電路之間的軌跡。這大量的光罩增加製造多層式電路的成本以及複雜度。

第1圖是為一習知多層式電路(100)之一範例實施例的橫截面圖。根據一範例實施例，該習知多層式電路(100)包括藉由若干具有獨特之幾何之電氣路徑(110)來連接到疊置層(115,120,125,130)的CMOS電路(105)。該等具獨特幾何的電氣路徑(110)是用來提供從CMOS電路(105)之特定部份到在一特定層之內之希望位置的獨特發送路徑。然而，因為每個電氣路徑是獨特的，大量的不同光罩被用來形成在該多層式電路(100)中的層。

發現到的是，一些實質上相同的層能夠提供穿過一多層式電路之電氣路徑的獨特發送路徑。該等實質相同的層能夠利用同一組的光罩來產生。因此，製作多層式電路的成本與複雜性能夠被顯著降低。

第2圖是為一個範例多層式電路(200)的橫截面圖。該多層式電路(200)在每個層(215,220,225,230)中具有實質上相同的路徑規劃區(210)俾形成在該CMOS電路(205)與該等層之內之適當元件之間的獨特電氣路徑。在這範例實施例中，CMOS控制電路(205)形成該多層式電路(200)的最底層。該CMOS控制電路(205)可以提供若干功能，包括供應電力、提供輸入/輸出功能、提供讀取/寫入功能、及其他功能。與該CMOS電路(205)的連接是藉由與曝露於該CMOS電路之上表面的基本介層孔(247)來達成。CMOS電路僅是為一個在一多層式電路之內之能夠被用來提供功能之控制電路的一範例例子。

該等疊置層(215,220,225,230)是堆疊在該CMOS層(205)之上。根據一個範例實施例，該等疊置層(215,220,225,230)中之每一者包括若干記憶體或者邏輯元件(235)。這些記憶體或者邏輯元件(235)是連接到字線(240)和位元線(245)。該等層(215,220,225,230)中之每一者也包括一個或者多個路徑規劃區(210)。在該等層中之每一者中的該等路徑規劃區(210)是相同的而且包括若干被連接俾可形成若干穿過每個層之厚度之電氣路徑的軌跡及介層孔。如在說明書與後附之申請專利範圍中所使用的一樣，該詞”介層孔”是用來表示一個垂直通過一電路之一部份的導電元件。該詞”軌跡”是指一個橫向地通過一電路之一部份的導電元件。介層孔與軌跡的組合提供電氣連線之垂直與橫向的路徑規劃。如在說明書與後附之申請專利範圍中所使用一樣，該詞”光罩”是廣泛地指光刻光罩(lithographic mask)、奈米印模模板(nanoimpression template)、鑄模(mold)、或者其他界定一個或者多個在一電路之內之結構的圖案。

根據一範例實施例，該等軌跡與介層孔使一個輸入電氣路徑偏移到一個在該層之相對側的新位置。例如，這些電氣路徑可以由在一下介層孔(265)、一下軌跡(260)、一上介層孔(255)、和一上軌跡(250)之間的電氣互連線來形成。例如，在層3(225)中之下介層孔(265)的底側連接到在層2(220)中之底層上軌跡。該下介層孔(265)的上側連接到一個把該電氣連線橫向地朝字線位移的下軌跡(260)。類似地，該上介層孔(255)被夾在下軌跡(260)與上軌跡(250)之間。該上軌跡(250)然後連接到在層4(230)中的下介層孔。這範例結構製成一個”梯級(stair step)”訊號路徑(248)，其從一個連接到一CMOS電路元件的介層孔向上及向左移動俾可與一在層4(230)中的字線(240)達成連接。

如從第2圖所見，該等層(215,220,225,230)中之每一者是實質上相同而且能夠利用同一組的光罩來被製成。例如，一個第一光罩可以用來形成下介層孔(265)而一個第二光罩可以用來形成該等下軌跡(260)和位元線(245)。一個第三光罩可以用來形成該等上介層孔(255)和記憶體或者邏輯元件(235)。一個第四光罩可以用來形成該上軌跡(250)和字線(240)。這組四個光罩能夠依序地用來形成每個疊置層。

第2圖與以上的說明是僅傾向於描繪一多層式電路(200)的簡單實施例。這說明不傾向於排他性或者限制這些原理為所揭露的精確形態。很多的變化和修改在以上的教導下是有可能的。例如，該等層的結構、層的數目、以及在一些多層式電路中的路徑規劃比所描繪的實施例可以是顯著地更複雜和可以需要更多光罩以及互連線。

根據一個範例實施例，在第2圖中所示的疊置層(215,220,225,230)可以是併合可程式規劃交叉點裝置的交錯閂陣列。第3圖是為一範例交錯閂陣列(300)的立體圖。該交錯閂陣列(300)包括大致平行的第一組讀取/寫入/控制線(306)。根據一個範例實5例，第二組讀取/寫入/控制線(308)是與第一組線(306)垂直且相交。然而，第一和第二組線(306,308)能夠以任何非零的角度相交。根據一個範例實施例，可程式規劃交叉點裝置(310)是形成在該在一上線(302)與下線(304)之間的交點。

根據一個範例實施例，該等可程式規劃交叉點裝置(310)是記憶電阻裝置或者記憶電容裝置。記憶電阻裝置展現過去電氣狀況的”記憶”。例如，一個記憶電阻裝置可以包括一個包含移動摻雜物的基質材料。這些摻雜物可以在一基質之內移動俾可機動地改變一電氣裝置的電氣運作。摻雜物的移動能夠藉跨過一適當基質之程式規劃電壓的施加來被誘發。該程式規劃電壓產生通過該記憶電阻基質之相當高的電場並且改變摻雜物的分佈。在電場的移去之後，摻雜物的位置與特性是依然穩定的直到另一個程式規劃電場的施加為止。在一基質之內之這些改變的摻雜物結構產生在該裝置之電阻或者其他特性上的改變。該記憶電阻裝置是藉由施加一個允許該記憶電阻裝置之內部電阻被感測但不產生一個致使顯著摻雜移動之足夠高之電場的低讀取電壓來被讀取。因此，該記憶電阻裝置的狀態會維持穩定一段長時間及數個讀取週期。記憶電阻裝置是在R. Stanley Williams之名稱為”Multi-terminal Electrically Actuated Switch”的美國專利申請案公開第2008/0079029號以及名稱為”Electrically Actuated Switch”的美國專利申請案公開第2008/0090337號中描述，它們整體是被併合於此中作為參考。

此外，該等可程式規劃交叉點裝置可以是記憶電容裝置。根據一個範例實施例，記憶電容裝置與記憶電阻裝置的運作是相似的，除了在基質之內之摻雜物的移動主要是改變該裝置的電容而不是其之電阻之外。記憶電容裝置的各種範例實施例是在Dmitri Strukov等人之名稱為”Capacitive Crossbar Arrays”之在2009年6月12日提出申請之PCT申請案第PCT/US2009/047164號案中描述，該案整體是被併合於此中作為參考。

根據一個範例實施例，該奈米線交錯閂架構(200)可以用來形成一非揮發性記憶體陣列。該等可程式規劃交叉點裝置(210)中之每一者可以用來代表一個或者多個資料位元。雖然在第3圖中的個別奈米線(202,204)被顯示具有矩形的橫截面，奈米導線也能夠具有正方形、圓形、橢圓形、或者更複雜的橫截面。該等奈米線也可以具有不同的寬度或直徑以及寬高比或偏心度。除了奈米線之外，該詞”奈米線交錯閂”可以是指具有一層或者更多層副微型導線、微型導線、或者具較大尺寸之導線的交錯閂。

根據一個範例實施例，一交錯閂記憶體陣列或者其他記憶電阻裝置是被整合成互補式金氧半導體(CMOS)或者其他習知電腦電路。這CMOS電路能夠提供該記憶電阻裝置額外的功能，像是輸入/輸出功能、緩衝、邏輯、或者其他功能。數個交錯閂陣列可以形成在該CMOS電路之上俾可產生一個多層式電路。包括整合式交錯閂陣列的各式三維電路是在Dmitri Strukov等人之於2009年4月6日提出申請之名稱為”Three Dimensional Multilayer Circuit”的PCT申請案第PCT/US2009/039666號案中作描述，該案整體是被併合於此中作為參考。

第4圖是為一個多層式電路(400)的頂視圖，其包括一個交錯閂陣列(300)和支援電路。根據一個範例實施例，若干資料介層孔(405)垂直地通過所有被包括在該多層式整合電路(400)內的交錯閂陣列。這些資料介層孔(405)是經由薄膜電晶體(410)連接到多層式整合電路(400)中的每一交錯閂陣列。在沒有施加電壓到該等薄膜電晶體(410)的閘極之下，在該資料介層孔(405)與該交錯閂陣列之間是無電氣連通。薄膜電晶體庫(410)藉由把電氣訊號通過適當的專屬層選擇介層孔(415)來被選擇地作動。根據一個範例實施例，該層選擇介層孔(415)是利用在每一層中之相同的路徑規劃區來被路徑規劃通過該多層式電路。來自該層選擇介層孔的電氣訊號是連接到該薄膜電晶體庫(410)的閘極。施加到該等薄膜電晶體(410)之閘極的電壓把資料介層孔(405)連接到該交錯閂陣列(300)的上層導線(306)。一個類似的運作被執行來把資料介層孔連接到該等下層導線(308)。

薄膜電晶體的一個限制是為它們具有相當低的電子遷移率，而因此具有低飽和電流。然而，當高電阻或者記憶電容交叉點裝置被使用時，該等交叉點裝置變成限流元件而不是薄膜電晶體。這允許利用薄膜電晶體技術來實現解碼。

第5圖是為一個多層式整合電路(400)的橫截面圖，其顯示層選擇介層孔通過一多層式電路(400)的路徑規劃。如上所述，資料介層孔(405)從CMOS電路(205)向上通過。如上所述，層選擇訊號的獨特電氣路徑規劃能夠利用實質相同的層(300,505)來完成。因為該等層(300,505)是實質上相同，該等層中之每一者能夠利用同一組的光罩來產生。

根據一個範例實施例，該等電氣連線是藉由連接若干依序地向上與橫向移動通過多層式電路(400)之該等層的軌跡與介層孔來形成。為了簡潔，構成該等電氣連線的各式介層孔與軌跡是被顯示如分離與獨立的元件。然而，該等介層孔和軌跡是電氣且物理地連接。當該電氣連線向上移動通過該等層及橫向地移動到該路徑規劃區(210)的邊緣時，它是連接到該等控制該等資料介層孔(405)之連接的薄膜電晶體(410)。適當的電氣訊號然後能夠從層選擇介層孔(415)發送到薄膜電晶體(410)的閘極。根據一個範例實施例，當資料介層孔(405)連接到一約定交錯閂陣列的上和下交錯閂時，資料能夠被讀取或者寫入到在該交錯閂陣列之內的可程式規劃交叉點裝置。

根據一個範例實施例，在該等層中之每一者中之路徑規劃區(210)的形成僅會需要有限數量的光罩(510,515,520,525)。例如，下介層孔能夠利用光罩1(510)來形成，下軌跡能夠利用光罩2(515)來形成，上介層孔(520)能夠利用光罩3(520)來形成，而上介層孔能夠利用光罩4(525)來形成。端視在層中之其他電路的複雜度而定，產生該層之路徑規劃區所需的光罩數目會是或不會是在用來產生該層之光罩數目上的限制因素。為了簡化結構，像是交錯閂陣列般，光罩數目能夠是相當低。例如，光罩1(510)能夠同時形成在該路徑規劃區中的下介層孔，在交錯閂陣列中的下交錯閂導線、以及形成來回該等薄膜電晶體(410)的傳導路徑。同樣地，其他光罩(515,520,525)也能夠用來形成被分配在層(505)之表面區域之上的結構。

該CMOS層(205)及/或層選擇介層孔(415)可以是”區域分佈(area distributed)”或者是”週邊分佈(peripherally distributed)”。區域分佈CMOS電路典型地接觸在其之底表面之上的目標電路。在週邊分佈CMOS電路中，在目標電路四周之CMOS電路能夠聚集的密度會變成在電路佈局中的一個限制因素。此外，週邊分佈CMOS電路能夠產生一個佔用大平面面積之具備長控制與輸入/輸出線的組合電路。這導致線電容與電阻的巨大值，其使得寫入與讀取功能變慢且耗能。

相對地，區域分佈CMOS電路典型地位於該目標電路下面而且在沒有增加組合電路的必要平面面積之下會佔用與目標電路一樣多的空間。此外，藉由使用介層孔把該CMOS電路連接到疊置的目標電路，長連接軌跡被避免。藉由避免在週邊分佈結構中是固有的長連接軌跡，電路的平面尺寸與線電容能夠被減至最小程度。

在第5圖中所示的範例路徑規劃技術能夠用於週邊分佈與區域分佈控制電路。如果該控制電路是為週邊分佈的話，各種控制線(210)的路徑規劃區能夠被形成在該等層的週緣。就區域分佈控制電路而言，該等路徑規劃區可以是散播在每個層之上或者是可以位在每個層的週緣上。

第6圖是為一個描述一個用於形成一多層式積體電路之範例方法的流程圖。第一個步驟包括形成一個包括連接到數個介層孔之控制電路的基底層(步驟600)。根據一個範例實施例，基底層包括CMOS控制電路。該數個介層孔是曝露於該基底層的上表面。利用一組光罩，一個第一層是形成於該基底層的上表面上(步驟610)。該第一層包括一個形成一個橫向位移電氣路徑陣列的路徑規劃區。這些橫向位移電氣路徑是連接到該數個曝露於該基底層之上表面的介層孔。同一組光罩是用來形成在該第一層之上的後續的層以致於在該等後續之層中的電氣路徑是連接到在該第一層中的橫向位移電氣路徑(步驟620)。當該多層式電路的形成進行時，該等橫向位移電氣路徑達成在該數個介層孔與在該等疊置層中之每一者中之元件之間的連接(步驟630)。

簡言之，通過一多層式電路的獨特電氣路徑能夠利用在每個層之內之實質上相同的路徑規劃區來形成。因此，每個層的路徑規劃區能夠利用相同的光罩或者板來形成。這能夠顯著地降低製造多層式電路的複雜度與成本。

前面的說明業已被呈現僅作為描繪與描述所述之原理的實施例和例子。這說明不傾向於排除其他的可能性或者限制這些原理為任何所揭露的精確形態。很多修飾與變化在以上的教示下是有可能的。

200．．．多層式電路

205．．．CMOS電路

210．．．路徑規劃區

215．．．層

220．．．層

225．．．層

230．．．層

235．．．記憶體或邏輯元件

240．．．字線

245．．．位元線

247．．．基底介層孔

248．．．電氣路徑

250．．．上軌跡

255．．．上介層孔

260．．．下軌跡

265．．．下介層孔

Claims

一種多層式電路，包含：一個包含若干基底介層孔的基底層；一個形成於該基底層上且具有一個第一路徑規劃區段的第一疊置層；及一個形成於該第一疊置層上的第二疊置層，該第二疊置層具有一個第二路徑規劃區段；該第一疊置層和第二疊置層是利用同一組光罩來形成而且具有一個實質上相似的結構；在其中，該第一路徑規劃區段和該第二路徑規劃區段在一疊置層中之一元件與一基底介層孔之間形成一個電氣路徑。
如申請專利範圍第1項所述之電路，其中，該電氣路徑向上及橫向地通過該第一疊置層與第二疊置層。
如申請專利範圍第2項所述之電路，其中，該電氣路徑以一規則的階梯形式向上及橫向地行進。
如申請專利範圍第3項所述之電路，其中，該等路徑規劃區段各包含被電氣連接俾可形成該電氣路徑的一個下介層孔、一個下跡線、一個上介層孔、及一個上跡線。
如申請專利範圍第4項所述之電路，其中，在第一層中的該上跡線是電氣連接到該第二疊置層的該下介層孔。
如申請專利範圍第4項所述之電路，其中，該下跡線與該上跡線是為以相同方向橫向地轉移該電氣路徑的線性傳導元件。
如申請專利範圍第2項所述之電路，其中，該第一疊置層與該第二疊置層各更包含一個交錯閂陣列。
如申請專利範圍第7項所述之電路，其中，該交錯閂陣列更包含數個記憶電阻式可規劃交叉點裝置。
如申請專利範圍第7項所述之電路，其中，該交錯閂陣列更包含數個記憶電容式可規劃交叉點裝置。
如申請專利範圍第7項所述之電路，其中，資料介層孔是藉著一薄膜電晶體排組來選擇地連接到該交錯閂陣列。
如申請專利範圍第10項所述之電路，其中，該薄膜電晶體排組是由一個沿著該電氣路徑傳輸的層選擇訊號控制。
如申請專利範圍第10項所述之電路，其中，數個層選擇介層孔是透過數個形成在該等疊置層之路徑規劃區段之內的該等電氣路徑來依序地連接到疊置層。
如申請專利範圍第1項所述之電路，其中，該基底層包含週邊分佈控制電路，該週邊分佈控制電路是連接到該等基底介層孔。
如申請專利範圍第1項所述之電路，其中，該基底層包含區域分佈控制電路，該區域分佈控制電路是連接到該等基底介層孔。
如申請專利範圍第1項所述之電路，其中，該等路徑規劃區段在該等疊置層與該等基底介層孔之間形成數個電氣路徑。
如申請專利範圍第1項所述之電路，其中該第一疊置層的該第一路徑規劃區段包含相同橫向移位電氣路徑之一陣列，橫向移位電氣路徑之該陣列連接至該等基底介層孔。
如申請專利範圍第16項所述之電路，其中該第二疊置層之該第二路徑規劃區段包含相同橫向移位電氣路徑之一陣列，該第二路徑規劃區段中的橫向移位電氣路徑之該陣列係電氣連接至該第一路徑規劃區段中的該等橫向移位電氣路徑。
一種用以形成電路的方法，該電路係如申請專利範圍第1項所述之電路，該方法包含：形成基底層；使用一組光罩來形成該第一疊置層於該基底層的一上表面上，其中該第一路徑規劃區段包含相同橫向移位電氣路徑之一陣列，橫向移位電氣路徑之該陣列係連接至該等數個基底介層孔；以及使用同組光罩來形成該第一疊置層上方的該第二疊置層，以使得在該第二疊置層中的橫向移位電氣路徑係連接至該第一疊置層中的橫向移位電氣路徑。
一種多層式電路，包含：包含多個基底介層孔的一基底層；疊置於該基底層上之數個實質類似層，在其中該等數個類似層中之各層形成一交錯閂陣列的一部分及用以連接該等基底介層孔至該交錯閂陣列之一路徑規劃區段的一部分，其中該等數個類似層中之各層使用四個一組之光罩來形成，其中一第一光罩界定該路徑規劃區段中的下介層孔及一第二光罩界定該路徑規劃區段中之下跡線和該交錯閂陣列中的位元線，一第三光罩界定該路徑規劃區段中的上介層孔和該交錯閂陣列中的記憶體元件，以及一第四光罩界定該路徑規劃區段中的上跡線和該交錯閂陣列中的字線。
如申請專利範圍第19項所述之電路，其中由該等數個實質類似層所構成的路徑規劃區段形成以一規則的階梯形式從該等基底介層孔向上且橫向地往該交錯閂陣列行進的一電氣路徑。