JP6105175B1 - 方向性ＦｉｎＦＥＴキャパシタ構造 - Google Patents

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Abstract

ＦｉｎＦＥＴデバイス内にキャパシタを製作するための方法は、第１のリセスを有する第１のゲート相互接続材料をパターン形成することを含む。方法はまた、ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、第１のリセスにおいて第１のゲート相互接続材料に結合された第１のトレンチ相互接続材料をパターン形成することを含む。

Description

（関連出願の相互参照）
本出願は、２０１４年２月２８日に出願された「ＤＩＲＥＣＴＩＯＮＡＬ ＦＩＮＦＥＴ ＣＡＰＡＣＩＴＯＲ ＳＴＲＵＣＴＵＲＥＳ」という名称の米国仮特許出願第６１／９４６，５５３号に対する利益を米国特許法第１１９条（ｅ）の下に主張するものであり、この仮特許出願の開示全体は参照により本明細書に明示的に組み込まれる。
本開示の態様は、半導体デバイスに関し、より詳細には、フィン（ＦｉｎＦＥＴ）チャネルを使用する電界効果トランジスタ（ＦＥＴ）構造におけるキャパシタ構造に関する。
ＦｉｎＦＥＴ構造が、集積回路の中のトランジスタのチップ面積を削減した。ＦｉｎＦＥＴ構造は、ＦｉｎＦＥＴデバイスのソース／ドレインコンタクト、およびゲートコンタクトに接続するための追加の層を使用する。集積回路の中のＦｉｎＦＥＴデバイス間の空間も縮小された。デバイス間の絶縁を可能にするために、これらの空間は使用されない場合が多い。キャパシタなどの他の構造は依然としてチップ面積が大きく、そのことが全体的な集積回路のスケーリングをより困難にする。キャパシタは、しばしば、金属相互接続層の中に作られ、しばしば、回路の中で「金属１」（Ｍ１）層の上方の層の中に製作される。これらの構造は、ＦｉｎＦＥＴ構造およびデバイスにおいて、サイズが削減されたトランジスタとしての利点のうちのいくつかを低減させる。
ＦｉｎＦＥＴデバイスのミドルオブライン（ＭＯＬ）層からキャパシタを製作するための方法は、第１のリセスを有する第１のゲート相互接続材料をパターン形成することを含む。方法はまた、ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、第１のリセスにおいて第１のゲート相互接続材料に結合された第１のトレンチ相互接続材料をパターン形成することを含む。
ＦｉｎＦＥＴデバイスのミドルオブライン（ＭＯＬ）層を含むキャパシタは、第１のリセスを有する第１のゲート相互接続材料を含む。ＭＯＬ層は、ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、第１のリセスにおいて第１のゲート相互接続材料に結合された第１の積層トレンチ相互接続材料をさらに含む。ＭＯＬ層はまた、第２のリセスを有する第２のゲート相互接続材料を含み得る。ＭＯＬ層はまた、ＦｉｎＦＥＴ容量性構造の第２のプレートを形成するように、第２のリセスにおいて第２のゲート相互接続材料に結合された第２の積層トレンチ相互接続材料を含み得る。
ＦｉｎＦＥＴデバイスの中にミドルオブライン（ＭＯＬ）層を含むデバイスは、第１のリセスを有する第１のゲートを相互接続するための第１の手段を含む。デバイスはまた、ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、第１のリセスにおいて第１のゲート相互接続手段に結合された第１のトレンチを相互接続するための第１の手段を含む。デバイスはまた、第２のリセスを有する第２のゲートを相互接続するための第２の手段を含み得る。デバイスはまた、ＦｉｎＦＥＴ容量性構造の第２のプレートを形成するように、第２のリセスにおいて第２のゲート相互接続手段に結合された第２のトレンチを相互接続するための第２の手段を含み得る。
上記は、以下の発明を実施するための形態がよりよく理解され得るように、本開示の特徴および技術的利点について、かなり大まかに概説している。本開示の追加の特徴および利点が、以下で説明される。本開示が、本開示と同じ目的を果たすための他の構造を変更または設計するための基礎として容易に利用され得ることを、当業者は諒解されたい。そのような均等な構成が、添付の特許請求の範囲に記載される本開示の教示から逸脱しないことも、当業者には理解されたい。さらなる目的および利点とともに、本開示の構成と動作方法の両方に関して本開示の特徴になると考えられる新規の特徴が、以下の説明を添付の図と併せて検討することからより深く理解されるであろう。しかしながら、図の各々が、例示および説明のために提供されるにすぎず、本開示の範囲を定めるものではないことを明確に理解されたい。
本開示のより完全な理解が得られるように、ここで、添付の図面と併せて以下の説明が参照される。
ＦｉｎＦＥＴ構造を含む集積回路（ＩＣ）デバイスを示す横断面図である。 図１に示すようなデバイスの上面図である。 本開示の一態様による容量性層および形状の図である。 本開示の一態様による容量性層および形状の図である。 本開示の一態様による容量性層および形状の図である。 本開示の一態様による容量性層および形状の図である。 本開示の一態様によるキャパシタ構造を示す図である。 本開示の別の態様によるキャパシタ構造を示す図である。 単一のデバイスおよびアレイ配置における本開示のさらなる態様によるキャパシタ構造を示す図である。 単一のデバイスおよびアレイ配置における本開示のさらなる態様によるキャパシタ構造を示す図である。 単一のデバイスおよびアレイ配置における本開示のさらなる態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示のさらなる態様によるキャパシタ構造を示す図である。 本開示のさらなる態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 本開示の態様によるキャパシタ構造を示す図である。 ＦｉｎＦＥＴ容量性構造を作り出すための方法を示すプロセスフロー図である。 本開示の態様が有利に採用され得る例示的なワイヤレス通信システムを示すブロック図である。 上記で開示した容量性デバイスなどの、半導体構成要素の回路設計、レイアウト設計、および論理設計のために使用される設計用ワークステーションを示すブロック図である。
添付の図面に関して以下に記載する詳細な説明は、様々な構成の説明として意図されており、本明細書で説明される概念が実践され得る唯一の構成を表すことは意図されていない。詳細な説明は、様々な概念の完全な理解を与えるための具体的な詳細を含む。しかしながら、これらの概念がこれらの具体的な詳細なしに実施され得ることが当業者には明らかであろう。場合によっては、そのような概念を不明瞭にすることを回避するために、よく知られている構造および構成要素がブロック図の形態で示される。本明細書で説明するときに、「および／または」という用語の使用は、「包含的論理和」を表すことが意図され、「または」という用語の使用は、「排他的論理和」を表すことが意図される。
半導体製作プロセスは、しばしば、３つの部分に分割される。すなわち、フロントエンドオブライン（ＦＥＯＬ：ｆｒｏｎｔ ｅｎｄ ｏｆ ｌｉｎｅ）、ミドルオブライン（ＭＯＬ：ｍｉｄｄｌｅ ｏｆ ｌｉｎｅ）、およびバックエンドオブライン（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ）である。フロントエンドオブラインプロセスは、ウエハ作成、絶縁、ウェル形成、ゲートパターニング、スペーサ、およびドーパント注入を含む。ミドルオブラインプロセスは、ゲート形成および端子コンタクト形成を含む。しかしながら、ミドルオブラインプロセスのゲート形成および端子コンタクト形成は、特にリソグラフィパターニングに関して、製作フローのますます困難な部分となっている。バックエンドオブラインプロセスは、ＦＥＯＬデバイスに結合するための相互接続部および誘電体層を形成することを含む。これらの相互接続部は、プラズマ強化化学蒸着（ＰＥＣＶＤ）堆積層間絶縁（ＩＬＤ）材料を使用するデュアルダマシンプロセスを用いて製作され得る。
より最近では、現在、近代のマイクロプロセッサの中で相互接続される大量のトランジスタにより、回路用の相互接続レベルの数はかなり増大した。ますます多くのトランジスタをサポートするためのますます多くの相互接続レベルは、ゲート形成および端子コンタクト形成を実行するために、より複雑なミドルオブラインプロセスを必要とする。
本明細書で説明するように、ミドルオブライン相互接続層は、集積回路の第１の導電層（たとえば、金属１（Ｍ１））を酸化物拡散（ＯＤ）層に接続するため、ならびに、Ｍ１を集積回路の能動素子に接続するための、導電性相互接続部を指すことがある。Ｍ１を集積回路のＯＤ層に接続するためのミドルオブライン相互接続層は、「ＭＤ１」および「ＭＤ２」と呼ばれることがある。Ｍ１を集積回路のポリゲートに接続するためのミドルオブライン相互接続層は、「ＭＰ」と呼ばれることがある。
図１は、ＦｉｎＦＥＴ構造を含む集積回路（ＩＣ）デバイスを示す横断面図を示す。ＩＣデバイス１００は、絶縁材料１０４内にシャロートレンチ分離（ＳＴＩ）領域を有する半導体基板（たとえば、シリコンウェハ）１０２を含む。注入領域１０６が基板１０２内にあり、ポリスペーサ１５０、ドレイン領域１１０、ソース領域１１２、メインポリ１１４（ＰＯ）、ダミーポリ領域１１６が、絶縁材料１０４内にある。チャネル領域１１８（すなわち、メインポリ１１４の周囲）が注入領域１０６の間に置かれており、メインポリ１１４、ドレイン領域１１０、およびソース領域１１２における電圧を制御することによって、チャネル領域１１８が選択的に電流を伝える。
絶縁材料１０４と類似の材料であってよく、二酸化ケイ素または他の材料の層であってもよい絶縁材料１２０の別の層が、絶縁材料１０４に結合されている。絶縁材料１２０は、ドレイン領域１１０およびソース領域１１２を露出させるようにパターン形成され、絶縁材料１２０の露出した領域は、トレンチシリサイド１２２または他の導電性材料で充填されている。トレンチシリサイド１２２のトレンチは、しばしば、第１のＭＯＬ相互接続層と見なされ、アクティブ（酸化物拡散（ＯＤ））コンタクトまたは金属拡散（ＭＤ１）コンタクトのセットと呼ばれることがある。第１のＭＯＬ導電層は、タングステン、銅、または他の同様の導電性材料を備え得る。
ダミーポリ領域１０８、メインポリ１１４、およびダミーポリ領域１１６は「ポリ」と呼ばれ、ポリシリコンから作られ得るが、本開示の範囲から逸脱することなく、これらの領域がポリシリコンと類似の電気接続を可能にする他の材料から作られてよい。さらに、本開示の範囲から逸脱することなく、ダミーポリ領域１０８、メインポリ１１４、およびダミーポリ領域１１６が二酸化ケイ素などの他の構造または材料を含んでよい。
図１では、絶縁材料１２４および絶縁材料１２６が絶縁材料１２０の上に形成されている。絶縁材料１２０、絶縁材料１２４、および絶縁材料１２６は、ダミーポリ領域１０８、トレンチシリサイド１２２、メインポリ１１４、およびダミーポリ領域１１６にいくつかの接続部をもたらすように、選択的にパターン形成される。ドレイントレンチ相互接続部または「ドレインＣＡトレンチ」と呼ばれることがあるトレンチ相互接続部１２８が、ドレイン領域１１０に結合されたトレンチシリサイド１２２に結合されている。同様に、ソーストレンチ相互接続部または「ソースＣＡトレンチ」と呼ばれることがあるトレンチ相互接続部１３０が、ソース領域１１２に結合されたトレンチシリサイド１２２に結合されている。ダミートレンチ相互接続部または「ダミーＣＡトレンチ」と呼ばれることがあるトレンチ相互接続部１３２が、絶縁材料１２０に結合されている。ドレインＣＡトレンチ相互接続部１２８、ソースＣＡトレンチ相互接続部１３０、およびダミーＣＡトレンチ相互接続部１３２は、金属拡散（ＭＤ２）コンタクト、トレンチ相互接続部、またはＣＡ相互接続部と呼ばれることがある。
ダミーゲート相互接続部または「ダミーＣＢ」と呼ばれることがあるゲート相互接続部１３４が、ダミーポリ領域１１６に結合されている。同様に、メインゲート相互接続部または「メインＣＢ」と呼ばれることがあるゲート相互接続部１３６が、メインポリ１１４に結合されている。ダミーゲート相互接続部または「ダミーＣＢ」と呼ばれることがあるゲート相互接続部１３８は、いかなるポリ層にも結合されていない。ゲート相互接続部（たとえば、１３４〜１３８）は、金属ポリ（ＭＰ）ゲートコンタクト、ゲート相互接続部、またはＣＢ相互接続部と呼ばれることがある。
絶縁層１４０および絶縁層１４２が、絶縁材料１２６に結合されている。絶縁層１４０および絶縁層１４２は、ゲート相互接続部１３４（ダミーＣＢ）、ドレインＣＡトレンチ相互接続部１２８、ゲート相互接続部１３６（メインＣＢ）、ソースＣＡトレンチ相互接続部１３０、トレンチ相互接続部１３２（ダミーＣＡ）、およびゲート相互接続部１３８（ダミーＣＢ）を露出させる開口部を作り出すように、選択的にパターン形成される。これらの開口部は、通常は材料のビア０（たとえば、「Ｖ０」）層と呼ばれるビア１４４を形成するために、導電性材料で充填されている。通常は「金属１」または「Ｍ１」層と呼ばれる別の導電層１４６が、ＩＣデバイス１００の中の構造への選択的な電気的結合を可能にするために、ビア１４４に結合されている。図２は、図１に示すようなデバイスの上面図を示し、ソース領域１１２およびドレイン領域１１０がダミーポリ領域１０８の下に延在することを示す。ソース領域１１２およびドレイン領域１１０の縁部は、ダミーポリ領域１０８の中心へ延在し得る。
いくつかの一部の集積回路設計では、容量性デバイスが、導電層１４６と、基板１０２からより遠く離れた他の層とを使用して製作され得る。本開示の一態様では、容量性デバイスが、トレンチ相互接続部（たとえば、１３２〜１３８）を用いて製作され得る。トレンチ相互接続部（たとえば、１３２〜１３８）は、図１に示すように下のポリ層を使用しないことがある。さらに、トレンチ相互接続部（たとえば、１３２〜１３８）は、ドレイン領域１１０、ソース領域１１２、またはトレンチ相互接続部１３２などのポリ領域（たとえば、メインポリ１１４およびダミーポリ領域１１６）に結合されないことがある。さらに、本開示の１つまたは複数の態様では、ＦｉｎＦＥＴ設計に特有であり得るトレンチ相互接続部（たとえば、１２８〜１３８）がオーバーラップする。キャパシタ構造を形成するためのトレンチ相互接続部（たとえば、１２８〜１３８）のこのオーバーラップは、ＩＣデバイス１００の単位面積当たりの静電容量（たとえば、キャパシタ密度）を増大させ得る。
図１において別個の層および／またはボリュームとして示されるが、相互接続部の多くは、ＩＣデバイス１００内で、単一の層としてまたは単一のトレンチとして製作され得る。たとえば、限定としてではなく、メインポリ１１４、およびゲート相互接続部１３６（たとえば、メインＣＢ）のうちの半分の高さが、単一の構造として製作され得る。さらに、ゲート相互接続部１３６（たとえば、メインＣＢ）、およびゲート相互接続部１３６（たとえば、メインＣＢ）に結合されたビア１４４が、単一の構造として製作され得る。また、トレンチシリサイド１２２およびドレインＣＡ（たとえば、トレンチ相互接続部１２８）、ならびに／またはトレンチシリサイド１２２およびトレンチ相互接続部１３０（たとえば、ソースＣＢ）が、単一の構造として製作され得る。さらに、トレンチ相互接続部１２８（ドレインＣＡ）またはトレンチ相互接続部１３０（ソースＣＡ）が、単一の構造としてビア１４４と組み合わされ得る。本開示は図１に示す構造に限定されない。
図３Ａ〜図３Ｄは、本開示の一態様による容量性デバイスの図を示す。図３Ａは、本開示の態様による容量性デバイスの上面図を示す。デバイス３００は、第１の方向３３０にパターン形成され得る第１のＣＡトレンチ相互接続部（たとえば、ダミーＣＡトレンチ相互接続部）１３２−１を備える。第１のゲート相互接続部１３８−１は、第２の方向３３２にパターン形成され得る。第１の方向３３０および第２の方向３３２は、所望される場合、互いに垂直であってよい。第１の方向３３０および第２の方向３３２はまた、デバイス３００のファウンドリー仕様、設計ルール、または他の設計上の制限に基づく特定の方向であるものと規定されてよい。たとえば、限定としてではなく、トレンチ相互接続部１３２（ダミーＣＡ）は、ファウンドリーの要求または限定のためにいくつかの方向で許容されることがあり、ゲート相互接続部１３８（ダミーＣＢ）は、ファウンドリーの要求または限定のために水平方向でしか許容されないことがある。しかしながら、本開示の一態様は、ＣＡおよびＣＢ相互接続部がキャパシタとして構成され得るように、トレンチ相互接続部１３２（たとえば、ＣＡ）およびゲート相互接続部１３８が互いにオーバーラップすることを可能にする。図３Ａでは、上面図は、ＣＡおよびＣＢ相互接続部のオーバーラップにおいて別個の形状を示し、それは、オーバーラップ部分において丸みがあってよく、任意の他の同様の形状で構成されてもよい。
第１のゲート相互接続部１３８−１（第１のダミーＣＢ）および第１のトレンチ相互接続部１３２−１（第１のダミーＣＡ）のオーバーラップの斜視図が、図３Ｂおよび図３Ｃに示される。第１のゲート相互接続部１３８−１の幅は、より狭くてよく、より広くてよく、または第１のトレンチ相互接続部１３２−１と同じ幅であってもよい。図３Ｂにおいて、第１のゲート相互接続部１３８−１と第１のトレンチ相互接続部１３２−１との間に空間が示される。図示の空間は異なる要素を示し得、第１のトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１は、電気的および／または機械的に結合されている。第１のトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１は、本開示の一態様では、キャパシタまたは容量性デバイスのプレートとして使用され得る。第１のトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１をオーバーラップさせることによって、導電層１４６の中のキャパシタ構造、または第１のトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１のうちのただ１つを個別に実装する代わりに、半導体デバイスの中のキャパシタ密度が増大し得る。
図３Ｄは、本開示の一態様によるキャパシタデバイス３２０の上面図を示す。キャパシタデバイス３１０は、第１の方向３３０にパターン形成され得る第１のトレンチ相互接続部１３２−１（第１のダミーＣＡ）および第２のトレンチ相互接続部１３２−２（第２のダミーＣＡ）を備える。第１のゲート相互接続部１３８−１（第１のダミーＣＢ）および第２のゲート相互接続部１３８−２（第１のダミーＣＢ）は、第２の方向３３２にパターン形成され得る。第１の方向３３０および第２の方向３３２は、所望される場合、互いに垂直であってよい。第１の方向３３０および第２の方向３３２はまた、キャパシタデバイス３２０のファウンドリー仕様、設計ルール、または他の設計上の制限に基づく特定の方向であるものと規定されてよい。
たとえば、限定としてではなく、トレンチ相互接続部１３２（たとえば、ダミーＣＡ）は、ファウンドリーの要求または限定のためにいくつかの方向で許容されることがある。反対に、ゲート相互接続部１３８（ダミーＣＢ）は、ファウンドリーの要求または限定のために水平方向でしか許容されないことがある。しかしながら、本開示の一態様は、必要に応じて、トレンチ相互接続部１３２（ＣＡ）およびゲート相互接続部１３８が任意の方向にあり、任意の形状をとることを許容する。たとえば、限定としてではなく、本開示の範囲から逸脱することなく、第１のダミーＣＡトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１がオーバーラップするエリアは、丸みがあってよく形状が不規則であってもよい。
第１のダミーＣＡトレンチ相互接続部１３２−１と第１のゲート相互接続部１３８−１との間のオーバーラップ領域３０６は、オーバーラップ領域３０６において電気接続を形成する。オーバーラップ領域が、第１のダミーＣＡトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１に対する共通の表面エリアまたはリセスに機械的および電気的な接続をもたらすので、オーバーラップ領域３０６における電気接続は、ビアまたは他の層間電気接続部なしに作り出される。
同様に、オーバーラップ領域３０８は、第２のダミーＣＡトレンチ相互接続部１３２−２と第２のゲート相互接続部１３８−２との間に第２の電気接続を作り出す。第１のダミーＣＡトレンチ相互接続部１３２−１および第１のゲート相互接続部１３８−１は、キャパシタの１つのプレートを形成する。加えて、第２のダミーＣＡトレンチ相互接続部１３２−２および第２のゲート相互接続部１３８−２が、キャパシタの別のプレートを形成する。第１のダミーＣＡトレンチ相互接続部１３２−１と第２のダミーＣＡトレンチ相互接続部１３２−２との間の静電容量は、キャパシタデバイス３１０として示される。第１のゲート相互接続部１３８−１と第２のゲート相互接続部１３８−２との間の静電容量は、キャパシタ３１２として示される。キャパシタデバイス３１０の総静電容量は、キャパシタデバイス３１０とキャパシタ３１２の結合である。
トレンチ相互接続部１３２およびゲート相互接続部１３８がビアまたは他の相互接続部なしに電気的に接続され得るので、本開示の本態様におけるキャパシタ構造は、他の層の中に作られる、前のキャパシタ構造よりも製造することが簡単である。さらに、トレンチ相互接続部１３２およびゲート相互接続部１３８は、いかなるデバイスも含んでいなかったチップエリアの中に製作されてよく、そのことは、集積回路の単位面積当たりのキャパシタ密度を増大させ得る。
（ストライプキャパシタ構造）
図４は、本開示の一態様によるキャパシタ構造を示す。図４に示すように、トレンチ相互接続部１３２およびゲート相互接続部１３８としての複数のものが、デバイス４００の中に配置される。ビア４０２が、デバイス４００の一方の極性（たとえば、正極性）を、導電性相互接続層（たとえば、金属１（Ｍ１））に結合する。別のグループとしてのビア４０４が、他方の極性（たとえば、負極性）を導電層に結合する。デバイス４００の構造は、「ゼブラ」構造、ストライプのアレイ、および／またはストライプアレイ構造と呼ばれることがある。図４では特定のパターンで示されるが、ビア４０２および４０４はデバイス４００の任意の部分に接続され得る。さらに、ビア４０２および４０４は、「ストライプ」を互いに結合するために、デバイス４００の他の層の中で互いに接続され得る。
図５は、本開示の別の態様によるキャパシタ構造を示す。図５に示すように、電源に接続されていないドレインまたはソーストレンチ相互接続部（ＣＡ）１３８と一連のゲート相互接続部（ＣＢ）１３２の２つが、デバイス５００の中に配置される。トレンチ相互接続部１３２としての複数のものが、ゲート相互接続部１３８のうちの複数のものの間で極性を互い違いにさせる「フィンガー」を作り出す。ビア４０２は、デバイス４００の一方の極性（たとえば、正極性）を、導電性相互接続層（たとえば、金属１（Ｍ１））に結合する。別のビア４０４が、他方の極性（たとえば、負極性）を導電層に結合する。デバイス４００の構造は、別の「ゼブラ」構造、ストライプのアレイ、および／またはストライプアレイ構造と呼ばれることがある。図５では特定の位置に示されるが、ビア４０２および４０４は、デバイス５００の任意の部分に接続され得る。さらに、ビア４０２および４０４は、「フィンガー」を互いに結合するために、デバイス５００の他の層の中で互いに接続され得る。
（リングキャパシタ構造）
図６Ａ〜図６Ｃは、本開示の別の態様によるキャパシタ構造を示す。キャパシタ６００は、「ドーナツ形」すなわち図１〜図５に関して説明した相互接続部のリング構造をなして配置される。ＣＢ相互接続部６０２および６０４は、上位層（たとえば、ビア４０２および／または４０４）を通ってキャパシタの一方のプレートに結合し、ＣＢ相互接続部６０６および６０８は、トレンチ相互接続部１３２（ダミーＣＡ）を結合する。トレンチ相互接続部（たとえば、トレンチ相互接続部１２８およびトレンチ相互接続部１３０（ソース／ドレインＣＡ））がトレンチシリサイド１２２に近接しているので、トレンチ相互接続部１２８およびトレンチ相互接続部１３０（ソース／ドレインＣＡ）は、キャパシタ６００の負プレートであってよいキャパシタ６００の１つのプレートまたは極性として使用される。ＣＢ相互接続部６０２、６０４のメインポリ１１４（ＰＯ）への接続が、キャパシタ６００の正極性であってよい別の極性を作り出す。外側の「リング」すなわちキャパシタ６００のドーナツ形は、ＣＢ相互接続部６０６、６０８およびトレンチ相互接続部１３２（ダミーＣＡ）の接続である。この配置では、ＣＢ相互接続部６０２および６０４は、ダミーＣＡ相互接続部６３２とオーバーラップしない。加えて、ＣＢ相互接続部６０６、６０８は、ダミーポリ領域１０８およびダミーポリ領域１１６に結合される。
図６Ｂでは、キャパシタ構造６５０が、本開示の一態様によるドーナツ形すなわちリング構造を示す。領域２０３および領域２０６として示すゲート相互接続部１３４の第１の層、ならびに領域３０３および領域３０７として示すトレンチ相互接続部１３２の第１の層が、ＭＯＳデバイス７０２（丸で囲まれている）の周囲に形成される。このことは、キャパシタ構造６５０の一方のキャパシタ端子を形成し得る。領域２０１および領域２０７として示すトレンチ相互接続部１３２の第２の層、ならびに領域３０２および領域３０９として示すゲート相互接続部の第２の層は、他方のキャパシタ端子である。領域２００および領域２０８として示すゲート相互接続部１３８の第３の層、ならびに領域３０１および領域３１１として示すゲート相互接続部１３４の第３の層は、第１のキャパシタ端子の別のプレートとして働く。ゲート相互接続領域２０４および２０５が、ポリゲートに接続される正端子または負端子を形成する。ゲート相互接続領域２０４および２０５は、ビアを通って別の導電層（たとえば、金属１（Ｍ１）層）によって、トレンチ相互接続領域３０４および３０５に接続されている。メインポリ１１４は、電源に接続されていない端子６１１である。実際のポリゲート６１２は、正端子または負端子として働く。ゲート相互接続領域２０４および／または２０５が正端子として働く場合、領域（たとえば、２０３、２０６、３０３、および３０６）の第１の層は、ゲート相互接続領域２０４および２０５の対向する端子として働く。そのため、リング構造の第１、第２、および第３の層は、互いに反対の極性である。
図６Ｃはまた、図６Ｂのリング構造（たとえば、ＣＰ２０３／２０６およびＣＡ３０３／３０６）の第１の層、リング構造の第２の層、およびリング構造の第３の層が、ビア６６０または６６２を通って別の導電層６７０（たとえば、Ｍ１）によってどのように接続されているのかを示す。ビア６６０はキャパシタの一方の端子に接続し、ビア６６２はキャパシタの他方の端子に接続する。他の導電層６７２は、キャパシタの正端子および負端子にそのように交互に接続し得る。
（垂直キャパシタ構造）
図７Ａはキャパシタ構造７１２を示し、ここで、トレンチ相互接続部１３２であってよい主要部７１４は、ビア４０２および／または４０４を使用してゲート相互接続部のうちのいくつかに接続する。一構成では、主要部７１４は、キャパシタ構造７１２の正極性または正プレートとしてのものであってよい。別の主要部７１４が、デバイスのアクティブ領域を囲むように必要に応じてキャパシタ構造７１２に追加され得、それは図６Ａに示すものと類似の構造であることになる。そのような構造は、垂直キャパシタと呼ばれることがある。さらに、キャパシタ構造７１２は、キャパシタ構造７１２の静電容量を増加させるために、サイズが変更すなわち「伸長」されてよい。垂直の構成で示されるが、キャパシタ構造７１２は、キャパシタ構造７１２内で使用される層に応じて、「水平」の構成または他の向きで形成または製作され得る。
図７Ｂは、主要部７１４に結合されるとともにキャパシタ構造７１２の一方のプレートを作り出すゲート相互接続部１３４としての複数のものが、ビア４０４を用いて互いに結合され、次いで、それらが導電性構造７１６に結合されることを示す。導電性構造７１６は導電層１４６の中にあってよく、それらはデバイスの第１の導電性相互接続部（たとえば、金属１（Ｍ１））層であってよい。主要部７１４に結合されておらずキャパシタ構造７１２の他方のプレートを作り出すゲート相互接続部は、ビア４０２を用いて互いに結合され、次いで、それらが１つまたは複数の導電性構造に結合される。次いで、導電性構造７１６および導電性構造７１８は、キャパシタ構造７１２を充電および放電するためにアクセスされる。
本開示のいくつかの態様では、水平または垂直のいずれかの方向のみに伸長させ、特定のエリア制約のために両方の方向に伸長させないことが望ましくあり得る。デバイスのアクティブ領域を囲むことが可能または望ましくないことがあるが静電容量が依然として規定され得る集積回路のエリアの中で、キャパシタ構造７０４およびキャパシタ構造７１２が使用され得る。
図７Ｃは、導電性構造７１６および導電性構造７１８に結合された第２の導電性相互接続層（たとえば、金属２（Ｍ２））であってよい第２の導電性構造７２０を示す。第２の導電性構造７２０は、導電性構造７１８と異なる方向で構造に結合され得る。図７Ｄは、導電性構造７１６がビア７２２において第２の導電性構造に結合されていることと、導電性構造７１８がビア７２４において第２の導電性構造に結合されていることとを示す。
（包囲キャパシタ構造）
図７Ｅは、本開示の一態様による容量性構造のアレイを示す。デバイス７５０は、３つの挿入エリア７５２〜７５６を有する。挿入エリア７５２〜７５６の各々は、別個の容量性構造を形成し得る。挿入エリア７５２〜７５６は、直列に、並列に接続されてよく、または個々の容量性構造として独立してよい。さらに、挿入エリア７５２〜７５６は、デバイス７５０のための、またはデバイス７５０に結合された他のデバイスのための、容量性構造として働き得る。
図７Ｆは、挿入エリア７５２のうちの１つの拡大図である。図７Ｆでは、トレンチ相互接続部１３２が、容量性構造の正プレートであってよいゲート相互接続部１３８／１３８−１に結合されている。メインポリ１１４としての複数のものが、ゲート相互接続部１３８−１に結合されている。容量性構造の他方のプレートは、トレンチ相互接続部１３７（ＣＢ）によって形成される。さらに、ゲート相互接続部１３８が、他のゲート相互接続部（たとえば、１３７）のうちの１つまたは複数を囲んでおり（ｓｕｒｒｏｕｎｄ）、または包囲（ｅｎｃｏｍｐａｓｓ）している。このことは、追加の静電容量を与え、所望される場合、特定の回路上のデバイスのアレイ内に追加の別個の容量性構造も形成する。
図７Ｇは、挿入エリア７５４の拡大図である。図７Ｇは、場合によっては使用されないことがあるチップのエリアを使用するために、容量性構造が注入領域１０６の間に置かれてよいことを示す。ゲート相互接続部１３８は、メインポリ１１４と同じプレートであってよい容量性構造のプレートに結合されている。容量性構造の他方のプレートは、トレンチ相互接続部１３０に結合されている。この場合もまた、トレンチ相互接続部１３７のうちの１つまたは複数が、ゲート相互接続部１３８としての他のもの、およびゲート相互接続部１３４の一部によって囲まれ得る。
図７Ｈは、図７Ｇに示すものと類似の挿入エリア７５６の拡大図である。挿入エリア７５６は、ゲート相互接続部１３８を容量性構造の負プレートとして示し、トレンチ相互接続部１３７を容量性構造の正プレートとして示す。挿入エリア７５６がセルまたは他の構造の縁部に近いので、注入領域１０６のアクティブ領域は、挿入エリア７５６の中に示す容量性構造のうちの少なくともいくつかに近接していない。さらに、図７Ｈは、ゲート相互接続部１３８が破壊され、依然として他の相互接続部（たとえば、１３２および／または１３７）によって囲まれて容量性構造を形成する場合があることを示す。囲まれている相互接続部（たとえば、１３８）は、必要に応じてビアまたは他の相互接続層を使用して、キャパシタ構造のプレートのうちの１つに接続され得る。
（ポリシリコン層−相互接続層の容量性構造）
図８Ａは、本開示の一態様によるポリ層−相互接続層キャパシタを示す。ゲート相互接続層およびトレンチ相互接続層が本開示で説明するような容量性構造の様々な構成要素として使用され得るが、ポリシリコン層（「ポリ」）はまた、本開示の様々な態様において容量性構造を作り出すために、ゲート相互接続層およびトレンチ相互接続層のうちの１つまたは複数と組み合わせて使用され得る。図８Ａに示すように、ゲート相互接続部１３４が、トレンチ相互接続部１３２としての１つまたは複数のものに結合され得る。図８Ａは、ゲート相互接続部１３４を「水平」（すなわち、ページを横切る）であるものとして示し、トレンチ相互接続部１３２としての複数のものは、「垂直」（すなわち、ページの上から下へ）として示される。ゲート相互接続部１３４およびトレンチ相互接続部１３２の他の向きが、本開示の範囲内で可能である。
ゲート相互接続部１３４およびトレンチ相互接続部１３２は、容量性構造の一方の「プレート」を形成する。図８Ａに示す指のような構造は、そのような容量性構造のプレートにとって可能な多くの容量性構造のうちの１つである。トレンチ相互接続部１３２としての複数のものと交互配置された、同様に指のような構造を有し得るダミーポリ領域１１６が、ゲート相互接続部１３８に結合されている。ダミーポリ領域１１６層およびゲート相互接続部１３８は、図８Ａに示す容量性構造の他方のプレートを形成する。そのような構造では、ゲート相互接続部１３４およびトレンチ相互接続部１３２が容量性構造の正プレートを形成し得、ダミーポリ領域１１６およびゲート相互接続部１３８が容量性構造の負プレートを形成し得るが、所望される場合、プレートの極性は逆転されてよい。ダミーポリ領域１１６とトレンチ相互接続部１３２との間にキャパシタが形成される。
図８Ｂは、本開示の一態様によるＭＯＳデバイスキャパシタおよびポリ層−相互接続層キャパシタを示す。図８Ｂに示すように、メインポリ１１４が注入領域１０６の領域の中に存在し、ゲート相互接続部１３８に結合されている。図８Ｂはメインポリ１１４を「垂直」（すなわち、ページの上から下へ）であるものとして示すが、メインポリ１１４の他の向きが本開示の範囲内で可能である。メインポリ１１４およびゲート相互接続部１３８は、容量性構造の一方のプレートを形成し得る。
ゲート相互接続部１３４はトレンチ相互接続部１３２およびトレンチ相互接続部１３０に結合され、容量性構造の別のプレートを形成し得る。図８Ａに示す構造では、メインポリ１１４（任意のダミーポリ領域１１６を含んでよい）およびトレンチ相互接続部１３０（トレンチ相互接続部１３０を含んでよい）によって形成されている容量性構造の一部が、ＭＯＳキャパシタを形成する。しかしながら、トレンチ相互接続部１３２としての複数のものおよび注入領域１０６の外側の任意のメインポリ１１４によって形成された容量性構造の一部が、ポリ層−相互接続層の容量性構造である。これらの２つの部分は、ゲート相互接続部１３４および／またはゲート相互接続部１３８と互いに結合されてよく、または必要に応じて、別個の並列または直列のキャパシタを形成し得る。そのような構造では、ゲート相互接続部１３８およびメインポリ１１４が容量性構造の正プレートを形成し得るが、所望される場合、プレートの極性は逆転されてよい。
（水平キャパシタ構造）
図９Ａおよび図９Ｂは、本開示の態様によるキャパシタ構造を示す。図９Ａは、キャパシタ構造７０４を設けるようにトレンチ相互接続部１３３に結合されたトレンチ相互接続部１３２を示す。この配置では、ポリ相互接続材料であってよい相互接続材料の主要部７１１が、トレンチ相互接続部１３３（たとえば、垂直ＣＡ相互接続部）のうちの１つまたは複数を結合する。構造のこの部分は、キャパシタ構造７０４の一方の端子を形成する。相互接続材料の金属７１０は、キャパシタ構造７０４の他方のキャパシタ端子を形成するように、他の代替の垂直ＣＡ（トレンチ相互接続部１３２）に結合される。このキャパシタ構造は、トレンチ相互接続部１３２（正）からトレンチ相互接続部１３３（負）への間に静電容量を作り出し、その逆も同様である。カットポリ７０９は、メインポリ１１４としての複数のものを横切るように示される。ビア４０５およびビア４０６は、同じ極性の導電性端子７０８およびトレンチ相互接続部１３３（ＣＡ相互接続部）に結合されている。ＭＯＳＦＥＴデバイスのドレインおよびソースに近接するビア４０５およびビア４０６は、図９Ａに示すようなジグザグパターンで配置され得る（このことは、ファウンドリー仕様に起因し得る）。詳細には、いくつかのファウンドリーは、ビア４０５および４０６を互いに近く並べて配置することを禁じている。
図９Ｂは図９Ａに示すものと類似の特徴を示すが、ビア４０５および４０６は、ＭＯＳＦＥＴデバイスのドレインおよびソースの上に配置され、直線状で水平の配置をなして示される。
図１０は、ＦｉｎＦＥＴデバイスの中に容量性構造を作り出すための方法１０００を示すプロセスフロー図である。ブロック１００２では、第１のリセスを有する第１のゲート相互接続材料が、図１、図３、図４、図５、および図６に示すようにパターン形成される。ブロック１００４では、第１のリセスにおいて第１のゲート相互接続材料に結合された第１のトレンチ相互接続材料が、たとえば、図１、図３、図４、図５、および図６に示すようなＦｉｎＦＥＴ容量性構造の第１のプレートを形成するようにパターン形成される。ブロック１００６では、第２のリセスを有する第２のゲート相互接続材料がパターン形成される。ブロック１００８では、第２のリセスにおいて第２のゲート相互接続材料に結合された第２のトレンチ相互接続材料が、図３に示すようなＦｉｎＦＥＴ容量性構造の第２のプレートを形成するようにパターン形成される。
本開示のさらなる態様によれば、ＦｉｎＦＥＴの中に容量性構造を含むデバイスが説明される。一構成では、デバイスは、第１のリセスを有する第１のゲートを相互接続するための第１の手段を含む。第１のゲート相互接続手段は、ゲート相互接続部（たとえば、１３４、１３６、および／または１３８）であってよい。デバイスは、ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、第１のリセスにおいて第１のゲート相互接続手段に結合された第１のトレンチを相互接続するための第１の手段をさらに含む。第１のトレンチ相互接続手段は、トレンチ相互接続部１２８、トレンチ相互接続部１３０、および／またはトレンチ相互接続部１３２であってよい。デバイスはまた、第２のリセスを有する第２のゲートを相互接続するための第２の手段を含む。第２のゲート相互接続手段は、ゲート相互接続部（たとえば、１３４、１３６、および／または１３８）であってよい。そのようなデバイスはまた、ＦｉｎＦＥＴ容量性構造の第２のプレートを形成するように、第２のリセスにおいて第２のゲート相互接続手段に結合された第２のトレンチを相互接続するための第２の手段を含む。第２のトレンチ相互接続手段は、トレンチ相互接続部（たとえば、１２８、１３０、および／または１３２）であってよい。別の態様では、前述の手段は、前述の手段によって列挙された機能を実行するように構成された任意のモジュールまたは任意の装置であってよい。
図１１は、本開示の一態様が有利に採用され得る例示的なワイヤレス通信システム１１００を示すブロック図である。説明のために、図１１は、３つのリモートユニット１１２０、１１３０、および１１５０、ならびに、２つの基地局１１４０を示す。ワイヤレス通信システムが、より多くのリモートユニットおよび基地局を有し得ることが認識されよう。リモートユニット１１２０、１１３０、および１１５０は、開示された容量性デバイスを含むＩＣデバイス１１２５Ａ、１１２５Ｃ、および１１２５Ｂを含む。基地局、スイッチングデバイス、およびネットワーク機器などの他のデバイスも、開示された容量性構造デバイスを含み得ることが認識されよう。図１１は、基地局１１４０からリモートユニット１１２０、１１３０、および１１５０への順方向リンク信号１１８０、ならびに、リモートユニット１１２０、１１３０、および１１５０から基地局１１４０への逆方向リンク信号１１９０を示す。
図１１では、リモートユニット１１２０は携帯電話として示され、リモートユニット１１３０はポータブルコンピュータとして示され、リモートユニット１１５０はワイヤレスローカルループシステムにおける固定位置リモートユニットとして示される。たとえば、リモートユニットは、モバイルフォン、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、携帯情報端末などのポータブルデータユニット、ＧＰＳ対応デバイス、ナビゲーションデバイス、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、メーター読取り機器などの固定位置データユニット、またはデータもしくはコンピュータ命令を記憶するか、もしくは取り出す他のデバイス、またはそれらの組合せであり得る。図１１は本開示の態様によるリモートユニットを示すが、本開示は、これらの示された例示的なユニットに限定されない。本開示の態様は、開示されたデバイスを含む、多くのデバイスにおいて適切に採用され得る。
図１２は、上記で開示した容量性デバイスなどの、半導体構成要素の回路設計、レイアウト設計、および論理設計に使用される設計用ワークステーションを示すブロック図である。設計用ワークステーション１２００は、オペレーティングシステムソフトウェア、サポートファイル、およびＣａｄｅｎｃｅやＯｒＣＡＤなどの設計ソフトウェアを収容するハードディスク１２０１を含む。設計用ワークステーション１２００はまた、本開示の一態様による容量性デバイスなどの回路１２１０または半導体構成要素１２１２の設計を容易にするために、ディスプレイ１２０２を含む。記憶媒体１２０４が、回路１２１０または半導体構成要素１２１２の設計を有形に記憶するために提供される。回路１２１０または半導体構成要素１２１２の設計は、ＧＤＳＩＩまたはＧＥＲＢＥＲなどのファイルフォーマットで記憶媒体１２０４に記憶され得る。記憶媒体１２０４は、ＣＤ−ＲＯＭ、ＤＶＤ、ハードディスク、フラッシュメモリ、または他の適切なデバイスであり得る。さらに、設計用ワークステーション１２００は、記憶媒体１２０４からの入力を受け取るか、または記憶媒体１２０４に出力を書き込むためのドライブ装置１２０３を含む。
記憶媒体１２０４に記録されるデータは、論理回路構成、フォトリソグラフィマスク用のパターンデータ、または電子ビームリソグラフィなどの連続描画ツール用のマスクパターンデータを規定し得る。データはさらに、論理シミュレーションに関連したタイミング図やネット回路などの論理検証データを含み得る。記憶媒体１２０４上のデータを提供することは、半導体ウエハを設計するためのプロセス数を減らすことによって、回路１２１０または半導体構成要素１２１２の設計を容易にする。
ファームウェアおよび／またはソフトウェアの実装形態の場合、方法は、本明細書で説明された機能を実行するモジュール（たとえば、手順、機能など）を用いて実現され得る。本明細書で説明される方法を実施する際に、命令を有形に具現する機械可読媒体が使用され得る。たとえば、ソフトウェアコードは、メモリに記憶され得、プロセッサユニットによって実行され得る。メモリは、プロセッサユニット内に、またはプロセッサユニットの外部に実装され得る。本明細書で使用する「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、不揮発性メモリ、または他のメモリのタイプを指し、特定のタイプのメモリもしくは特定の数のメモリ、またはメモリが格納される媒体のタイプに限定されるべきではない。
ファームウェアおよび／またはソフトウェアで実装される場合、機能は、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶され得る。例は、データ構造を用いて符号化されたコンピュータ可読媒体、およびコンピュータプログラムを用いて符号化されたコンピュータ可読媒体を含む。コンピュータ可読媒体は物理的コンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る利用可能な媒体であり得る。限定ではなく、例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または、所望のプログラムコードを命令もしくはデータ構造の形で記憶するために使用され得るとともに、コンピュータによってアクセスされ得る他の媒体を含むことができ、本明細書において使用されるディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、コンパクトディスク（ｄｉｓｃ）（ＣＤ）、レーザーディスク（登録商標）（ｄｉｓｃ）、光ディスク（ｄｉｓｃ）、デジタル多用途ディスク（ｄｉｓｃ）（ＤＶＤ）、フロッピーディスク（ｄｉｓｋ）、およびブルーレイディスク（ｄｉｓｃ）を含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）はデータをレーザーを用いて光学的に再生する。上記のものの組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
コンピュータ可読媒体に記憶することに加えて、命令および／またはデータは、通信装置に含まれる伝送媒体上の信号として提供され得る。たとえば、通信装置は、命令およびデータを示す信号を有するトランシーバを含み得る。命令およびデータは、１つまたは複数のプロセッサに、特許請求の範囲において概説される機能を実施させるように構成される。
本開示およびその利点が詳細に説明されたが、添付の特許請求の範囲によって定められるような本開示の技術から逸脱することなく、本明細書において様々な変更、置換、および改変が行われ得ることを理解されたい。たとえば、「上」および「下」などの関係性の用語が、基板または電子デバイスに関して使用される。当然、基板または電子デバイスが反転される場合、上は下に、下は上になる。加えて、横向きの場合、上および下は、基板または電子デバイスの側面を指し得る。その上、本出願の範囲は、本明細書で説明されたプロセス、機械、製造、組成物、手段、方法およびステップの特定の構成に限定されることを意図していない。本開示から当業者が容易に諒解するように、本明細書で説明される対応する構成と実質的に同じ機能を実行するか、または実質的にそれと同じ結果を達成する、現存するか、または今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップが、本開示に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、組成物、手段、方法、またはステップをその範囲内に含むことを意図している。
本明細書の開示に関連して説明された様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムステップが、電子ハードウェア、コンピュータソフトウェア、または両方の組合せとして実装され得ることを当業者ならさらに諒解されよう。ハードウェアとソフトウェアのこの互換性を明確に示すために、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップが、概してそれらの機能に関して上記で説明された。そのような機能が、ハードウェアとして実装されるのか、それともソフトウェアとして実装されるのかは、特定の適用例および全体的なシステムに課された設計制約によって決まる。当業者は、説明された機能を特定の適用例ごとに様々な方式で実装し得るが、そのような実装の決定は、本開示の範囲からの逸脱を引き起こすと解釈されるべきではない。
本明細書の開示に関連して説明された様々な例示的な論理ブロック、モジュール、および回路は、本明細書で説明される機能を実行するように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）もしくは他のプログラマブル論理デバイス、個別のゲートもしくはトランジスタ論理、個別のハードウェア構成要素、またはそれらの任意の組合せとともに、実装または実行され得る。汎用プロセッサはマイクロプロセッサであり得るが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であり得る。プロセッサはまた、コンピューティングデバイスの組合せ（たとえば、ＤＰＳとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと一緒の１つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成）として実装され得る。
本開示に関連して説明された方法またはアルゴリズムのステップは、ハードウェアにおいて直接的に、プロセッサによって実行されるソフトウェアモジュールで、またはその２つの組合せで実施され得る。ソフトウェアモジュールは、ＲＡＭ、フラッシュメモリ、ＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体に常駐し得る。プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、例示的な記憶媒体がプロセッサに結合される。代替として、記憶媒体はプロセッサと一体化されてもよい。プロセッサおよび記憶媒体は、ＡＳＩＣの中に存在してよい。ＡＳＩＣは、ユーザ端末の中に存在してよい。代替として、プロセッサおよび記憶媒体は、ユーザ端末の中の個別の構成要素として存在してもよい。
１つまたは複数の例示的な設計では、説明された機能は、ハードウェア、ソフトウェア、ファームウェア、またはそれらの任意の組合せで実装され得る。ソフトウェアで実装される場合、機能は、１つまたは複数の命令またはコードとして、コンピュータ可読媒体上に記憶されるか、またはコンピュータ可読媒体を介して送信され得る。コンピュータ可読媒体は、コンピュータ記憶媒体と、コンピュータプログラムの１つの場所から別の場所への転送を容易にする任意の媒体を含む通信媒体の両方を含む。記憶媒体は、汎用または専用コンピュータによってアクセスされ得る任意の利用可能な媒体であってよい。限定ではなく例として、そのようなコンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭもしくは他の光ディスクストレージ、磁気ディスクストレージもしくは他の磁気記憶デバイス、または命令もしくはデータ構造の形態で規定されたプログラムコード手段を搬送または格納するために使用され得るとともに、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされ得る任意の他の媒体を含み得る。また、任意の接続が適切にコンピュータ可読媒体と呼ばれる。たとえば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、無線、およびマイクロ波などのワイヤレス技術を使用して、ウェブサイト、サーバ、または他のリモートソースから送信される場合、同軸ケーブル、光ファイバーケーブル、ツイストペア、ＤＳＬ、または赤外線、無線、およびマイクロ波などのワイヤレス技術は、媒体の定義に含まれる。ディスク（ｄｉｓｋ）およびディスク（ｄｉｓｃ）は、本明細書で使用するとき、コンパクトディスク（ＣＤ）、レーザーディスク（登録商標）、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスク、およびブルーレイディスクを含み、ディスク（ｄｉｓｋ）は通常、データを磁気的に再生し、ディスク（ｄｉｓｃ）は、レーザーを用いてデータを光学的に再生する。上記のものの組合せも、コンピュータ可読媒体の範囲内に含まれるべきである。
本開示の先の説明は、当業者が本開示を作成または使用することを可能にするために与えられる。本開示の様々な変更が、当業者に容易に明らかとなり、本明細書で規定される一般原理は、本開示の趣旨または範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書で説明された例および設計に限定されるものでなく、本明細書で開示される原理および新規の特徴に合致する最も広い範囲を与えられるべきである。
１００ ＩＣデバイス
１０２ 半導体基板
１０４ 絶縁材料
１０６ 注入領域
１０８ ダミーポリ領域
１１０ ドレイン領域
１１２ ソース領域
１１４ メインポリ
１１６ ダミーポリ領域
１１８ チャネル領域
１２０ 絶縁材料
１２２ トレンチシリサイド
１２４ 絶縁材料
１２６ 絶縁材料
１２８ ドレインＣＡトレンチ相互接続部
１３０ ソースＣＡトレンチ相互接続部
１３２ ダミーＣＡトレンチ相互接続部
１３４ ダミーＣＢ
１３６ メインＣＢ
１３８ ダミーＣＢ
１４０ 絶縁層
１４２ 絶縁層
１４４ ビア
１４６ 導電層
１５０ ポリスペーサ
３０４ トレンチ相互接続領域
３０５ トレンチ相互接続領域
３０６ オーバーラップ領域
３０８ オーバーラップ領域
３１０ キャパシタデバイス
３１２ キャパシタ
１１００ ワイヤレス通信システム
１１２０ リモートユニット
１１２５ ＩＣデバイス
１１３０ リモートユニット
１１４０ 基地局
１１５０ リモートユニット
１１８０ 順方向リンク信号
１１９０ 逆方向リンク信号
１２００ 設計用ワークステーション
１２０１ ハードディスク
１２０２ ディスプレイ
１２０３ ドライブ装置
１２０４ 記憶媒体
１２１０ 回路
１２１２ 半導体構成要素

Claims (9)

  1. ＦｉｎＦＥＴデバイス内のキャパシタであって、
    第１のリセスを有する第１のゲート相互接続材料と、
    ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、前記第１のリセスにおいて前記第１のゲート相互接続材料に結合された第１の積層トレンチ相互接続材料と、
    第２のリセスを有する第２のゲート相互接続材料と、
    前記ＦｉｎＦＥＴ容量性構造の第２のプレートを形成するように、前記第２のリセスにおいて前記第２のゲート相互接続材料に結合された第２の積層トレンチ相互接続材料と
    を備えるキャパシタ。
  2. 前記第１のゲート相互接続材料、前記第２のゲート相互接続材料、前記第１の積層トレンチ相互接続材料、および前記第２の積層トレンチ相互接続材料が、リング構造をなして配置される、請求項１に記載のキャパシタ。
  3. 前記第１のゲート相互接続材料、前記第２のゲート相互接続材料、前記第１の積層トレンチ相互接続材料、および前記第２の積層トレンチ相互接続材料が、混交指構造をなして配置される、請求項１に記載のキャパシタ。
  4. 前記第１のゲート相互接続材料、前記第２のゲート相互接続材料、前記第１の積層トレンチ相互接続材料、および前記第２の積層トレンチ相互接続材料が、ストライプアレイ構造をなして配置される、請求項１に記載のキャパシタ。
  5. ポリシリコン領域が、前記ＦｉｎＦＥＴ容量性構造の前記第２のプレートの少なくとも一部分を形成する、請求項１に記載のキャパシタ。
  6. 前記ＦｉｎＦＥＴ容量性構造の前記第２のプレートが、前記ＦｉｎＦＥＴデバイスのアクティブ領域に近接している、請求項１に記載のキャパシタ。
  7. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項１に記載のキャパシタ。
  8. ＦｉｎＦＥＴデバイスの中に容量性構造を含むデバイスであって、
    第１のリセスを有する第１のゲートを相互接続するための第１の手段と、
    ＦｉｎＦＥＴ容量性構造の第１のプレートを形成するように、前記第１のリセスにおいて前記第１のゲート相互接続手段に相互接続するための第１の手段と、
    第２のリセスを有する第２のゲートを相互接続するための第２の手段と、
    前記ＦｉｎＦＥＴ容量性構造の第２のプレートを形成するように、前記第２のリセスにおいて前記第２のゲート相互接続手段に相互接続するための第２の手段と
    を備えるデバイス。
  9. モバイル電話、セットトップボックス、音楽プレーヤ、ビデオプレーヤ、エンターテインメントユニット、ナビゲーションデバイス、コンピュータ、ハンドヘルドパーソナル通信システム（ＰＣＳ）ユニット、ポータブルデータユニット、および／または固定位置データユニットに組み込まれる、請求項８に記載のデバイス。
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