CN105743477A - 桥接电路 - Google Patents

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    • H03K2217/0081—Power supply means, e.g. to the switch driver

Abstract

提供了一种桥接电路。该桥接电路包括具有高侧开关的第一集成半导体装置、具有与高侧开关电连接的低侧开关的第二集成半导体装置、第一电平转换器以及第二电平转换器，该第一电平转换器与高侧开关电连接并且在第一集成半导体装置和第二集成半导体装置的一个中集成，该第二电平转换器与低侧开关电连接并且在第一集成半导体装置和第二集成半导体装置的一个中集成。

Description

桥接电路
本申请是申请日为2013年7月2日、申请号为201310274870.3、发明名称为“集成半导体装置和具有集成半导体装置的桥接电路”的申请的分案申请，其全部内容结合于此作为参考。
技术领域
本发明的实施方式涉及集成半导体装置，特别涉及具有垂直功率场效应结构的集成半导体装置，并且涉及桥接电路，特别涉及具有高侧开关、低侧开关和至少一个电平转换器的桥接电路。
背景技术
半导体晶体管，特别是诸如金属氧化物半导体场效应晶体管(MOSFET)或绝缘栅双极晶体管(IGBT)的场效应控制的开关器件已用于各种应用，包括但不限于用作在电源和功率转换器、电动轿车、空调乃至立体声系统中的功率开关。例如，功率MOSFET在桥接电路中用作低侧和高侧功率开关以驱动电动机。通常，在这样的桥接电路中监测功率开关的切换状态从而适当同步它们。这是为了避免例如在关断高侧开关之前接通低侧开关。这通常需要低侧开关的驱动器连接到高侧开关从而估计高侧开关的切换状态。同样，在桥接电路中高侧开关的驱动器通常连接到低侧开关从而估计低侧开关的切换状态。
由于低侧开关和高侧开关的不同的电压电平，通常在桥接电路中使用两个电平转换器，例如在高侧开关的驱动器与低侧开关之间的步进电平转换器，以及在低侧开关的驱动器与高侧开关之间的步降电平转换器。因此，在桥接电路的低侧臂和高侧臂之间的电压差主要由电平转换器处理，因此相应地，高侧开关和低侧开关的驱动器电路的额定击穿电压可以仅由栅电压给出，对于n沟道MOSFET该栅电压可以是约1V到约20V。通常，电平转换器集成到相应的驱动器IC(集成电路)，例如共同的MOSFET驱动器级电路中。然而对于功率应用，特别是约400V甚或多于约600V的电压的功率应用，由于所需要的高压闭锁能力，桥接电路的驱动器IC是昂贵的。
因此，需要为功率应用改善桥接电路。
发明内容
根据桥接电路的实施方式，该桥接电路包括具有高侧开关的第一集成半导体装置、具有与高侧开关电连接的低侧开关的第二集成半导体装置、第一电平转换器以及第二电平转换器，该第一电平转换器与高侧开关电连接并且在第一集成半导体装置和第二集成半导体装置中的一个中集成，该第二电平转换器与低侧开关电连接并且在第一集成半导体装置和第二集成半导体装置中的一个中集成。
根据集成半导体装置的实施方式，该集成半导体装置包括半导体主体，该半导体主体包括具有定义垂直方向的法线方向的第一表面、相对表面、包括垂直功率场效应晶体管结构的第一区域、包括三端子步降电平转换器的第二区域以及包括三端子步进电平转换器的第三区域。垂直功率场效应晶体管结构的端子与三端子步降电平转换器和三端子步进电平转换器中的一个电连接。
根据集成半导体装置的实施方式，该集成半导体装置包括具有第一表面的半导体主体以及相对表面，该第一表面具有定义垂直方向的法线方向。当从上方观察时，集成半导体装置还包括第一区域、至少一个第二区域和贯穿接触区域，该第一区域包括设置在第一表面上并且形成第二负载端子的第二金属化，该第二区域包括具有设置在第一表面上的至少一个金属化的电平转换器。在垂直截面中集成半导体装置还包括设置在第一区域、至少一个第二区域和贯穿接触区域中的相对表面上并且形成第一负载端子的共同金属化；在第一表面和相对表面之间延伸的第一电介质区；在第一表面和相对表面之间延伸的第二电介质区；与第一端子电连接，延伸到第一表面并且在贯穿接触区域中而且在第一电介质区和第二电介质区之间设置的导电结构；设置在第一表面上的栅极端子；以及用于控制在第一负载端子和第二负载端子之间的负载电流的栅电极。栅电极设置在第一区域中并且与栅极端子电连接。
本领域技术人员在阅读以下详细描述后并且在查看附图后将认识到此外的特征和优点。
附图说明
在附图中的部件不必需按比例绘制，而是提出以说明本发明的原理。此外在附图中，相同的参考标号指代相应的部分。在附图中：
图1示出了根据实施方式的桥接电路的电路图；
图2A示出了根据另一实施方式的桥接电路的电路图；
图2B示出了根据又一实施方式的桥接电路的电路图；
图3示出了根据再一实施方式的桥接电路的电路图；
图4示出了根据另一实施方式的桥接电路的电路图；
图5示出了根据实施方式的贯穿集成半导体装置的垂直截面；
图6A示出了根据实施方式的贯穿集成半导体装置的垂直截面；
图6B示出了根据实施方式的贯穿图6A的集成半导体装置的另一垂直截面；
图7A示出了根据实施方式的贯穿集成半导体装置的垂直截面；
图7B示出了根据另一实施方式的贯穿集成半导体装置的垂直截面；
图8A示出了根据又一实施方式的贯穿集成半导体装置的垂直截面；以及
图8B示出了根据再一实施方式的贯穿集成半导体装置的垂直截面。
具体实施方式
在以下具体实施方式中，对形成其一部分的附图进行参考，并且在该附图中通过示出可以实践本发明的具体实施方式来表示。鉴于此，诸如“顶部”、“底部”、“前面”、“后面”、“领先”、“拖尾”等的方向性术语参考所描述的附图的朝向来使用。因为实施方式的部件可以以多个不同的朝向来放置，所以方向性术语用于说明的目的并且绝非限制。应当理解，在不偏离本发明的范围的条件下可以利用其他实施方式并且可以进行结构或逻辑改变。因此，以下具体实施方式不应当被认为是限制的意思，并且本发明的范围由所附权利要求定义。
现在将详细参考各种实施方式，其一个或更多示例在附图中示出。每个示例都通过解释来提供并且不意图限制本发明。例如，示出或描述为一个实施方式的一部分的特征可以在其他实施方式上使用或连同其他实施方式一起使用，从而产生又一实施方式。本发明意图包括这样的修改和变化。使用具体语言来描述的示例不应解释为限制所附权利要求的范围。附图不按比例绘制并且仅为说明的目的。为清晰，如果不另外声明，那么相同的要素或制造步骤在不同的附图中被分配了相同的参考标记。
如在本说明书中使用的，术语“水平的”意图描述基本与半导体衬底或主体的第一或主水平表面平行的朝向。这可以是例如晶圆或裸片的表面。
如在本说明书中描述，术语“垂直的”意图描述基本垂直于第一表面设置的朝向，即与半导体衬底或主体的第一表面的法线方向平行的朝向。
在本说明书中，认为半导体主体的半导体衬底的第二表面由下或后侧表面形成，而认为第一表面由半导体衬底的上、前或主表面形成。如在本说明书中使用的术语“上面”和“下面”在考虑该朝向的条件下描述了一个结构特征对于另一结构特征的相对位置。
在本说明书中，n掺杂称为第一导电型，而p掺杂称为第二导电型。可选地，半导体装置可以用相反的掺杂关系形成，从而第一导电性可以是p掺杂并且第二导电性可以是n掺杂。此外，一些附图通过在导电型附近指出“-”或“+”来示出相对掺杂浓度。例如，“n-”意思是小于“n”掺杂区的掺杂浓度，而“n+”掺杂区具有大于“n”掺杂区的掺杂浓度。然而，除非另有声明，否则指出相对掺杂浓度不意味着相同的相对掺杂浓度的掺杂区必须具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区可以具有不同的绝对掺杂浓度。这同样适用于例如n+掺杂和p+掺杂区。
在本说明书中描述的具体实施方式涉及但不限于集成半导体装置，特别涉及具有功率场效应半导体晶体管和至少一个电平转换器的集成半导体装置，以及具有至少一个集成半导体装置的桥接电路。
如在本说明书中使用的，术语“电平转换器(level-shifter)”意图描述通常以至少约五或十的倍数将一个dc电压电平转换成另一dc电压电平的半导体电路。电平转换器通常包括具有例如栅电极的控制电极的例如MOSFET或双极晶体管的晶体管。施加到控制电极的电压的变化通常导致通过晶体管的电流和分压器的电压的变化，该分压器例如由与晶体管连接的两个电阻器的串联连接形成。术语“电平转换器在半导体装置中集成”意图描述至少电平转换器的例如晶体管的有源电子部件集成到半导体装置中。
集成半导体装置通常在第一区域中包括垂直功率半导体晶体管，通常是诸如垂直功率IGBT或垂直功率MOSFET的功率场效应晶体管，该功率场效应晶体管具有在第一表面上设置的源极金属化和靠近第一表面设置(例如，设置在第一表面上)的绝缘栅电极，以及在与第一表面相对设置的第二表面上设置的漏极金属化。当栅极金属化设置在第一表面上时，金属化和端子的设置也分别称为漏极向下配置(drain-downconfiguration)。可选地，在所谓的源极向下配置中，栅极金属化和漏极金属化设置在第一表面上，并且源极金属化和绝缘栅电极设置在第二表面上。金属化通常还例如在焊盘区域中提供相应的端子。垂直功率半导体晶体管通常在有源区域中包括例如IGBT单元或MOSFET单元的多个单元，以便承载和/或控制负载电流。此外，当从上方观察时，至少一个边缘终止结构(edge-terminationstructure)可以至少部分包围有源区域。
在本说明书的上下文中，术语“金属化”意图描述具有关于导电性的金属或近金属性质的区或层。金属化可以与半导体区接触从而形成半导体装置的电极、焊盘和/或端子。金属化可以由诸如Al、Cu、W、Ti、Au、Ag、Ni、V、Sn和Co的金属制造和/或包括这些金属，但金属化也可以由具有关于导电性的金属或近金属性质的材料制作，诸如高掺杂的n型或p型多晶硅、TiN，或诸如TaSi2、TiSi2、PtSi、CoSi2、WSi2的导电硅化物等。金属化也可以包括不同的导电材料，例如这些材料的堆叠。
如在本说明书中使用的，术语“边缘终止结构”意图描述提供过渡区域的结构，在该过渡区域中半导体装置的有源区域周围的强电场逐渐改变为在装置边缘的电位和/或诸如地的参考电位。因此，边缘终止结构还可以设置在集成到同一半导体结构中并且操作不同电压的不同半导体结构之间。边缘终止结构可以例如通过跨终止区域散布电场线来降低在整流结的终止区域周围的场强。
如在本说明书中使用的，术语“功率半导体装置”意图描述具有高电压和/或高电流切换能力的单芯片上的半导体装置。即，功率半导体装置意图用于通常在安培范围中的高电流，和/或大于约10V甚或大于约500V的高电压。在本说明书内，术语“功率半导体装置”和术语“功率半导体部件”同义使用。
如在本说明书中使用的，术语“场效应”意图描述第一导电型的导电“沟道”的电场中介形成，和/或通常是第二导电型的体区的第二导电型的半导体区中沟道的导电性和/或形状的控制。由于场效应，在第一导电型的源极区或发射极区与第一导电型的漂移区之间形成和/或控制贯穿沟道区域的单极电流路径。漂移区可以与漏极区和集电极区分别接触。漂移区可以这样的方式包括第一导电型的掺杂补偿区和第二导电型的掺杂补偿区，使得在关断状态它们的电荷可以相互耗尽。漏极区或集电极区与漏电极或集电极低电阻电接触。源极区或发射极区与源电极或发射电极低电阻电接触。在本说明书的上下文中，术语“低电阻电接触”意图描述当没有电压施加到半导体装置和/或跨半导体装置施加时，在该半导体装置的相应元件或部分之间存在低欧姆电流路径。在本说明书内，术语“低电阻电接触”、“电连接”和“低电阻电连接”同义使用。
在本说明书的上下文中，术语“MOS(金属氧化物半导体)”应理解为包括更一般的术语“MIS(金属绝缘体半导体)”。例如，术语MOSFET(金属氧化物半导体场效应晶体管)应理解为包括具有不是氧化物的栅极绝缘体的FET，即术语MOSFET在IGFET(绝缘栅场效应晶体管)和MISFET(金属绝缘体半导体场效应晶体管)的更一般术语意义上相应地使用。
在本说明书的上下文中，术语“开关”意图描述通常是功率MOSFET或功率IGBT的半导体结构，该半导体结构被配置为承载通常在安培范围中的负载电流，并且中断该负载电流。
在本说明书的上下文中，术语“驱动器电路”意图描述被配置为控制开关的电路或电子部件。
在本说明书的上下文中，术语“栅电极”意图描述电极，该电极靠近体区放置并与体区绝缘，并且被配置为形成和/或控制贯穿体区的沟道区域。
在本说明书的上下文中，术语“场电极”意图描述电极，该电极设置在通常是漂移区的半导体区附近、特别地与半导体区绝缘并且被配置为通过为n型半导体区充电合适的电压来在半导体区中扩展耗尽部分，该电压通常是关于周围半导体区域的负电压。在其他实施方式中，场电极不与端子低电阻电连接并且称为“浮动场板(floatingfieldplate)”。
在本说明书的上下文中，术语“台面”或“台面区域”意图描述在垂直截面中延伸到半导体衬底或主体中的两个邻近沟槽之间的半导体区。
在本说明书的上下文中，术语“连接”或“电连接”意图描述具有在贯穿半导体装置的半导体装置的两个区、部分或零件之间，或在电路的一个或更多装置的不同电极、金属化或端子之间，或在半导体装置的电极、端子或金属化以及部分或零件之间的电连接，该电连接通常是例如低电阻电连接的电阻电连接，或欧姆电流路径。
图1示出了桥接电路1000的电路图。桥接电路1000是半桥电路并且如包括由虚线矩形表示的第一集成半导体装置100和第二集成半导体装置200。第一集成半导体装置100包括具有两个负载端子和控制端子的三端子开关M1。在操作期间，开关M1的第一负载端子通常馈有例如来自电源的正端子的正电压Vs。因此，开关M1形成桥接电路100的高侧开关。正电压Vs可以大于约10V、大于约500V甚或大于约1000V。
在示例性实施方式中，开关M1形成为具有连接到正电压Vs的漏极端子的n沟道功率MOSFET。
第二集成半导体装置200包括具有两个负载端子和控制端子的三端子开关M0。开关M0的第二负载端子与提供低于正电压Vs的电压的源连接，例如连接到地，并且开关M0的第一负载端子与高侧开关M1的第二负载端子连接。因此，开关M0形成与高侧开关M1串联连接的桥接电路100的低侧开关。
在示例性实施方式中，低侧开关M0形成为具有连接到地的源极端子的n沟道功率MOSFET。低侧开关M0的漏极端子与高侧开关M1的源极端子连接。因此，低侧开关M0和高侧开关M1串联连接。低侧开关M0的漏极端子和高侧开关M1的源极端子中的一个可以形成输出端子，该输出端子提供电压Vout以便与第二半桥配置相对地驱动负载(例如，诸如电动机的电感负载)。因此，低侧开关M0的漏极端子和高侧开关M1的源极端子连接到桥接电路1000的输出端子。
第一三端子电平转换器T1的第一端子和第二端子分别与高侧开关M1的源极端子和栅极端子电连接，从而监测高侧开关M1的切换状态(开、关)。第一电平转换器T1的第三端子与用来驱动低电平开关M0的栅极端子的第二驱动器电路X0电连接。因此，第一电平转换器T1形成步降电平转换器。将第一电平转换器T1的第三端子用作第二驱动器电路X0的输入端允许仅在高电平开关M1停用时启用低电平开关M0。在图1中示出了的示例性实施方式中，第一电平转换器T1由p沟道MOSFET形成，该p沟道MOSFET具有与高侧开关M1的栅极端子连接的源极端子、与高侧开关M1的源极端子连接的栅极端子以及经电阻器R01连接到第二驱动器电路X0的漏极端子。电阻器R01通常经由并联切换的此外的电阻器R00和齐纳二极管Z0接地。
同样，第二三端子电平转换器T0的第一端子和第二端子与低侧开关M0的源极端子(接地)和栅极端子分别电连接，从而监测低侧开关M0的切换状态(开、关)。第二电平转换器T0的第三端子与用来驱动高电平开关M1的栅极端子的第一驱动器电路X1电连接。因此，第二电平转换器T0形成步进电平转换器。使用第二电平转换器T0的第三端子作为第一驱动器电路X1的输入端允许仅在低电平开关M1停用时启用高电平开关M1。在示例性实施方式中，第二电平转换器T0由n沟道MOSFET形成，该n沟道MOSFET具有连接到低侧开关M1的源极端子即在示例性实施方式中连接到地的源极端子、与低侧开关M1的栅极端子连接的栅极端子，以及经电阻器R10连接到第一驱动器电路X0的漏极端子。电阻器R10通常经并联切换的另外的电阻器R11和齐纳二极管Z1连接到低电压供电U1例如10V。第一和第二驱动器电路X1、X0可以实现为连接到提供时钟信号的μ控制器的运算放大器。另外的电子装置例如电容器C和二极管D1可以用来适当组成桥接电路1000。
在图1中所示的示例性实施方式中，第一电平转换器T1在第一集成半导体装置100中集成，并且第二电平转换器T0在第二集成半导体装置200中集成。因此，第一驱动器电路X1和第二驱动器电路X0可以以低功率技术来实现。第一和第二集成半导体装置100、200通常制造为具有足够高的闭锁能力的源极向下配置中的功率半导体装置。因此，可以在集成半导体装置100、200中成本有效地提供为了保护第一电平转换器T1和第二电平转换器T0的任何另外的措施。因此，可以降低桥接电路1000的总成本。
图2A示出了桥接电路1001的电路图。桥接电路1001和关于图1在上面解释的桥接电路1000相似。然而，第一电平转换器T1和第二电平转换器T0都与实现为n沟道功率MOSFET的低侧开关M0一起在第二集成半导体装置200中集成。此外，桥接电路1001的第一电平转换器T1和第二电平转换器T0分别实现为pnp晶体管和npn晶体管。因此，第一电平转换器T1的发射极端子与同样实现为n沟道功率MOSFET的高侧开关M1的栅极端子连接，第一电平转换器T1的基极端子与高侧开关M1的源极端子连接，并且第一电平转换器T1的集电极端子与第二驱动器电路X0连接。第二电平转换器T0的基极端子与低侧开关M0的栅极端子连接。第二电平转换器T0的发射极端子与低侧开关M0的源极端子连接，即与地连接。第二电平转换器T0的集电极端子与驱动MOSFET的栅极端子的第一驱动器电路X1连接，该MOSFET作为桥接电路1001的高侧开关M1集成到第一半导体装置100中。
第一半导体装置100可以是集成漏极向下功率半导体装置，并且第二集成半导体装置200通常是源极向下功率半导体装置。
由于在一个集成半导体装置200中集成低侧开关M0以及第一电平转换器T1和第二电平转换器T0，因此可观地降低了驱动器和控制器X0、X1的闭锁电压需求并且可以降低桥接电路1001的总成本。
图2B示出了桥接电路1002的电路图。桥接电路1002与关于图2A在上面解释的桥接电路1001相似。然而，第二电平转换器T0的基极端子不连接到低侧开关M0的栅极端子，但连接到微控制器μC，该微控制器μC被配置为将第一时钟信号馈送到第二电平转换器T0的基极端子并且将第二时钟信号馈送到第二驱动器电路X0。第一时钟信号和第二时钟信号可以是相同的或被时移以补偿低侧开关M0和/或高侧开关M1的死区时间或延迟。这也确保将高侧开关M1和低侧开关M0同步。
根据实施方式，在第一集成半导体装置100和/或第二集成半导体装置200的相应的此外的第二区域120中使用一个或更多附加的电平转换器，从而将在第一集成半导体装置100和第二集成半导体装置200中的一个中测量的与例如电流、电压或温度对应的测量值的电压电平变换成第一集成半导体装置100和第二集成半导体装置200中的另一个的电压电平。测量值可以用于改善桥接电路的切换行为。应注意，取决于测量值，附加的电平转换器可以分别不与低侧开关M0和高侧开关M1连接。
图3示出了桥接电路1003的电路图。桥接电路1003和关于图1在上面解释的桥接电路1000相似。然而，第一电平转换器T1和第二电平转换器T0与实现为n沟道MOSFET的高侧开关M1一起通常以漏极向下配置在第一集成半导体装置100中集成。此外，桥接电路1003的第二电平转换器T0实现为npn晶体管。因此，第二电平转换器T0的基极端子与例如以漏极向下配置在第二半导体装置200中集成的低侧开关M0的栅极端子连接，第二电平转换器T0的发射极端子与低侧开关M0的源极端子连接，即在示例性实施方式中与地连接，并且第二电平转换器T0的集电极端子与驱动桥接电路1003的高侧开关M1的栅极端子的第一驱动器电路X1连接。
由于在一个集成半导体装置100中集成了高侧开关M1与第一电平转换器T1和第二电平转换器T0，因此可以降低桥接电路1003的总成本。
图4示出了桥接电路1004的电路图。桥接电路1004和关于图1在上面解释的桥接电路1000相似。然而，第一电平转换器T1与实现为n沟道MOSFET的低侧开关M0一起通常以漏极向下配置在第二集成半导体装置200中集成，并且第二电平转换器T0与同样实现为n沟道MOSFET的高侧开关M1一起通常以漏极向下配置在第一集成半导体装置100中集成。此外，桥接电路1004的第一电平转换器T1和第二电平转换器T0分别实现为pnp晶体管和npn晶体管。因此，第二电平转换器T0的基极端子与低侧开关M0的栅极端子连接，第二电平转换器T0的发射极端子与低侧开关M0的源极端子连接，即与接地连接，并且第二电平转换器T0的集电极端子与驱动高侧开关M1的栅极端子的第一驱动器电路X1连接。此外，第一电平转换器T1的基极端子与高侧开关M1的源极端子连接，第一电平转换器T1的发射极端子与高侧开关M1的栅极端子连接，并且第一电平转换器T1的集电极端子与驱动低侧开关M0的栅极端子的第二驱动器电路X0连接。
由于在集成半导体装置100中集成高侧开关M1和第二电平转换器T0并且在集成半导体装置200中集成低侧开关M0和第一电平转换器T1，因此可以降低桥接电路1004的总成本。
通过以pnp晶体管代替p沟道MOSFET来用作步降电平转换器或反之亦然，和/或通过以npn晶体管代替n沟道MOSFET来用作步进电平转换器，可以获得桥接电路的进一步实施方式。
例如，与在分别关于图1和图3在上面解释的桥接电路1000、1003中使用p沟道MOSFET不同，pnp晶体管可以用作步降电平转换器T1。在这些实施方式中，pnp晶体管的基极端子与相应的高侧开关M1的源极端子连接，并且pnp晶体管的发射极端子与相应的高侧开关M1的栅极端子连接，并且pnp晶体管的集电极端子与相应的第二驱动器X0连接。
此外，通过例如在图4中所示的电路中以电感负载、电容负载或电阻负载来替换低侧开关M0和高侧开关M1中的一个，可以获得桥接电路的进一步实施方式。
下面主要参考硅(Si)半导体装置来解释涉及半导体装置和形成半导体装置的制造方法的实施方式。因此，单晶半导体区或层通常是单晶Si区域或Si层。然而应理解，半导体主体可以由适合制造半导体装置的任何半导体材料制作。这些材料的示例包括但不限于诸如硅(Si)或锗(Ge)的元素半导体材料，诸如碳化硅(SiC)或锗化硅(SiGe)的IV族化合物半导体材料，诸如氮化镓(GaN)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟(InP)、铟镓磷化物(InGaPa)、铝镓氮化物(AlGaN)、铝铟氮化物(AlInN)、铟镓氮化物(InGaN)、铝镓铟氮化物(AlGaInN)或铟镓砷磷化物(InGaAsP)的二元、三元或四元的III-V族半导体材料以及诸如碲化镉(CdTe)和碲镉汞化物(HgCdTe)的二元或三元的II-VI族半导体材料。在上面提到的半导体材料也称为同质结半导体材料。当组合两种不同半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括但不限于铝镓氮化物(AlGaN)-铝镓铟氮化物(AlGaInN)、铟镓氮化物(InGaN)-铝镓铟氮化物(AlGaInN)、铟镓氮化物(InGaN)-氮化镓(GaN)、氮化铝镓(AlGaN)-氮化镓(GaN)、铟镓氮化物(InGaN)-铝镓氮化物(AlGaN)、硅-碳化硅(SixC1-x)和硅-SiGe异质结半导体材料。对于功率半导体应用，当前主要使用Si、SiC、GaAs和GaN材料。如果半导体主体分别包括具有高击穿电压和高临界雪崩场强度(avalanchefieldstrength)的诸如SiC或GaN的高带隙材料，那么相应的半导体区的掺杂可以被选择为更高，这降低了在以下也称为导通阻抗Ron的导通状态阻抗Ron。
参考图5来解释集成半导体装置100的第一实施方式。图5示出了贯穿半导体装置100的半导体主体40的垂直截面。半导体主体40在具有定义垂直方向的法线方向en的第一表面101和与第一表面101相对设置的第二表面102之间延伸。第二表面102在以下也称为相对表面。当从上方观察时，集成半导体装置100包括第一区域110、第二区域120和贯穿接触区域140。共同金属化21设置在第一区域110、第二区域120和贯穿接触区域140中的相对表面102上。
垂直功率MOSFET结构在第一区域110中形成。在示例性实施方式中，垂直功率MOSFET结构形成为按照源极向下配置的n沟道MOSFET。这意味着在半导体主体40的一侧上的共同金属化21形成源极金属化21，该源极金属化21在示例性实施方式中通常还提供形成MOSFET的第一负载端子的源极端子S，然而，栅极金属化25和漏极金属化22位于半导体衬底40的另一侧上，即位于示例性实施方式中的第一表面101上，该栅极金属化25通常还提供形成MOSFET的控制端子的栅极端子G，该漏极金属化22通常还提供形成MOSFET的第二负载端子的漏极端子D。源极向下MOSFET可以通过源极金属化21焊接或胶合到简单引线框。由此，可以避免分段引线框的额外成本。此外，源极向下MOSFET可以通过靠近沟道区域的源极金属化21来特别有效地冷却，该沟道区域在源极金属化21附近形成。此外，在源极金属化在操作期间处于参考电位(通常接地)的应用中，可以不需要源极向下MOSFET的进一步绝缘，这导致更优的冷却。
在示例性实施方式中，第一导电型(n型)的半导体层12在第一和第二表面101、102之间延伸，并且在第一区域110中形成MOSFET的共同漂移区。为了清晰，在图5中仅示出了第一区域110的有源区域112的两个晶体管单元。通常，有源区域112包括形成阵列的多个晶体管单元。
各个晶体管单元包括与第一掺杂型互补的第二掺杂型(p型)的体区14，以及靠近第二表面102设置的第一掺杂型的源极区13。体区14设置在共同漂移区12和相应的源极区13之间。共同漂移区12位于体区14和延伸到第一表面101的高掺杂n型共同漏极区19之间。在具有多个晶体管单元(在图5中示出了两个晶体管单元11)的实施方式中，独立晶体管单元共享共同漂移区12和共同漏极区19。此外，独立晶体管的源极区13和体区14共同连接到源极金属化21。由此，独立晶体管单元在源极金属化21和连接到共同漏极区19的漏极金属化22之间并联连接。通常，独立晶体管单元的体区14经第二掺杂型的体接触区域(在图5中没有示出)连接到源极金属化21，该体接触区域比体区14更高地掺杂并且在源极金属化21和体区14之间提供低电阻。
在其他实施方式中，在图5和在下面解释的图6A到图8B中示出的半导体区19是高p掺杂的，从而形成与n沟道IGBT结构的集电极金属化22接触的集电极区19。在这些实施方式中，公同金属化21形成IGBT结构的发射极金属化21。
各个晶体管单元还包括栅电极15，该栅电极15邻近相应的体区14设置，并且通过栅极电介质16与体区14介电绝缘。在图5中示出的实施方式中，栅电极15是位于沟槽中的沟槽电极，并且在半导体主体40的垂直方向上从源极区13贯穿体区14延伸进入共同漂移区12。栅电极15通过绝缘层18与源极金属化21电绝缘。具有沟槽电极的晶体管单元通常称为沟槽晶体管单元。然而，将晶体管单元实现为沟槽晶体管单元仅是示例。独立晶体管单元也可以实现为任何其他类型的常规晶体管单元，诸如在半导体主体40的第二表面102上的具有栅电极的平面晶体管单元(未示出)。
图5的晶体管单元通常实现为增强型晶体管的单元，但可以在其他实施方式中实现为耗尽型晶体管的单元。在增强型晶体管中，当除了零之外的栅极-源极电压在栅极端子G和源极端子S之间施加时在体区14中存在导电沟道，而在耗尽型晶体管中，在0V的栅极-源极电压时已存在导电沟道。作为导电沟道开始时的栅极-源极电压的阈值电压可以通过体区14沿栅电极15的掺杂类型和掺杂浓度，以及通过在栅极电介质16中的(固定)电荷来调整。
独立晶体管单元的栅电极15电连接到在贯穿接触区域140中形成的通孔。通孔24在以下也称为第二通孔和栅极通孔。在栅电极15和栅极通孔24之间的电连接通常由连接有独立晶体管单元的栅电极15的内部栅极端子15’，以及由在该内部栅极端子15’和通孔24之间连接的导体23来提供。导体23通过绝缘层31与半导体主体40和源电极21电绝缘。导体23在以下也称为栅极导体。
内部栅极端子15’可以包括与栅电极15相同的材料。栅电极15可以用常规栅电极材料，诸如金属或诸如多晶硅的高掺杂多晶半导体材料来实现。栅极导体23包括例如金属或诸如多晶硅的高掺杂多晶半导体材料。
在图5中仅示意性示出的栅极通孔24可以用多种不同的方式实现。根据一个实施方式，栅极通孔24包括单晶半导体材料24’，例如第一导电型的台面区域24’。可选地，与单晶半导体材料24’掺杂类型相同但更高掺杂的接触区域241、242将单晶半导体材料24’分别连接到栅极导体23和栅极端子25。例如介电层(诸如氧化物层)的绝缘层61使栅极通孔24与周围半导体区和/或此外的通孔27横向绝缘。
在其他实施方式中，栅极通孔24包括核心，该核心包括金属或诸如多晶硅的高掺杂多晶半导体材料。核心帮助减小栅极通孔24的欧姆电阻，并且可以从在第二表面102上的栅极导体23延伸到在第一表面101上的栅极端子25。根据另外的实施方式，核心远离第一表面101和/或第二表面102。在更另外的实施方式中，栅极通孔24在垂直截面中由连接到源极金属化21和/或浮动导电核心71的导电核心71’围绕，和/或设置在该导电核心71’附近。导电核心71’和浮动核心71通常从第二表面102延伸到第一表面101，并且横向地，即在水平方向上由相应的绝缘层61绝缘。导电核心71’和浮动导电核心71可以用于在操作期间在半导体主体40中更均匀地分布电场。
绝缘层61可以在水平方向上完全围绕栅极通孔24。该绝缘层61的厚度可以取决于绝缘层61的机械应力和所需要的介电强度来选择，其中该所需要的介电强度取决于在栅极通孔24的电位和毗邻绝缘层61的区域的电位之间的最大电压差。
根据实施方式，贯穿接触区域140还包括至少一个第一导电通孔27，该第一导电通孔27在垂直方向上延伸贯穿半导体主体40(即在第二表面102和第一表面101之间延伸)并且分别电连接到源极金属化21和第一负载端子S。第一导电通孔27提供可以相似于为栅极通孔24解释来实施的贯穿半导体主体40的导电结构。第一导电通孔27可以由金属、掺杂多晶或单晶半导体材料27’(例如第一导电型的台面区域27’)形成，和/或包括这些材料。任选地，与单晶半导体材料27’相同的掺杂类型但更高掺杂的接触区域271、272将该单晶半导体材料27’与共同金属化21和连接金属化21’以及连接金属化21”分别连接，该连接金属化21’设置在第一表面101上并且在第一区域110和贯穿接触区域140之间延伸，该连接金属化21”设置在第一表面101上并且在贯穿接触区域140和第二区域120之间延伸。因此，第一导电通孔27可以用于内部布线。此外，栅极通孔24可以设置在两个第一导电通孔27之间，并且因此不贡献于半导体装置的栅极-漏极容抗，该容抗是在漏极端子D和栅极端子G之间的容抗。
在漏极端子D和源极端子S之间的最大电压差取决于功率MOS晶体管的电压闭锁能力。该电压差可以高达100V、高达几百V例如约400V，甚或高达1kV或更多。该电压差取决于当MOS晶体管在操作时在漏极和源极端子D、S之间施加的电压。当晶体管在关态(关断)时，该电压差达到其最大值。在栅极端子G和源极端子S之间的最大电压差例如在10V和20V之间。该电压差取决于MOS晶体管的具体类型，并且取决于在栅电极15需要的电位，以便控制在源极区13和共同漂移区12之间的体区14中的导电沟道。例如，在n型增强型晶体管中，栅电极15的电位需要比在源极端子S的电位更高以便将晶体管接通，而栅电极15的电位可以对应于在源极端子S的电位以便将晶体管关断。
在有源区域112和贯穿接触区域140之间第一区域110的子区域111中，半导体装置100通常包括边缘终止结构，该边缘终止结构保持电位接近在贯穿接触区域140的邻近部分中的电位和/或接近源极电位并且被配置为当MOSFET在关态时经受在源极电位和共同漏极区19的电位之间的高电压差。边缘终止结构通常包括第二掺杂类型的第一边缘终止区域42。第一边缘终止区域42远离共同漏极区19地设置，毗邻共同漂移区12，比第二表面102更靠近第一表面101地设置，并且分别电连接到连接金属化21”和源极金属化21。在图5中示出的实施方式中，第一边缘终止区域42毗邻第一表面101。任选地，第二掺杂类型的并且比第一边缘终止区域42更高掺杂的接触区域55设置在连接金属化21”和第一边缘终止区域42之间。
通常，诸如所示出的浮动场板23’的另外的边缘终止结构可以设置在第一表面101附近，例如设置在第一表面101上并且由绝缘层33与半导体主体40隔开，并且在漏极金属化22和连接金属化21”之间水平隔开。这可以改善集成MOSFET的闭锁电压。
特别地，对于比较低的闭锁电压，例如对于小于约50V的闭锁电压，边缘终止结构可以只设置在第二表面102附近。在该实施方式中，左导电通孔27可以省去。
根据实施方式，三端子步降电平转换器T1在集成半导体装置100的第二区域120中集成。在示例性实施方式中，步降电平转换器T1实现为具有第一导电型的基极区12a的pnp晶体管，该pnp晶体管延伸到第一表面101并且通常经具有比基极区12a更高掺杂浓度的第一导电型的第一基极接触区域121和/或具有比基极区12a更高掺杂浓度的第一导电型的第二基极接触区域122连接到连接金属化21’。靠近第一衬底101设置的第二导电型的发射极区13与基极区12a一起形成pn结，并且与栅极金属化25连接。靠近第一表面101设置的第二导电型的集电极区81与基极区12a一起形成pn结，并且与设置在第一表面101上的集电极金属化26连接。集电极金属化26通常还提供集电极端子C。MOSFET的栅极金属化25还可以提供到电平转换器T1的发射极E的布线。因此，半导体装置100可以在与关于图1在上面解释的相似的桥接电路中用作具有高侧开关和步降电平转换器T1的集成半导体装置100。
集成半导体装置100的MOSFET以源极向下配置实现。通常，源极金属化21在一侧上完全覆盖集成半导体装置100。
与第一区域110的MOSFET的解释相似，浮动场板23’可以在第一衬底101附近和/或第一衬底101上的第二区域120中设置，从而在电平转换器T1的闭锁模式中更均匀分布电场。
作为所示出的具有浮动场板23’的边缘终止结构的代替或附加，覆盖有绝缘、半绝缘或电活性层的诸如场环、部分或完全可耗尽的掺杂剂(VLD边缘、横向掺杂的变化)的其他平面边缘终止结构也可以组合地设置在第一表面101和/或第二表面102附近。此外，还称为台面边缘终止结构的垂直边缘终止结构(诸如填充有绝缘或半绝缘材料的环形垂直沟槽)也可以与平面边缘终止组合使用。
在另外的或第三区域中，步进电平转换器T0(在图5中未示出)可以另外集成。注意图5和以下附图通常只对应于贯穿半导体主体40的完整截面的一部分。在该实施方式中，半导体装置100可以用作与关于图3在上面解释的相似的桥接电路中的具有高侧开关、步降电平转换器T1和步进电平转换器T0的集成半导体装置100。在下面关于图7A和7B来详细解释步进电平转换器T0在源极向下集成半导体装置中的集成。当两个电平转换器T1、T0与功率MOSFET一起集成时，共同金属化21通常也延伸进入第三区域。例如，共同金属化21可以完全设置在集成半导体装置100的第二表面102上。
图6A示出了贯穿集成半导体装置100a的垂直截面。集成半导体装置100a与上面关于图5解释的集成半导体装置100相似，并且也可以在上面关于图1到图4解释的桥接电路中用作具有高侧开关和一个或两个电平转换器的集成半导体装置。另外，第二导电型的补偿区12’、12b设置在共同漂移区12和基极区12a中，从而分别改善功率MOSFET和电平转换器的导通电阻和/或闭锁能力。在其他实施方式中，补偿区12’、12b仅设置在第一区域110和第二区域120的一个中。补偿区12’、12b的掺杂浓度可以分别与漂移区12和基极区12a的掺杂浓度一致，或可以分别高于或低于漂移区12和基极区12a的掺杂浓度。
图6B示出了贯穿集成半导体装置100a的另一垂直截面。因此，栅极导体23和连接金属化21’在从上方观察时形成相应的连续区。这通常也适用于在图6A的垂直截面中的也具有两个分开的部分的栅极金属化25。
图7A示出了贯穿集成半导体装置200的垂直截面。集成半导体装置200与在上面关于图5解释的集成半导体装置100相似。集成半导体装置200的第一区域110也包括以源极向下配置的功率MOSFET，并且集成半导体装置200的贯穿接触区域140也包括栅极通孔24和第一导电通孔27。然而，集成半导体装置200的第二区域120包括步进电平转换器T0。因此，半导体装置200可以用作在上面关于图1到图4解释的桥接电路中的具有低侧开关和一个或两个甚或更多电平转换器的集成半导体装置。
在示例性实施方式中，步进电平转换器T0实现为具有n型发射极区122、p型基极区14’和n型集电极区12a的npn晶体管，该n型发射极区122延伸到第二表面102并且与还形成共同源极和发射极端子S、E的共同金属化21低电阻电接触，该p型基极区14’靠近第二表面102设置，并且该n型集电极区12a通常经具有比集电极区12a更高掺杂浓度的n型接触区域81’连接到集电极金属化26。
在贯穿接触区域140中，第二导电通孔29经设置接触步进电平转换器T0的控制电极23”。第二导电通孔29可以由例如第一导电型(n型)的台面区域29’的金属、掺杂多晶或单晶半导体材料29’形成，和/或包括这些材料。与单晶半导体材料29’相同掺杂类型但更高掺杂的可选接触区域291、292分别将单晶半导体材料29’与基极金属化25’和共同金属化21连接，该基极金属化25’形成步进电平转换器T0的控制金属化。基极金属化25’设置在第一表面101上，并且通常也提供步进电平转换器T0的基极端子B。
图7B示出了贯穿集成半导体装置200a的垂直截面。集成半导体装置200a与在上面关于图7解释的集成半导体装置200相似，并且可以在上面关于图1到图4解释的桥接电路中用作具有低侧开关和一个或两个电平转换器的集成半导体装置。然而，集成半导体装置200a的步进电平转换器T0实现为在第二区域120中的n沟道MOSFET。
在示例性实施方式中，步进电平转换器T0的n型源极区122延伸到第二表面102并且与共同金属化21低电阻电接触，该共同金属化21也形成第一区域110中的功率MOSFET和第二区域120中的MOSFET的共同源极S、S’。p型体区14’与n型源极区122和n型漂移区12a一起形成相应的pn结，该n型漂移区12a通常经具有比漂移区12a更高掺杂浓度的n型漏极区81’连接到设置在第一表面101上的漏极金属化26。
在示例性实施方式中，控制电极”23形成n沟道MOSFET的栅电极，该n沟道MOSFET形成步进电平转换器T0。在另一实施方式中，控制电极”23实现为沟槽栅电极。
另外，第二导电通孔29在步进电平转换器T0的栅电极23”和栅极金属化25’之间提供贯穿接触，该栅极金属化25’设置在第一表面101上并且通常还提供步进电平转换器T0的栅极端子G’。
图8A示出了贯穿集成半导体装置100b的垂直截面。集成半导体装置100b与在上面关于图7a、图7b解释的集成半导体装置100a相似，并且可以在上面关于图1到图4解释的桥接电路中用作具有高侧开关和一个或两个电平转换器的集成半导体装置。然而，集成半导体装置100b的有源区域120包括作为步降电平转换器T1的p沟道MOSFET。
在示例性实施方式中，步降电平转换器T1包括p型源极区122，该p型源极区122经栅极导体23和栅极通孔24与在第一区域110中的功率MOSFET的栅极金属化25和栅极端子G分别接触。也与栅极端子G电连接的n型体区142与源极区122和p型漂移区12d一起形成相应的pn结，该p型漂移区12d经更高掺杂的p型漏极接触区域81与漏极金属化26和漏极端子D’分别电连接。漂移区12d嵌入在包括另外的p型补偿区12’的n型半导体层12e中。漏极金属化26设置在第一表面101上。绝缘栅电极15”靠近第二表面102设置，例如如图8A中所示设置在第二表面102上。
图8B示出了贯穿集成半导体装置100c的垂直截面。集成半导体装置100c也在第一区域110中包括n沟道功率MOSFET，然而该n沟道功率MOSFET采用漏极向下配置。因此，设置在第二表面102上并且也通常设置在第二区域120与贯穿接触区域140中的共同金属化21形成还提供功率MOSFET的漏极端子D的漏极金属化，该贯穿接触区域140通常设置在第一区域110和第二区域120之间。功率MOSFET的栅极金属化25和相应的栅极端子G，以及源极金属化22和相应的源极端子S设置在第一表面101上。
根据实施方式，步进电平转换器在第二区域120中形成。在示例性实施方式中，步进电平转换器实现为具有源极金属化26’、栅极金属化25’和漏极金属化21’的n沟道MOSFET，这些金属化全部设置在第一表面101上并且还提供相应的端子S’、G’、D’。源极金属化26’与n型源极区81’和靠近第一表面101设置的p型体区14’低电阻电接触。漏极金属化21’与n型漂移区12a低电阻电接触。栅极金属化25’与栅电极23”低电阻电接触，该栅电极23”与半导体主体40绝缘。栅电极23”可以实现为平面或沟槽栅电极。
半导体装置100c可以在上面关于图1到图4解释的桥接电路中用作具有高侧开关和步进电平转换器的集成半导体装置。
在上面关于图5到图8B解释的集成半导体装置的共同点是它们都包括具有垂直功率场效应晶体管结构(例如垂直n沟道功率MOSFET结构)的第一区域110、贯穿接触区域140，以及具有步降电平转换器T1或步进电平转换器T0中的至少一个另外的区域120，例如两个另外的区域，其中一个包括步降电平转换器T1而另一个包括步进电平转换器T0。
当从上方观察时，一个或多个贯穿接触区域140和第一导电通孔27或第二导电通孔29中的至少一个可以完全包围第一区域110和/或另外的区域120，该第一导电通孔27或第二导电通孔29由在第一表面101和相对表面102之间延伸的电介质区61定义。因此，第一区域110和另外的区域120由至少一个电介质区61彼此横向完全绝缘。可选地，包括电介质区61的贯穿接触区域140可以是基本上的条形，在半导体主体的两个边缘之间延伸并且当从上方观察时设置在第一区域110和第二区域120之间。换言之，在各个包括第一区域110和第二区域120的垂直截面中，电介质区61可以设置在第一区域110和第二区域120之间。在这些实施方式中，可以避免在第一区域110和另外的区域120之间的寄生装置，并因此改善装置性能。通常，还形成功率MOSFET的负载端子的共同金属化21设置在第一区域110、贯穿接触区域140和一个或更多另外的区域120中的相对表面102上。
功率MOSFET结构的端子在芯片级上可以与三端子步降电平转换器T1和三端子步进电平转换器T0中的一个电连接。
例如，贯穿接触区域140的第一导电通孔27或第二导电通孔29可以用于内部布线。
按照源极向下配置的贯穿接触区域140的栅极贯穿接触24通常用于接触功率MOSFET结构的栅电极。
另外，一个或更多边缘终止结构通常在第一区域110和贯穿接触区域140之间使用，和/或在贯穿接触区域140和另外的区域120之间使用，和/或靠近集成半导体装置的边缘使用。边缘终止结构可以在第一表面101或第二表面102上形成。
尽管已披露本发明的各种示例性实施方式，但对于本领域技术人员显而易见的是，可以在不偏离本发明的实质和范围的情况下做出实现本发明的一些优点的各种改变和修改。对于本领域技术人员显而易见的是，可以适当替换执行相同功能的其他部件。应注意关于具体附图解释的特征可以与其他附图的特征组合，即使在没有明确提到此事的情况下。这样的对本发明概念的修改意图由所附权利要求覆盖。
例如“下方”、“低于”、“较低”、“上方”、“较高”等空间相关术语，为容易解释一个要素相对于第二要素的定位的描述而使用。除了与附图中描述那些方向不同的方向以外，这些术语还意图包括装置不同朝向。此外，例如“第一”、“第二”等术语也用于描述各种要素、区、部分等，并也不意图限制。相同术语指代遍及本描述的相同要素。
如在此使用的，术语“具有”、“含有”、“包含”、“包括”等是表明所陈述要素或特征存在，但不排除另外的要素或特征的开放式术语。除非上下文明确表明相反的意思，否则冠词“一个”、“一只”和“该”意图包括复数与单数。
考虑上面变化和应用的范围，应理解本发明既不受前面描述限制，也不受附图限制。而是，本发明仅受所附权利要求及其法律等同物限制。

Claims (11)

1.一种桥接电路，包括：
第一集成半导体装置，包括高侧开关；
第二集成半导体装置，包括与所述高侧开关电连接的低侧开关；
第一电平转换器，与所述高侧开关电连接，并且被集成在所述第一集成半导体装置和所述第二集成半导体装置中的一个中；以及
第二电平转换器，与所述低侧开关电连接，并且被集成在所述第一集成半导体装置和所述第二集成半导体装置中的一个中。
2.根据权利要求1所述的桥接电路，其中，所述第一电平转换器包括pnp晶体管和p沟道MOSFET中的一个。
3.根据权利要求1所述的桥接电路，其中，所述第二电平转换器包括npn晶体管和n沟道MOSFET中的一个。
4.根据权利要求1所述的桥接电路，其中，所述高侧开关是包括与所述第一电平转换器电连接的栅电极的功率MOSFET。
5.根据权利要求1所述的桥接电路，其中，所述低侧开关是包括与所述第二电平转换器电连接的栅电极的MOSFET。
6.根据权利要求1所述的桥接电路，其中，所述第一电平转换器和所述第二电平转换器均被集成在所述第一集成半导体装置和所述第二集成半导体装置中的一个中。
7.根据权利要求1所述的桥接电路，其中，所述高侧开关和所述低侧开关电连接，所述桥接电路还包括第一驱动器电路和第二驱动器电路中的至少一个，所述第一驱动器电路与所述高侧开关的控制端子电连接，并且所述第二驱动器电路与所述低侧开关的控制端子电连接。
8.根据权利要求1所述的桥接电路，其中，所述第一集成半导体装置包括第一半导体主体，所述第一半导体主体包括定义垂直方向的第一表面、相对表面以及在所述第一表面和所述相对表面之间延伸的第一导电通孔，并且其中，所述第一集成半导体装置还包括设置在所述相对表面上的共同金属化，所述共同金属化至少形成所述高侧开关的一个负载端子并且与所述第一导电通孔低电阻地接触。
9.根据权利要求1所述的桥接电路，其中，所述第二集成半导体装置包括第二半导体主体，所述第二半导体主体包括定义垂直方向的第一表面、相对表面与在所述第一表面和所述相对表面之间延伸的第一导电通孔，并且其中，所述第二集成半导体装置还包括设置在所述相对表面上的共同金属化，所述共同金属化形成所述低侧开关和所述第二电平转换器的负载端子并且与所述第一导电通孔低电阻地接触。
10.根据权利要求1所述的桥接电路，其中，所述第一集成半导体装置和所述第二集成半导体装置中的至少一个包括半导体主体，所述半导体主体包括定义垂直方向的第一表面、相对表面、设置在所述第一表面上的控制端子、以及导电通孔，所述导电通孔与所述控制端子低电阻地接触并且在所述第一表面和所述相对表面之间延伸。
11.根据权利要求1所述的桥接电路，其中，所述桥接电路是半桥电路。
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