CN105374778B - 晶片封装体及其制造方法 - Google Patents

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Abstract

本发明提供一种晶片封装体及其制造方法，该晶片封装体包含半导体晶片、中介片、高分子粘着支撑层、第一绝缘层、重布局线路以及封装层。半导体晶片具有感应元件以及导电垫，导电垫电性连接感应元件。中介片配置于半导体晶片上方，且具有沟槽以及穿孔，其中沟槽暴露出部分感应元件，穿孔暴露出导电垫。高分子粘着支撑层夹设于半导体晶片与中介片间，且具有第一开口暴露出导电垫。第一绝缘层配置于中介片的下表面，且部分第一绝缘层配置于第一开口内覆盖高分子粘着支撑层。重布局线路配置于穿孔内以电性连接导电垫。封装层覆盖中介片以及重布局线路且具有第二开口暴露出沟槽。本发明容易有效控制并确保半导体晶片与中介片的连接。

Description

晶片封装体及其制造方法
技术领域
本发明关于一种封装体及其制造方法，且特别是有关于一种晶片封装体及其制造方法。
背景技术
在半导体元件的尺寸减少与密度增加的情况下，对于封装技术的要求也对应地渐驱严苛。近年来随着对尺寸更小的电子装置需求的成长，对于半导体晶片需要更创新的封装技术。其中，立体半导体晶片封装体技术已成为进一步降低半导体晶片封装体物理尺寸的有效选择。
在立体半导体晶片封装体中，半导体晶片垂直堆叠并以直通硅晶穿孔技术来完成彼此间的电性连接，可有效缩短晶片之间的导线、缩小元件尺寸。立体半导体晶片封装体技术能整合不同功能的半导体晶片，有效增加产品效能、缩小体积、并达到更高的集成密度。换言之，立体半导体晶片封装体技术可在更小的外观尺寸上具有更高的集成密度，以达成多功能、高效能的半导体晶片封装体。一般而言，立体半导体晶片封装体可以包括半导体晶片、具有直通硅晶穿孔的中介片以及其他基材，半导体晶片经由焊接凸块附着在中介片的一侧，利用焊接凸块提供集成电路晶片与中介片之间的电性连接，而中介片的另一侧则例如可以通过焊球，让中介片电性连接至印刷电路板或其他的集成电路晶片。通过直通硅晶穿孔，使得分别位于中介片两侧的半导体晶片与印刷电路板或其他的集成电路晶片整合起来。
在半导体晶片与中介片的整合当中，焊接凸块通常是特定合金，利用共晶结合法进行金属相态的转换，共晶结合法是一种特殊的扩散键结，使合金在比其中任一溶质更低的溶点下彼此扩散混合，因此可在约摄氏400～500度等相对较低的温度下，即形成集成电路晶片与中介片之间的金属界面键结。然而，共晶结合法在制程控制上，对于温度、加热周期等回火制程参数控制要求很高，连带使得焊接凸块容易在制程稍有变异的情况下即产生机械应力影响界面键结，如此便容易使半导体晶片与中介片之间的焊接凸块，产生连接不良甚至断裂等问题。因此，以创新的材料和制程来取代焊接凸块的晶片封装体及其制造方法仍是当前半导体晶片封装工艺重要的研发方向之一，而新的材料和制程也带来了许多亟待克服的问题。
发明内容
本发明提供一种晶片封装体及其制造方法，具有高分子粘着支撑层取代以共晶结合法的焊接凸块，使立体半导体晶片封装体中，半导体晶片与中介片的连接可在具有更大制程边际的情况下，更容易有效控制并确保半导体晶片与中介片两者的连接。此外，高分子粘着支撑层与共晶结合法的焊接凸块相较，可在更低的制程温度下即有效形成，因此还可有效减低晶片封装体内部的电子元件被高温影响的疑虑。再者，高分子粘着支撑层具有更低的生产成本，使本发明提供的晶片封装体更适于量产。此外，本发明提供的晶片封装体及其制造方法具有特殊的结构以及制程顺序，还进一步改善了高分子粘着支撑层可能引发断线的问题以及在晶片封装体的制作过程中可能发生污染的疑虑。
本发明的一态样提出一种晶片封装体的制造方法，包含：于中介片的下表面形成至少一突起；形成覆盖下表面以及突起的第一绝缘层；形成自下表面朝中介片的上表面延伸的至少一沟槽；形成圈绕突起的高分子粘着支撑层；通过高分子粘着支撑层将中介片与半导体晶片对接，半导体晶片具有至少一感应元件以及电性连接于感应元件的至少一导电垫，其中突起对应连接该导电垫；形成自上表面朝下表面延伸的穿孔，穿孔通过突起以暴露出导电垫，其中穿孔的宽度不大于突起的宽度；形成覆盖上表面、穿孔的孔壁的第二绝缘层；形成重布局线路，重布局线路配置于第二绝缘层上以及穿孔内以电性连接导电垫；蚀刻中介片使沟槽自上表面暴露出来；以及形成覆盖于重布局线路上的封装层，封装层具有暴露出沟槽的开口。
在本发明的一些实施方式中，其中形成穿孔的步骤是激光钻孔制程。
在本发明的一些实施方式中，其中形成该穿孔的步骤中，穿孔的宽度实质上等于突起的宽度。
在本发明的一些实施方式中，其中形成高分子粘着支撑层的步骤包含：于下表面涂布高分子粘着支撑层；以及微影蚀刻高分子粘着支撑层使突起暴露出来。
在本发明的一些实施方式中，在通过高分子粘着支撑层将中介片与半导体晶片对接的步骤与形成穿孔的步骤之间，进一步包含：自上表面朝下表面薄化中介片。
在本发明的一些实施方式中，其中形成封装层的步骤包含：于上表面以及重布局线路上全面涂布封装层；以及激光钻孔封装层使封装层具有开口暴露出沟槽。
在本发明的一些实施方式中，其中于重布局线路上涂布封装层的步骤中，封装层不填满穿孔。
在本发明的一些实施方式中，其中高分子粘着支撑层包含热固化材料、紫外光固化材料或两者的组合。
在本发明的一些实施方式中，其中热固化材料包含环氧树脂。
在本发明的一些实施方式中，进一步包含形成焊球配置于中介片上，焊球电性连接重布局线路。
在本发明的一些实施方式中，其中高分子粘着支撑层是一高分子坝体。
本发明的另一态样提出一种晶片封装体，包含半导体晶片、中介片、高分子粘着支撑层、第一绝缘层、重布局线路以及封装层。半导体晶片具有感应元件以及导电垫，导电垫电性连接感应元件。中介片配置于半导体晶片上方，中介片具有沟槽以及穿孔，其中沟槽暴露出部分感应元件，穿孔暴露出导电垫。高分子粘着支撑层夹设于半导体晶片与中介片之间。高分子粘着支撑层具有开口与穿孔连通以暴露出导电垫。第一绝缘层配置于中介片的下表面，且部分第一绝缘层配置于开口内覆盖高分子粘着支撑层。重布局线路配置于中介片上方以及穿孔内以电性连接导电垫。封装层覆盖中介片以及重布局线路，封装层具有开口暴露出沟槽。
在本发明的一些实施方式中，前述高分子粘着支撑层具有一开口与穿孔贯通以暴露出导电垫。
在本发明的一些实施方式中，前述高分子粘着支撑层包含热固化材料、紫外光固化材料或两者的组合。
在本发明的一些实施方式中，前述热固化材料包含环氧树脂。
在本发明的一些实施方式中，前述感应元件配置于半导体晶片的有源区，导电垫配置于半导体晶片的周边区，周边区圈绕有源区。
在本发明的一些实施方式中，前述沟槽在半导体晶片的投影位于有源区的至少一边。
在本发明的一些实施方式中，前述封装层不填满该穿孔。
在本发明的一些实施方式中，晶片封装体进一步包含焊球，焊球配置于中介片上，焊球电性连接重布局线路。
在本发明的一些实施方式中，晶片封装体进一步包含焊线，焊线电性连接重布局线路。
在本发明的一些实施方式中，晶片封装体进一步包含第二绝缘层，第二绝缘层配置中介片的上表面以及穿孔的孔壁。
在本发明的一些实施方式中，前述第一绝缘层以及第二绝缘层包含氧化硅、氮化硅、氮氧化硅或前述的组合。
在本发明的一些实施方式中，前述高分子粘着支撑层是一高分子坝体。
附图说明
本发明的上述和其他态样、特征及其他优点参照说明书内容并配合附加图式得到更清楚的了解。
图1是根据本发明一些实施方式的晶片封装体的俯视示意图。
图2是根据图1中剖面线2的剖面示意图。
图3是根据图1中剖面线3的剖面示意图。
图4是根据本发明一些实施方式的晶片封装体于制造过程中一阶段的剖面示意图。
图5是根据本发明一些实施方式的晶片封装体于制造过程中图4下一阶段的剖面示意图。
图6是根据本发明一些实施方式的晶片封装体于制造过程中图5下一阶段的剖面示意图。
图7是根据本发明一些实施方式的晶片封装体于制造过程中图6下一阶段的剖面示意图。
图8是根据本发明一些实施方式的晶片封装体于制造过程中图7下一阶段的剖面示意图。
图9是根据本发明一些实施方式的晶片封装体于制造过程中图8下一阶段的剖面示意图。
图10是根据本发明一些实施方式的晶片封装体于制造过程中图9下一阶段的剖面示意图。
图11是根据本发明一些实施方式的晶片封装体于制造过程中图10下一阶段的剖面示意图。
图12是根据本发明一些实施方式的晶片封装体于制造过程中图11下一阶段的剖面示意图。
图13是根据本发明一些实施方式的晶片封装体于制造过程中图12下一阶段的剖面示意图。
其中，附图中符号的简单说明如下：
100：晶片封装体 124：穿孔
110：半导体晶片 125：孔壁
112：感应元件 127：突起
113：内连线结构 130：高分子粘着支撑层
114：有源区 132：第一开口
116：导电垫 140：重布局线路
118：周边区 150：封装层
120：中介片 152：第二开口
121：下表面 160：焊球
122：沟槽 170：第一绝缘层
123：上表面 172：开口
180：第二绝缘层。
具体实施方式
为了使本发明内容的叙述更加详尽与完备，下文针对本发明的实施态样与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所揭露的各实施例，在有益的情形下可相互组合或取代，也可在一实施方式中附加其他的实施方式，而无须进一步的记载或说明。在以下描述中，将详细叙述许多特定细节以使读者能够充分理解以下的实施方式。然而，可在无此等特定细节的情况下实践本发明各实施方式。
图1是根据本发明一些实施方式的晶片封装体100的俯视示意图。图2是根据图1中剖面线2的剖面示意图。图3是根据图1中剖面线3的剖面示意图。请参照图1搭配图2以及图3，本发明的晶片封装体100包含半导体晶片110、中介片120、高分子粘着支撑层130、重布局线路140、封装层150、第一绝缘层170以及第二绝缘层180。如图2以及图3所示，半导体晶片110具有感应元件112以及导电垫116。在本发明的一些实施方式中，感应元件112配置于半导体晶片110的有源区114，而导电垫116配置于半导体晶片110的周边区118。周边区118圈绕有源区114。导电垫116电性连接于感应元件112。半导体晶片110例如可以是以硅(silicon)、锗(germanium)或III-V族元素的半导体晶圆为基材所制作的晶片。感应元件112例如可以包括但不限于表面声波元件、压力感测器(pressure sensors)、利用热及压力等物理量变化来测量的物理感测器(physical sensors)、微机电系统(Micro ElectroMechanical Systems,MEMS)、有源元件(active element)或无源元件(passiveelements)、数字电路或模拟电路等集成电路的感测元件(electronic components)、微流体系统(micro fluidic systems)、射频元件(RF circuits)、加速计(accelerators)、陀螺仪(gyroscopes)、微制动器(micro actuators)。如图2以及图3所示，导电垫116例如可以是配置于感应元件112的左右两侧且电性连接于感应元件112。电性连接的方式例如可以是通过半导体晶片110内部的内连线结构113，使位于半导体晶片110的周边区118的导电垫116与位于半导体晶片110的有源区114的感应元件112具有电性连接。如此一来，导电垫116即可作为感应元件112信号控制的输入(input)/输出(output)端，进而对半导体晶片110中的感应元件112进行感测信号控制。导电垫116的材质例如可以是铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料。
请参照图2以及图3，中介片120配置于半导体晶片110上方。中介片120具有沟槽122以及穿孔124，其中沟槽122暴露出部分感应元件112，穿孔124暴露出导电垫116。中介片120例如可以是硅。沟槽122上下贯通中介片120使位于中介片120下方的半导体晶片110的感应元件112得以暴露出来，借此感知外界的声波、压力或是温度等变化来产生感测信号。在本发明的一些实施方式中，沟槽122在半导体晶片110的投影位于有源区114的至少一边。如图1搭配图2以及图3所示，沟槽122在半导体晶片的投影围绕于有源区114的三边，仅留下一边作为连接处。然而本发明并不以此为限，沟槽122的位置与形状可以针对不同需求作对应的设计，沟槽122也可以是一个连续沟槽或是多个较小的沟槽。
继续参照图2以及图3，高分子粘着支撑层130夹设于半导体晶片110与中介片120之间。高分子黏着支撑层130粘着半导体晶片110与中介片120使两者接合。高分子粘着支撑层130可以是任何适合用以粘着晶片的高分子材料。在本发明的一些实施方式中，高分子粘着支撑层130包含热固化(thermal curing)材料、紫外光固化(UV curing)材料或两者的组合。在本发明的一些实施方式中，高分子粘着支撑层130包含环氧树脂(epoxy)。在此值得注意的是，高分子粘着支撑层130与传统上连接半导体晶片与中介片所用的焊接凸块完全不同。焊接凸块通常是特定合金，利用共晶结合法进行金属相态的转换，使合金在比其中任一溶质更低的溶点下彼此扩散混合，因此可在约摄氏400～500度等相对较低的温度下，即形成集成电路晶片与中介片之间的金属界面键结。而高分子粘着支撑层130并不需要上述的高温来进行高分子固化粘着反应，一般而言，高分子固化粘着反应至高仅需摄氏300度以下即可充分固化反应，发挥其粘着功能。通过高分子粘着支撑层130成分比例的适当选择与调配，高分子粘着支撑层130甚至可在低于摄氏200度的条件下即可形成并顺利接合半导体晶片110与中介片120。据此，接合半导体晶片110与中介片120两者即可在更低的热预算(thermal budget)下进行，而减低晶片封装体内部的电子元件被高温影响的疑虑。再者，共晶结合法在制程控制上，对于温度、加热周期等回火制程参数控制要求很高，连带使得焊接凸块容易在制程稍有变异的情况下即产生机械应力影响界面键结，如此便容易使半导体晶片与中介片之间的焊接凸块，产生连接不良甚至断裂等问题。相对地，高分子粘着支撑层130在固化反应的控制上则容易许多，不易因为微小的制程变异而对于其粘着性能产生太大的影响。因此，以高分子粘着支撑层130取代以共晶结合法的焊接凸块，使立体半导体晶片封装体中，半导体晶片110与中介片120的连接可在具有更大制程边际(process margin)的情况下，更能有效控制并确保半导体晶片110与中介片120两者的连接。此外，高分子粘着支撑层130具有更低的生产成本，使本发明提供的晶片封装体100更适于量产。如图2以及图3所示，高分子粘着支撑层130具有第一开口132与穿孔124贯通以暴露出导电垫116。第一开口132例如可以是以微影蚀刻或激光钻孔等方式形成。据此，半导体晶片110与中介片120两者之间的导电路径即可由此处通过，使半导体晶片110的导电垫116与中介片120的穿孔124的孔壁125上的重布局线路140电性连接。在本发明的一些实施方式中，高分子粘着支撑层130为一高分子坝体。
参照图2以及图3，第一绝缘层170配置于中介片120的下表面121。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积法(chemical vapor deposition)沿着中介片120的下表面121形成。位于中介片120的下表面121的第一绝缘层170，可保护中介片120并使后续形成的重布局线路140与中介片120之间电性绝缘。在此值得特别注意的是，部分第一绝缘层170配置于第一开口132内覆盖高分子粘着支撑层130。换言之，高分子粘着支撑层130不会与后续形成的重布局线路140直接接触，而是由第一绝缘层170隔开。因此，后续形成的重布局线路140不会直接受到具有粘着性且热膨胀系数较大的高分子粘着支撑层130影响。据此，可降低后续形成的重布局线路140发生断线的风险，具有显著提升制作晶片封装体100的良率的特殊功效。如图2以及图3所示，在本发明的一些实施方式中，晶片封装体100进一步包含第二绝缘层180配置中介片120的上表面123以及穿孔124的孔壁125。第二绝缘层180所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积法顺应地沿着中介片120的上表面123、及其穿孔124的孔壁125形成。第二绝缘层180可进一步隔离高分子粘着支撑层130与后续形成的重布局线路140，避免高分子粘着支撑层130对后续形成的重布局线路140产生不良影响。换言之，后续形成的重布局线路140不会直接受到具有粘着性且热膨胀系数较大的高分子粘着支撑层130影响。据此，后续形成的重布局线路140发生断线的风险可被进一步降低，还具有显著提升制作晶片封装体100的良率的特殊功效。
继续参照图2以及图3，重布局线路140配置于中介片120上方以及穿孔124内以电性连接导电垫116。重布局线路140例如可以使用铝(aluminum)、铜(copper)或镍(nickel)或其他合适的导电材料，以适当的制程方法全面沉积于第二绝缘层180上，再以微影蚀刻的方式图案化以在第二绝缘层180上留下预定图案的重布局线路140。封装层150覆盖于中介片120以及重布局线路140上，封装层150具有第二开口152暴露出沟槽122。封装层150所使用的材料可以是绿漆(solder mask)或其它合适的封装材料，以涂布方式在中介片120的上表面123形成。如图2以及图3所示，在本发明的一些实施方式中，封装层150不填满穿孔124。据此，封装层150与穿孔124的孔壁125上的重布局线路140接触面积较小，还可进一步减低封装层150与穿孔124的孔壁125上的重布局线路140之间的应力累积，避免后续封装层150膨胀或皱缩对重布局线路140产生影响，减少重布局线路140发生断线的可能性，进一步提升晶片封装体100的可靠度。
如图2以及图3所示，在本发明的一些实施方式中，晶片封装体100进一步包含焊球160配置于中介片120上，焊球160电性连接重布局线路140。焊球160的材料例如可以是锡或其他适合于焊接的金属或合金，焊球160作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由感应元件112所侦测产生的电流信号即可通过焊球160、重布局线路140以及与感应元件112电性连接的导电垫116，对印刷电路板或其他中介片的输入/输出的进行信号输入/输出控制。反之，由印刷电路板或其他中介片的输入/输出的电流信号也可通过焊球160、重布局线路140以及与感应元件112电性连接的导电垫116，对感应元件112进行信号输入/输出控制。在本发明的另一些实施方式中，晶片封装体100可进一步包含焊线(图未绘示)电性连接重布局线路140，焊线也可作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁。有关本发明各实施方式的晶片封装体100的制造方法，将于以下段落以及图式中说明。
图4是根据本发明一些实施方式的晶片封装体于制造过程中一阶段的剖面示意图。首先，形成至少一突起127于中介片120的下表面121。中介片120例如可以包含硅。制作突起127的方式例如可以是由中介片120的下表面121朝上表面123以微影蚀刻制程，在预定位置上制作特定大小形状的突起127。位于中介片120的下表面121的突起127，作为后续与半导体晶片110的导电垫116粘着，再被挖空形成穿孔124的预定位置，因此突起127的位置、大小、形状可视实际需求作适当的调整设计。
图5是根据本发明一些实施方式的晶片封装体于制造过程中图4下一阶段的剖面示意图。图6是根据本发明一些实施方式的晶片封装体于制造过程中图5下一阶段的剖面示意图。请参照图5，形成第一绝缘层170于中介片120的下表面121。第一绝缘层170所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料。第一绝缘层170的制作方式例如可以是先以化学气相沉积法顺应地沿着中介片120的下表面121形成一层绝缘薄膜，再以微影蚀刻制程在中介片120的沟槽122的预定位置，在绝缘薄膜中形成开口172，即形成如图5所示的第一绝缘层170。请参照图6，在形成第一绝缘层170于中介片120的下表面121的步骤之后，接着形成至少一沟槽122自下表面121朝中介片120的上表面123延伸。沟槽122预定作为上下贯通中介片120的路径，使后续接合于中介片120下方的半导体晶片110中感应元件112得以暴露出来，借此感知外界的声波、压力或是温度等变化来产生感测信号。
图7是根据本发明一些实施方式的晶片封装体于制造过程中图6下一阶段的剖面示意图。如图7所示，在形成沟槽122自下表面121朝中介片120的上表面123延伸的步骤之后，接着形成高分子粘着支撑层130圈绕突起127。如图7所示，高分子粘着支撑层130圈绕突起127且具有第一开口132将突起127暴露出来，以供突起127后续与半导体晶片110的导电垫116对接。高分子粘着支撑层130可以是任何适合用以粘着晶片的高分子材料。在本发明的一些实施方式中，高分子粘着支撑层130包含热固化材料、紫外光固化材料或两者的组合。在本发明的一些实施方式中，高分子粘着支撑层130包含环氧树脂。值得注意的是，高分子粘着支撑层130与传统上连接半导体晶片与中介片所用的焊接凸块完全不同。焊接凸块通常是特定合金，利用共晶结合法进行金属相态的转换，使合金在比其中任一溶质更低的溶点下彼此扩散混合，因此可在约摄氏400～500度等相对较低的温度下，即形成集成电路晶片与中介片之间的金属界面键结。而高分子粘着支撑层130并不需要上述的高温来进行高分子固化粘着反应，一般而言，高分子固化粘着反应至高仅需摄氏300度以下即可充分固化反应，发挥其粘着功能。再者，共晶结合法在制程控制上，对于温度、加热周期等回火制程参数控制要求很高，连带使得焊接凸块容易在制程稍有变异的情况下即产生机械应力影响界面键结，如此便容易使半导体晶片与中介片之间的焊接凸块，产生连接不良甚至断裂等问题。相对地，高分子粘着支撑层130在固化反应的控制上则容易许多，不易因为微小的制程变异而对于其粘着性能产生太大的影响。因此，以高分子粘着支撑层130取代以共晶结合法的焊接凸块，使立体半导体晶片封装体中，半导体晶片110与中介片120的连接可在具有更大制程边际的情况下，还能有效控制并确保半导体晶片110与中介片120两者的连接。此外，高分子粘着支撑层130具有更低的生产成本，使本发明提供的晶片封装体100更适于量产。在本发明的一些实施方式中，其中形成高分子粘着支撑层130于下表面121的步骤包含涂布高分子粘着支撑层131于下表面121，以及微影蚀刻高分子粘着支撑层130使突起127暴露出来。在此值得注意的是，微影蚀刻高分子粘着支撑层130使高分子粘着支撑层130具有第一开口132的步骤需再与后续接合半导体晶片110的步骤之前进行，换言之，高分子粘着支撑层130的第一开口132应在与半导体晶片110接合之前先形成完毕，而后续在接合半导体晶片110时，高分子粘着支撑层130的第一开口132即对应接合于半导体晶片110的导电垫116。如此一来，高分子粘着支撑层130与半导体晶片110的导电垫116即不会直接接触，即后续无须针对高分子粘着支撑层130开口来暴露出导电垫116，可有效降低导电垫116被高分子粘着支撑层130开口制程(例如微影蚀刻)损伤的机会，进一步提升后续形成的晶片封装体100的可靠度。在本发明的一些实施方式中，其中高分子粘着支撑层130包含热固化材料、紫外光固化材料或两者的组合。在本发明的一些实施方式中，其中热固化材料包含环氧树脂。通过高分子粘着支撑层130成分比例的适当选择与调配，高分子粘着支撑层130甚至可在低于摄氏200度的条件下即可形成并顺利接合半导体晶片110与中介片120。据此，接合半导体晶片110与中介片120两者即可在更低的热预算下进行，而减低晶片封装体内部的电子元件被高温影响的疑虑。在本发明的一些实施方式中，高分子粘着支撑层130为一高分子坝体。
图8是根据本发明一些实施方式的晶片封装体于制造过程中图7下一阶段的剖面示意图。图9是根据本发明一些实施方式的晶片封装体于制造过程中图8下一阶段的剖面示意图。请参照图8，在形成高分子粘着支撑层130圈绕突起127的步骤之后，接着通过高分子粘着支撑层130将中介片120与半导体晶片110对接。半导体晶片110具有感应元件112以及电性连接于感应元件112的导电垫116，高分子粘着支撑层130的第一开口132对应于导电垫116。其中，半导体晶片110、感应元件112以及导电垫116等元件所使用的材料与彼此间的连接关系如同前述，在此即不重复赘述。请参照图9，在通过高分子粘着支撑层130将中介片120与半导体晶片110对接的步骤之后，接着自形成穿孔124自上表面123朝下表面121延伸，且穿孔124通过突起127以暴露出导电垫116。穿孔124例如可以是硅穿孔(through siliconvia,TSV)。穿孔124可以干蚀刻或其他适合形成孔洞的制程方法。在本发明的一些实施方式中，形成穿孔124的步骤是激光钻孔(laser-drill)制程。以激光钻孔取代干蚀刻，可以避免干蚀刻制程在蚀刻后以溶液清洗时可能发生的污染问题，因此可更进一步提升制程良率以及晶片封装体的可靠度。值得注意的是，如图8以及图9所示，穿孔124的宽度W2不大于突起127的宽度W1。换言之，蚀刻或激光钻孔中介片120以形成穿孔124的范围不超过突起127。因此，穿孔124的形成不会使高分子粘着支撑层130暴露出来，据此，后续在穿孔124中形成重布局线路140不接触到高分子粘着支撑层130，可有效避免高分子粘着支撑层130对重布局线路140产生不良影响，而使重布局线路140发生断线等疑虑。穿孔124的宽度W2与突起127的宽度W1均可由适当的制程方法来制作并彼此配合。在本发明的一些实施方式中，在形成穿孔124的步骤中，穿孔124的宽度W2(如图9所示)实质上等于突起127的宽度W1(如图8所示)。据此，如图9所示，部分第一绝缘层170会配置于第一开口132内覆盖高分子粘着支撑层130。即高分子粘着支撑层130不会与后续形成的重布局线路140直接接触，而是由第一绝缘层170隔开。因此，后续形成的重布局线路140不会直接受到具有粘着性且热膨胀系数较大的高分子粘着支撑层130影响，可降低后续形成的重布局线路140发生断线的风险，具有显著提升制作晶片封装体100的良率的特殊功效。
请继续参照图9，穿孔124贯穿中介片120的上表面123至下表面121以暴露出导电垫116，以供后续导电垫116的导电路径于穿孔124内部形成。在本发明的一些实施方式中，在通过高分子粘着支撑层130将中介片120与半导体晶片110对接的步骤，与形成穿孔124的步骤之间，进一步包含自上表面123朝下表面121薄化中介片120。例如由实质上700微米薄化为实质上200微米。据此，穿孔124的形成可更有效率，且也使最后形成的晶片封装体100具有更薄的总体厚度。
图10是根据本发明一些实施方式的晶片封装体于制造过程中图9下一阶段的剖面示意图。在自上表面123朝下表面121形成穿孔124的步骤之后，接着形成第二绝缘层180覆盖上表面123以及穿孔124的孔壁125。第二绝缘层180所使用的材料可以是氧化硅、氮化硅、氮氧化硅或其它合适的绝缘材料，以化学气相沉积法顺应地沿着中介片120的上表面123以及穿孔124内形成。第二绝缘层180可进一步隔离高分子粘着支撑层130与后续形成的重布局线路140，避免高分子粘着支撑层130对后续形成的重布局线路140产生不良影响。换言之，后续形成的重布局线路140不会直接受到具有粘着性且热膨胀系数较大的高分子粘着支撑层130影响。据此，后续形成的重布局线路140发生断线的风险可被进一步降低，还具有显著提升制作晶片封装体100的良率的特殊功效。
图11是根据本发明一些实施方式的晶片封装体于制造过程中图10下一阶段的剖面示意图。图12是根据本发明一些实施方式的晶片封装体于制造过程中图11下一阶段的剖面示意图。请先参照图11，形成重布局线路140配置于第二绝缘层180上以及穿孔124内以电性连接116导电垫。重布局线路140例如可以使用铝、铜或镍或其他合适的导电材料，以适当的制程方法全面沉积于第二绝缘层180上，再以微影蚀刻的方式图案化以在第二绝缘层180上留下预定图案。接着，请参照图12，蚀刻中介片120使沟槽122自上表面123暴露出来。据此，沟槽122上下贯通中介片120使位于中介片120下方的半导体晶片110中感应元件112得以暴露出来，感知外界的声波、压力或是温度等变化来产生感测信号。
图13是根据本发明一些实施方式的晶片封装体于制造过程中图12下一阶段的剖面示意图。参照图13，形成封装层150覆盖于重布局线路140上。形成封装层150覆盖于重布局线路140上的步骤包含涂布封装层150于重布局线路140上。在本发明的一些实施方式中，其中涂布封装层150于重布局线路140上的步骤中，封装层不填满该穿孔124。据此，还可进一步减低封装层150与穿孔124的孔壁125上的重布局线路140之间的应力累积，避免后续封装层150膨胀或皱缩对重布局线路140产生影响，减少重布局线路140发生断线的可能性，进一步提升晶片封装体100的可靠度。图2则是根据本发明一些实施方式的晶片封装体于制造过程中图13下一阶段的剖面示意图。如图2所示，封装层150具有第二开口152暴露出沟槽122。在本发明的一些实施方式中，其中形成封装层150覆盖于重布局线路140上的步骤包含涂布封装层150于重布局线路140上，以及激光钻孔(laser drill)封装层150使封装层150具有第二开口152暴露出该沟槽122。如图2所示，在本发明的一些实施方式中，进一步包含形成焊球160配置于中介片120上，焊球160电性连接重布局线路140。焊球160的材料例如可以是锡或其他适合于焊接的金属或合金，焊球160作为晶片封装体100外接于印刷电路板或其他中介片的连接桥梁，据此由感应元件112所侦测产生的电流信号即可通过焊球160、重布局线路140以及与感应元件112电性连接的导电垫116，对印刷电路板或其他中介片的输入/输出的进行信号输入/输出控制。反之，由印刷电路板或其他中介片的输入/输出的电流信号也可通过焊球160、重布局线路140以及与感应元件112电性连接的导电垫116，对感应元件112进行信号输入/输出控制，至此即形成如图2所示的晶片封装体100。
最后要强调的是，本发明所提供的晶片封装体具有高分子粘着支撑层取代以共晶结合法的焊接凸块，使立体半导体晶片封装体中，半导体晶片与中介片的连接可在具有更大制程边际的情况下，更容易有效控制并确保半导体晶片与中介片两者的连接。此外，高分子粘着支撑层可在更低的制程温度下即有效形成，因此更可有效减低晶片封装体内部的电子元件被高温影响的遗虑。而高分子粘着支撑层具有更低的生产成本，使本发明提供的晶片封装体更适于量产。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (22)

1.一种晶片封装体的制造方法，其特征在于，包含：
于一中介片的一下表面形成至少一突起；
形成覆盖所述下表面以及所述突起的一第一绝缘层；
形成自所述下表面朝所述中介片的一上表面延伸的至少一沟槽；
形成环绕所述突起的一高分子粘着支撑层；
通过所述高分子粘着支撑层将所述中介片与一半导体晶片对接，所述半导体晶片具有至少一感应元件以及电性连接于所述感应元件的至少一导电垫，其中所述突起对应连接所述导电垫；
形成自所述上表面朝所述下表面延伸的一穿孔，所述穿孔通过所述突起以暴露出所述导电垫，其中所述穿孔的一宽度不大于所述突起的一宽度；
形成覆盖所述上表面、所述穿孔的一孔壁的一第二绝缘层；
形成一重布局线路，该重布局线路配置于所述第二绝缘层上以及所述穿孔内以电性连接所述导电垫；
蚀刻所述中介片使所述沟槽自所述上表面暴露出来；以及
形成覆盖于所述重布局线路上的一封装层，所述封装层具有暴露出所述沟槽的一第二开口。
2.如权利要求1所述的晶片封装体的制造方法，其特征在于，形成所述穿孔的步骤是激光钻孔制程。
3.如权利要求1所述的晶片封装体的制造方法，其特征在于，在形成所述穿孔的步骤中，所述穿孔的所述宽度等于所述突起的所述宽度。
4.如权利要求1所述的晶片封装体的制造方法，其特征在于，形成所述高分子粘着支撑层的步骤包含：
于所述下表面涂布所述高分子粘着支撑层；以及
微影蚀刻所述高分子粘着支撑层使所述突起暴露出来。
5.如权利要求1所述的晶片封装体的制造方法，其特征在于，在通过所述高分子粘着支撑层将所述中介片与所述半导体晶片对接的步骤与形成所述穿孔的步骤之间，进一步包含：
自所述上表面朝所述下表面薄化所述中介片。
6.如权利要求1所述的晶片封装体的制造方法，其特征在于，形成所述封装层的步骤包含：
于所述上表面以及所述重布局线路上全面涂布所述封装层；以及
激光钻孔所述封装层使所述封装层具有所述第二开口暴露出所述沟槽。
7.如权利要求6所述的晶片封装体的制造方法，其特征在于，于所述重布局线路上涂布所述封装层的步骤中，所述封装层不填满所述穿孔。
8.如权利要求1所述的晶片封装体的制造方法，其特征在于，所述高分子粘着支撑层包含一热固化材料、一紫外光固化材料或两者的组合。
9.如权利要求8所述的晶片封装体的制造方法，其特征在于，所述热固化材料包含环氧树脂。
10.如权利要求1所述的晶片封装体的制造方法，其特征在于，进一步包含：
形成配置于所述中介片上的一焊球，所述焊球电性连接所述重布局线路。
11.如权利要求1所述的晶片封装体的制造方法，其特征在于，所述高分子粘着支撑层是一高分子坝体。
12.一种晶片封装体，其特征在于，包含：
一半导体晶片，具有至少一感应元件以及至少一导电垫，所述导电垫电性连接所述感应元件；
一中介片，配置于所述半导体晶片上方，所述中介片具有至少一沟槽以及至少一穿孔，其中所述沟槽暴露出部分所述感应元件，所述穿孔暴露出所述导电垫；
一高分子粘着支撑层，夹设于所述半导体晶片与所述中介片之间，所述高分子粘着支撑层具有一第一开口与所述穿孔连通以暴露出所述导电垫；
一第一绝缘层，配置于所述中介片的一下表面，且部分所述第一绝缘层配置于所述第一开口内覆盖所述高分子粘着支撑层；
一重布局线路，配置于所述中介片上方以及所述穿孔内以电性连接所述导电垫；以及
一封装层，覆盖所述中介片以及所述重布局线路，所述封装层具有一第二开口暴露出所述沟槽。
13.如权利要求12所述的晶片封装体，其特征在于，所述高分子粘着支撑层包含一热固化材料、一紫外光固化材料或两者的组合。
14.如权利要求13所述的晶片封装体，其特征在于，所述热固化材料包含环氧树脂。
15.如权利要求12所述的晶片封装体，其特征在于，所述感应元件配置于所述半导体晶片的一有源区，所述导电垫配置于所述半导体晶片的一周边区，所述周边区圈绕所述有源区。
16.如权利要求15所述的晶片封装体，其特征在于，所述沟槽在所述半导体晶片的投影位于所述有源区的至少一边。
17.如权利要求12所述的晶片封装体，其特征在于，所述封装层不填满所述穿孔。
18.如权利要求12所述的晶片封装体，其特征在于，进一步包含一焊球，所述焊球配置于所述中介片上，且电性连接所述重布局线路。
19.如权利要求12所述的晶片封装体，其特征在于，进一步包含一焊线，所述焊线电性连接所述重布局线路。
20.如权利要求12所述的晶片封装体，其特征在于，进一步包含一第二绝缘层，所述第二绝缘层配置所述中介片的一上表面以及所述穿孔的一孔壁。
21.如权利要求20所述的晶片封装体，其特征在于，所述第一绝缘层以及所述第二绝缘层包含氧化硅、氮化硅、氮氧化硅或前述的组合。
22.如权利要求12所述的晶片封装体，其特征在于，所述高分子粘着支撑层是一高分子坝体。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9478500B2 (en) * 2015-02-17 2016-10-25 Advanced Semiconductor Engineering, Inc. Interposer substrate, semiconductor structure and fabricating process thereof
US10090241B2 (en) * 2015-05-29 2018-10-02 Taiwan Semiconductor Manufacturing Co., Ltd. Device, package structure and method of forming the same
US20170256496A1 (en) * 2016-03-01 2017-09-07 Xintec Inc. Chip package and method for forming the same
SG11201807926PA (en) * 2016-03-24 2018-10-30 Agency Science Tech & Res A through silicon interposer wafer and method of manufacturing the same
CN111584695A (zh) * 2019-02-19 2020-08-25 江苏罗化新材料有限公司 一种散热型芯片级led封装方法及其封装结构
CN113611673B (zh) * 2021-10-11 2021-12-21 山东汉芯科技有限公司 集成布线转接板的新型芯片封装结构
CN117410260B (zh) * 2023-12-15 2024-03-22 苏州熹联光芯微电子科技有限公司 封装结构及其制备方法、封装组件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034796A (zh) * 2009-10-01 2011-04-27 精材科技股份有限公司 晶片封装体及其制造方法
CN103426838A (zh) * 2012-05-18 2013-12-04 精材科技股份有限公司 晶片封装体及其形成方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5610431A (en) * 1995-05-12 1997-03-11 The Charles Stark Draper Laboratory, Inc. Covers for micromechanical sensors and other semiconductor devices
JP2000186931A (ja) * 1998-12-21 2000-07-04 Murata Mfg Co Ltd 小型電子部品及びその製造方法並びに該小型電子部品に用いるビアホールの成形方法
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
JP4342174B2 (ja) * 2002-12-27 2009-10-14 新光電気工業株式会社 電子デバイス及びその製造方法
US6841883B1 (en) * 2003-03-31 2005-01-11 Micron Technology, Inc. Multi-dice chip scale semiconductor components and wafer level methods of fabrication
KR100951284B1 (ko) * 2007-06-01 2010-04-02 삼성전기주식회사 웨이퍼 레벨 패키지 제조방법
US8692382B2 (en) * 2010-03-11 2014-04-08 Yu-Lin Yen Chip package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102034796A (zh) * 2009-10-01 2011-04-27 精材科技股份有限公司 晶片封装体及其制造方法
CN103426838A (zh) * 2012-05-18 2013-12-04 精材科技股份有限公司 晶片封装体及其形成方法

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