TWI431741B - 晶片封裝體及其形成方法 - Google Patents

晶片封裝體及其形成方法 Download PDF

Info

Publication number
TWI431741B
TWI431741B TW100109288A TW100109288A TWI431741B TW I431741 B TWI431741 B TW I431741B TW 100109288 A TW100109288 A TW 100109288A TW 100109288 A TW100109288 A TW 100109288A TW I431741 B TWI431741 B TW I431741B
Authority
TW
Taiwan
Prior art keywords
substrate
chip package
openings
layer
conductive pad
Prior art date
Application number
TW100109288A
Other languages
English (en)
Other versions
TW201133731A (en
Inventor
Chia Ming Cheng
Original Assignee
Xintec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xintec Inc filed Critical Xintec Inc
Publication of TW201133731A publication Critical patent/TW201133731A/zh
Application granted granted Critical
Publication of TWI431741B publication Critical patent/TWI431741B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B7/00—Microstructural systems; Auxiliary parts of microstructural devices or systems
    • B81B7/0032—Packages or encapsulation
    • B81B7/007—Interconnections between the MEMS and external electrical signals
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2203/00—Forming microstructural systems
    • B81C2203/01—Packaging MEMS
    • B81C2203/0118—Bonding a wafer on the substrate, i.e. where the cap consists of another wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Micromachines (AREA)
  • Pressure Sensors (AREA)

Description

晶片封裝體及其形成方法
本發明係有關於晶片封裝體，且特別是有關於微機電系統(MEMS)之晶片封裝體。
隨著科技之進步，晶片之封裝製程亦更為複雜而常需繁複之圖案化製程，包括蝕刻製程等。此外，所形成之晶片封裝體亦常需與其他電子元件整合以供各種應用。
因此，業界亟需更簡化的晶片封裝製程，除了盡量避免圖案化製程對晶片上之元件(例如，導電墊)造成損傷外，還需設法使晶片封裝體與其他電子元件之整合更為容易。
本發明實施例提供一種晶片封裝體，包括：一基底，具有一上表面及一下表面；一保護層，位於該基底之該上表面上；複數個導電墊結構，設置於該基底之該上表面，其中該些導電墊結構之上表面至少部分露出；複數個開口，自該基底之該上表面朝該下表面延伸；以及複數個可移動塊體，位於該些開口之間，且分別與該基底連接，其中每一該些可移動塊體與其中一該些導電墊結構電性連接。
本發明一實施例提供一種晶片封裝體的形成方法，包括：提供一基底，具有至少一元件區及至少一接墊區，其中該基底之該接墊區上設置有複數個導電墊結構，該基底之一上表面上依次設置有一保護層及一蝕刻阻擋層，且該保護層及該蝕刻阻擋層於該元件區上具有複數個開口，露出該基底之該上表面；以該蝕刻阻擋層為罩幕，移除部分的該基底以形成複數個開口及該些開口之間的複數個可移動塊體，其中該些開口自該基底之該上表面朝該基底之一下表面延伸，該些可移動塊體與該基底連接，且每一該些可移動塊體與其中一該些導電墊結構電性連接；以及移除該蝕刻阻擋層。
以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定型式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
本發明一實施例之晶片封裝體可用以封裝微機電系統晶片。然其應用不限於此，例如在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System;MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package;WSP)製程對影像感測元件、發光二極體(light-emitting diodes;LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)或噴墨頭(ink printer heads)等半導體晶片進行封裝。
其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。
以下，以微機電系統(MEMS)晶片之封裝為例，配合圖式說明本發明一實施例之晶片封裝體的實施方式。例如，在一實施例中，所封裝之微機電系統晶片可包括一加速器。
第1A-1F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。如第1A圖所示，提供基底100，其具有至少一元件區101及至少一接墊區103。基底100例如包括半導體材料或陶瓷材料。在一實施例中，基底100為一半導體晶圓(例如是矽晶圓)而便於進行晶圓級封裝。採用晶圓級封裝來形成晶片封裝體可降低成本並節省製程時間。
如第1A圖所示，在一實施例中，在基底100之接墊區103上，具有複數個導電墊結構102，其設置於基底100之上表面100a。雖然，第1A圖中僅顯示出一個導電墊。然此技藝人士當可了解，多個導電墊可能係彼此堆疊及/或排列於基底100之上。例如，在一實施例中，接墊區103圍繞著元件區101，且接墊區103上具有複數個導電墊結構102，其亦圍繞著元件區101。此外，在一實施例中，導電墊結構102為多個彼此堆疊之導電墊、或至少一導電墊、或至少一導電墊與至少一層內連線結構所組成之導電墊結構。這些導電墊例如可形成於基底100中之介電層105之中，並藉由形成於介電層105之中的內連線而彼此電性接。
如第1A圖所示，在一實施例中，基底100之上表面100a上依次設置有保護層104及蝕刻阻擋層106。一般，半導體晶圓在晶圓廠產出時一般係覆蓋有一晶片保護層(例如，保護層104)，同時為將晶片內的元件電性連接至外部電路，傳統上晶圓廠會事先定義晶片保護層以形成複數個暴露出導電墊結構102的開口。
如第1A圖所示，保護層104及蝕刻阻擋層106係經圖案化而具有複數個開口108，露出其下之基底100。此外，在一實施例中，開口108之間的基底100上，可形成有複數個導線110。這些導線110分別與對應的導電墊結構102電性連接。導線110例如是形成於基底100之上表面100a上，並包覆於保護層104之中。或者，導線110亦可形成於基底100之介電層105之中。此時，基底100之介電層105亦視為基底100之一部分，而介電層105之上表面即可視為基底100之上表面100。導線110例如是由金屬材料所構成之導電線路。或者，在一實施例中，導線110包括由半導體材料所構成之彈性導電結構。例如，可透過圖案化製程而將部份的半導體基底圖案化為類似於彈簧之結構。在一實施例中，導線110係與基底100電性連接。
接著，請參照第1B圖，其中為方便說明，不於圖式中顯示介電層105及多個導電墊，圖式中僅顯示單層導電墊結構102以簡化圖式。如第1B圖所示，以蝕刻阻擋層106為罩幕，例如以蝕刻之方式自開口108下所露出之基底100的上表面100a移除部分的基底100以形成複數個開口112，並於這些開口112之間形成複數個可移動塊體114。即，開口112之間所餘留下之基底由於彼此間之束縛已減小，因而成為可因外力而移動、彎曲、或震動之可移動塊體114。
如第1B圖所示，在一實施例中，可於形成開口112之後，移除蝕刻阻擋層106。在另一實施例中，在移除部份的基底100以形成開口112期間，蝕刻阻擋層106亦同時被蝕刻移除。即，在此蝕刻製程中，所用之蝕刻劑對基底100之蝕刻速度大於對蝕刻阻擋層106之蝕刻速度。在一實施例中，蝕刻阻擋層106之材質例如為氧化物。在一實施例中，可透過調整蝕刻阻擋層106之材質、厚度、及/或蝕刻條件而使在開口112形成之後，蝕刻阻擋層106大抵完全自基底100移除。在此情形下，導電墊結構102之上表面至少部分露出。
如第1B圖所示，在一實施例中，開口112自基底100之上表面100a朝下表面100b延伸。此外，每一這些可移動塊體114與對應的其中一導電墊結構102電性連接。例如，可移動塊體114可透過其上之導線110而電性連接至導電墊結構102。如第1B圖所示，在一實施例中，可移動塊體114係與基底100相連，並與基底100之材質相同。例如，基底100及可移動塊體114之材質可皆包括半導體材料。
第2圖顯示本發明一實施例之晶片封裝體的局部上視示意圖。當晶片封裝體受到外力而加速度移動時，可移動塊體114亦會受力而彎曲，並導致可移動塊體114之間的相對距離改變。相對距離之改變將造成電容值之改變。因此，這些電容值改變之訊號可經由與可移動塊體114電性連接之導電墊結構102而傳出。
在一實施例中，為了提升可移動塊體114受力時之位移量以增加感測靈敏度，可設法使這些開口112彼此連通。即，減少可移動塊體114與基底100之連結部分的比例，使可移動塊體114之震盪或移動的自由度增加。例如，可自基底100之下表面100b形成凹槽以露出這些開口112。
在一實施例中，在形成連通開口112之凹槽之前，可選擇性於基底100之上表面100a上設置封裝層。例如，請參照第1C圖，提供封裝層116，並將之設置於基底100之上表面100a上。封裝層116例如可為透明基板或半導體基板。在一實施例中，封裝層116可為玻璃基板或矽晶圓。封裝層116可用以保護下方之晶片。
如第1C圖所示，在一實施例中，可選擇性於封裝層116與基底100之間設置間隔層118。間隔層118例如為絕緣材料。在一實施例中，間隔層118與基底100及封裝層116可共同形成空腔120。開口112及可移動塊體114係位於空腔120之下。在一實施例中，間隔層118係圍繞著元件區101而設置，因而所形成之空腔為一大抵密閉之空腔。接著，如第1C圖所示，可選擇性自基底100之下表面100b薄化基底100，例如可透過機械研磨或化學機械研磨等方式。
接著，如第1D圖所示，自基底100之下表面100b形成凹槽122。凹槽122之底部露出開口112而使這些開口112彼此連通。在凹槽122形成之後，可移動塊體114僅透過外圍部份(未顯示)而與基底100相連。因此，當晶片封裝體受到外力而加速度移動時，可移動塊體114將更容易因受力而彎曲或移動，使感測靈敏度增加。
接著，如第1E圖所示，可選擇性移除部分的封裝層116而使導電墊結構102不被封裝層116完全覆蓋。導電墊結構102至少部分露出之後將較容易與其他導電結構相連。
例如，如第1F圖所示，在一實施例中，可於導電墊結構102上形成導電結構124。導電結構124可用以提供晶片封裝體與其他電子元件之間的導電通路。導電結構124例如可為一銲線。或者，在其他實施例中，可於導電墊結構102底部形成穿基底導電插塞(TSV)以作為導電結構124。
在一實施例中，基底100為半導體晶圓，例如是矽晶圓。半導體晶圓上形成有複數個類似於第1F圖所示之結構。在此情形下，可沿著基底100上之預定切割道(未顯示)切割基底100以形成複數個彼此分離之晶片封裝體。
本發明實施例具有許多變化。舉例而言，在一實施例中，晶片保護層未如第1A圖所示覆蓋部分的導電墊結構102。在此情形下，所形成之晶片封裝體的導電墊之上表面將大抵不與絕緣材料直接接觸。
本發明實施例透過於基底上形成蝕刻阻擋層，其可於形成出可移動塊體期間保護導電墊，使導電墊免受蝕刻製程之破壞。此外，蝕刻阻擋層還可作為蝕刻罩幕，用以定義出圍繞於可移動塊體周邊之開口。再者，本發明實施例之晶片封裝體的導電墊至少部分露出，可便於與其他導電線路連結，容易與其他電子元件整合。
應注意的是，雖然上述實施例中，係以加速器為例說明本發明實施例之晶片封裝體的實施方式。然本發明實施例不限於此。本發明實施例例如可應用於其他的微機電系統晶片封裝體。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．基底
100a、100b．．．表面
101、103．．．區
102．．．導電墊
104．．．保護層
105．．．介電層
106．．．蝕刻阻擋層
108、112．．．開口
110．．．導線
114．．．可移動塊體
116．．．封裝層
118．．．間隔層
120．．．空腔
122．．．凹槽
124．．．導電結構
第1A-1F圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
第2圖顯示本發明一實施例之晶片封裝體的局部上視圖。
100．．．基底
100a、100b．．．表面
102．．．導電墊結構
104．．．保護層
112．．．開口
110．．．導線
114．．．可移動塊體
116．．．封裝層
120．．．空腔
122．．．凹槽
124．．．導電結構

Claims (17)

  1. 一種晶片封裝體，包括：一基底，具有一上表面及一下表面；一保護層及一封裝層，位於該基底之該上表面上；一間隔層，設置於該基底之該上表面與該封裝層之間；複數個導電墊結構，設置於該基底之該上表面，其中該些導電墊結構之上表面至少部分露出；複數個開口，自該基底之該上表面朝該下表面延伸；以及複數個可移動塊體，位於該些開口之間，且分別與該基底連接，其中每一該些可移動塊體與其中一該些導電墊結構電性連接，且其中該基底、該間隔層、及該保護層共同形成一空腔，該些開口及該些可移動塊體位於該空腔之下。
  2. 如申請專利範圍第1項所述之晶片封裝體，其中該些開口係彼此連通。
  3. 如申請專利範圍第1項所述之晶片封裝體，更包括一凹槽，自該基底之該下表面朝該上表面延伸，且該凹槽之一底部露出該些開口。
  4. 如申請專利範圍第1項所述之晶片封裝體，其中該封裝層不完全覆蓋於該些導電墊結構之上。
  5. 如申請專利範圍第1項所述之晶片封裝體，其中該封裝層不覆蓋於該些導電墊結構之上。
  6. 如申請專利範圍第1項所述之晶片封裝體，更包 括一導電結構，電性連接該些導電墊結構。
  7. 如申請專利範圍第6項所述之晶片封裝體，其中該些導電結構包括一銲線。
  8. 如申請專利範圍第1項所述之晶片封裝體，更包括複數個導線，分別位於對應的該些可移動塊體之上，該些導線分別電性連接對應的該些可移動塊體與對應的該些導電墊結構。
  9. 一種晶片封裝體的形成方法，包括：提供一基底，具有至少一元件區及至少一接墊區，其中該基底之該接墊區上設置有複數個導電墊結構，該基底之一上表面上依次設置有一保護層及一蝕刻阻擋層，且該保護層及該蝕刻阻擋層於該元件區上具有複數個開口，露出該基底之該上表面；以該蝕刻阻擋層為罩幕，移除部分的該基底以形成複數個開口及該些開口之間的複數個可移動塊體，其中該些開口自該基底之該上表面朝該基底之一下表面延伸，該些可移動塊體與該基底連接，且每一該些可移動塊體與其中一該些導電墊結構電性連接；以及移除該蝕刻阻擋層。
  10. 如申請專利範圍第9項所述之晶片封裝體的形成方法，其中在移除部分的該基底以形成該些開口期間，該蝕刻阻擋層同時被逐漸移除。
  11. 如申請專利範圍第10項所述之晶片封裝體的形成方法，其中在該些開口形成之後，該蝕刻阻擋層大抵完全自該基底移除。
  12. 如申請專利範圍第9項所述之晶片封裝體的形成方法，更包括自該基底之該下表面形成一凹槽，該凹槽之一底部露出該些開口。
  13. 如申請專利範圍第9項所述之晶片封裝體的形成方法，更包括於該基底之該上表面上設置一封裝層。
  14. 如申請專利範圍第13項所述之晶片封裝體的形成方法，更包括於該封裝層與該基底之間設置一間隔層。
  15. 如申請專利範圍第13項所述之晶片封裝體的形成方法，更包括移除部分的該封裝層而使該些導電墊結構露出。
  16. 如申請專利範圍第9項所述之晶片封裝體的形成方法，其中該基底包括一半導體晶圓。
  17. 如申請專利範圍第9項所述之晶片封裝體的形成方法，更包括沿著該基底上之至少一預定切割線切割該基底。
TW100109288A 2010-03-18 2011-03-18 晶片封裝體及其形成方法 TWI431741B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US31522010P 2010-03-18 2010-03-18

Publications (2)

Publication Number Publication Date
TW201133731A TW201133731A (en) 2011-10-01
TWI431741B true TWI431741B (zh) 2014-03-21

Family

ID=44599289

Family Applications (1)

Application Number Title Priority Date Filing Date
TW100109288A TWI431741B (zh) 2010-03-18 2011-03-18 晶片封裝體及其形成方法

Country Status (3)

Country Link
US (2) US8530985B2 (zh)
CN (1) CN102190281A (zh)
TW (1) TWI431741B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI426572B (zh) * 2011-10-20 2014-02-11 Ind Tech Res Inst 微機電感測裝置及其製造方法
US9153707B2 (en) 2012-06-11 2015-10-06 Xintec Inc. Chip package and method for forming the same
CN103342338B (zh) * 2013-07-22 2016-08-10 苏州晶方半导体科技股份有限公司 微电子机械系统芯片的晶圆级封装方法及封装结构
CN107084807B (zh) * 2017-04-11 2020-03-10 华润微电子（重庆）有限公司 一种压阻式的微机械压力传感器芯片及其制备方法
CN107473178A (zh) * 2017-08-21 2017-12-15 叶军 一种mems器件湿法刻蚀工艺

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5770883A (en) * 1995-09-19 1998-06-23 Nippondenso Co., Ltd. Semiconductor sensor with a built-in amplification circuit
DE69626972T2 (de) * 1996-07-31 2004-01-08 Stmicroelectronics S.R.L., Agrate Brianza Integrierter kapazitiver Halbleiter-Beschleunigungsmessaufnehmer sowie Verfahren zu seiner Herstellung
JP3478768B2 (ja) * 1999-10-04 2003-12-15 三洋電機株式会社 半導体装置
US6595054B2 (en) * 2001-05-14 2003-07-22 Paroscientific, Inc. Digital angular rate and acceleration sensor
US6798315B2 (en) * 2001-12-04 2004-09-28 Mayo Foundation For Medical Education And Research Lateral motion MEMS Switch
TW546794B (en) * 2002-05-17 2003-08-11 Advanced Semiconductor Eng Multichip wafer-level package and method for manufacturing the same
US7078337B2 (en) * 2003-09-30 2006-07-18 Agere Systems Inc. Selective isotropic etch for titanium-based materials
GB0330010D0 (en) * 2003-12-24 2004-01-28 Cavendish Kinetics Ltd Method for containing a device and a corresponding device
US7414500B2 (en) * 2004-02-17 2008-08-19 De Los Santos Hector J High-reliability micro-electro-mechanical system (MEMS) switch apparatus and method
US7360422B2 (en) * 2004-09-30 2008-04-22 University Of Southern California Silicon inertial sensors formed using MEMS
DE102005016243B3 (de) * 2005-04-08 2006-09-28 Austriamicrosystems Ag Mikromechanisches Bauelement, Verfahren zur Herstellung und Verwendung
WO2006123301A2 (en) * 2005-05-18 2006-11-23 Kolo Technologies, Inc. Micro-electro-mechanical transducers
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
CN101558552B (zh) * 2005-06-17 2017-05-31 科隆科技公司 具有绝缘延伸部的微机电换能器
JP4610447B2 (ja) * 2005-08-31 2011-01-12 Ｏｋｉセミコンダクタ株式会社 半導体装置とその製造方法及び検査方法
US7617729B2 (en) * 2006-02-21 2009-11-17 Physical Logic Ag Accelerometer
JP5092462B2 (ja) * 2006-06-13 2012-12-05 株式会社デンソー 力学量センサ
KR100876948B1 (ko) * 2007-05-23 2009-01-09 삼성전자주식회사 멀티 비트 전기 기계적 메모리 소자 및 그의 제조방법
US7728427B2 (en) * 2007-12-07 2010-06-01 Lctank Llc Assembling stacked substrates that can form cylindrical inductors and adjustable transformers
CN101587903B (zh) * 2008-05-23 2011-07-27 精材科技股份有限公司 电子元件封装体及其制作方法
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
JP2010237196A (ja) * 2009-03-12 2010-10-21 Seiko Epson Corp Ｍｅｍｓセンサー、ｍｅｍｓセンサーの製造方法、および電子機器

Also Published As

Publication number Publication date
TW201133731A (en) 2011-10-01
US8530985B2 (en) 2013-09-10
US9034681B2 (en) 2015-05-19
US20130316494A1 (en) 2013-11-28
CN102190281A (zh) 2011-09-21
US20110227210A1 (en) 2011-09-22

Similar Documents

Publication Publication Date Title
TWI508194B (zh) 電子元件封裝體及其製作方法
TWI505428B (zh) 晶片封裝體及其形成方法
TWI575779B (zh) 晶片封裝體及其製造方法
TWI569400B (zh) 晶片封裝體及其形成方法
TWI505433B (zh) 晶片封裝體及其製造方法
TWI550802B (zh) 晶片封裝體及其製造方法
TWI512930B (zh) 晶片封裝體及其形成方法
TWI473223B (zh) 晶片封裝體及其製造方法
TWI459485B (zh) 晶片封裝體的形成方法
TWI529887B (zh) 晶片封裝體及其形成方法
US8975755B2 (en) Chip package
TWI578411B (zh) 晶片封裝體的製造方法
TWI430415B (zh) 晶片封裝體及其製造方法
US9640488B2 (en) Chip package and method for forming the same
TWI431741B (zh) 晶片封裝體及其形成方法
TW201306188A (zh) 晶片封裝體及其製造方法
JP2006247833A (ja) Ｍｅｍｓ素子パッケージ及びその製造方法
TWI485818B (zh) 晶片封裝體及其形成方法
TWI458058B (zh) 晶片封裝體及其形成方法
TWI517320B (zh) 晶片封裝體
TWI593069B (zh) 晶片封裝體及其製造方法
TWI418002B (zh) 晶片封裝體及其製造方法
TWI525763B (zh) 晶片封裝體及其形成方法
US10777461B2 (en) Method for manufacturing a chip package