CN105210462B - 元器件内置基板的制造方法及元器件内置基板 - Google Patents

元器件内置基板的制造方法及元器件内置基板 Download PDF

Info

Publication number
CN105210462B
CN105210462B CN201380076622.6A CN201380076622A CN105210462B CN 105210462 B CN105210462 B CN 105210462B CN 201380076622 A CN201380076622 A CN 201380076622A CN 105210462 B CN105210462 B CN 105210462B
Authority
CN
China
Prior art keywords
terminal
components
insulating layer
built
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380076622.6A
Other languages
English (en)
Other versions
CN105210462A (zh
Inventor
户田光昭
松本徹
村田圣子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Meiko Electronics Co Ltd
Original Assignee
Meiko Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meiko Electronics Co Ltd filed Critical Meiko Electronics Co Ltd
Publication of CN105210462A publication Critical patent/CN105210462A/zh
Application granted granted Critical
Publication of CN105210462B publication Critical patent/CN105210462B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293Organic, e.g. plastic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061Disposition
    • H01L2224/0618Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251Disposition
    • H01L2224/2518Disposition being disposed on at least two different sides of the body, e.g. dual array
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73217Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73267Layer and HDI connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009Pre-treatment of the connector or the bonding area
    • H01L2224/8203Reshaping, e.g. forming vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92142Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/922Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222Sequential connecting processes
    • H01L2224/92242Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/11Device type
    • H01L2924/13Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304Transistor
    • H01L2924/1306Field-effect transistor [FET]
    • H01L2924/13091Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10166Transistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4644Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Abstract

一种元器件内置基板(20)的制造方法中,在形成外侧金属层(14)后,形成从外侧金属层(14)起贯通第1绝缘层(5)及第2绝缘层(11)并到达IC元器件(4)第2端子(4b)的导通孔(16)。

Description

元器件内置基板的制造方法及元器件内置基板
技术领域
本发明涉及一种用于制造电子元器件或内置有电子元器件的元器件内置基板的制造方法,及利用该制造方法制造的元器件内置基板。
背景技术
一直以来,为实现各种电气·电子设备的小型化、薄型化、轻量化以及多功能化,开展了各种研究开发。尤其在手机、笔记本电脑、数码相机等民生用品中,强烈要求在实现多功能化的同时,实现小型化、薄型化及轻量化。此外,在各种电气·电子设备中,传输信号的高频化和高速化已实现,因此也需要防止随之产生的信号噪音的增大。
为实现这些要求,作为电气·电子设备中组装的电路基板,过去研究开发和制造了元器件内置基板和层叠该元器件内置基板而成的元器件内置多层电路基板,所述元器件内置基板在构造上是将安装于基板表面的各种电气·电子元器件内置于基板的绝缘层即绝缘基材内。例如专利文献1中公开了一种元器件内置基板及其制造方法。
在专利文献1所公开的元器件内置基板的制造方法中,是在支承体上形成由铜箔构成的导电薄膜层,在该导电薄膜层上涂布粘合剂。接着,通过该粘合剂进行内置元器件的安装,然后以覆盖该内置元器件的方式形成绝缘基材。经过这种制造工序所形成的元器件内置基板,其基板本身的厚度比过去薄,并且与在基板表面上进行安装相比,能内置更多的电气·电子元器件,可用于各种用途的电气·电子设备。
现有技术文献
专利文献
专利文献1:日本专利第4874305号公报
发明的公开
发明所要解决的技术问题
作为内置元器件,当使用普通的金属氧化膜半导体的场效应晶体管(MOSFET:Metal-Oxide-Semiconductor Field-Effect Transistor)时,为提高电气特性,形成将该MOSFET的漏极端子和元器件内置基板的布线层电连接的漏极通孔。然后,为了形成元器件内置基板的多层布线,需由绝缘层覆盖与该漏极通孔相连接的布线层(即内层布线),并且在该绝缘层的表面上形成另外的布线层(即,外层布线)。
然而,普通的MOSFET的漏极端子侧构造较为脆弱,因此在按压形成外层布线时,压力集中于漏极通孔,从而会导致MOSFET发生裂纹。
本发明鉴于这些课题开发完成,其目的在于提供一种在元器件内置基板的制造工序中能够抑制内置元器件发生裂纹的元器件内置基板的制造方法,以及内置元器件裂纹发生率比过去降低的元器件内置基板。
解决技术问题所采用的技术方案
为实现上述目的,本发明提供一种元器件内置基板的制造方法,该元器件内置基板的制造方法所制造出的元器件内置基板内置有IC元器件,所述IC元器件在第1表面侧具备第1端子,在具有比所述第1表面侧脆弱的结构的第2表面侧具备第2端子,该元器件内置基板的制造方法的特征在于,具备以下工序:准备工序,该准备工序准备在表面上形成有金属膜的支承板;搭载工序,该搭载工序经由粘合层在所述金属膜的表面上粘合所述第1端子,并在所述粘合层的相反侧配置所述第2端子以搭载IC元器件;第1绝缘层形成工序,该第1绝缘层形成工序以覆盖所述金属膜及所述IC元器件的方式层叠绝缘树脂材料,并形成埋设所述IC元器件的第1绝缘层;内侧金属层形成工序,该内侧金属层形成工序在所述第1绝缘层的表面上形成内侧金属层;第1端子用布线图案形成工序,该第1端子用布线图案形成工序将所述第1端子与所述金属膜电连接,形成第1端子用布线图案;第2绝缘层形成工序,该第2绝缘层形成工序以覆盖所述内侧金属层的方式层叠绝缘树脂材料,形成第2绝缘层;外侧金属层形成工序,该外侧金属层形成工序在所述第2绝缘层的表面上形成外侧金属层;以及导通孔形成工序,该导通孔形成工序形成从所述外侧金属层贯通所述第1绝缘层及第2绝缘层并到达所述第2端子的通孔,在所述通孔内填充导电体,形成将所述外侧金属层和所述第2端子电连接的导通孔。
在上述元器件内置基板的制造方法中,可以使所述第1端子是源极端子及栅极端子中的至少一者,且所述第2端子是漏极端子。
在上述任一元器件内置基板制造方法的所述内侧金属层形成工序中,可以包含在所述内侧金属层上形成所需形状的图案形成工序,在所述导通孔形成工序中,贯通所述内侧金属层的非形成部分上的所述第2绝缘层,将所述外侧金属层和所述第2端子直接连接。
此外,亦可不形成将所述外侧金属层与所述第2端子直接连接的通孔,在所述导通孔形成工序中,可使所述导通孔和所述内侧金属层接触,并利用导通孔将所述第2端子、所述内侧金属层以及所述外侧金属层电连接。
在上述元器件内置基板制造方法的所述导通孔形成工序中,优选通过填充式电镀(Filled Plating)或填充导电糊形成所述导通孔。
在上述元器件内置基板的制造方法中,通过在所述外侧金属层形成工序之后进行所述导通孔形成工序,可防止所述IC元器件发生裂纹。
进而,为实现上述目的,本发明提供一种元器件内置基板,其特征在于,具备:第1绝缘层,该第1绝缘层具有绝缘树脂材料;IC元器件,该IC元器件在第1表面侧具备第1端子,在具有比所述第1表面侧脆弱的结构的第2表面侧具备第2端子,并被埋设于所述绝缘层;第1端子用布线图案,该第1端子用布线图案将所述IC元器件的所述第1端子与所述第1绝缘层的外部电连接;内侧金属层,该内侧金属层形成于所述第1绝缘层的所述第1端子用布线图案形成面的相反侧;第2绝缘层,该第2绝缘层包含绝缘树脂材料,以覆盖所述内侧金属层的方式形成;外侧金属层,该外侧金属层形成于所述第2绝缘层上;以及导通孔,该导通孔贯通所述第1绝缘层及所述第2绝缘层,将所述外侧金属层和所述第2端子电连接,所述导通孔的贯通所述第1绝缘层的部分和贯通所述第2绝缘层的部分在同一工序内形成。
在上述元器件内置基板中,可以使所述第1端子是源极端子及栅极端子中的至少一者,且所述第2端子是漏极端子。
在上述任一元器件内置基板中,可以使所述导通孔可直接连接所述外侧金属层与所述第2端子,而不对所述外侧金属层与所述内侧金属层进行电连接。
此外,所述导通孔亦可不直接连接所述外侧金属层与所述第2端子,而贯通所述内侧金属层,将所述外侧金属层、所述内侧金属层以及所述第2端子电连接。
在上述任一元器件内置基板中,优选通过填充式电镀(Filled Plating)或填充导电糊形成所述导通孔。
在上述任一元器件内置基板中,通过在形成所述外侧金属层之后形成所述导通孔,可防止所述IC元器件发生裂纹。
发明效果
在本发明所涉及的元器件内置基板的制造方法中,在形成外侧金属层之后,形成从外侧金属层起贯通第1绝缘层及第2绝缘层并到达第2端子的导通孔,因此在形成外侧金属层时,不会发生压力集中于IC元器件及其第2端子的情形。因此,在元器件内置基板的制造工序中,埋设于第1绝缘层内的IC元器件不会发生裂纹。
在本发明所涉及的元器件内置基板中,由于从外侧金属层起贯通第1绝缘层及第2绝缘层并到达第2端子的导通孔是在外侧金属层形成后的同一工序中形成的,因此不会发生由于压力集中于IC元器件及其第2端子而发生裂纹的情况,该元器件内置基板具有优秀的电学特性及可靠性。
此外,在本发明所涉及的元器件内置基板中,通过导通孔将外侧金属层、内侧金属层以及IC元器件的第2端子进行电连接的情况下,可提高电学特性。
发明内容
附图说明
图1是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图2是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图3是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图4是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图5是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图6是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图7是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图8是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图9是本发明的实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图10是本发明的变形例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图11是本发明的变形例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图12是本发明的变形例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
图13是本发明的变形例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
具体实施方式
以下,参考附图,基于实施例及变形例,详细说明本发明的实施方式。需要说明的是,本发明并不限定于以下说明的内容,在不变更其要旨的范围内可任意变更实施。此外,用于说明实施例及变形例的附图,均为示意性地表示本发明所涉及的元器件内置基板及其构成部件的图,为加强理解,进行了局部强调、扩大、缩小或省略等,元器件内置基板及其构成部件的比例尺和形状等可能未正确表示。并且,实施例和变形例中所用的各种数据均为示例,可根据需要进行各种变更。
<实施例>
以下,针对本发明的实施例所涉及的元器件内置基板的制造方法,参考图1至图9进行详细说明。这里,图1至图9是本实施例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。
首先,如图1所示,进行准备支承板1的准备工序。具体而言,在具有刚性的支承板1上形成金属膜2,准备表面覆盖有金属膜2的支承板1。金属膜2在稍后的制造工序中将成为第1端子用布线图案的一部分。支承板1使用根据工艺条件具有必要程度的刚性的材料。例如,支承板1可以采用具有刚性的SUS(不锈钢)板或铝板等形成。在本实施例中,金属膜2由铜构成。例如,支承板1如果由SUS板构成,便可析出镀铜,形成金属膜2,支承板1如果是铝板,则粘贴铜箔形成金属膜2。
然后如图2所示,通过例如涂布机或印刷等方式,在金属膜2上形成由绝缘材料形成的粘合层3。在本实施例中,通过在该粘合层3上安装后述的IC元器件4,将该IC元器件4固定于金属膜2上。此外,本实施例中由于内置有1个IC元器件,因此在金属膜2上的一个部位形成粘合层3,但可根据所安装的内置元器件的数量、尺寸、形状适当变更粘合层3的数量及配置构造。此外,粘合层3的材料并非限定于绝缘材料,也可使用焊锡膏,但使用焊锡膏时便不需要后述的将IC元器件4的端子与金属膜2电连接的工序(形成通孔及导通孔)。
然后如图3所示,进行经由粘合层3将IC元器件4搭载于金属膜2上的搭载工序。这里,IC元器件4是普通的MOSFET,第1表面4a侧具备作为栅极端子及源极端子的至少一者发挥功能的第1端子4b,并且在位于第1表面4a相反侧的第2表面4c侧,具备作为漏极端子发挥功能的第2端子4d。此外,在IC元器件4中,第2端子4d的形成面即第2表面4c侧,作为漏极端子的金属层占据大部分,因此构造相对脆弱,而第1端子4b的形成面即第1表面4a侧则具有由金属层及绝缘层等构成的较为强固的层构造。即,在IC元器件4中,漏极端子侧的构造比栅极端子及源极端子侧要脆弱,容易因外部应力等的影响而发生裂纹。需要说明的是,IC元器件的第1表面4a侧上设有栅极端子及源极端子时,至少设有2个以上的第1端子4b,1个第1端子4b作为栅极端子发挥功能,另一个第1端子4b作为源极端子发挥功能。
具体搭载方法为,使用具备吸嘴的表面安装机(贴片机),将内置元器件即IC元器件4安装于粘合层3上。这里,是使IC元器件4的第1表面4a靠近粘合层3,经由粘合层3使IC元器件4的第1端子4b与金属膜2的表面粘合。即,第1端子4b被配置于靠近金属膜2的位置,第2端子4d被配置于离开金属膜2的位置。
然后,如图4所示,进行形成第1绝缘层5的第1绝缘层形成工序。在该第1绝缘层形成工序中,以覆盖金属膜2及IC元器件4的方式(即,针对金属膜2及IC元器件4),使要成为第1绝缘层5的绝缘树脂材料层叠,将IC元器件4埋设于第1绝缘层5内。具体而言,在IC元器件4的配设有金属膜2一侧的相反侧(即,第2表面4c侧),对预浸渍体等绝缘树脂材料进行层叠,然后将其在真空下加热冲压。该冲压例如采用真空加压式的冲压机进行。此外,绝缘树脂材料优选使用热膨胀系数接近IC元器件4的材料。此外,在形成第1绝缘层5时,在金属膜2所在面的相反侧的表面上,形成第2端子4d用的内侧金属层6。此处,内侧金属层6在稍后的制造工序中将成为第2端子4d用的布线图案的一部分。
然后,如图5所示,去除支承板1,并且形成贯通金属膜2及粘合层3并到达IC元器件4的第1端子4b的第1通孔7。第1通孔7的形成方法是,首先去除支承板1,然后向通孔形成部位照射例如CO2激光,去除CO2激光照射部分的材料来形成第1通孔7。此外,并不限于CO2激光,也可使用例如UV-YAG或准分子等高频激光。
形成第1通孔7后,优选实施去污处理,将形成通孔时残留的树脂去除。此外,优选在第1端子4b上进一步实施微蚀处理,将由于形成通孔而露出的第1端子4b的露出面的氧化物和有机物去除。这样,可使新鲜的金属表面露出,之后电镀处理中与所析出的金属的紧密性提高,并最终提高电连接的可靠性。
然后如图6所示,在第1通孔7内填充导电体,形成第1导通孔8,并且进行金属膜2及内侧金属层6的图案形成。如此,形成由第1导通孔8与进行了图案形成的金属膜2构成的第1端子用布线图案9。具体而言,根据需要对第1通孔7实施去污处理和微蚀处理,并进行化学镀铜或电镀铜等电镀处理,对于第1通孔7使电镀析出以填充导电体,从而形成第1导通孔8。然后,对配置于第1绝缘层5的两个面的金属膜2及内侧金属层6实施蚀刻处理。这里,对内侧金属层6进行的蚀刻处理使得在IC元器件4的第2端子4d的正上方部分形成开口。即,在IC元器件4的第2端子4d的正上方部分具有不存在内侧金属层6的区域,使第1绝缘层5露出于该区域部分。经过此种工序,形成从第1绝缘层5的内部(即,IC元器件4的第1端子4b)向外部延伸,并且在第1绝缘层5的表面上也进行延伸的第1端子用布线图案9。
需要说明的是,在上述第1导通孔8的形成工序中,是在第1通孔7中填充导电体即填充式电镀,形成作为第1导通孔8的填充式通孔,但也可在第1通孔7中填充导电糊,形成第1导通孔8。
然后,如图7所示,进行形成第2绝缘层11及第3绝缘层12的追加绝缘层形成工序。在该追加绝缘层形成工序中,以覆盖已图案形成的内侧金属层6的方式,对要成为第2绝缘层11的绝缘树脂材料进行层叠,并且以覆盖已图案形成的金属膜2的方式,对要成为第3绝缘层12的绝缘树脂材料进程层叠,由第2绝缘层11及第3绝缘层12夹住内置有IC元器件4的中间形成体。在本实施例中,第2绝缘层11和第3绝缘层12的具体形成方法及绝缘材料与上述第1绝缘层5的形成方法及绝缘材料相同,因此省略其说明,但第2绝缘层11及第3绝缘层12的形成方法及绝缘材料也可不与上述第1绝缘层5的形成方法及绝缘材料相同,可使用其他公知的形成方法及其他一般的绝缘材料。
此外,如图7所示,在形成第2绝缘层11及第3绝缘层12时,在第2绝缘层11及第3绝缘层12的表面上,形成第1外侧金属层13及第2内侧金属层14。即,进行外侧金属层形成工序,形成作为追加金属层的第1外侧金属层13及第2外侧金属层14。此处,第2外侧金属层14在稍后的制造工序中将成为第2端子4d用的布线图案的一部分。
然后,如图8所示,形成贯通第2外侧金属层14、第2绝缘层11以及第1绝缘层5并到达IC元器件4的第2端子4d的第2通孔15。第2通孔15的形成方法是,与第1通孔7的形成方法同样,通过向通孔形成部位照射例如CO2激光,去除CO2激光的照射部分的构件以形成各个通孔。此外,并不限于CO2激光,也可使用例如UV-YAG或准分子等高频激光。
这里,在第2通孔15的形成工序中,形成第2通孔15,以贯通位于因内侧金属层6的图案形成而露出的第1绝缘层5的正上方部分的第2绝缘层11及第2外侧金属层14。即,第2通孔15贯通了对内侧金属层6的图案开口部分进行填充的第2绝缘层11(换言之,位于内侧金属层6的非形成部分的第2绝缘层11),而不贯通内侧金属层6。
形成第2通孔15后,优选实施去污处理,将形成通孔时残留的树脂去除。此外,优选对第2端子4d进一步实施微蚀处理,将因形成通孔而露出的第2端子4d的露出面的氧化物和有机物去除。这样,可使新鲜的金属表面露出,之后电镀处理中与析出金属的紧密性提高,并最终提高电连接的可靠性。
然后如图9所示,在第2通孔15内填充导电体来形成第2导通孔16,并且进行第2外侧金属层14的图案形成。如此,形成包含第2导通孔16和进行了图案形成的第2外侧金属层14的第2端子用布线图案17。即,在形成从第2外侧金属层14起贯通第1绝缘层5及第2绝缘层11并到达第2端子4d的第2通孔15后,实施导通孔形成工序,该导通孔形成工序中对第2通孔15填充导电体,形成将第2外侧金属层14与第2端子4d电连接的第2导通孔16。具体而言,即,根据需要对第2通孔15实施去污处理和微蚀处理,并进行化学镀铜或电镀铜等电镀处理,对于第2通孔15使电镀析出以填充导电体,从而形成第2导通孔16。然后,对形成于第2绝缘层11的第2外侧金属层14实施蚀刻处理。经过此种工序,便形成从第1绝缘层5的内部(即,IC元器件4的第2端子4d)向外部延伸,并且在第2绝缘层11的表面上延伸的第2端子用布线图案17。
通过进行上述第2导通孔16的形成工序,从而使得构成第2导通孔16的部分中,贯通第1绝缘层5的部分和贯通第2绝缘层11的部分在第2外侧金属层14形成后的同一工序内形成。即,贯通第1绝缘层5的部分和贯通第2绝缘层11的部分之间不存在边界,贯通第1绝缘层5的部分及贯通第2绝缘层11的部分采用相同材料连续形成。
这里,虽然图9中未示出,但内侧金属层6与第2外侧金属层通过其他导通孔等电连接。即,第2端子用布线图案上还包含进行了图案形成的内侧金属层6。该其他导通孔的形成在进行形成上述第2通孔及向第2通孔填充导电体的工序时,同样地进行。此外,也可不形成使内侧金属层6与第2外侧金属层电连接的该其他导通孔。此外,由金属膜2及第1导通孔8构成的第1端子用布线图案9可经由贯通第3绝缘层12的其他导通孔与第1外侧金属层13电连接。
通过以上制造工序,完成图9所示元器件内置基板20的形成。另外,在实际的元器件内置基板20的制造中,多个元器件内置基板20会作为1块基板进行制造,在结束了多个元器件内置基板20的形成后,切断该1块基板,最终同时制造出多个元器件内置基板20。
本实施例的制造方法中,在形成内侧金属层6之后且形成第2外侧金属层14之前,不形成与IC元器件4的第2端子4d电连接的导通孔,而是在形成第2外侧金属层14后,将贯通第1绝缘层5的导通孔及贯通第2绝缘层11的导通孔作为第2导通孔16同时形成。这样,由于在形成第2外侧金属层14后形成第2导通孔16,因此在形成第2外侧金属层14时,IC元器件4的漏极通孔(即,第2导通孔16)上不会有压力集中,IC元器件自身则不会产生裂纹。
另外,在第1端子4b侧,在形成第1外侧金属层之前,形成了第1导通孔8,但第1端子4b是源极端子及栅极端子的至少一者,因此第1端子4b的形成面侧比较强固。因此,即使压力集中于第1导通孔8,IC元器件4自身也不会产生裂纹。
在本实施例的制造方法中,在层叠内侧金属层6之后,不会有压力集中于上述漏极通孔,因此不存在对IC元器件4产生负荷从而导致IC元器件4发生裂纹的制造工序。同样,对于本实施例的元器件内置基板20,不会产生随时间变化而引起产品故障(电学特性不良)的微小裂纹等,因此元器件内置基板20具有非常优异的可靠性。
进而,本实施例的元器件内置基板20中,第2外侧金属层14与IC元器件4的第2端子4d直接电连接,因此可通过将元器件内置基板20的第2外侧金属层14进行接地电位(接地)连接,从而提高元器件内置基板20自身的电学特性。即,可扩大IC元器件4导通状态与断开状态的电位差,高精度进行IC元器件4的导通和断开。
本实施例的元器件内置基板20中,是通过对第2通孔15内进行填充式电镀或填充导电糊来形成第2导通孔16,因此可降低每个导通孔的电阻值,提高元器件内置基板20自身的电学特性。
如上所述,在本实施例所涉及的元器件内置基板20的制造方法中,能提供一种在元器件内置基板20的制造工序中以及制造工序后的各种处理中,均能抑制IC元器件4产生裂纹,使IC元器件4的裂纹发生率比过去降低的元器件内置基板20。
<变形例>
本发明所述元器件内置基板的制造方法不仅限于上述实施例,亦可以第2导通孔与内侧金属层接触的方式形成内侧金属层的图案,形成第2通孔以及第2导通孔。参考图10至图13说明这种情况下元器件内置基板的制造方法以及由此制造的元器件内置基板20'。这里,图10至图13是变形例所涉及的元器件内置基板的制造方法中各制造工序的示意性剖面图。上述实施例中图1至图5制造工序(准备工序~第1通孔7的形成工序)的说明与变形例中制造方法相同,省略其说明。此外,与上述实施例所涉及的元器件内置基板20相同的结构被赋予了相同的符号,省略其说明。
如图10所示,在形成第1通孔7之后,在第1通孔7内填充导电体,形成第1导通孔8,并且对金属膜2及内侧金属层6进行图案形成。如此,形成由第1导通孔8与进行了图案形成的金属膜2构成的第1端子用布线图案9。本变形例中,形成于内侧金属层6的图案的开口直径比上述实施例要小。
然后,如图11所示,进行形成第2绝缘层11及第3绝缘层12的追加绝缘层形成工序。在该追加绝缘层形成工序中,以覆盖进行了图案形成的内侧金属层6的方式,来层叠要成为第2绝缘层11的绝缘树脂材料,并且以覆盖进行了图案形成的金属膜2的方式,来层叠要成为第3绝缘层12的绝缘树脂材料,由第2绝缘层11及第3绝缘层12夹住内置有IC元器件4的状态下的中间形成体。
此外,如图11所示,在形成第2绝缘层11及第3绝缘层12时,在第2绝缘层11及第3绝缘层12的表面上,形成第1外侧金属层13及第2内侧金属层14。即,进行形成要成为追加金属层的第1外侧金属层13及第2外侧金属层14的外侧金属层形成工序。
然后,如图12所示,形成贯通第2外侧金属层14、第2绝缘层11、内侧金属层6以及第1绝缘层5并到达IC元器件4的第2端子4d的第2通孔21。第2通孔21的形成方法是,与上述实施例中第1通孔7的形成方法同样,通过向通孔形成部位照射例如CO2激光,去除CO2激光照射部位的构件,来形成各个通孔。此时,第2通孔21的侧部与内侧金属层6的侧面接触。这样,后述第2导通孔22便与内侧金属层6相接触。此外,不仅限于CO2激光,也可使用例如UV-YAG或准分子等高频激光。
然后如图13所示,在第2通孔21内填充导电体,形成第2导通孔22,并且进行第2外侧金属层14的图案形成。如此,形成由第2导通孔22、进行了图案形成的第2外侧金属层14以及内侧金属层6构成的第2端子用布线图案17。即,在形成从第2外侧金属层14起贯通第1绝缘层5、内侧金属层6及第2绝缘层11并到达第2端子4d的第2通孔21后,实施导通孔形成工序,该导通孔形成工序中,对第2通孔21填充导电体,形成将第2外侧金属层14、内侧金属层6以及第2端子4d电连接的第2导通孔22。填充导电体的工序与上述实施例相同,省略其说明。经过此种工序,形成从第1绝缘层5的内部(即,IC元器件4的第2端子4d)向外部延伸,并且在第1绝缘层5和第2绝缘层11的表面上进行延伸的第2端子用布线图案17。
通过以上制造工序,完成图13所示元器件内置基板20'的形成。元器件内置基板20'中,内侧金属层6的形成面积较大,且第2端子用布线图案17的形成面积也比过去大,作为漏极端子的第2端子4d的电位可更加切实地接近接地电位,可进一步提高元器件内置基板20'的电学特性。
(符号说明)
1 支承板
2 金属膜
3 粘合层
4 IC元器件
4a 第1表面
4b 第1端子
4c 第2表面
4d 第2端子
5 第1绝缘层
6 内侧金属层
7 第1通孔
8 第1导通孔
9 第1端子用布线图案
11 第2绝缘层
12 第3绝缘层
13 第1外侧金属层
14 第2外侧金属层
15 第2通孔
16 第2导通孔
17 第2端子用布线图案
20、20’ 元器件内置基板
21 第2通孔
22 第2导通孔

Claims (12)

1.一种元器件内置基板的制造方法,该元器件内置基板的制造方法所制造出的元器件内置基板内置有IC元器件,所述IC元器件在第1表面侧具备第1端子,在具有比所述第1表面侧要脆弱的结构的第2表面侧具备第2端子,该元器件内置基板的制造方法的特征在于,具备以下工序:
准备工序,该准备工序准备在表面上形成有金属膜的支承板;
搭载工序,该搭载工序经由粘合层在所述金属膜的表面上粘合所述第1端子,并在所述粘合层的相反侧配置所述第2端子以搭载IC元器件;
第1绝缘层形成工序,该第1绝缘层形成工序以覆盖所述金属膜及所述IC元器件的方式层叠绝缘树脂材料,并形成埋设所述IC元器件的第1绝缘层;
内侧金属层形成工序,该内侧金属层形成工序在所述第1绝缘层的表面上形成内侧金属层;
第1端子用布线图案形成工序,该第1端子用布线图案形成工序将所述第1端子与所述金属膜电连接,形成第1端子用布线图案;
第2绝缘层形成工序,该第2绝缘层形成工序以覆盖所述内侧金属层的方式层叠绝缘树脂材料,形成第2绝缘层;
外侧金属层形成工序,该外侧金属层形成工序在所述第2绝缘层的表面上形成外侧金属层;以及
导通孔形成工序,该导通孔形成工序形成从所述外侧金属层贯通所述第1绝缘层及第2绝缘层并到达所述第2端子的通孔,在所述通孔内填充导电体,形成将所述外侧金属层和所述第2端子电连接的导通孔。
2.如权利要求1所述的元器件内置基板的制造方法,其特征在于,
所述第1端子是源极端子及栅极端子中的至少一者,且所述第2端子是漏极端子。
3.如权利要求1或2所述的元器件内置基板的制造方法,其特征在于,
在所述内侧金属层形成工序中,包含在所述内侧金属层形成所需形状的图案形成工序,
在所述导通孔形成工序中,贯通所述内侧金属层的非形成部分的所述第2绝缘层,将所述外侧金属层和所述第2端子直接连接。
4.如权利要求1或2所述的元器件内置基板的制造方法,其特征在于,
在所述导通孔形成工序中,使所述导通孔和所述内侧金属层接触,并且由导通孔将所述第2端子、所述内侧金属层以及所述外侧金属层电连接。
5.如权利要求1或2所述的元器件内置基板的制造方法,其特征在于,
在所述导通孔形成工序中,通过填充式电镀或填充导电糊来形成所述导通孔。
6.如权利要求1或2所述的元器件内置基板的制造方法,其特征在于,
通过在所述外侧金属层形成工序之后进行所述导通孔形成工序,可防止所述IC元器件发生裂纹。
7.一种元器件内置基板,其特征在于,具备
第1绝缘层,该第1绝缘层具有绝缘树脂材料;
IC元器件,该IC元器件在第1表面侧具备第1端子,且在具有比所述第1表面侧要脆弱的结构的第2表面侧具备第2端子,并被埋设于所述绝缘层;
第1端子用布线图案,该第1端子用布线图案将所述IC元器件的所述第1端子与所述第1绝缘层的外部电连接;
内侧金属层,该内侧金属层形成于所述第1绝缘层的所述第1端子用布线图案形成面的相反侧;
第2绝缘层,该第2绝缘层包含绝缘树脂材料,以覆盖所述内侧金属层的方式形成;
外侧金属层,该外侧金属层形成于所述第2绝缘层上;以及
导通孔,该导通孔贯通所述第1绝缘层及所述第2绝缘层,将所述外侧金属层和所述第2端子电连接,
所述导通孔的贯通所述第1绝缘层的部分和贯通所述第2绝缘层的部分在同一工序内形成。
8.如权利要求7所述的元器件内置基板,其特征在于,
所述第1端子是源极端子及栅极端子中的至少一者,且所述第2端子是漏极端子。
9.如权利要求7或8所述的元器件内置基板,其特征在于,
所述导通孔直接将所述外侧金属层与所述第2端子连接,而不将所述外侧金属层与所述内侧金属层电连接。
10.如权利要求7或8所述的元器件内置基板,其特征在于,
所述导通孔贯通所述内侧金属层,且直接将所述外侧金属层、所述内侧金属层以及所述第2端子电连接。
11.如权利要求7或8所述的元器件内置基板,其特征在于,
所述导通孔通过填充式电镀或填充导电糊形成。
12.如权利要求7或8所述的元器件内置基板,其特征在于,
通过在形成所述外侧金属层之后形成所述导通孔,可防止所述IC元器件发生裂纹。
CN201380076622.6A 2013-05-14 2013-05-14 元器件内置基板的制造方法及元器件内置基板 Expired - Fee Related CN105210462B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/063432 WO2014184873A1 (ja) 2013-05-14 2013-05-14 部品内蔵基板の製造方法及び部品内蔵基板

Publications (2)

Publication Number Publication Date
CN105210462A CN105210462A (zh) 2015-12-30
CN105210462B true CN105210462B (zh) 2018-05-25

Family

ID=51897894

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380076622.6A Expired - Fee Related CN105210462B (zh) 2013-05-14 2013-05-14 元器件内置基板的制造方法及元器件内置基板

Country Status (7)

Country Link
US (1) US9793218B2 (zh)
EP (1) EP2999319B1 (zh)
JP (1) JP6235575B2 (zh)
KR (1) KR20160007546A (zh)
CN (1) CN105210462B (zh)
TW (1) TWI622333B (zh)
WO (1) WO2014184873A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10832858B2 (en) * 2015-03-30 2020-11-10 Murata Manufacturing Co., Ltd. High-frequency transformer design for DC/DC resonant converters
WO2017103998A1 (ja) * 2015-12-15 2017-06-22 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
US11393762B2 (en) * 2017-03-30 2022-07-19 Intel Corporation Formation of tall metal pillars using multiple photoresist layers
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ic内蔵基板及びその製造方法
CN109413892A (zh) * 2018-12-17 2019-03-01 盐城维信电子有限公司 一种柔性线路板的导通孔局部电镀铜方法
CN109661126A (zh) * 2018-12-17 2019-04-19 盐城维信电子有限公司 一种柔性线路板的导通孔整板电镀铜方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
KR20070007583A (ko) * 2005-07-11 2007-01-16 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
EP1770776A3 (en) * 2005-09-28 2007-12-05 TDK Corporation Semiconductor ic-embedded substrate and method for manufacturing same

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053447A (ja) * 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
JP2001332866A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 回路基板及びその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005045228A (ja) * 2003-07-09 2005-02-17 Matsushita Electric Ind Co Ltd 光学情報記録媒体とその製造方法
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
JP4826248B2 (ja) * 2005-12-19 2011-11-30 Tdk株式会社 Ic内蔵基板の製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
AT10247U8 (de) 2008-05-30 2008-12-15 Austria Tech & System Tech Verfahren zur integration wenigstens eines elektronischen bauteils in eine leiterplatte sowie leiterplatte
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8664043B2 (en) * 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
JP2011222554A (ja) 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板
JP2011249745A (ja) * 2010-04-28 2011-12-08 Denso Corp 多層基板
WO2012009831A1 (zh) * 2010-07-23 2012-01-26 欣兴电子股份有限公司 线路板及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
KR20070007583A (ko) * 2005-07-11 2007-01-16 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
EP1770776A3 (en) * 2005-09-28 2007-12-05 TDK Corporation Semiconductor ic-embedded substrate and method for manufacturing same

Also Published As

Publication number Publication date
TW201511623A (zh) 2015-03-16
EP2999319B1 (en) 2020-07-08
TWI622333B (zh) 2018-04-21
CN105210462A (zh) 2015-12-30
EP2999319A4 (en) 2017-01-25
JP6235575B2 (ja) 2017-11-22
JPWO2014184873A1 (ja) 2017-02-23
WO2014184873A1 (ja) 2014-11-20
EP2999319A1 (en) 2016-03-23
KR20160007546A (ko) 2016-01-20
US20160099215A1 (en) 2016-04-07
US9793218B2 (en) 2017-10-17

Similar Documents

Publication Publication Date Title
CN106332474B (zh) 刚性柔性基板及其制造方法
CN105210462B (zh) 元器件内置基板的制造方法及元器件内置基板
CN100472783C (zh) 一种接触方法和利用该方法产生的器件
TW200305260A (en) Multi-layered semiconductor device and method of manufacturing same
CN102387656A (zh) 具有接地屏蔽结构的电路板及其制作方法
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
JP2009111331A (ja) 印刷回路基板及びその製造方法
CN111010815B (zh) 一种半导体芯片埋入式线路板及其加工方法、加工装置
JP2012064600A (ja) 多層基板およびその製造方法
CN100521878C (zh) 多层印刷电路配线板的制造方法
CN1914727A (zh) 电子零部件及其制造方法
CN106469699A (zh) 半导体装置及其制造方法
CN105230139A (zh) 元器件内置基板及其制造方法
JP6839099B2 (ja) 部品内蔵基板及び部品内蔵基板の製造方法
TW201427505A (zh) 具有內埋元件的電路板及其製作方法
KR20110028330A (ko) 배선 기판 및 그 제조 방법
WO2017103998A1 (ja) 部品内蔵基板、及び部品内蔵基板の製造方法
TW202002729A (zh) 構件內置基板以及構件內置基板的製造方法
JP2005032739A (ja) 電子部品埋込み用の窪みを備える多層プリント配線板及びその製造方法
TW202007248A (zh) 電子構件到安裝基板的連接

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20180525

CF01 Termination of patent right due to non-payment of annual fee