TWI622333B - Manufacturing method of component built-in substrate and component built-in substrate - Google Patents

Manufacturing method of component built-in substrate and component built-in substrate Download PDF

Info

Publication number
TWI622333B
TWI622333B TW103111181A TW103111181A TWI622333B TW I622333 B TWI622333 B TW I622333B TW 103111181 A TW103111181 A TW 103111181A TW 103111181 A TW103111181 A TW 103111181A TW I622333 B TWI622333 B TW I622333B
Authority
TW
Taiwan
Prior art keywords
terminal
metal layer
insulating layer
component
via hole
Prior art date
Application number
TW103111181A
Other languages
English (en)
Other versions
TW201511623A (zh
Inventor
Mitsuaki Toda
Tohru Matsumoto
Seiko Murata
Original Assignee
Meiko Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Meiko Electronics Co Ltd filed Critical Meiko Electronics Co Ltd
Publication of TW201511623A publication Critical patent/TW201511623A/zh
Application granted granted Critical
Publication of TWI622333B publication Critical patent/TWI622333B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/188—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or attaching to a structure having a conductive layer, e.g. a metal foil, such that the terminals of the component are connected to or adjacent to the conductive layer before embedding, and by using the conductive layer, which is patterned after embedding, at least partially for connecting the component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/25—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of a plurality of high density interconnect connectors
    • H01L2224/251—Disposition
    • H01L2224/2518—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73217—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/82009—Pre-treatment of the connector or the bonding area
    • H01L2224/8203—Reshaping, e.g. forming vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92142—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92144—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

零件內建基板(20)的製造方法中，外側金屬層(14)形成後，從外側金屬層(14)貫通第1絕緣層(5)及第2絕緣層(11)，形成到達IC元件(4)第2端子(4d)的導通孔(16)。

Description

零件內建基板的製造方法及零件內建基板
本發明係關於用以製造內建電氣零件或電子零件的零件內建基板之製造方法，以及以上述製造方法製造的零件內建基板。
一直以來，進行用以加強各種的電氣‧電子機器的小型化、薄型化、輕量化以及多功能化的研究開發。特別是行動電話、筆記型電腦、數位相機等的民生用品，雖然力求多功能化，但也強力要求小型化、薄型化及輕量化。又，各種電氣‧電子機器中，也力求傳送信號的高頻化及高速化，也要求防止伴隨的信號雜訊增大。
為了實現如此的要求，作為納入電氣‧電子機器的電路基板，習知具有基板表面上裝配的各種電氣‧電子零件內建在基板絕緣層的絕緣基材內的構造之零件內建基板、層壓上述零件內建基板形成的零件內建多層電路基板的研究開發及製造係一直以來進行的。例如，專利文件1中，揭示零件內建基板及其製造方法。
專利文件1中揭示的零件內建基板的製造方法中，支持體上形成銅箔構成的導電薄膜層，在上述導電薄膜層上塗佈接合劑。接著，經由上述接合劑進行內建零件的裝配， 之後形成絕緣基材覆蓋上述內建零件。經過如此的製造步驟形成的零件內建基板，基板本體厚度變得比習知薄，還可以內建比基板表面上裝配更多的電氣‧電子零件，可以用於各種用途的電氣‧電子機器。
[先行技術文件] [專利文件]
[專利文件1]專利第4874305號公報
內建零件，使用一般金屬氧化半導體的場效型電晶體(MOSFET：金屬-氧化-半導體場效電晶體)時，為了提高電氣特性，形成電氣連接上述MOSFET的汲極端子與零件內建基板的配線層的汲極導孔。於是，為了形成零件內建基板的多層配線，以絕緣層覆蓋連接至上述汲極導孔的配線層(即，內層配線)的同時，上述絕緣層的表面上形成另外的配線層(即，外層配線)。
不過，一般的MOSFET中，因為汲極端子側具有脆弱的構造，加壓形成外層配線之際，由於往汲極導孔的壓力集中，MOSFET中發生裂開。
本發明有鑑於如此的課題而形成，其目的在於提供即使在零件內建基板的製造步驟中也抑制往內建零件產生裂開之零件內建基板的製造方法，以及往內建零件的裂開發生率比習知降低之零件內建基板。
為了達成上述目的，本發明的零件內建基板的製造方法，係內建IC零件之零件內建基板的製造方法，上述IC零件在表面側配置第1端子的同時，在具有比上述第表面側脆弱的構造的第2表面側配置第2端子，製造方法包括準備步驟，準備在表面上形成金屬膜的支持板；裝載步驟，上述金屬膜的表面上經由接合層接合上述第1端子的同時，在上述接合層側的相反側配置上述第2端子，裝載IC零件；第1絕緣層形成步驟，層壓絕緣樹脂材料以覆蓋上述金屬膜及上述IC零件，形成埋設上述IC零件的第1絕緣層；內側金屬層形成步驟，在上述第1絕緣層表面上形成內側金屬層；第1端子用配線圖案形成步驟，電氣連接上述第1端子與上述金屬膜形成第1端子用配線圖案；第2絕緣層形成步驟，層壓絕緣樹脂材料以覆蓋上述內側金屬層，形成第2絕緣層；外側金屬層形成步驟，在上述第2絕緣層的表面上形成外側金屬層；以及導通孔形成步驟，從上述外側金屬層貫通上述第1絕緣層及上述第2絕緣層，形成到達上述第2端子的導孔，上述導孔內填充導電體，形成電氣連接上述外側金屬層與上述第2端子的導通孔。
上述零件內建基板的製造方法中，上述第1端子是源極端子及閘極端子中至少其一，且上述第2端子是汲極端子。
上述任一零件內建基板的製造方法中的上述內側金屬層形成步驟中，包含在上述內側金屬層形成所希望的形狀之圖案形成步驟，而上述導通孔形成步驟中，貫通上述內側金 屬層的非形成部分中的上述第2絕緣層，直接連接上述外側金屬層與上述第2端子也可以。
又，不形成用以直接連接上述外側金屬層與上述第2端子的導孔，在上述導通孔形成步驟中，使上述導通孔與上述內側金屬層接觸的同時，經由導通孔使上述第2端子、上述內側金屬層以及上述外側金屬層電氣連接也可以。
上述零件內建基板的製造方法中的上述導通孔形成步驟中，最好經由填充電鍍或導電性膏材的填充形成上述導通孔。
上述零件內建基板的製造方法中，上述外側金屬層形成步驟後，藉由執行上述導通孔形成步驟，防止上述IC零件中發生裂開。
又，為了達成上述目的，本發明的零件內建基板，包括第1絕緣層，包含絕緣樹脂材料；IC零件，在第1表面側配置第1端子，在具有比上述第1表面側脆弱的構造的第2表面側配置第2端子，並埋設在上述絕緣層內；第1端子用配線圖案，電氣連接上述IC零件的上述第1端子與上述第1絕緣層的外部；內側金屬層，在上述第1絕緣層中上述第1端子用配線圖案形成面的相反側形成；第2絕緣層，包含絕緣樹脂材料，覆蓋上述內側金屬層而形成；外側金屬層，在上述第2絕緣層上形成外側金屬層；以及導通孔，貫通上述第1絕緣層及上述第2絕緣層，電氣連接上述外側金屬層與上述第2端子；其中，上述導通孔中，貫通上述第1絕緣層的部分與貫通上述第2絕緣層的部分在同一步驟內形成。
上述零件內建基板中，上述第1端子是源極端子及閘極端子中至少其一，且上述第2端子是汲極端子。
上述任一零件內建基板中，上述導通孔，不電氣連接上述外側金屬層與上述內側金屬層，直接連接上述外側金屬層與上述第2端子也可以。
又，上述導通孔不直接連接上述外側金屬層與上述第2端子，貫通上述內側金屬層的同時，電氣連接上述外側金屬層、上述內側金屬層及上述第2端子也可以。
上述的任一零件內建基板中，上述導通孔，最好經由填充電鍍或導電性膏材的填充形成。
上述的任一零件內建基板中，上述外側金屬層形成後，藉由形成上述導通孔，防止上述IC零件中發生裂開。
根據本發明的零件內建基板的製造方法，外側金屬層形成後，從外側金屬層貫通第1絕緣層及第2絕緣層，因為形成到達第2端子的導通孔，外側金屬層形成之際，不會對IC零件及其第2端子產生壓力集中。因此，零件內建基板的製造步驟中，不會在第1絕緣層內埋設的IC零件中產生裂開。
根據本發明的零件內建基板中，從外側金屬層貫通第1絕緣層及第2絕緣層到達第2端子的導通孔，因為在外側金屬層形成後的同一步驟內形成，對IC零件及其第2端子的壓力集中，不會產生伴隨的裂開，上述零件內建基板具有優異的電氣特性及可靠性。
又，根據本發明的零件內建基板中，以導通孔電 氣連接外側金屬層、內側金屬層、IC零件的第2端子時，電氣特性提高。
1‧‧‧支持板
2‧‧‧金屬膜
3‧‧‧接合層
4‧‧‧IC零件
4a‧‧‧第1表面
4b‧‧‧第1端子
4c‧‧‧第2表面
4d‧‧‧第2端子
5‧‧‧第1絕緣層
6‧‧‧內側金屬層
7‧‧‧第1導孔
8‧‧‧第1導通孔
9‧‧‧第1端子用配線圖案
11‧‧‧第2絕緣層
12‧‧‧第3絕緣層
13‧‧‧第1外側金屬層
14‧‧‧第2外側金屬層
15‧‧‧第2導孔
16‧‧‧第2導通孔
17‧‧‧第2端子用配線圖案
20‧‧‧零件內建基板
20’‧‧‧零件內建基板
21‧‧‧第2導孔
22‧‧‧第2導通孔
[第1圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第2圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第3圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第4圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第5圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第6圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第7圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第8圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第9圖]係根據本發明的實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第10圖]係根據本發明的變形例的零件內建基板的製造方法之各製造步驟中的概略剖面圖； [第11圖]係根據本發明的變形例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；[第12圖]係根據本發明的變形例的零件內建基板的製造方法之各製造步驟中的概略剖面圖；以及[第13圖]係根據本發明的變形例的零件內建基板的製造方法之各製造步驟中的概略剖面圖。
以下，參照圖面，關於本發明的實施例，根據實施例及變形例，詳細說明。又，本發明並非限定於以下說明的內容，在不變更主旨的範圍內可以任意變更實施。又，用於說明實施例及變形例的圖面，都是模式顯示根據本發明的零件內建基板及其構成構件，為了深入理解進行部分強調、放大、縮小或省略，有時不會正確顯示零件內建基板及其構成構件的縮尺或形狀等。又，實施例及變形例中使用的各種數值都是顯示一範例，根據需要可以做各種變更。
<實施例>
以下，關於根據本發明實施例的零件內建基板的製造方法，參照第1至9圖，詳細說明。在此，第1至9圖，係根據本實施例的零件內建基板的製造方法之各製造步驟中的概略剖面圖。
首先，如第1圖所示，進行準備支持板1的準備步驟。具體而言，在具有剛性的支持板1上形成金屬膜2，並準備表面由金屬膜2覆蓋的支持板1。金屬膜2，在之後的製 造步驟中，應形成第1端子用配線圖案的一部分。使用具有製程條件必需程度的剛性的支持板，作為支持板1。例如，支持板1，以具有剛性的SUS(不銹鋼)板或鋁板等形成也可以。又，本實施例中，金屬膜2由銅構成。例如，支持板1由SUS構成的話，可以析出鍍銅形成金屬膜2，支持板1是鋁板的話，可以貼上銅箔形成金屬膜2。
其次，如第2圖所示，例如以配料機或印刷等在金屬膜2上形成由絕緣材料構成的接合層3。本實施例中，由於在上述接合層3裝配後述的IC零件4，上述IC零件4黏在金屬膜2上。又，因為本實施例中內建1個上述IC零件，金屬膜2上的1處形成接合層3，但根據裝配的內建零件數量、尺寸、形狀，可以適當變更接合層3的數量及配置構成。又，接合層3的材料，不限定於絕緣材料，使用焊錫膏也可以，但在此情況下不需要用以連接後述的IC零件4的端子與金屬膜2的步驟(通路孔(via hole)形成及導通孔形成)。
其次，如第3圖所示，進行經由接合層3在金屬膜2上裝載IC零件4的裝載步驟。在此，IC零件4係一般的MOSFET，第1表面4a側具有作用為閘極端子及源極端子中的至少一方的第1端子4b的同時，位於與第1表面4a相反的第2表面4c側具有作用為汲極端子的第2端子4d。又，IC零件4中，第2端子4d的形成面之第2表面4c側，因為汲極端子的金屬層佔大部分，雖然具有比較脆弱的構造，但第1端子4b的形成面之第1表面4a側，具有金屬層及絕緣層等構成的比較堅固的層構造。即，IC零件4中，汲極端子側成為比閘極端 子及源極端子側脆弱的構造，容易因外部應力等的影響發生裂開。又，IC零件4的第1表面4a側設置閘極端子及源極端子時，至少設置2個以上的第1端子4b，1個第1端子4b作用為閘極端子，另一第1端子4b作用為源極端子。
具體的裝載方法，使用具有吸引噴嘴的表面裝配機(晶片安裝器)，在接合層3上裝配內建零件的IC零件4。在此，IC零件4的第1表面4a接近接合層3，經由接合層3接合IC零件4的第1端子4b至金屬膜2的表面。即，第1端子4b配置於接近金屬膜2的位置，第2端子4d配置於遠離金屬膜2的位置。
其次，如第4圖所示，進行形成第1絕緣層5的第1絕緣層形成步驟。上述第1絕緣層形成步驟中，覆蓋金屬膜2及IC零件4(即，對金屬膜2及IC零件4)，層壓應構成第1絕緣層5的絕緣樹脂材料，埋設IC零件4至第1絕緣層5內。具體而言，對IC零件4配置金屬膜2側的相反側(即，第2表面4c側)堆疊膠片等的絕緣樹脂材料，在真空下一邊加熱，一邊進行加壓。此加壓，例如使用真空加壓式的加壓機進行。又，絕緣樹脂材料，最好使用接近IC零件4之熱膨脹係數。又，第1絕緣層5形成之際，金屬層2所在位置的面的相反側的表面上，形成第2端子4d用的內側金屬層6。在此，內側金屬層6，之後的製造步驟中，係應構成第2端子4d用的配線圖案的一部分。
其次，如第5圖所示，除去支持板1的同時，貫通金屬膜2及接合層3形成到達IC零件4的第1端子4b之第 1導孔7。第1導孔7的形成方法，首先除去支持板1，之後，例如以CO2雷射照射導孔形成處，除去CO2雷射照射部分的構材，形成第1導孔7。又，不限於CO2雷射，使用例如UV-YAG或準分子等的高頻雷射也可以。
形成第1導孔7後，施行除膠處理，最好除去導孔形成之際殘留的樹脂。又，對第1端子4b更施行微蝕(Soft etching)處理，最好除去由於導孔形成而露出的第1端子4b的露出面的氧化物或有機物。因此，新鮮的金屬表面露出，與之後電鍍處理中析出的金屬之間的密合性提高，結果電氣連接可靠性提高。
其次，如第6圖所示，第1導孔7內填充導電體，隨著形成第1導通孔8，進行金屬膜2及內側金屬層6的圖案化。藉此，形成第1導通孔8及圖案化的金屬膜2構成的第1端子用配線圖案9。具體而言，根據需要，對第1導孔7施行除膠或半蝕刻處理，再施行化學鍍銅或電鍍銅等的電鍍處理，第1導孔7內析出電鍍再填充導電體形成第1導通孔8。於是，對於配置於第1絕緣層5的兩面的金屬膜2及內側金屬層6，施行蝕刻處理。在此，進行對內側金屬層6的蝕刻，使IC零件4的第2端子4d的正上方部分形成開口。即，IC零件4的第2端子4d的正上方部分，具有內側金屬層6不存在的區域，上述區域部分露出第1絕緣層5。經由如此的步驟，第1絕緣層5的內部(即，IC零件4的第1端子4b)往外部延伸的同時，在第1絕緣層5的表面上也形成延伸的第1端子用配線圖案9。
又，上述第1導通孔8的形成步驟中，第1導孔7 內填充導電體的填充電鍍，形成第1導通孔8的填充孔，但第1導孔7內也可以填充導電性膏材，形成第1導通孔8。
其次，如第7圖所示，進行形成第2絕緣層11及第3絕緣層12的追加絕緣層形成步驟。上述追加絕緣層形成步驟中，覆蓋圖案化的內側金屬層6，層壓應形成第2絕緣層11的絕緣樹脂材料的同時，覆蓋圖案化的金屬膜2，層壓應形成第3絕緣層12的絕緣樹脂材料，內建IC零件4的狀態的中間形成體由第2絕緣層11及第3絕緣層12夾入。本實施例中，第2絕緣層11及第3絕緣層12的具體形成方法及絕緣材料，因為與上述的第1絕緣層5的形成方法及絕緣材料相同，省略說明，但第2絕緣層11及第3絕緣層12的形成方法及絕緣材料，不與上述的第1絕緣層5的形成方法及絕緣材料相同，使用其他眾所周知的形成方法及一般的絕緣材料也可以。
又，如第7圖所示，第2絕緣層11及第3絕緣層12形成之際，第2絕緣層11及第3絕緣層12的表面上，形成第1外側金屬層13及第2外側金屬層14。即，進行外側金屬層形成步驟，形成成為追加的金屬層第1外側金屬層13及第2外側金屬層14。在此，第2外側金屬層14，在之後的製造步驟中，係應形成第2端子4d用的配線圖案的一部分。
其次，如第8圖所示，貫通第2外側金屬層14、第2絕緣層11及第1絕緣層5，形成到達IC零件4的第2端子4d之第2導孔15。第2導孔15的形成方法，與第1導孔7的形成方法相同，例如以CO2雷射照射導孔形成處，除去CO2雷射照射部分的構材，形成各導孔。又，不限於CO2雷射，使 用例如UV-YAG或準分子等的高頻雷射也可以。
在此，第2導孔15的形成步驟中，貫通位於形成內側金屬層6的圖案而露出的第1絕緣層5的正上方部分之第2絕緣層11及第2外側金屬層14，形成第2導孔15。即，第2導孔15，不貫通內側金屬層6，貫通填充內側金屬層6的圖案開口部分的第2絕緣層11(換言之，內側金屬層6不形成部分中的第2絕緣層11)。
形成第2導孔15後，施行除膠處理，最好除去導孔形成之際殘留的樹脂。又，對第2端子4d更施行微蝕(Soft etching)處理，最好除去由於導孔形成而露出的第2端子4d的露出面的氧化物或有機物。因此，新鮮的金屬表面露出，與之後電鍍處理中析出的金屬之間的密合性提高，結果電氣連接可靠性提高。
其次，如第9圖所示，第2導孔15內填充導電體，隨著形成第2導通孔16，進行第2外側金屬層14的圖案化。因此，形成包含第2導通孔16及圖案化的第2外側金屬層14的第2端子用配線圖案17。即，進行導通孔形成步驟，從第2外側金屬層14貫通第1絕緣層5及第2絕緣層11，形成到達第2端子4d的第2導孔15後，第2導孔15內填充導電體，形成電氣連接第2外側金屬層14與第2端子4d的第2導通孔16。具體而言，根據需要，對第2導孔15施行除膠或半蝕刻處理，再施行化學鍍銅或電鍍銅等的電鍍處理，第2導孔15內析出電鍍再填充導電體形成第2導通孔16。於是，對於第2絕緣層11中形成的第2外側金屬層14，施行蝕刻處理。經由 如此的步驟，從第1絕緣層5的內部(即，IC零件4的第2端子4d)往外部延伸的同時，在第2絕緣層11的表面上形成延伸的第2端子用配線圖案17。
根據執行上述的第2導通孔16的形成步驟，構成第2導通孔16的部分中，貫通第1絕緣層5的部分與貫通第2絕緣層11的部分，在第2外側金屬層14形成後的同一步驟內形成。即，貫通第1絕緣層5的部分與貫通第2絕緣層11的部分之間，不存在邊界，貫通第1絕緣層5的部分與貫通第2絕緣層11的部分以同一材料連續形成。
在此，第9圖未顯示，內側金屬層6與第2外側金屬層，以其他的導通孔等電氣連接。即，第2端子用配線圖案內也包含圖案化的內側金屬層6。上述其他導通孔的形成，係執行上述第2導孔的形成、及對第2導孔填充導電體的步驟之際，同樣執行。又，不形成使內側金屬層6與第2外側金屬層電氣連接的上述其他導通孔也可以。又，金屬膜2及第1導通孔8構成的第1端子用配線圖案9，經由貫通第3絕緣層12的其他導通孔，與第1外側金屬層13電氣連接也可以。
經由上述的製造步驟，完成第9圖所示的零件內建基板20的形成。又，實際的零件內建基板20的製造中，複數的零件內建基板20，係製造為1片基板，複數的零件內建基板20形成結束後，切斷上述1片基板，最後同時製造複數的零件內建基板20。
本實施例的製造方法中，內側金屬層6形成後而第2外側金屬層14形成前，不形成電氣連接至IC零件4的第 2端子4d的導通孔，在第2外側金屬層14形成後，同時形成貫通第1絕緣層5的導通孔及貫通第2絕緣層11的導通孔，作為第2導通孔16。於是，因為在第2外側金屬層14形成後形成第2導通孔16，第2外側金屬層14形成時，不會對IC零件4的汲極導孔(即，第2導通孔16)產生壓力集中，IC零件本體也不發生裂開。
又，第1端子4b側中，在第1外側金屬層形成前，形成第1導通孔8，但因為第1端子4b係源極端子及閘極端子中的至少一方，第1端子4b的形成面側比較堅固。因此，即使對第1導通孔8產生壓力集中，IC零件4本體也不發生裂開。
又，本實施例的製造方法中，層壓內側金屬層6後，因為不產生對上述汲極導孔的壓力集中，使IC零件4產生負載，導致IC零件4中產生裂開的製造步驟不存在。同樣地，本實施例的零件內建基板20中，因為隨著經年變化引起製品中不良(電氣特性不良)的微小裂開等不產生，零件內建基板20具有非常優異的可靠性。
又，本實施例的零件內建基板20中，因為第2外側金屬層14與IC零件4的第2端子4d電氣直接連接，藉由零件內建基板20的第2外側金屬層14連接至接地電位(ground)，可以提高零件內建基板20本體的電氣特性。即，IC零件4的導通狀態及切斷狀態中的電位差可以增大，可以高精確度執行IC零件4的通斷。
於是，本實施例的零件內建基板20中，因為第2導孔15內以填充電鍍或導電性膏材進行填充形成第2導通孔 16，可以降低每1導通孔的電阻值，可以促進提高零件內建基板20本體的電氣特性。
如上述，根據本實施例的零件內建基板20中，零件內建基板20的製造步驟中、及製造步驟後的各種處理中也抑制往IC零件4發生裂開，可以提供往IC零件4的裂開發生率比習知下降的零件內建基板20。
<變形例>
根據本發明的零件內建基板的製造方法，不限定於上述實施例，第2導通孔接觸內側金屬層，執行內側金屬層的圖案形成、第2導孔及第2導通孔的形成也可以。如此的情況下的零件內建基板的製造方法及據此製造的零件內建基板20’，參照第10至13圖說明。在此，第10至13圖係根據變形例的零件內建基板的製造方法之各製造步驟中的概略剖面圖。又，上述實施例中的第1至5圖的製造步驟(準備步驟~第1導孔7的形成步驟)的說明，因為在變形例中的製造方法中也相同，省略其說明。又，關於與上述實施例的零件內建基板20相同的構成，附上相同的符號，省略其說明。
如第10圖所示，第1導孔7形成後，第1導孔7內填充導電體形成第1導通孔8的同時，進行金屬膜2及內側金屬層6的圖案化。藉此，形成第1導通孔8及圖案化的金屬膜2構成的第1端子用配線圖案9。本變形例中，內側金屬層6中形成的圖案開口徑變得比上述實施例小。
其次，如上述第11圖所示，進行形成第2絕緣層 11及第3絕緣層12的追加絕緣層形成步驟。上述追加絕緣層形成步驟中，覆蓋圖案化的內側金屬層6，層壓應形成第2絕緣層11的絕緣樹脂材料的同時，覆蓋圖案化的金屬膜2，層壓應形成第3絕緣層12的絕緣樹脂材料，內建IC零件4的狀態的中間形成體由第2絕緣層11及第3絕緣層12夾入。
又，如第11圖所示，第2絕緣層11及第3絕緣層12形成之際，第2絕緣層11及第3絕緣層12的表面上，形成第1外側金屬層13及第2外側金屬層14。即，進行外側金屬層形成步驟，形成成為追加的金屬層的第1外側金屬層13及第2外側金屬層14。
其次，如第12圖所示，貫通第2外側金屬層14、第2絕緣層11、內側金屬層6、及第1絕緣層5，形成到達IC零件4的第2端子4d之第2導孔21。第2導孔21的形成方法，與第1導孔7的形成方法相同，例如以CO2雷射照射導孔形成處，除去CO2雷射照射部分的構材，形成各導孔。此時，第2導孔21的側部接觸內側金屬層6的側面。藉此，後述的第2導通孔22接觸內側金屬層6。又，不限於CO2雷射，使用例如UV-YAG或準分子等的高頻雷射也可以。
其次，如第13圖所示，第2導孔21內填充導電體，隨著形成第2導通孔22，進行第2外側金屬層14的圖案化。因此，形成第2導通孔22、圖案化的第2外側金屬層14、內側金屬層6構成的第2端子用配線圖案17。即，進行導通孔形成步驟，從第2外側金屬層14貫通第1絕緣層5、內側金屬層6、及第2絕緣層11，形成到達第2端子4d的第2導孔21 後，第2導孔21內填充導電體，形成電氣連接第2外側金屬層14、內側金屬層6、及第2端子4d的第2導通孔22。填充導電體的步驟中，因為與上述實施例相同，省略說明。經由如此的步驟，從第1絕緣層5的內部(即，IC零件4的第2端子4d)往外部延伸的同時，在第1絕緣層5及第2絕緣層11的表面上也形成延伸的第2端子用配線圖案17。
經由上述的製造步驟，完成第13圖所示的零件內建基板20’的形成。零件內建基板20’的內側金屬層6形成面積比較大且第2端子用配線圖案17的形成面積也比習知大，汲極端子的第2端子4d的電位可以更確實接近接地電位，更提高零件內建基板20’的電氣特性。

Claims (12)

  1. 一種零件內建基板的製造方法，內建IC零件，上述IC零件在第1表面側配置第1端子的同時，在具有比上述第1表面側脆弱的構造的第2表面側配置第2端子，其特徵在於包括下列步驟：準備步驟，準備在表面上形成金屬膜的支持板；裝載步驟，上述金屬膜的表面上經由接合層接合上述第1端子的同時，在上述接合層側的相反側配置上述第2端子，裝載IC零件；第1絕緣層形成步驟，層壓絕緣樹脂材料以覆蓋上述金屬膜及上述IC零件，形成埋設上述IC零件的第1絕緣層；內側金屬層形成步驟，在上述第1絕緣層表面上形成內側金屬層；配線圖案形成步驟，電氣連接上述第1端子與上述金屬膜而形成第1端子用配線圖案；第2絕緣層形成步驟，層壓絕緣樹脂材料以覆蓋上述內側金屬層，形成第2絕緣層；外側金屬層形成步驟，在上述第2絕緣層的表面上形成外側金屬層；以及導通孔形成步驟，從上述外側金屬層貫通上述第1絕緣層及上述第2絕緣層，形成到達上述第2端子的導孔，上述導孔內填充導電體，形成電氣連接上述外側金屬層與上述第2端子的導通孔。
  2. 如申請專利範圍第1項所述的零件內建基板的製造方法 中，上述第1端子是源極端子及閘極端子中至少其一，且上述第2端子是汲極端子。
  3. 如申請專利範圍第1或2項所述的零件內建基板的製造方法，其中上述內側金屬層形成步驟中，包含在上述內側金屬層形成所希望的形狀之圖案形成步驟；以及上述導通孔形成步驟中，貫通上述內側金屬層的非形成部分中的上述第2絕緣層，直接連接上述外側金屬層與上述第2端子。
  4. 如申請專利範圍第1或2項所述的零件內建基板的製造方法，其中在上述導通孔形成步驟中，使上述導通孔與上述內側金屬層接觸的同時，經由導通孔使上述第2端子、上述內側金屬層以及上述外側金屬層電氣連接。
  5. 如申請專利範圍第1或2項所述的零件內建基板的製造方法，其中上述導通孔形成步驟中，經由填充電鍍或導電性膏材的填充形成上述導通孔。
  6. 如申請專利範圍第1或2項所述的零件內建基板的製造方法，其中藉由在上述外側金屬層形成步驟後，執行上述導通孔形成步驟，而防止上述IC零件中發生裂開。
  7. 一種零件內建基板，包括：第1絕緣層，包含絕緣樹脂材料；IC零件，在第1表面側配置第1端子，在具有比上述第1表面側脆弱的構造的第2表面側配置第2端子，並埋設在上述絕緣層內；第1端子用配線圖案，電氣連接上述IC零件的上述第1端 子與上述第1絕緣層的外部；內側金屬層，在上述第1絕緣層中上述第1端子用配線圖案形成面的相反側形成；第2絕緣層，包含絕緣樹脂材料，覆蓋上述內側金屬層而形成；外側金屬層，在上述第2絕緣層上形成；以及導通孔，貫通上述第1絕緣層及上述第2絕緣層，電氣連接上述外側金屬層與上述第2端子；其中，上述導通孔中，貫通上述第1絕緣層的部分與貫通上述第2絕緣層的部分在同一步驟內形成。
  8. 如申請專利範圍第7項所述的零件內建基板，其中上述第1端子是源極端子及閘極端子中至少其一，且上述第2端子是汲極端子。
  9. 如申請專利範圍第7或8項所述的零件內建基板，其中上述導通孔，不電氣連接上述外側金屬層與上述內側金屬層，直接連接上述外側金屬層與上述第2端子。
  10. 如申請專利範圍第7或8項所述的零件內建基板，其中上述導通孔，貫通上述內側金屬層的同時，電氣連接上述外側金屬層、上述內側金屬層及上述第2端子。
  11. 如申請專利範圍第7或8項所述的零件內建基板，其中上述導通孔，經由填充電鍍或導電性膏材的填充形成。
  12. 如申請專利範圍第7或8項所述的零件內建基板，其中藉由在上述外側金屬層形成後，形成上述導通孔，而防止上述IC零件中發生裂開。
TW103111181A 2013-05-14 2014-03-26 Manufacturing method of component built-in substrate and component built-in substrate TWI622333B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2013/063432 WO2014184873A1 (ja) 2013-05-14 2013-05-14 部品内蔵基板の製造方法及び部品内蔵基板

Publications (2)

Publication Number Publication Date
TW201511623A TW201511623A (zh) 2015-03-16
TWI622333B true TWI622333B (zh) 2018-04-21

Family

ID=51897894

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103111181A TWI622333B (zh) 2013-05-14 2014-03-26 Manufacturing method of component built-in substrate and component built-in substrate

Country Status (7)

Country Link
US (1) US9793218B2 (zh)
EP (1) EP2999319B1 (zh)
JP (1) JP6235575B2 (zh)
KR (1) KR20160007546A (zh)
CN (1) CN105210462B (zh)
TW (1) TWI622333B (zh)
WO (1) WO2014184873A1 (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN208959326U (zh) * 2015-03-30 2019-06-11 株式会社村田制作所 变压器和变换器
WO2017103998A1 (ja) * 2015-12-15 2017-06-22 株式会社メイコー 部品内蔵基板、及び部品内蔵基板の製造方法
WO2018182613A1 (en) * 2017-03-30 2018-10-04 Intel Corporation Formation of tall metal pillars using multiple photoresist layers
JP6904055B2 (ja) * 2017-05-19 2021-07-14 Tdk株式会社 半導体ｉｃ内蔵基板及びその製造方法
CN109413892A (zh) * 2018-12-17 2019-03-01 盐城维信电子有限公司 一种柔性线路板的导通孔局部电镀铜方法
CN109661126A (zh) * 2018-12-17 2019-04-19 盐城维信电子有限公司 一种柔性线路板的导通孔整板电镀铜方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200721419A (en) * 2005-09-28 2007-06-01 Tdk Corp Semiconductor IC-embedded substrate and method for manufacturing same
CN102090155A (zh) * 2008-05-30 2011-06-08 At&S奥地利科技及系统技术股份公司 用于将至少一个电子构件集成到印制线路板中的方法以及印制线路板

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001053447A (ja) * 1999-08-05 2001-02-23 Iwaki Denshi Kk 部品内蔵型多層配線基板およびその製造方法
JP2001332866A (ja) * 2000-05-24 2001-11-30 Matsushita Electric Ind Co Ltd 回路基板及びその製造方法
US6292366B1 (en) * 2000-06-26 2001-09-18 Intel Corporation Printed circuit board with embedded integrated circuit
FI115285B (fi) * 2002-01-31 2005-03-31 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja kontaktin muodostamiseksi
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
JP4209178B2 (ja) * 2002-11-26 2009-01-14 新光電気工業株式会社 電子部品実装構造及びその製造方法
JP2005045228A (ja) * 2003-07-09 2005-02-17 Matsushita Electric Ind Co Ltd 光学情報記録媒体とその製造方法
FI20041680A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Elektroniikkamoduuli ja menetelmä sen valmistamiseksi
FI20040592A (fi) * 2004-04-27 2005-10-28 Imbera Electronics Oy Lämmön johtaminen upotetusta komponentista
TWI245388B (en) * 2005-01-06 2005-12-11 Phoenix Prec Technology Corp Three dimensional package structure of semiconductor chip embedded in substrate and method for fabricating the same
KR100714196B1 (ko) * 2005-07-11 2007-05-02 삼성전기주식회사 전기소자를 내장한 인쇄회로기판 및 그 제조방법
JP4826248B2 (ja) * 2005-12-19 2011-11-30 Ｔｄｋ株式会社 Ｉｃ内蔵基板の製造方法
JP4976840B2 (ja) * 2006-12-22 2012-07-18 株式会社東芝 プリント配線板、プリント配線板の製造方法および電子機器
JP4874305B2 (ja) 2008-07-22 2012-02-15 株式会社メイコー 電気・電子部品内蔵回路基板とその製造方法
US7902661B2 (en) * 2009-02-20 2011-03-08 National Semiconductor Corporation Integrated circuit micro-module
US8664043B2 (en) 2009-12-01 2014-03-04 Infineon Technologies Ag Method of manufacturing a laminate electronic device including separating a carrier into a plurality of parts
JP2011222554A (ja) * 2010-04-02 2011-11-04 Denso Corp 半導体チップ内蔵配線基板
JP2011249745A (ja) * 2010-04-28 2011-12-08 Denso Corp 多層基板
CN102742367B (zh) * 2010-07-23 2015-04-22 欣兴电子股份有限公司 线路板及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200721419A (en) * 2005-09-28 2007-06-01 Tdk Corp Semiconductor IC-embedded substrate and method for manufacturing same
CN102090155A (zh) * 2008-05-30 2011-06-08 At&S奥地利科技及系统技术股份公司 用于将至少一个电子构件集成到印制线路板中的方法以及印制线路板

Also Published As

Publication number Publication date
EP2999319A1 (en) 2016-03-23
US9793218B2 (en) 2017-10-17
JPWO2014184873A1 (ja) 2017-02-23
JP6235575B2 (ja) 2017-11-22
CN105210462B (zh) 2018-05-25
KR20160007546A (ko) 2016-01-20
CN105210462A (zh) 2015-12-30
EP2999319A4 (en) 2017-01-25
US20160099215A1 (en) 2016-04-07
TW201511623A (zh) 2015-03-16
EP2999319B1 (en) 2020-07-08
WO2014184873A1 (ja) 2014-11-20

Similar Documents

Publication Publication Date Title
TWI622333B (zh) Manufacturing method of component built-in substrate and component built-in substrate
US9437459B2 (en) Aluminum clad copper structure of an electronic component package and a method of making an electronic component package with an aluminum clad copper structure
US9418931B2 (en) Package structure and manufacturing method thereof
US20130155639A1 (en) Electronic component and method for manufacturing the same
JP4880277B2 (ja) 配線基板の製造方法
TW201511624A (zh) 零件內建基板及其製造方法
TWI566355B (zh) 電子元件封裝結構及製作方法
JP2015076599A (ja) 電子部品内蔵印刷回路基板及びその製造方法
US20200203266A1 (en) Substrate, method of manufacturing substrate, and electronic device
US9433108B2 (en) Method of fabricating a circuit board structure having an embedded electronic element
US20190051598A1 (en) Circuit board, method for manufacturing circuit board, and electronic device
TWI477214B (zh) 具有內埋元件的電路板及其製作方法
JP2009060144A (ja) 電子部品内蔵型多層基板
TWI566330B (zh) 電子封裝結構之製法
JP2009289789A (ja) 部品内蔵プリント配線板及び部品内蔵プリント配線板の製造方法
WO2014188493A1 (ja) 部品内蔵基板及びその製造方法
WO2017183146A1 (ja) 回路基板、回路基板の製造方法及び電子装置
WO2017103998A1 (ja) 部品内蔵基板、及び部品内蔵基板の製造方法
TW201023319A (en) Packaging substrate and method for fabricating the same
JP2006344631A (ja) 部品内蔵基板
US20190267303A1 (en) Electronic component and method for manufacturing the same
JP2004319807A (ja) 半導体装置およびその製造方法
JP2005063988A (ja) 配線基板の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees