CN103733333A - 半导体装置以及半导体装置的制造方法 - Google Patents

半导体装置以及半导体装置的制造方法 Download PDF

Info

Publication number
CN103733333A
CN103733333A CN201280039469.5A CN201280039469A CN103733333A CN 103733333 A CN103733333 A CN 103733333A CN 201280039469 A CN201280039469 A CN 201280039469A CN 103733333 A CN103733333 A CN 103733333A
Authority
CN
China
Prior art keywords
control terminal
blocking portion
semiconductor device
hole
housing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280039469.5A
Other languages
English (en)
Other versions
CN103733333B (zh
Inventor
高宫喜和
小平悦宏
大西一永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN103733333A publication Critical patent/CN103733333A/zh
Application granted granted Critical
Publication of CN103733333B publication Critical patent/CN103733333B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
    • H01L23/055—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads having a passage through the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/049—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body the other leads being perpendicular to the base
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

半导体装置由金属基底（6），与金属基底（6）相接合的布线基板（2），与布线基板（2)的电路图案（2a、2b）相接合的半导体芯片（1）及控制端子（5），以及与金属基底（6）相粘接的树脂壳体（20）构成。控制端子（5）由贯通树脂壳体（20）的盖部（21）的贯通部（5a），与贯通部（5a）相连的联结部（5b），以及与联结部（5b）相连的连接部（5c）构成。在控制端子（5）的贯通盖部（21）的部分上设有阻止部（5d）及切除部（5e）。阻止部（5d）与形成在盖部（21）的表面的阶梯部（21b）相接触。当贯通部（5a）贯通树脂壳体（20）的盖部（21）时，阻止部（5d）被收纳在切除部（5e）内。联结部（5b）与设置在盖部（21）的背面的凸部（21c）相接触。

Description

半导体装置以及半导体装置的制造方法
技术领域
本发明涉及半导体装置以及半导体装置的制造方法。
背景技术
近年来，在将例如IGBT（Insulated Gate Bipolar Transistor：绝缘栅双极晶体管）等多个半导体芯片收纳于同一个封装内的模块型半导体装置中，半导体芯片正在向高度集成化的方向发展。因此，在模块型半导体装置中，对于与封装内的布线基板相连接的外部端子，除了接合强度、可靠性之外，对外部端子的尺寸精度也提出了一定的要求。
图13是示意性地表示现有的模块型半导体装置的俯视图。此外，图14是图13的切断线AA-AA’处的剖面图。图15是图13的切断线BB-BB’处的剖面图。如图13至图15所示，现有的半导体装置100包括半导体芯片101、布线基板102、铝线103、主端子104、控制端子105、金属基底106、及树脂壳体120。树脂壳体120由盖部121与侧壁122一体成形而构成。
布线基板102是通过在绝缘基板的表面上形成电路图案102a、102b而构成的基板。经由省略了图示的接合材料，半导体芯片101的背面与布线基板102的电路图案102a相接合。通过铝线103，设置于半导体芯片101的表面的省略了图示的电极与布线基板102的电路图案102b进行电连接。此外，经由接合材料111，布线基板102的电路图案102b分别与作为外部端子的主端子104及控制端子105的一端相接合。
在布线基板102的背面设有金属膜102c，经由省略了图示的接合材料，该金属膜102c与金属基底106相接合。金属基底106由具有良好的热传导性的材料制作而成，将由半导体芯片101所产生的并经由布线基板102传输的热量传导至半导体装置100的外部。在金属基底106的周边粘接有树脂壳体120。主端子104的另一端及控制端子105的另一端分别贯通树脂壳体120的盖部121，并露出至树脂壳体120的外侧。
在盖部121上设置有控制端子105所贯通的贯通孔121a。贯通孔121a具有与由一块板状构件形成的控制端子105的宽度及厚度相对应的尺寸，且具有大致为矩形形状的平面形状。将控制端子105中贯通盖部121的部分（下面称为贯通部）105a的宽度w111与后文中将要说明的贯通部105a的突起部105d的宽度w112相加而得到贯通孔121a的长边方向的宽度w101的尺寸。贯通孔121a的长边方向的侧部与固定在盖部121上的主端子104的并列方向相平行。
在贯通孔121a的短边方向的侧部中，盖部121的露出至树脂壳体120的外侧的面（下面称为表面）的一侧上设有L字形状的阶梯部121b。在盖部121的露出至树脂壳体120的内侧的面（下面称为背面）上设有突出至布线基板102一侧的凸部121c，且该凸部121c与贯通孔121a的与设有阶梯部121b的侧部相对的侧部相连。控制端子105分别与阶梯部121b及凸部121c相接触并卡紧（固定）。
具体而言，控制端子105由贯通盖部121的贯通孔121a的贯通部105a，与布线基板102的电路图案102b相接合的连接部105c，以及连接贯通部105a和连接部105c的联结部105b构成。贯通部105a、联结部105b及连接部105c均由板状构件形成。连接部105c的与连接至联结部105b的端部（下面称为上端部）相反一侧的另一端（下面称为下端部）经由接合材料111与布线基板102的电路图案102b相接合。
连接部105c的平坦面与布线基板102的表面大致垂直。联结部105b在连接部105c的盖部121一侧（上端部）与连接部105c相连接，与连接部105c构成L字形状。联结部105b的平坦面与连接部105c的平坦面大致成直角，且与布线基板102的表面大致平行。并且，联结部105b与贯通部105a的布线基板102一侧的端部（下面称为下端部）相连接，与贯通部105a构成L字形状。
联结部105b的平坦面与贯通部105a的平坦面大致成直角。贯通部105a的平坦面与布线基板102的表面大致垂直。与贯通部105a的下端部相反一侧的端部（下面称为上端部）从设置于盖部121上的贯通孔121a中露出至树脂壳体120的外侧。在贯通部105a的与设置于贯通孔121a的侧部的阶梯部121b相对的侧面上设有突起部105d。
突起部105d呈下述形状，即贯通部105a的上端部侧较窄，且向下端部侧扩大。突起部105d的下端部与阶梯部121b的底面相接触。突起部105用于阻止控制端子105向布线基板102一侧移动。此外，联结部105b的盖部121一侧的面靠近设置于盖部121的背面的凸部121c。联结部105b用于阻止控制端子105向远离布线基板102的方向移动。
接着，对在盖部121上卡紧控制端子105的方法进行说明。图16是表示现有的组装过程中的半导体装置的主要部分的说明图。在图16（a）至图16（c）中示出图14所示的半导体装置100的控制端子附近130。图16（a）示出插入贯通孔121a之前的控制端子105。图16（b）示出插入贯通孔121a时的控制端子105。图16（c）示出卡紧在盖部121上的控制端子105。
在图16（a）至图16（c）所示的制造过程中的半导体装置100中，对树脂壳体120与金属基底（未图示）进行粘接处理。在图16（a）至图16（c）中尽管省略了图示，但控制端子105的连接部105c的下端部与布线基板102的电路图案102b相接合。首先，如图16（a）所示的那样，从盖部121的背面侧将控制端子105的贯通部105a插入贯通孔121a。
接着，如图16（b）所示的那样，进一步将贯通部105a插入贯通孔121a，使得贯通部105a的突起部105d的部分露出至盖部121的表面一侧。由于贯通孔121a的长边方向的宽度w101的尺寸由贯通部105a的宽度w111与突起部105d的宽度w112相加而得到（w101=w111+w112），因此贯通部105a中设有突起部105d的部分也通过贯通孔121a。
接着，进一步将贯通部105a插入贯通孔121a，直到与贯通部105a的下端部相连接的联结部105b的盖部121一侧的面与设置于盖部121的背面的凸部121c相接触。当联结部105b的盖部121一侧的面与凸部121c相接触时，贯通部105a的上端部露出至树脂壳体120的外侧，设置于贯通部105a的突起部105d露出至阶梯部121b的内部。
之后，将控制端子105向与盖部121的表面平行的方向移动，如图16（c）所示的那样，使突起部105d的下端部与阶梯部121b的底面相接触。由此，利用突起部105d及联结部105b来阻止控制端子105的移动，从而将控制端子105卡紧在盖部121上。
作为这种可分离控制端子与树脂壳体的外插结构的模块型半导体装置，提出了下述装置。盖体具有三个区块，在各区块上表面的大致中央的部位分别形成有螺母收纳凹槽。各区块利用联结部彼此相连，在各区块之间分别形成有空隙部。之后通过填充密封树脂来封闭该空隙部。在区块的侧面设有一对伸出部，在该伸出部上形成用于插入、临时固定信号端子的四个方孔。信号端子由板状材料形成，大致呈L字形状，在比竖立部的中央稍靠近上端的位置上形成膨胀部，此外，在比竖立部的中央稍靠近下端的位置上形成卡紧部。膨胀部与方孔的内壁相接触，并通过进一步强制性地插入卡紧部的位置来卡紧信号端子，使其不向下方滑落（例如，参照下述专利文献1。）。
此外，作为另一种装置，提出了下述装置。树脂壳体的侧壁由向内部延伸并在中央具有开放部的夹持部；设置于外壁并被夹持部包围的凹槽；以及设置于夹持部的下部并向内部延伸的支承台构成。并且，外部引出端子由宽度小于夹持部的开放部的缺口部；向侧壁一侧突出的突部；以及设置于缺口部的下部并向内部延伸的弯曲部构成。外部引出端子的缺口部通过树脂壳体外壁的夹持部的开放部，降低外部引出端子，而后支承台支承住外部引出端子的弯曲部，与此同时外部引出端子的卡扣卡紧于树脂壳体的凹槽中（例如，参照下述专利文献2。）。
并且，作为另一种装置，还提出了下述装置。在绝缘壳体本身设置有卡紧部，用于确定焊接固定外部导出端子时的位置，此外，在所述绝缘壳体的下端面上形成有倾斜凹槽部，用于积存粘接散热板与该绝缘壳体的粘结剂。绝缘壳体的外部导出端子插入孔是其中一部分的开口相对较大的宽幅的角孔，通过将外部导出端子的卡紧部卡紧于形成在与较小直径的角孔相连通的连通部上的台阶部，使得能够临时固定该导出端子。通过从下方的角孔一侧插入外部导出端子，并在卡紧部的位置抵制住要向外侧扩大的弹力进一步将外部导出端子插入，使得在通过角孔后该卡紧部在宽幅的角孔内弹开，从而在台阶部和宽幅的角空内壁的限制下实现临时固定（例如，参照专利文献3。）。
现有技术文献
专利文献
专利文献1：日本专利实开平5-15444号公报
专利文献2：日本专利特开平7－153906号公报
专利文献3：日本专利特开平10－65098号公报
发明内容
发明所要解决的技术问题
然而，根据本发明人的反复潜心研究的结果，进一步明确现有技术会产生下述的问题。图11是表示现有半导体装置的控制端子附近的说明图。图11示出图13～图15所示的半导体装置100的控制端子附近130的状态。如图11所示，由于贯通孔121a的长边方向的宽度w101的尺寸需要通过将贯通部105a的宽度w111与突起部105d的宽度w112（参照图16（b））相加而得到，因此贯通孔121a的长边方向的宽度w101要比贯通部105a的宽度w111大突起部105d的宽度w112的量。
因此，在突起部105d与阶梯部121b相接触的状态下，贯通部105a和贯通孔121a的与设有阶梯部121b的侧部相对的侧部之间产生间隙w113。如上所述，由于产生了间隙w113，在例如从贯通部105a的设有突起部105d的侧面的斜上方（例如由向左下方的空心箭头所示的方向）131向贯通部105a施加压缩载荷的情况下，控制端子105发生错位，从而突起部105d从阶梯部121b上脱落。
当突起部105d从阶梯部121b上脱落时，控制端子105有可能埋没到树脂壳体120内。因此，经由控制端子105对与控制端子105相接合的电路图案102b施加压缩载荷，从而会产生布线基板102破裂，布线基板102的电路图案102a、102b破损的这样的问题。
并且，当突起部105d从阶梯部121b上脱落时，由于无法由突起部105d和树脂壳体120来承受施加在控制端子105上的压缩载荷，因此当控制端子105较长时会产生控制端子105容易变形的问题。由于控制端子105发生了变形，有可能导致控制端子105的尺寸精度下降，控制端子105与盖部121的接合位置发生偏差。此外，由于产生了间隙w113，也使得控制端子105的位置的尺寸精度变差。
此外，对于上述专利文献1～3所示的半导体装置，本发明者确认会产生下述问题。图12是表示现有半导体装置的控制端子附近的另一个示例的说明图。图12所示的控制端子145与图13～图15所示的控制端子105一样，由贯通部145a、联结部145b及连接部145c相连接而成。图12（a）是从贯通部145a的平坦面一侧进行图示的俯视图。图12（b）是从贯通部145a的端部一侧进行图示的俯视图。在控制端子145上设置有突出部145d，该突出部145d通过下述方式形成，即从贯通部145a的平坦面切出一部分，且使与贯通部145a相连接的上端145d-1弯曲，由此从贯通面145a的平坦面向外侧突出。
当利用冲压加工将一块金属板形成为控制端子145时，通过同时进行从贯通部145a切出成为突出部145d的部分的切出处理，以及使切出的突出部145d弯曲的弯曲处理这样的切弯加工来形成上述突出部145d。由于切出了突出部145d，因此在贯通部145a上形成了孔145d-3，其形状大致与突出部145d的形状相同。
然而，按上述方式形成的突出部145d中，例如会在突出部145d的下端部145d-2等上产生毛刺。因此，即使从返回至孔145d-3的方向（向右的空心箭头所示的方向）140向突出部145d施加压力，突起部145d也无法完全收纳于孔145d-3内。因此，控制端子145的厚度t110即为贯通部145a的厚度t101与突起部145d从贯通部145a的平坦面突出的部分的厚度t102的和，且需要使贯通孔短边方向的宽度大于贯通部145a的厚度t101。由此，在贯通部145a与贯通孔的侧部之间会产生间隙（未图示），从而发生与半导体装置100相同的问题。
本发明的目的在于，为解决上述现有技术存在的问题点，提供一种机械强度较高的半导体装置以及半导体装置的制造方法。此外，本发明的目的在于，为解决上述现有技术存在的问题点，提供一种尺寸精度较高的半导体装置以及半导体装置的制造方法。
解决技术问题所采用的技术方案
为解决上述问题，实现本发明的目的，本发明所涉及的半导体装置具有下述特征。包括：绝缘基板，该绝缘基板接合有半导体芯片；壳体，该壳体覆盖所述绝缘基板的接合有所述半导体芯片的面；以及控制端子，该控制端子的一个端部与所述半导体芯片电连接，另一个端部贯通所述壳体并露出至所述壳体的外侧，在所述控制端子的露出至所述壳体的外侧的部分上形成有：切除部，该切除部通过切除该露出部分的一部分而形成；以及阻止部，该阻止部通过将被所述切除部包围的残留在所述控制端子的部分进行折弯而形成，并从所述壳体的外侧与所述壳体相接触来阻止所述控制端子的移动。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，所述阻止部具有下述结构：当在向所述切除部一侧按压的方向上对所述阻止部施加有压力时，所述阻止部被收纳于所述切除部内。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，所述阻止部具有下述结构：当在向所述切除部一侧按压的方向上对所述阻止部施加有压力时，由于构成所述阻止部的材料所具有的弹性，使得所述阻止部被收纳于所述切除部内。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，所述控制端子包括：贯通部，该贯通部的一个端部露出至所述壳体的外侧，且在露出至所述壳体的外侧的部分上设有所述阻止部；以及联结部，该联结部与所述贯通部的另一个端部相连并与所述贯通部正交，且具有与所述绝缘基板相平行的平坦面。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，所述壳体包括：盖部，该盖部配置在所述绝缘基板的接合有所述半导体芯片的面的上方；贯通孔，该贯通孔设置在所述盖部上，供所述控制端子贯通；落差部，该落差部从所述盖部的露出至所述壳体外侧的面的一侧，设置在所述贯通孔的侧部，并与所述阻止部相接触；以及凸部，该凸部设置在所述盖部的所述绝缘基板一侧的面上，并与所述联结部的平坦面相接触。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，所述贯通孔的开口宽度是与贯通所述贯通孔的所述控制端子的、与所述贯通孔的侧部相对的侧面的宽度大致相同的尺寸。
此外，在上述发明中，本发明所涉及的半导体装置的特征在于，具有下述结构：所述控制端子与所述壳体作为独立元器件进行设置，通过将所述控制端子插入所述壳体来进行组装。
此外，为解决上述问题，实现本发明的目的，本发明所涉及的半导体装置的制造方法在半导体装置的金属基底上固定有半导体芯片及控制端子，其具有下述特征。进行如下工序：使用壳体覆盖所述金属基底的固定有所述半导体芯片及所述控制端子的面，使所述控制端子贯穿所述壳体，并使阻止部露出至所述壳体的外侧，其中，所述阻止部通过将由切除所述控制端子的一部分而成的切除部所包围的残留在所述控制端子的部分进行折弯而形成。然后，进行如下工序：从所述壳体的外侧将所述阻止部与所述壳体相接触，从而将所述控制端子卡止在所述壳体上。
此外，在上述发明中，本发明所涉及的半导体装置的制造方法的特征在于，在所述壳体上设有供所述控制端子贯通的贯通孔，所述贯通孔的开口宽度是与贯通所述贯通孔的所述控制端子的、与所述贯通孔的侧部相对的侧面的宽度大致相同的尺寸。
根据上述发明，在将控制端子插入设置在壳体的盖部的贯通孔时，由于构成阻止部的材料的弹性，使得设置在控制端子上的阻止部被收纳在切除部内。由此，能够使通过贯通孔时的控制端子的厚度与未设有阻止部的情况下控制端子的厚度相等。由此，能够将贯通孔的开口宽度设为与控制端子的宽度及厚度相对应的尺寸。因此，当阻止部的自由端与壳体盖部的表面相接触，从而将控制端子卡紧在壳体上时，能够使控制端子与贯通孔的侧部之间所产生的间隙小于现有结构中所产生的间隙。由此，将控制端子卡紧于壳体之后，阻止部的自由端不会从壳体盖部的表面脱落。
此外，根据上述发明，在控制端子完全通过设置在壳体盖部的贯通孔后，设置在控制端子上的阻止部因构成阻止部的材料的弹性而回到从控制端子的平坦面突出的状态（反弹）。由此，阻止部的自由端与盖部的表面相接触，使得控制端子卡紧在壳体上。因此，即使对利用阻止部卡紧于壳体的控制端子施加压缩载荷，阻止部也不会从壳体盖部的表面脱落。
由此，当控制端子卡紧于壳体之后，阻止部的自由端不会从壳体盖部的表面脱落，从而能够防止控制端子埋没在壳体内部。因此，能够在压缩载荷经由控制端子而被施加到布线基板或电路图案时，防止布线基板发生断裂，布线基板的电路图案发生破损。
此外，根据上述发明，阻止部不会从设置在壳体盖部的表面的阶梯部脱落，因此压缩载荷经由控制端子施加到阻止部和壳体，从而使得施加到控制端子上的压缩载荷得以减轻。由此，能够减少控制端子发生变形。此外，根据上述发明，贯通孔的开口宽度设为与贯通部的宽度及厚度相对应的尺寸，因此在组装完成后的半导体装置中，能够在例如从斜上方向控制端子施加压力时使控制端子的可移动范围变窄。
发明效果
根据本发明所涉及的半导体装置以及半导体装置的制造方法，能获得下述效果，即能够提供一种机械强度得以提高的半导体装置。此外，根据本发明所涉及的半导体装置以及半导体装置的制造方法，能获得下述效果，即能够提供一种尺寸精度较高的半导体装置。
附图说明
图1是表示实施方式所涉及的模块型半导体装置的俯视图。
图2是图1的切断线A-A’处的剖视图。
图3是图1的切断线B-B’处的剖视图。
图4是表示实施方式所涉及的模块型半导体装置的主要部分的说明图。
图5是表示实施方式所涉及的半导体装置的俯视图。
图6是表示实施方式所涉及的组装过程中的半导体装置的主要部分的说明图。
图7是表示实施方式所涉及的组装过程中的半导体装置的说明图。
图8是表示实施方式所涉及的组装过程中的半导体装置的说明图。
图9是表示实施方式所涉及的组装过程中的半导体装置的说明图。
图10是表示实施方式所涉及的半导体装置的耐载荷试验的一个示例的剖面图。
图11是表示现有半导体装置的控制端子附近的说明图。
图12是表示现有半导体装置的控制端子附近的另一个示例的说明图。
图13是示意性地表示现有的模块型半导体装置的俯视图。
图14是图13的切断线AA-AA’处的剖面图。
图15是图13的切断线BB-BB’处的剖面图。
图16是表示现有的组装过程中的半导体装置的主要部分的说明图。
具体实施方式
下面参照附图，详细说明本发明所涉及的半导体装置以及半导体装置的制造方法的优选实施方式。另外，在下述实施方式的说明及附图中，对相同的结构标注相同的符号，并省略重复说明。
（实施方式）
图1是表示实施方式所涉及的模块型半导体装置的俯视图。此外，图2是图1的切断线A-A’处的剖面图。图3是图1的切断线B-B’处的剖视图。如图1至图3所示，实施方式所涉及的半导体装置10包括半导体芯片1、布线基板2、引线布线3、主端子4、控制端子5、金属基底6、及树脂壳体20。树脂壳体20由盖部21与侧壁22一体成形而构成。
布线基板2是通过在绝缘基板的表面上形成电路图案2a、2b而构成的基板。经由省略了图示的接合材料，半导体芯片1的背面与布线基板2的电路图案2a相接合。例如IGBT或FWD等多个半导体芯片1与电路图案2a相接合。设置于半导体芯片1的表面的省略了图示的电极（下面称为表面电极）与另一个半导体芯片1表面的电极经由引线布线3进行电连接。例如IGBT或FWD等半导体芯片1也可以经由引线布线3等与电路图案2a进行反向并列连接，从而构成桥臂。引线布线3例如为铝线。
半导体芯片1的表面电极与布线基板2的电路图案2b经由引线布线3进行电连接。此外，经由接合材料11，布线基板2的电路图案2b分别与主端子4的一端及控制端子5的一端相接合。主端子4是用于与布线基板2进行电连接的外部端子。控制端子5是用于与未图示的装置进行电连接的外部端子。
在布线基板2的背面设有金属膜2c，经由省略了图示的接合材料，该金属膜2c与金属基底6相接合。金属基底6由具有良好的热传导性的材料制作而成，将由半导体芯片1所产生的并经由布线基板2传输的热量传导至半导体装置10的外部。在金属基底6的周边粘接有树脂壳体20。主端子4的另一端及控制端子5的另一端分别贯通树脂壳体20的盖部21，并露出至树脂壳体20的外侧。
在盖部21上设置有控制端子5所贯通的贯通孔21a。贯通孔21a具有与例如由一块板状构件形成的控制端子5的宽度及厚度相对应的尺寸，且具有大致为矩形形状的平面形状。控制端子5的厚度为形成控制端子5所使用的板状构件的厚度。具体而言，贯通孔21a的长边方向的宽度w1的尺寸为稍大于控制端子5的贯通盖部21的部分（贯通部）5a的宽度w11。贯通孔21a的短边方向的宽度w2的尺寸为稍大于贯通部5a的厚度t1。若贯通部5a的厚度t1例如为0.5mm，则贯通孔21a的短边方向的宽度w2例如为0.6mm。
所谓比贯通部5a的尺寸稍大的尺寸是指满足下述条件的尺寸，即：能够使控制端子5的贯通部5a通过，并且，在例如从斜上方向贯通部5a施加压力时，贯通部5a能够移动的范围较窄，且贯通部5a的平坦面能够保持与布线基板2大致垂直。贯通孔21a的长边方向的侧部与固定在盖部21上的主端子4的并列方向大致平行。
在贯通孔21a的长边方向的侧部中，盖部21的露出至树脂壳体20的外侧的面（表面）的一侧上设有L字形状的阶梯部21b。贯通孔21a与阶梯部21b相连接。阶梯部21b的深度设为没有贯通盖部21。阶梯部21b的底面也可以具有倾斜度，使得该底面与阶梯部21b的侧部所形成的角为锐角，其中阶梯部21b的侧部设置为大致与盖部21的表面垂直。
在盖部21的露出至树脂壳体20的内侧的面（背面）上设有突出至布线基板2一侧的凸部21c，该凸部21c与贯通孔21a的与设有阶梯部21b的侧部相对的侧部相连。在组装完成后的半导体装置10中，凸部21c与控制端子5的与贯通部5a大致形成直角的部分（下面称为联结部）5b相接触。由此，控制端子5分别与分别设置于盖部21的表面和背面的阶梯部21b及凸部21c相接触或靠近，并卡紧（固定）。
接着，对控制端子5进行详细说明。图4是表示实施方式所涉及的模块型半导体装置的主要部分的说明图。图4（a）、图4（b）分别示出图2、图3所示的控制端子5的剖面结构。如图4所示，控制端子5包括贯通部5a，该贯通部5a贯通盖部21的贯通孔21a；连接部5c，该连接部5c与布线基板2的电路图案2b相接合，用于与布线基板2进行电连接；以及联结部5b，该联结部5b连接贯通部5a和连接部5c。从一块金属平板上切出控制端子5，以作为具有连续的贯通部5a、联结部5b及连接部5c的一个元器件。
连接部5c的与连接至联结部5b的端部（上端部）相反一侧的另一端（下端部）经由接合材料11与布线基板2的电路图案2b相接合。连接部5c的平坦面与布线基板2的表面大致垂直。联结部5b在连接部5c的盖部21一侧（上端部）与连接部5c相连接，与连接部5c构成L字形状。联结部5b的平坦面与连接部5c的平坦面大致成直角，且与布线基板2的表面大致平行。
并且，联结部5b与贯通部5a的布线基板2一侧的端部（下端部）相连接，与贯通部5a构成L字形状。联结部5b的平坦面与贯通部5a的平坦面大致成直角。贯通部5a的平坦面与布线基板2的表面大致垂直。与贯通部5a的下端部相反一侧的端部（上端部）从设置于盖部21上的贯通孔21a中露出至树脂壳体20的外侧。
如上所述联结部5b与贯通部5a呈直角，因而，因施加在贯通部5a上的压缩载荷而导致联结部5b发生弯曲（弹簧效果）。由此，能够利用联结部5b来吸收施加在贯通部5a上的压缩载荷，从而能够减小施加在贯通部5a上的压缩载荷对接合材料11的损坏。此外，在通过弯曲加工形成联结部5b的同时，使连接部5c形成为平面状，因此能够减少由控制端子5插入贯通孔21a时的载荷所引起的控制端子5的变形。
在贯通部5a的与设置于贯通孔21a的侧部的阶梯部21b相对的侧面上设置有阻止控制端子5移动的阻止部（吊钩）5d。当贯通部5a露出至树脂壳体20的外侧时，阻止部5d露出至树脂壳体20的阶梯部21b。于是，阻止部5d与设置于贯通孔21a的侧部的阶梯部21b的底面相接触，从而阻止控制端子5的移动。具体而言，由于阻止部5d承受从控制端子5的上方一侧施加到控制端子5的压缩载荷，从而阻止了控制端子5被按压至布线基板2的电路图案2b。
例如从贯通部5a上切除呈コ字形状或U字形状的孔，从而形成长方形形状的部分，以该部分与贯通部5a相连接的端部（下面称为基点端）5d-1为基点，对该部分进行弯曲、突出加工来形成阻止部5d。长方形形状的部分的外形与阻止部5d的轮廓相一致。具体而言，以与贯通部5a相连接的基点端5d-1为基点将阻止部5d折弯，使得与基点端5d-1相反一侧的从贯通部5a分离出的端部（下面称为自由端）5d-2一侧位于离开阻止部5d的平坦面内的位置。
更具体而言，阻止部5d的轮廓例如大致呈矩形形状，矩形形状的一条边即基点端5d-1与贯通部5a相连。位于阻止部5d的基点端5d-1之外的一条边的端部从贯通部5a分离。与阻止部5d的基点端5d-1相对的一条边即自由端5d-2向与连接至贯通部5a的联结部5b相反的方向突出。由此，阻止部5d及联结部5b相对于贯通部5a向彼此相反的方向突出，因此即使向控制端子5的前端一侧施加压缩载荷，也能防止控制端子5向其厚度方向倾斜。当控制端子5贯通树脂壳体20时，阻止部5d的自由端5d-2与树脂壳体20的阶梯部21b的底面相接触。
在贯通部5a的阻止部5d的周围，以包围阻止部5d的轮廓的方式形成有切除部5e，该切除部5e通过将贯通部5a的露出至树脂壳体20的外侧的部分中的一部分切除而形成。在切除部5e中，包围在贯通部5a上形成将要成为阻止部5d的部分时所切除的阻止部5d的轮廓的コ字形状（或U字形状）的孔、以及与在通过突出加工形成阻止部5d时所形成阻止部5d具有相同形状的孔彼此相连。即，切除部5e是设置于贯通部5a的孔，并将其尺寸设置为，当将阻止部5d收纳于切除部5e时，除了与贯通部5a相连的部分，阻止部5d的侧面不会与切除部5e的侧部相接触。
阻止部5d及切除部5e例如按下述方式形成。首先，在贯通部5a的露出至树脂壳体20的外侧的部分上形成包围成为阻止部5d的部分的コ字形状或U字形状的孔，而留下要成为阻止部5d的部分。由此，在贯通部5a上形成切除部5e时，成为阻止部5d的部分以基点端5d-1与贯通部5a相连的状态被保留下来。成为阻止部5d的部分形成为，例如在基点端5d-1与贯通部5a相连的状态下呈大致矩形的形状。切除贯通部5a而形成的コ字形状（或U字形状）的孔在完成阻止部5d后即成为切除部5e。
接着，以与贯通部5a相连的端部（基点端5d-1）为基点将阻止部5d折弯，与连接至贯通部5a的端部相对的端部（自由端5d-2）从贯通部5a的平坦面内向外突出（突出加工）。由此形成相对于贯通部5a的侧面具有倾斜度的阻止部5d。此外，由于形成了阻止部5d，从而形成外形大于阻止部5d的具有例如大致矩形形状的切除部5e。阻止部5d及切除部5e的形状不限于矩形形状，可进行各种变更。
当贯通部5a的厚度t1设为例如0.5mm时，从阻止部5d的相对于与贯通部5a相连的一条边的另一条边到贯通部5a的侧面在与布线基板2平行的方向上的距离（下面，成为阻止部5d的突出距离）t2例如可以在0.2mm以上，1.5mm以下。阻止部5d的突出距离t2由构成贯通部5a的材料，即构成控制端子5的材料的弹性来决定。
构成阻止部5d的材料优选具有一定强度，使得施加在控制端子5上的压缩载荷不会损坏阻止部5d。构成控制端子5的材料也可以是例如铜类材料、铁类材料。阻止部5d的与贯通部5a相连的一边的长度（下面称为阻止部5d的宽度）w12例如可以在0.5mm以上，2.0mm以下。阻止部5d的不与贯通部5a相连的一边的长度（下面称为阻止部5d的高度）h例如可以在2.0mm以上，8.0mm以下。此外，コ字形状或U字形状的孔的宽度例如可以在0.1mm以上，1.5mm以下。
由此，通过切除贯通孔5a而形成横卧U字形状（“コ”）或U字形状的孔，来形成具有大于阻止部5d的形状的尺寸并呈大致矩形形状的切除部5e。由此，当阻止部5d被收纳于切除部5e时，即使在阻止部5d的基点端5d-1之外的端部（自由端5d-2或与自由端5d-2正交的端部）产生毛刺，阻止部5d的基点端5d-1之外的端部也不会与切除部5e的侧部相接触。由此，在将控制端子5插入设置于树脂壳体20的盖部21的贯通孔21a时，所承受的来自贯通孔21a的侧部的压力31使得阻止部5d收纳于切除部5e内，从而能够使阻止部5d的突出距离t2＝0。
此外，联结部5b的盖部21一侧的面与设置于盖部21的背面的凸部21c相接触。联结部5b接受控制端子5离开布线基板2的方向上的拉伸载荷，从而阻止控制端子5向离开布线基板2的方向移动。由此，以阻止部5d的自由端5d-2为支点旋转的方向上的力不会作用于控制端子5。因此，阻止部5d及联结部5b分别与分别设置于盖部21的表面及背面的阶梯部21b及凸部21c相接触，从而将控制端子5卡紧在树脂壳体20的盖部21上。
图5是表示实施方式所涉及的半导体装置的俯视图。图5示出经由接合材料与布线基板2的电路图案2a相接合的半导体芯片1，及经由接合材料与布线基板2的电路图案2b相接合的控制端子5的一个示例。如图5所示，在布线基板2的电路图案2a上集成有多个半导体芯片1。半导体芯片1可以是例如IGBT（Insulated Gate Bipolar Transistor：绝缘栅型双极晶体管）芯片、FWD（Free Wheeling Diode：回流二极管）芯片等。此外，在布线基板2的各电路图案2b上，分别与具有上述结构的控制端子5相接合。
接着，对在盖部21上卡紧控制端子5的方法进行说明。图6是表示实施方式所涉及的组装过程中的半导体装置的主要部分的说明图。在图6（a）至图6（c）中示出图2所示的半导体装置10的控制端子附近30。图6（a）示出插入贯通孔21a之前的控制端子5。图6（b）示出插入贯通孔21a时的控制端子5。图6（c）示出卡紧在盖部21上的控制端子5。
在图6（a）至图6（c）所示的制造过程中的半导体装置10中，对树脂壳体20与金属基底（未图示）进行粘接处理。在图6（a）至图6（c）中尽管省略了图示，但控制端子5的连接部5c与布线基板2的电路图案2b相接合。首先，如图6（a）所示的那样，从盖部21的背面侧将控制端子5的贯通部5a插入贯通孔21a。
接着，如图6（b）所示，将贯通部5a进一步插入贯通孔21a。贯通孔21a的短边方向的宽度w2的尺寸与贯通部5a的厚度t1相对应。因此，当贯通部5a通过贯通孔21a时，设置于贯通部5a的阻止部5d的自由端5d-2被贯通孔21的侧部压入切除部5e一侧，利用构成贯通部5a及阻止部5d的材料的弹性将阻止部5d收纳于切除部5e内（反弹）。
因此，即使贯通孔21a的短边方向的宽度w2的尺寸与贯通部5a的厚度t1相对应，贯通部5a上设有阻止部5d的部分也能通过贯通孔21a。接着，进一步将贯通部5a插入贯通孔21a，直到与贯通部5a的下端部相连接的联结部5b的盖部21一侧的面与设置于盖部21的背面的凸部21c相接触。
当联结部5b的盖部21一侧的面与凸部21c相接触时，阻止部5d的自由端5d-2露出至阶梯部21b内部，阻止部5d的自由端5d-2不承受压力。由于没有压力施加到阻止部5d的自由端5d-2，因此由于构成阻止部5d的材料的弹性（反弹），使得阻止部5d重新回到从贯通部5a的平坦面内突出的状态。由此，如图6（c）所示的那样，阻止部5d的下端部与阶梯部21b的底部21b-1相接触，从而将控制端子5卡紧在盖部21上。
接着，对半导体装置10的制造方法进行说明。图7至图9是表示实施方式所涉及的组装过程中的半导体装置的说明图。半导体装置10是可分离控制端子5与树脂壳体20的外插结构的模块型半导体装置，控制端子5与树脂壳体20是相互独立的单独的元器件。首先，如图7所示的那样，分别通过例如焊锡41、42将布线基板2的金属膜2c与金属基底6的表面相接合，将半导体芯片1的背面与布线基板2的电路图案2a相接合，半导体芯片1与布线基板2的电路图案（未图示）通过引线布线3进行电连接。
在图7中省略了图示的金属基底6上以图5所示的方式接合有多个布线基板2。接着，在各布线基板2上设有电路图案2a、2b，各电路图案2a分别与半导体芯片1接合。并且，如图8所示的那样，通过例如焊锡等接合材料将主端子4及控制端子5与布线基板2的电路图案（未图示）相接合。接着，如图9所示的那样，从主端子4一侧盖上树脂壳体20，沿着形成在树脂壳体20的盖部21上的贯通孔的侧部，从盖部21的背面一侧将控制端子5的贯通部5a插入贯通孔21a，并将树脂壳体20与金属基底6粘接在一起。
此时，控制端子5的联结部（未图示）支承形成在盖部21的背面的凸部（未图示），与此同时，控制端子5的阻止部的下端部与盖部21的阶梯部相卡合，由此控制端子5被卡紧在树脂壳体20上。之后，通过在树脂壳体20上安装省略了图示的附带树脂壳体来固定主端子4的上端部，从而制作完成半导体装置10。
图10是表示实施方式所涉及的半导体装置的耐载荷试验的一个示例的剖面图。按照实施方式来制作半导体装置10。接着，如图10所示的那样，在控制端子5的露出至树脂壳体20的外侧的端部上安装载荷夹具50，并固定控制端子5，使得沿着与控制端子5的贯通部5a平行的方向施加压缩载荷。接着，利用载荷夹具50持续对控制端子5施加压缩载荷，直到半导体装置10被破坏，从而测量出控制端子5的最大压缩载荷。
为进行比较，制作现有的半导体装置100，采用与半导体装置10相同的方法来测量半导体装置100的最大压缩载荷。所谓压缩载荷是指沿着将控制端子5按压至布线基板2侧的方向施加的载荷。半导体装置10被破坏是指作为产品无法进行使用的状态。具体而言，所谓半导体装置10被破坏是指，控制端子5发生变形或断裂，设置在控制端子5上的阻止部5d没有卡在阶梯部上的状态，树脂壳体20发生损坏。
其结果是，确认了本实施方式所涉及的半导体装置10的最大压缩载荷是现有的半导体装置100的最大压缩载荷的2倍以上的强度。由此，确认了本实施方式所涉及的半导体装置10与现有的半导体装置100相比，提高了机械强度。
如上所述，根据实施方式所涉及的半导体装置10及半导体装置10的制造方法，在将控制端子5插入设置在树脂壳体20的盖部21上的贯通孔21a时，利用构成阻止部5d的材料的弹性，设置在控制端子5的贯通部5a上的阻止部5d完全被收纳在切除部5e内。因此，能够使通过贯通孔21a时的贯通部5a的厚度t1等于未设置阻止部5d的情况下的厚度。由此，能够将贯通孔21a的开口宽度设为与贯通部5a的宽度w11及厚度t1相对应的尺寸。因此，能够在阻止部5d的自由端5d-2与阶梯部21b的底部21b-1相接触，控制端子5卡紧在树脂壳体20上时，使控制端子5与贯通孔21a的侧部之间所产生的间隙小于现有结构中所产生的间隙。因而，在控制端子5卡紧于树脂壳体20之后，阻止部5d的自由端5d-2不会从阶梯部21b的底部21b-1脱落。
此外，根据实施方式所涉及的半导体装置10及半导体装置10的制造方法，在贯通部5a完全通过贯通孔21a之后，由于构成阻止部5d的材料的弹性，阻止部5d回到从贯通部5a的平坦面突出的状态（反弹）。由此，阻止部5d的自由端5d-2与阶梯部21b的底部21b-1相接触，从而使控制端子5卡紧在树脂壳体20上。因而，即使对利用阻止部5d卡紧于树脂壳体20的控制端子5施加压缩载荷，阻止部5d的自由端5d-2也不会从阶梯部21b的底部21b-1脱落。
由此，在控制端子5卡紧于树脂壳体20之后，由于阻止部5d的自由端5d-2不会从阶梯部21b的底部21b-1脱落，从而能够防止控制端子5埋没在树脂壳体20内。因此，能够在压缩载荷经由控制端子5而被施加到布线基板2或电路图案2b时，防止布线基板2发生断裂，布线基板2的电路图案2b破损。从而能够提供机械强度得以提高的半导体装置10。
此外，根据实施方式所涉及的半导体装置10及半导体装置10的制造方法，由于阻止部的自由端5d-2不会从阶梯部21b的底部21b-1脱落，因此压缩载荷经由控制端子5施加到阻止部5d和树脂壳体20上，从而施加在控制端子5上的压缩载荷得以减轻。由此，能够减少控制端子5的变形。由此能够提供机械强度得以提高的半导体装置10。此外，根据实施方式所涉及的半导体装置10及半导体装置10的制造方法，能够将贯通孔21a的开口宽度设为与贯通部5a的宽度w11及厚度t1相对应的尺寸，因此在组装完成后的半导体装置10中，能够在例如从斜上方向控制端子5施加压力时，使控制端子5的可移动范围变的较窄。由此，能够提供尺寸精度较高的半导体装置10。
在上述发明中，以经由焊锡将IGBT芯片及FWD芯片等多个半导体芯片与绝缘基板的电路图案相接合而成的功率模块为例进行了说明，但本发明不限于上述实施方式，能够适用于各种结构的模块的封装。此外，在上述实施方式中，以贯通部与联结部形成L字形状的控制端子为例进行了说明，但并不限于此，只要构成为控制端子与设置在壳体的盖部的背面侧的凸部相接触，由此来卡紧控制端子即可。具体而言，例如控制端子的贯通部和联结部也可以形成T字形状，也可以构成为以贯通部与联结部所形成的角度为锐角的方式进行连接。
此外，在上述实施方式中，采用控制端子的阻止部与设置在壳体的盖部上的阶梯部的底面相接触的结构，但并不限于此，只要通过使控制端子的阻止部与壳体相接触来卡紧控制端子即可。具体而言，例如也可以构成为控制端子的阻止部与壳体盖部的表面的平坦部分相接触。
工业上的实用性
如上所述，本发明所涉及的半导体装置及半导体装置的制造方法适用于将多个半导体芯片收纳于同一个封装内的功率半导体模块等半导体装置。
标号说明
1  半导体芯片
2  布线基板
3  引线布线
4  主端子
5  控制端子
6  金属基底
5a  控制端子的贯通部
5b  控制端子的联结部
5c  控制端子的连接部
5d  控制端子的阻止部
5e  控制端子的切除部
10  半导体装置
20  树脂壳体
21  树脂壳体的盖部
22  树脂壳体的侧壁
21a  树脂壳体的贯通孔
21b  树脂壳体的阶梯部
21c  树脂壳体的凸部
W1  贯通孔的长边方向的宽度
w11  贯通部的宽度
w12  阻止部的宽度
h  阻止部的高度

Claims (9)

1.一种半导体装置，其特征在于，包括：
绝缘基板，该绝缘基板接合有半导体芯片；
壳体，该壳体覆盖所述绝缘基板的接合有所述半导体芯片的面；以及
控制端子，该控制端子的一个端部与所述半导体芯片电连接，另一个端部贯通所述壳体并露出至所述壳体的外侧，
在所述控制端子的露出至所述壳体的外侧的部分上形成有：切除部，该切除部通过切除该露出部分的一部分而形成；以及阻止部，该阻止部通过将被所述切除部包围的残留在所述控制端子的部分进行折弯而形成，并从所述壳体的外侧与所述壳体相接触来阻止所述控制端子的移动。
2.如权利要求1所述的半导体装置，其特征在于，
所述阻止部具有下述结构：当在向所述切除部一侧按压的方向上对所述阻止部施加有压力时，所述阻止部被收纳于所述切除部内。
3.如权利要求2所述的半导体装置，其特征在于，
所述阻止部具有下述结构：当在向所述切除部一侧按压的方向上对所述阻止部施加有压力时，由于构成所述阻止部的材料所具有的弹性，使得所述阻止部被收纳于所述切除部内。
4.如权利要求1所述的半导体装置，其特征在于，
所述控制端子包括：
贯通部，该贯通部的一个端部露出至所述壳体的外侧，且在露出至所述壳体的外侧的部分上设有所述阻止部；以及
联结部，该联结部与所述贯通部的另一个端部相连并与所述贯通部正交，且具有与所述绝缘基板相平行的平坦面。
5.如权利要求4所述的半导体装置，其特征在于，
所述壳体包括：
盖部，该盖部配置在所述绝缘基板的接合有所述半导体芯片的面的上方；
贯通孔，该贯通孔设置在所述盖部上，供所述控制端子贯通；
落差部，该落差部从所述盖部的露出至所述壳体外侧的面的一侧，设置在所述贯通孔的侧部，并与所述阻止部相接触；以及
凸部，该凸部设置在所述盖部的所述绝缘基板一侧的面上，并与所述联结部的平坦面相接触。
6.如权利要求5所述的半导体装置，其特征在于，
所述贯通孔的开口宽度是与贯通所述贯通孔的所述控制端子的、与所述贯通孔的侧部相对的侧面的宽度大致相同的尺寸。
7.如权利要求1至6的任一项所述的半导体装置，其特征在于，
具有下述结构：所述控制端子与所述壳体作为独立元器件进行设置，
通过将所述控制端子插入所述壳体来进行组装。
8.一种半导体装置的制造方法，在半导体装置的金属基底上固定有半导体芯片及控制端子，其特征在于，包括如下工序：
使用壳体覆盖所述金属基底的固定有所述半导体芯片及所述控制端子的面，使所述控制端子贯穿所述壳体，并使阻止部露出至所述壳体的外侧的工序，其中，所述阻止部通过将由切除所述控制端子的一部分而成的切除部所包围的残留在所述控制端子的部分进行折弯而形成；以及
从所述壳体的外侧将所述阻止部与所述壳体相接触，从而将所述控制端子卡止在所述壳体上的工序。
9.如权利要求8所述的半导体装置的制造方法，其特征在于，
在所述壳体上设有供所述控制端子贯通的贯通孔，
所述贯通孔的开口宽度是与贯通所述贯通孔的所述控制端子的、与所述贯通孔的侧部相对的侧面的宽度大致相同的尺寸。
CN201280039469.5A 2011-09-28 2012-09-03 半导体装置以及半导体装置的制造方法 Active CN103733333B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011-213574 2011-09-28
JP2011213574 2011-09-28
PCT/JP2012/072396 WO2013047101A1 (ja) 2011-09-28 2012-09-03 半導体装置および半導体装置の製造方法

Publications (2)

Publication Number Publication Date
CN103733333A true CN103733333A (zh) 2014-04-16
CN103733333B CN103733333B (zh) 2017-04-12

Family

ID=47995148

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280039469.5A Active CN103733333B (zh) 2011-09-28 2012-09-03 半导体装置以及半导体装置的制造方法

Country Status (5)

Country Link
US (1) US9171768B2 (zh)
EP (1) EP2725610B1 (zh)
JP (1) JP5994785B2 (zh)
CN (1) CN103733333B (zh)
WO (1) WO2013047101A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529307A (zh) * 2014-10-24 2016-04-27 西安永电电气有限责任公司 Igbt模块封装用外壳
CN107851630A (zh) * 2016-01-15 2018-03-27 富士电机株式会社 半导体装置

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013146212A1 (ja) 2012-03-28 2013-10-03 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP5835466B2 (ja) * 2012-03-28 2015-12-24 富士電機株式会社 半導体装置
CN104160504B (zh) 2012-03-28 2017-05-17 富士电机株式会社 半导体装置和半导体装置的制造方法
JP6044321B2 (ja) * 2012-12-19 2016-12-14 富士電機株式会社 半導体モジュール
JP6171586B2 (ja) 2013-06-04 2017-08-02 富士電機株式会社 半導体装置
JP6303522B2 (ja) * 2014-01-17 2018-04-04 株式会社豊田自動織機 半導体装置
CN105518851B (zh) * 2014-03-19 2018-07-03 富士电机株式会社 半导体装置及其制造方法
JP6193507B2 (ja) * 2014-09-30 2017-09-06 株式会社三社電機製作所 半導体モジュール
WO2016084622A1 (ja) * 2014-11-28 2016-06-02 富士電機株式会社 半導体装置
DE102015103068B4 (de) 2015-03-03 2019-05-02 Infineon Technologies Bipolar Gmbh & Co. Kg Leistungshalbleitermodul mit verbesserter mechanischer Abstützung des Steueranschlusselements und zugehörigers Montageverfahren
JP6300751B2 (ja) * 2015-03-25 2018-03-28 三菱電機株式会社 半導体装置
JP7070661B2 (ja) 2018-03-20 2022-05-18 富士電機株式会社 半導体装置
JP7451905B2 (ja) * 2019-09-03 2024-03-19 富士電機株式会社 半導体装置及び半導体装置の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111346A (ja) * 1990-08-30 1992-04-13 Mitsubishi Electric Corp 半導体装置
US5155660A (en) * 1990-09-17 1992-10-13 Fuji Electric Co., Ltd. Semiconductor device
JPH08162582A (ja) * 1994-12-02 1996-06-21 Mitsubishi Electric Corp 半導体装置
JPH1065098A (ja) * 1996-08-13 1998-03-06 Nippon Inter Electronics Corp 複合半導体装置及びその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE59100737D1 (de) * 1991-05-15 1994-01-27 Abb Ixys Semiconductor Gmbh Leistungshalbleitermodul und Verfahren zur Herstellung eines solchen Moduls.
JP2574605Y2 (ja) 1991-08-05 1998-06-18 日本インター株式会社 複合半導体装置
JPH0719966U (ja) * 1993-09-22 1995-04-07 株式会社白山製作所 電気コネクタ
JP2720008B2 (ja) 1993-11-29 1998-02-25 株式会社三社電機製作所 電力用半導体モジュール
JP2000274576A (ja) * 1999-03-24 2000-10-03 Toyoda Gosei Co Ltd ホース接続構造体及びホース
JP4504786B2 (ja) * 2004-11-04 2010-07-14 ホシザキ電機株式会社 電子部品ユニットの操作パネルに対する取付け構造
DE102007010883A1 (de) * 2007-03-06 2008-09-18 Infineon Technologies Ag Leistungshalbleiteranordnung und Verfahren zu dessen Herstellung
JP2010073428A (ja) * 2008-09-17 2010-04-02 Ichikoh Ind Ltd 車両用灯具
CN103210489B (zh) * 2010-11-16 2016-06-15 富士电机株式会社 半导体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111346A (ja) * 1990-08-30 1992-04-13 Mitsubishi Electric Corp 半導体装置
US5155660A (en) * 1990-09-17 1992-10-13 Fuji Electric Co., Ltd. Semiconductor device
JPH08162582A (ja) * 1994-12-02 1996-06-21 Mitsubishi Electric Corp 半導体装置
JPH1065098A (ja) * 1996-08-13 1998-03-06 Nippon Inter Electronics Corp 複合半導体装置及びその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105529307A (zh) * 2014-10-24 2016-04-27 西安永电电气有限责任公司 Igbt模块封装用外壳
CN107851630A (zh) * 2016-01-15 2018-03-27 富士电机株式会社 半导体装置
CN107851630B (zh) * 2016-01-15 2020-08-04 富士电机株式会社 半导体装置

Also Published As

Publication number Publication date
CN103733333B (zh) 2017-04-12
EP2725610A1 (en) 2014-04-30
JPWO2013047101A1 (ja) 2015-03-26
US20140210067A1 (en) 2014-07-31
EP2725610A4 (en) 2015-02-25
JP5994785B2 (ja) 2016-09-21
US9171768B2 (en) 2015-10-27
WO2013047101A1 (ja) 2013-04-04
EP2725610B1 (en) 2020-06-03

Similar Documents

Publication Publication Date Title
CN103733333A (zh) 半导体装置以及半导体装置的制造方法
CN206584912U (zh) 具有夹具对准凹口的半导体封装及电子组件
KR101728264B1 (ko) 전력용 반도체 장치
CN101268548B (zh) 微电子封装及其方法
CN103887273B (zh) 半导体模块
CN101057307B (zh) 片状铝电解电容器
CN103299421B (zh) 半导体器件和半导体器件的制造方法
CN106257660A (zh) 半导体装置及半导体装置的制造方法
CN105940489B (zh) 半导体模块
KR960014477B1 (ko) 높이가 낮은 칩 캐리어용 소켓
CN104576619A (zh) 电子器件以及电子器件的制造方法
CN107622979B (zh) 半导体装置以及半导体装置用壳体
CN108123241B (zh) 压接连接器及其制造方法
US5445995A (en) Method for manufacturing plastic-encapsulated semiconductor devices with exposed metal heat sink
JP2005294252A (ja) 電子回路装置
RU2668503C2 (ru) Автомобильный держатель компонентов и способ его изготовления
JP2005191147A (ja) 混成集積回路装置の製造方法
JP2005328009A (ja) チップパッケージ、該チップパッケージの製造方法およびチップ実装基板
US11990697B2 (en) Power electronics unit comprising a circuit board and a power module, method for producing a power electronics unit, motor vehicle comprising a power electronics unit
CN101919033B (zh) 制造包括至少一个微电子器件在内的微电子封装的方法
JP2010040846A (ja) 半導体装置及び半導体装置の製造方法
JP2005243697A (ja) 半導体装置
JP2012054320A (ja) リードフレーム、ヒートシンクの取付構造、半導体装置及びその製造方法
JP5359176B2 (ja) モールドパッケージおよびその製造方法
JP2002134642A (ja) ワイヤボンディング端子構造

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant