CN103579026A - 场发射器件及其制造方法 - Google Patents

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Abstract

本发明公开了场发射器件及其制造方法。在本发明的一个实施方式中，一种电子装置包括设置在基板中的第一发射极/集电极区域和第二发射极/集电极区域。所述第一发射极/集电极区域具有第一边缘/尖端，并且所述第二发射极/集电极区域具有第二边缘/尖端。一间隙分离所述第一边缘/尖端和所述第二边缘/尖端。所述第一发射极/集电极区域、所述第二发射极/集电极区域以及所述间隙形成场发射器件。

Description

场发射器件及其制造方法
技术领域
本发明总体上涉及电子装置，更具体地，涉及场发射器件及其制造方法。
背景技术
随着电子元件随同集成电路的内部结构一同变得越来越小，就越来越容易完全损坏或不同地损伤电子元件。具体地，许多集成电路非常易受到静电放电造成的损害。通常，静电放电（ESD）是通过由直接接触造成的或者由静电场引起的在具有不同静电电位（电压）的主体之间传送静电荷。静电放电或ESD已经变成电子业的关键问题。
在晶体管或其他有源或无源装置上发生ESD脉冲时，ESD脉冲的极高电压可击穿晶体管并且可潜在地造成永久性损害。结果，需要保护与集成电路的输入/输出焊盘相关的电路免受于ESD脉冲，从而使得这些电路不被损坏。
由ESD事件造成的装置故障并非始终直接带来灾难或显而易见。通常，仅仅稍微削弱该装置，而使得该装置不太能够耐受正常的操作压力，因此，可造成可靠性问题。因此，在该装置内包括各种ESD保护电路以保护各种元件。
根据正在保护的元件的类型，设计ESD保护电路。然而，设计ESD保护电路要求克服由于需要在不减少所需电压保护和响应时间的情况下减小装置面积而施加的多个限制。
发明内容
根据本发明的一个实施方式，一种电子装置包括设置在基板中的第一发射极/集电极区域和第二发射极/集电极区域。第一发射极/集电极区域具有第一边缘/尖端，并且第二发射极/集电极区域具有第二边缘/尖端。个间隙分离第一边缘/尖端和第二边缘/尖端。第一发射极/集电极区域、第二发射极/集电极区域以及间隙形成场发射器件。
根据本发明的一个可选的实施方式，一种电子装置包括第一沟槽，其设置在基板中；第一空腔，其在基板中设置在第一沟槽下面；以及第二沟槽，其邻近第一沟槽。第二空腔在基板中设置在第二沟槽下面。第一空腔在第一边缘/尖端和第二边缘/尖端处与第二空腔相交。第一边缘/尖端和所述第二边缘/尖端形成场发射器件的一部分。
根据本发明的一个可选的实施方式，一种形成电子装置的方法包括：在基板中形成第一沟槽和第二沟槽；以及通过在第一沟槽下面形成第一空腔并且在第二沟槽下面形成第二空腔，来形成第一边缘/尖端和第二边缘/尖端。第一空腔与第二空腔相交从而形成第一边缘/尖端和第二边缘/尖端。第一边缘/尖端与第二边缘/尖端相对。第一边缘/尖端和第二边缘/尖端形成第一场发射器件的一部分。
附图说明
为了更完整地理解本发明及其优点，现在参照结合附图进行的以下描述，附图中：
图1A-图1D示出了根据本发明实施方式的ESD装置，其中，图1A示出了用于保护电路的ESD装置的示意图，其中，图1B示出了ESD保护装置的电路示意图，其中，图1C和图1D示出了ESD保护装置的结构实施方式；
图2A和图2B示出了根据本发明可选实施方式的场发射ESD装置，其中，图2A示出了剖视图，并且其中，图2B示出了顶视图；
图3A和图3B示出了根据本发明可选实施方式的场发射ESD装置的剖视图；
图4A-图4B示出了根据本发明可选实施方式的场发射ESD装置，其中，图4A示出了剖视图，并且其中，图4B示出了顶视图；
图5A-图5F示出了根据本发明实施方式的在各个制造阶段的场发射器件；
图6A-图6J示出了根据本发明可选实施方式的在各个处理阶段的场发射器件；
图7A-图7C示出了根据本发明的可选实施方式的场发射器件；
图8A-图8G示出了根据本发明可选实施方式的在各个制造阶段的场发射器件；
图9A-图9E示出了根据本发明可选实施方式的在各个制造阶段的场发射器件；
图10A和图10B示出了根据本发明可选实施方式的在各个制造阶段的场发射器件；
图11示出了根据本发明可选实施方式的在制造期间的场发射器件；
图12A-图12D示出了根据本发明可选实施方式的在制造期间的场发射器件；
图13A和图13B示出了根据本发明实施方式的包括场发射器件的芯片级封装；
图14示出了根据本发明实施方式的包括包含场发射器件的芯片的引线框架封装；
图15示出了根据本发明实施方式的无引线表面安装器件封装；以及
图16A和图16B示出了根据本发明实施方式的帽式封装。
不同示图中的相应数字和符号总体上表示相应部件，除非另有注明。绘出示图以清晰地示出实施方式的相关方面，并且这些示图不必按比例绘出。
具体实施方式
下面详细讨论各种实施方式的制造和使用。然而，应理解的是，本发明提供可在各种背景下实现的多个可应用的发明思想。所讨论的实施方式仅仅以示意的方式来制造和使用本发明，并不限制本发明的范围。虽然在下面描述为ESD装置，但是在各种实施方式中描述的场发射器件可用于其他应用。
在图1A-图1D中描述了本发明的结构性实施方式。将使用图2A-图4B描述本发明的其他结构性实施方式。使用图5A-图6J以及图8A-图12D描述制造这些装置的方法的各种实施方式。使用图7A-图7C和图13A-图16B描述封装的各种实施方式。
图1包括图1A-图1D，示出了根据本发明实施方式的ESD装置，其中，图1A示出了用于保护电路的ESD装置的示意图，其中，图1B示出了ESD保护装置的电路示意图，其中，图1C和图1D示出了ESD保护装置的结构实施方式。
图1A示出了根据本发明实施方式的用于保护电路的ESD装置的示意图。
如图1A中所示，ESD装置10并联地耦接至电路100，以在第一电压干线（rail）R1和第二电压干线R2之间保护该电路。要保护的电路100可为任何类型的电路。示例包括逻辑、模拟、混合信号、存储器、包括内部缓冲器的电源电路、驱动器等。
参照图1A，在焊盘P1或P2上发生ESD脉冲时，触发ESD装置10。在一个实施方式中，焊盘P1/P2可为印刷电路板的引脚。在没有ESD脉冲时，ESD装置10处于“断开”的状态，并且不传导任何电流。在焊盘P1或P2受到ESD脉冲冲击时，ESD装置10由ESD应力电压触发为“导通”，从而将ESD电流从焊盘P1传导到焊盘P2，反之亦然。因此，通过用于保护要保护的电路100的并联ESD电路，耗散了来自ESD事件的电荷。
对于有效的ESD保护，必须在电压小于正在保护的电路100的击穿电压时触发ESD装置。例如，在MOS晶体管的情况下，该击穿电压通常为栅氧化层击穿电压。因此，为了保护电路100中的MOS晶体管，必须在电压（触发电压）小于栅氧化层击穿电压时使ESD装置导通。
ESD装置还必须以与ESD脉冲相同的时间尺度做出响应，该时间尺度可为几纳秒。更快的触发速度较为有利，因为这避免了ESD装置10导通前的ESD脉冲上升期间对电路100的损害。ESD装置10必须在操作温度范围之内是稳健的（robust健全的）。
此外，ESD装置10的保持电压和“导通”电阻会影响保护的稳健性。更低的保持电压和更小的电阻提供更稳健的保护。然而，保持电压必须高于电路100的操作电压（VDD），以避免妨碍其在正常的操作条件下的操作。
因此，ESD装置10必须与要保护的电路100的要求匹配。例如，与用于保护低压装置的ESD装置相比，用于保护高压装置的ESD装置可能需要更高的触发和保持电压。
实施方式实现快速响应（小于纳秒），同时允许根据正在保护的电路100实现各种触发和保持电压的灵活性。在各种实施方式中，一个或多个场发射器件用于进行ESD保护。
图1B示出了根据本发明各种实施方式的ESD装置的电路示意图。
参照图1B，ESD装置10包括并联耦接于第一电压干线R1和第二电压干线R2之间的多个场发射器件20。在各种实施方式中，如下文中进一步所述，多个场发射器件20包括由真空或气体分离的板、边缘和/或尖端，从而在施加由ESD脉冲引起的电场时，由于场发射现象使得多个场发射器件20开始导电。通过多个场发射器件20进行的这种导电降低了要保护的电路100处的电压电位，从而防止损坏电路100。在各种实施方式中，有利地，多个场发射器件20是对称的，即，可由施加在第一电压干线R1或第二电压干线R2上的ESD脉冲触发多个场发射器件20。因此，本发明的实施方式不需要与传统上那样使用两个ESD装置。
图1C和图1D示出了根据本发明实施方式的场发射ESD保护装置的实现方式，其中，图1C示出了剖视图，并且其中，图1D示出了顶视图。
图1C示出了根据本发明各种实施方式的场发射ESD装置的示意性结构实现方式。
参照图1C，多个场发射器件20中的每个包括通过间隙30彼此分离的第一发射极/集电极区域21和第二发射极/集电极区域22。第一发射极/集电极区域21和第二发射极/集电极区域22设置在基板50中。基板50可包括块状硅基板，例如，具有（100）面。在各种实施方式中，基板50可包括绝缘体上半导体（SOI）材料，例如，氧化硅。在一个或多个实施方式中，基板可掺杂有n型或p型杂质以减小电阻。
在一个或多个实施方式中，基板可包括其他半导体材料，例如，SiGe、SiC、石墨烯，包括化合物半导体，例如，GaN、GaAs、GaP、GaSb、InP、InSb、SbAs或其组合。在可选实施方式中，基板50可包括金属材料。
在一个或多个实施方式中，第一发射极/集电极区域21和第二发射极/集电极区域22可包括与基板50的材料相同的材料。在可选的实施方式中，第一发射极/集电极区域21和第二发射极/集电极区域22可包括与基板50不同的材料或其他介电材料，例如，玻璃。
第一发射极/集电极区域21和第二发射极/集电极区域22具有形成边缘25的斜面，该边缘为一维（1-D）线而非尖端。由于这些边缘25之间的电场最高，所以在第一发射极/集电极区域21的边缘25和第二发射极/集电极区域22的相应边缘25之间发生场发射。因此，流过第一发射极/集电极区域21和第二发射极/集电极区域22之间的间隙30的电流与边缘25的表面积成比例。为了安全地释放ESD脉冲，大量电流（例如，几安培）必须流过场发射器件。然而，如果边缘25具有零维形状（例如，半径为10nm到50nm的尖头），那么流过场发射器件的电流非常小（几微安培），这不足以释放ESD脉冲。如果使用具有尖头的场发射器件，那么需要大量这种器件（>1000），以形成合适的ESD装置。然而，这过高地增大了芯片面积并因此过高地增加了ESD装置的成本。如在图1D中进一步所示，通过将一维形状用于边缘25，本发明的实施方式大幅增加了流过ESD装置的电流。
在各种实施方式中，间隙30可为基板50内的空隙。在一个或多个实施方式中，气密地密封间隙30，以避免干扰操作环境。间隙30可包括真空或低压气体，以避免气体电离，这会损害该装置。例如，在各种实施方式中，可使用小于1atm（例如，0.1atm到0.5atm）的气压。
图1D示出了根据本发明实施方式的图1C中示出的场发射ESD装置的顶视图。
如图1D中所示，第一发射极/集电极区域21的边缘25横向延伸长度L。第二发射极/集电极区域22的边缘25同样在第一发射极/集电极区域21的边缘25的下面横向延伸。在各种实施方式中，边缘25的长度L可为大约1μm到大约100μm。在一个或多个实施方式中，边缘25的长度L可为大约1μm到大约10μm。在一个或多个实施方式中，边缘25的长度L可为大约0.5μm到大约5μm。因此，与大约10nm的尖顶相比，边缘25可有利地传导100倍到10,000倍以上的电流。
图2A和2B示出了根据本发明可选实施方式的场发射ESD装置，其中，图2A示出了剖视图，并且其中，图2B示出了顶视图。
如图2A中所示，多个场发射器件20可通过绝缘层40彼此隔离并且与基板中的其他元件隔离。绝缘层40可包括合适的介电材料，例如，氧化物、氮化物以及其他绝缘介电材料，并且可包括多层。
图3A和图3B示出了根据本发明可选实施方式的场发射ESD装置的剖视图。
图3A示出了多个场发射器件通过使用沟槽隔离区域60彼此隔离并且与其他元件隔离。在一个或多个实施方式中，为了增强隔离，沟槽隔离区域60可延伸穿过第一发射极/集电极区域21的边缘25。在可选实施方式中，沟槽隔离区域60可延伸穿过第二发射极/集电极区域22的边缘25。
图3B示出了具有不同的操作特性的多个场发射器件20。此外，多个场发射器件20的触发电压和保持电压取决于第一发射极/集电极区域21的边缘25和第二发射极/集电极区域22的边缘25之间的间隙30的距离。图3B示出了具有第一距离d1的第一组器件和具有第二距离d2的第二组器件。在各种实施方式中，第一距离d1和第二距离d2可为大约10nm到大约1000nm。例如，第一组器件可被配置为保护第一类型的电路，而第二组器件可被配置为保护第二类型的电路。作为示意，第一类型的电路可为低压电路，例如，具有小于大约1.5V（例如，0.8V-1.2V）的驱动电压，而第二类型的电路可为高压电路，例如，具有大于约1.5V（例如，3V-20V）的驱动电压。在某些实施方式中，第一组器件和第二组器件可耦接在相同的电压干线（如图所示）之间或者耦接至不同的电压干线。
图4A-图4B示出了根据本发明可选实施方式的场发射ESD装置，其中，图4A示出了剖视图，并且其中图4B示出了顶视图。
参照图4A，多个沟槽120设置在基板50中。在各种实施方式中，多个沟槽120可具有至少1μm的深度。在各种实施方式中，多个沟槽120可具有大约1μm到大约10μm的深度。在一个或多个实施方式中，多个沟槽120可具有大约1μm到大约5μm的深度。在一些实施方式中，多个沟槽120可具有大约0.5μm到大约1μm的深度。
多个沟槽120的侧壁内衬有侧壁间隔件130，从而形成沟槽隔离区域60。侧壁间隔件130可包括绝缘材料，例如，电介质。在一个或多个实施方式中，侧壁间隔件130可包括氮化物，例如，氮化硅。在可选的实施方式中，侧壁间隔件130可包括氧化物，例如，二氧化硅。
多个沟槽120延伸到间隙30内，该间隙30具有气球状的侧壁35。多个沟槽120的相邻沟槽的相邻侧壁35相交，以形成边缘25。因此，多个沟槽120的相邻沟槽封闭第一发射极/集电极区域21。
侧壁间隔件130有助于将第一发射极/集电极区域21和相邻的第一发射极/集电极区域21以及第二发射极/集电极区域22分离。侧壁间隔件130延伸到间隙30内，以确保良好地隔离，并且防止从边缘25的侧壁中发出场发射。同样，间隙30的底部侧壁35相交，以形成第二发射极/集电极区域22的边缘25。
间隙30和多个沟槽120可由掩模层80和覆盖层90密封。第一发射极/集电极区域21可与第一接触焊盘65耦接，而第二发射极/集电极区域22可通过背面导电层70和/或通过第二接触焊盘75（与第二接触焊盘75）耦接。
图4B示出了场发射ESD装置的顶视图，其中，多个场发射器件20由侧壁间隔件130并且另外由隔离沟槽160分离。图4B还示出了多个沟槽的相邻沟槽的侧壁35相交从而形成多个场发射器件20的边缘25。
在某些实施方式中，第一接触焊盘65可形成为指状结构，而第二接触焊盘可被设置为与隔离沟槽160平行和/或垂直。
图5A-图5F示出了根据本发明实施方式的在各个制造阶段的场发射器件。
参照图5A，多个沟槽120形成在基板50内。硬掩模层110可沉积在基板50上。可选地，可使用软掩模层（例如，抗蚀剂）来代替硬掩模层110。在蚀刻沟槽之后，可去除这种掩模层。在各种实施方式中，硬掩模层110可包括单层或多层。在随后的沟槽蚀刻工艺中，硬掩模层110保护基板50。
可根据蚀刻工艺的选择性选择硬掩模层110。在各种实施方式中，硬掩模层110可包括无机介电层，例如，二氧化硅层。在一个实施方式中，硬掩模层110可包括氮化硅。在可选的实施方式中，硬掩模层110可包括酰亚胺层。
在各种实施方式中，硬掩模层110可具有大约100nm到大约500nm的厚度。在一个或多个实施方式中，硬掩模层110可具有大约100nm到大约300nm的厚度。在一个或多个实施方式中，硬掩模层110可具有大约100nm到大约2000nm的厚度。在各种实施方式中，可使用沉积技术形成或涂覆硬掩模层110。硬掩模层110的形成可包括烘焙工艺。抗蚀剂层可沉积在硬掩模层110上并且使用传统光刻进行图案化。在图案化处理中，可调节多个沟槽120之间的间距。使用图案化的抗蚀剂层，如图5A中所示将硬掩模层110图案化。
通过使用图案化的硬掩模层110，使用蚀刻工艺（例如，反应式离子蚀刻工艺）在基板50内形成多个沟槽120。
参照图5B，在基板50之上沉积绝缘层。使用各向异性蚀刻工艺蚀刻绝缘层，以从图案化的硬掩模层110的顶部表面去除绝缘层，从而形成侧壁间隔件130。在一个或多个实施方式中，侧壁间隔件130包括氧化物，例如，二氧化硅。在其他实施方式中，侧壁间隔件130可包括氮化物（例如，氮化硅），并且在一个或多个实施方式中，包括其他绝缘材料。
接下来参照图5C，基板50被暴露向各向同性蚀刻工艺。选择各向同性蚀刻的化学剂，以蚀刻基板50，而不会显著地蚀刻侧壁间隔件130。在一个或多个实施方式中，包括硝酸和氢氟酸的蚀刻剂可用于蚀刻基板50。由于蚀刻的各向同性性质，垂直并且横向地蚀刻基板50。例如，蚀刻横向地切去侧壁间隔件130的下部。根据多个沟槽120的相邻沟槽之间的间距，相邻沟槽的横向蚀刻前部可相交，这形成第一发射极/集电极区域21和第二发射极/集电极区域22的边缘25。这就导致形成了第一发射极/集电极区域21和第二发射极/集电极区域22的楔形边缘25（还参见图4B）。各向同性蚀刻工艺可定时，以在第一发射极/集电极区域21和第二发射极/集电极区域22的边缘25之间加工出所需形状和间隙距离。
接下来如图5D中所示，密封多个沟槽120和间隙30。覆盖层90可形成在基板50之上。可选地，在一些实施方式中，在沉积覆盖层90之前，可去除剩余的硬掩模层110。使用气相沉积工艺（例如，高密度等离子体（HDP）化学气相沉积（CVD）工艺以及旋涂工艺）可形成覆盖层90。在各种实施方式中，覆盖层90可包括氧化物（例如，HTP氧化物）、掺杂玻璃（例如，BPSG、PSG以及BSG）以及其他材料。在一个或多个实施方式中，可使用旋涂，涂覆掺杂玻璃。旋涂玻璃可沉积为半固体，然后，烘焙并且固化，以形成覆盖层90。在各种实施方式中，小心确保密封工艺不填充间隙30和多个沟槽120。
参照图5E，将覆盖层90和任何剩余的硬掩模层110图案化，以形成开口140以用于接触。使用传统光刻工艺，可进行图案化，例如，通过沉积光致抗蚀剂层并且使该光致抗蚀剂层图案化。
接下来如图5F中所示，在开口140内形成接触。第一接触焊盘65形成在第一发射极/集电极区域21之上，而第二接触焊盘75可用于与第二发射极/集电极区域22接触。在一个实施方式中，第一接触焊盘65和第二接触焊盘75可包括铝。在可选的实施方式中，第一接触焊盘65和第二接触焊盘75可包括铜。在一些实施方式中，在沉积铝和铜之前，可沉积阻挡金属衬，例如，氮化钛、氮化钽和/或钨。在一些实施方式中，第一和第二接触焊盘65和75也可包括焊料材料。例如，在一些实施方式中，可在第一和第二接触焊盘65和75上涂覆焊料材料，以促进随后的焊接接合处理。例如，在一个实施方式中，在第一和第二接触焊盘65和75之上可形成铅（Pb）层，随后形成锡（Sn）层。其他示例包括SnAg、SnPbAg、SnPb、PbAg、PbIn以及无铅材料，例如，SnBi、SnAgCu、SnTn以及SiZn。在各种实施方式中，可沉积其他合适的材料。
背面导电层70可沉积在基板50的背面。在一些实施方式中，在沉积背面导电层70之前，可使基板50变薄。在一个实施方式中，该结构的顶部可与图4B的顶部相似。
图6A-图6J示出了根据本发明可选实施方式的在各个处理阶段的场发射器件。
与以上实施方式不同，在该实施方式中，在形成场发射区域（例如，边缘和间隙）之前，进行金属化。
参照图6A，在基板50中形成多个窄沟槽115。多个窄沟槽115包括由台面125分开的相邻沟槽。在各种实施方式中，如以上实施方式中所述，可通过形成硬掩模层110，使硬掩模层110图案化，并且使用图案化的硬掩模层110蚀刻基板50，来形成多个窄沟槽115。
在各种实施方式中，多个窄沟槽115可具有大约1μm到大约10μm的深度。在一个或多个实施方式中，多个窄沟槽115可具有大约1μm到大约5μm的深度。在一些实施方式中，多个窄沟槽115可具有大约0.5μm到大约1μm的深度。
参照图6B，绝缘层135沉积在基板50之上。形成绝缘层135以填充多个窄沟槽115。在一个实施方式中，绝缘层135可包括氮化物材料，例如，氮化硅。在其他实施方式中，绝缘层135可包括介电材料，例如，高介电常数（hi-k）介电材料，具有与二氧化硅不同的蚀刻速率。例如，在一个实施方式中，绝缘层135可包括二氧化铪。
接下来如图6C中所示，使绝缘层135图案化，以用于进行金属化。具体地，将绝缘层135图案化，以形成开口140，以用于形成触点。接下来参照图6D，在开口140内形成第一接触焊盘65和第二接触焊盘75。
如图6E中所示，在金属化层上沉积掩模层150。例如，使用形成沟槽开口165的光刻技术使掩模层150图案化。参照图6F，例如，使用各向异性蚀刻工艺（例如，反应离子蚀刻）蚀刻露出的绝缘层135。
参照图6G，使用图案化的掩模层150，在基板50内蚀刻多个沟槽120。如以上实施方式中所述，蚀刻工艺可为各向异性蚀刻，例如，反应离子蚀刻。与在以上实施方式中一样，进行各向同性蚀刻以形成间隙30（图6H）。如上所述，相邻沟槽之间的间隙30的侧壁35相交在楔形边缘25中，这些边缘形成多个场发射器件20。
如图6I中所示，例如，通过蚀刻工艺去除掩模层150。与上述实施方式中一样，可选地，可从背面使基板50变薄，并且可根据需要进行进一步加工。
图6J示出了在该处理阶段的多个场发射器件的顶视图。如图所示，多个场发射器件20中的每个包括楔形边缘25，该边缘形成在多个沟槽120中的相邻沟槽之间。多个场发射器件20由侧壁间隔件130和隔离沟槽160分离。
与上述实施方式相似，第一接触焊盘65可形成为单个结构，而第二接触焊盘75可形成在多个场发射器件20周围。
图7A-图7C示出了根据本发明可选实施方式的场发射器件。
在图5和图6中所描述的这个处理阶段，多个场发射器件20可设置在半导体晶片内。如果这样，可切割半导体晶片以形成单独的管芯（die小片）或芯片，例如，包括多个场发射器件20的芯片55。
在一些实施方式中，可进一步处理图4或图5F中所示的结构，以形成在图7A和图7B中所示的芯片55。例如，使用蚀刻工艺可去除覆盖层90，从而露出多个沟槽120和间隙30。可选地，图6I和6K中所示的结构可用于形成芯片55。
与上述实施方式不同，在该实施方式中，第一接触焊盘65可不形成为指状结构。确切地说，多个场发射器件20的第一接触焊盘65可通过封装件内的导电层耦接。
参照图7C，在各种实施方式中，在封装过程中，可气密地密封间隙30和多个沟槽120。在一个或多个实施方式中，芯片55位于层压板250之上，该层压板可为印刷电路板。芯片55在倒装芯片构造中位于层压板250之上，从而第一接触焊盘65和第二接触焊盘75面向层压板250。在各种实施方式中，芯片55上的第一接触焊盘65和第二接触焊盘75可使用焊料材料或导电胶而附接至层压板250上的相应焊盘。多个场发射器件20的单独的第一接触焊盘65可通过层压板耦接一起，并且可具有第一表面接触焊盘260。同样，第二接触焊盘75可在层压板250上具有第二表面接触焊盘270。密封剂210可形成在芯片55周围以及层压板250之上，从而密封间隙30和多个沟槽120。
图8A-8G示出了根据本发明可选实施方式的在各个制造阶段的场发射器件。
在该实施方式中，氧化工艺用于形成多个场发射器件的楔形边缘。参照图8A，与上述实施方式中一样，形成图案化的硬掩模层110和多个沟槽120。接下来，在多个沟槽120内沉积抗氧化衬（liner）310。在一个实施方式中，抗氧化衬310可包括氮化物材料，例如，氮化硅。在各种实施方式中，可将抗氧化衬310沉积为衬。使用气相沉积工艺（例如，物理气相沉积、化学气相沉积、等离子体增强化学气相沉积和其他沉积工艺）可沉积抗氧化衬310。使用例如各向异性蚀刻工艺，从多个沟槽120的底部表面中去除抗氧化衬310，从而形成包括抗氧化衬310的侧壁间隔件。
接下来参照图8B，将基板50暴露给氧化工艺。由抗氧化衬310和硬掩模层110覆盖的基板50的区域依然免受氧化处理，而基板50中暴露给氧化处理的区域形成嵌入式氧化层320。在各种实施方式中，可使用干法或湿法氧化工艺，执行氧化工艺。在各种实施方式中，可在大约600°C到大约900°C的温度下执行氧化工艺。
接下来如图8C中所示，去除嵌入式氧化层320，以形成间隙30。在各种实施方式中，可使用对于嵌入式氧化层320是选择性的各向同性湿法蚀刻工艺，去除嵌入式氧化层320。在一个或多个实施方式中，可使用氢氟酸（例如，氢氟酸和水的组合）蚀刻嵌入式氧化层320。可选地，在一些实施方式中，可使用缓冲HF来去除嵌入式氧化层320。
接下来参照图8D，密封多个沟槽120和间隙30。在一个实施方式中，如上述实施方式中所述，覆盖层90可形成在基板50之上。可选地，在外延工艺中，可露出暴露的基板50，以形成外延覆盖层90，由于生长过程的多面性，该覆盖层密封多个沟槽。
参照图8E，如上述实施方式中所述，使覆盖层90图案化，以用于接触开口140。
图8F和8G示出了在形成多个触点之后的场发射器件，其中，图8F示出了剖视图，并且其中，图8G示出了顶视图。如图8F中所示，在用于触点的开口140内形成包括第一接触焊盘65和第二接触焊盘75的多个触点。图8G示出了在图8F中形成的场发射器件的顶视图，并且如上所述，示出了隔离沟槽160。
图9A-图9E示出了根据本发明可选实施方式的在各个制造阶段的场发射器件。
虽然上述实施方式在基板类型方面的灵活性更大，但是该实施方式包括基板50，该基板包括绝缘体上半导体基板。因此，如图9A中所示，基板50包括设置在其内的绝缘体层51。
与上述实施方式相似，沉积硬掩模层110并且使其图案化。使用图案化的硬掩模层110，在基板50内形成多个沟槽120。
接下来参照图9B，执行湿法蚀刻工艺以形成空腔180，该空腔设置在基板50内。在各种实施方式中，湿法蚀刻选择性去除绝缘体层51。蚀刻工艺的蚀刻时间可设置为控制横向蚀刻量。
参照图9C，对基板进行各向异性蚀刻，以形成间隙30。与上述实施方式不同，在该实施方式中，选择沿着某些晶体方向更快速地进行蚀刻的蚀刻剂。例如，在一个实施方式中，选择蚀刻剂，其沿着{100}面比沿着{110}面更快速地进行蚀刻，沿着{110}面比沿着{111}面更快速地进行蚀刻。结果，蚀刻工艺露出{111}面，这些面为具有最慢蚀刻速率的平面。在各种实施方式中，可使用氢氧化物（例如，KOH、NaOH、CeOH、RbOH、NH4OH）以及四甲基氢氧化铵（TMAH，其为（CH3）4NOH），进行各向异性晶体蚀刻。
在一个实施方式中，可如以上实施方式中所述，形成覆盖层以密封间隙30，并且可使该覆盖层图案化以形成触点。
可选地，如图9D中所示，触点可直接形成在基板50之上，而不进一步图案化。在一个或多个实施方式中，可去除任何剩余的硬掩模层110。
接下来如图9E中所示，可在基板50的正面和背面上形成正面和背面金属化层。正面和背面金属化层可包括正面导电层70、第一接触焊盘65以及第二接触焊盘75。在一个或多个实施方式中，正面和背面金属化层可直接沉积在基板50的表面之上。可选地，可在基板50的金属化层之间引入阻挡层。在一个实施方式中，正面和背面金属化层可包括铝、铜、钨和/或钛。在一个或多个实施方式中，正面和背面金属化层可包括硅化物材料，例如，镍、钛、钴、钨、钽、铂、银等。在一个或多个实施方式中，正面和背面金属化层可包括金属氮化物。
图10A和10B示出了根据本发明可选实施方式的在各个制造阶段的场发射器件。
参照图10A，如上述实施方式中所述，形成多个沟槽120。然而，多个沟槽120包括具有第一临界尺寸W1的第一组沟槽和具有第二临界尺寸W2的第二组沟槽。接下来，执行在图5B-5C中所描述的工艺，以形成多个场发射器件20。如上所述，可继续随后的处理，例如，如图5B-5K。
接下来如图10B中所示，由于多个沟槽120中的第一沟槽和第二组沟槽之间的沟槽宽度不同，所以形成与第二组场发射器件32不同的第一组场发射器件31。第一组场发射器件31在楔形边缘25之间可具有第一距离d1，而第二组场发射器件32在楔形边缘25之间可具有第二距离d2。由于形成间隙30的各向异性蚀刻的蚀刻速率不同，所以第二距离d2可大于第一距离d1。
图11示出了根据本发明可选实施方式的在制造期间的场发射器件。
同样，在另一个实施方式中，可通过改变沟槽之间的距离，形成第一和第二组场发射器件31和32。如图所示，第一节距p1比第二节距p2大，这就造成第一组场发射器件31的第一距离d1小于第二组场发射器件32的第二距离d2。
因此，以上关于图10和11所描述的实施方式能够改变场发射器件的间隙距离，而不增加额外的图案化步骤。
图12A-图12D示出了根据本发明的可选实施方式的在制造期间的场发射器件。
该实施方式遵循图5中所示的处理步骤。但是与图5不同，在该实施方式中，特征的大小不同。
图12A-1示出了顶视图，并且图12A-2示出了在形成多个沟槽120之后的场发射器件阵列的剖视图。如图5A中所示，沉积硬掩模层110并且使其图案化，以形成支柱145。
如图12B中所示，沿着多个沟槽120的侧壁形成侧壁间隔件。
参照作为顶视图的图12C-1以及作为剖视图的图12C-2，进行各向异性蚀刻，以形成间隙30和尖端425。与上述实施方式不同，各向同性蚀刻从支柱145的四个角落均等地进行（如图12C-2中的箭头所示），从而形成零维尖端，而非与上述实施方式中一样的一维边缘。
如图12D中所示，与在上述实施方式中一样，触点可形成在基板50之上。单独的场发射器件可使用金属化互连。例如，多个金属线465可与共同的第一接触焊盘65耦接。因此，可形成场发射器件阵列。在一个或多个实施方式中，还可使用在图6-11中所示的实施方式制造该实施方式。
图13A和13B示出了根据本发明实施方式的包括场发射器件的芯片级封装。
参照图13A，在一个或多个实施方式中，各种实施方式中描述的场发射器件可封装为芯片级封装。例如，在一个或多个实施方式中，导电盖410或导电板可焊接到包括场发射器件的芯片55的接触焊盘。如上所述，导电盖410还可气密地密封芯片55中的间隙30和多个沟槽120。
图14示出了根据本发明实施方式的包括包含场发射器件的芯片的引线框架封装。
引线框架500可包括芯片衬垫（paddle）520和多个引线510。包括多个场发射器件的芯片55电耦接至多个引线510，例如，使用接合线530，并且也可电耦接至芯片衬垫520。芯片55可密封在密封剂210内。
图15示出了根据本发明实施方式的无引线表面安装器件封装。
在一个实施方式中，芯片55可被封装为薄小型无引线封装（TSLP）件，其具有表面安装触点610和620。芯片55可被密封在密封剂210内。
图16A和16B示出了根据本发明实施方式的帽式（cap）封装。
参照图16A，帽式封装具有帽710和用于提供触点的印刷电路板720。包括多个场发射器件的芯片55可附接在帽710和印刷电路板720之间。
图16B示出了可选的实施方式，其还示出了散热器。在各种实施方式中，在散热器350可通过热层360附接至帽710，并且同样，另一个散热器可附接至层压板250时，帽封装提供双面冷却。
芯片55在倒装芯片构造中放置在层压板250之上，从而第一接触焊盘65和第二接触焊盘75面向层压板250。在各种实施方式中，芯片55上的第一接触焊盘65和第二接触焊盘75可使用焊料材料或导电膏附接至层压板250上的相应焊盘。层压板可具有用于第一接触焊盘65的第一表面接触焊盘260和用于第二接触焊盘75的第二表面接触焊盘270。密封剂210可形成在芯片55周围或者层压板250之上，从而密封间隙30和多个沟槽120。
虽然已经参照说明性实施方式描述了本发明，但是该描述并非旨在以限制的意义进行解释。在参考说明书时，说明性实施方式以及本发明的其他方式的各种修改和组合对于本领域的技术人员是显而易见的。作为例示，在各种实施方式中，在图1-图16中所描述的实施方式可彼此相结合。因此，其目的在于，所附权利要求包含任何这种修改或实施方式。
虽然已经详细地描述了本发明及其优点，但是应理解的是，在不背离所附权利要求所限定的本发明的精神和范围的情况下，可对其进行各种变化、替代以及变更。例如，本领域的技术人员容易理解的是，本文中所描述的许多特征、功能、工艺以及材料可变化，同时依然在本发明的范围内。
而且，本申请的范围并非旨在限于在本说明书中所描述的工艺、机器、制造品、组合物、手段、方法以及步骤的特定实施方式。通过本发明的公开内容，本领域的技术人员容易理解的是，根据本发明，可利用目前已有的或随后要研制的工艺、机器、制造品、组合物、手段、方法、或步骤，其与在本文中所描述的相应实施方式执行基本上相同的功能或实现基本上相同的结果。因此，所附权利要求旨在在其范围内包括这种工艺、机器、制造品、组合物、手段、方法、或步骤。

Claims (36)

1.一种电子装置，包括：
第一发射极/集电极区域，所述第一发射极/集电极区域设置在基板中并具有第一边缘/尖端；
第二发射极/集电极区域，所述第二发射极/集电极区域设置在所述基板中并具有第二边缘/尖端；以及
间隙，分离所述第一边缘/尖端和所述第二边缘/尖端，所述第一发射极/集电极区域、所述第二发射极/集电极区域以及所述间隙形成第一场发射器件。
2.根据权利要求1所述的装置，进一步包括：
第三发射极/集电极区域，所述第三发射极/集电极区域设置在所述基板中并具有第三边缘/尖端；
第四发射极/集电极区域，所述第四发射极/集电极区域设置在所述基板中并具有第四边缘/尖端；以及
第二间隙，分离所述第三边缘/尖端和所述第四边缘/尖端，所述第三发射极/集电极区域、所述第四发射极/集电极区域以及所述第二间隙形成第二场发射器件，其中，所述第一场发射器件和所述第二场发射器件形成场发射器件阵列的一部分。
3.根据权利要求1所述的装置，其中，所述第一边缘/尖端和所述第二边缘/尖端为尖头区域。
4.根据权利要求1所述的装置，其中，所述第一边缘/尖端和所述第二边缘/尖端为楔形区域。
5.根据权利要求1所述的装置，其中，所述第一边缘/尖端和所述第二边缘/尖端指向彼此。
6.根据权利要求1所述的装置，其中，所述第一边缘/尖端和所述第二边缘/尖端具有大约相同的长度，并且其中，所述第一边缘/尖端的长度为约0.5μm至约1mm。
7.根据权利要求1所述的装置，其中，所述基板包括半导体。
8.根据权利要求7所述的装置，其中，所述半导体包括硅。
9.根据权利要求1所述的装置，其中，所述基板包括金属。
10.一种电子装置，包括：
第一沟槽，设置在基板中；
第一空腔，在所述基板中设置在所述第一沟槽下面；
第二沟槽，邻近所述第一沟槽；以及
第二空腔，在所述基板中设置在所述第二沟槽下面，其中，所述第一空腔与所述第二空腔相交于第一边缘/尖端和第二边缘/尖端处，并且其中，所述第一边缘/尖端和所述第二边缘/尖端形成场发射器件的一部分。
11.根据权利要求10所述的装置，进一步包括：
第一隔离衬，设置在所述第一沟槽的侧壁上；以及
第二隔离衬，设置在所述第二沟槽的侧壁上。
12.根据权利要求10所述的装置，进一步包括：
覆盖层，密封所述第一沟槽和所述第二沟槽。
13.根据权利要求10所述的装置，其中，所述基板为绝缘体上半导体基板，并且其中，所述第一空腔和所述第二空腔包括沿着特定晶面定向的侧壁。
14.根据权利要求13所述的装置，其中，所述特定晶面包括{111}面。
15.根据权利要求10所述的装置，其中，所述第一空腔和所述第二空腔包括气球状的侧壁。
16.根据权利要求10所述的装置，进一步包括第一接触区域，设置在所述基板的位于所述第一沟槽和所述第二沟槽之间的主表面上，所述第一接触区域与所述第一边缘/尖端耦接。
17.根据权利要求16所述的装置，进一步包括第二接触区域，设置在所述基板的所述主表面上，所述第二接触区域与所述第二边缘/尖端耦接。
18.根据权利要求10所述的装置，其中，所述第一边缘/尖端和所述第二边缘/尖端为楔形区域。
19.根据权利要求10所述的装置，其中，所述半导体包括硅。
20.根据权利要求10所述的装置，进一步包括：
引线框架，包括支撑所述场发射器件的多个引线；
接合线，使所述场发射器件与所述引线框架的引线耦接；以及
密封剂，设置在所述引线框架和所述场发射器件处。
21.根据权利要求10所述的装置，进一步包括：
无引线框架，支撑所述场发射器件；
接合线，使所述场发射器件与所述无引线框架耦接；以及
密封剂，设置在所述无引线框架和所述场发射器件处。
22.根据权利要求10所述的装置，进一步包括：
帽，设置在所述场发射器件之上；
层压板，设置在所述场发射器件的下面，其中，所述场发射器件设置在所述帽和所述层压板之间；以及
密封剂，设置在所述场发射器件处。
23.根据权利要求10所述的装置，进一步包括：
层压板，与所述场发射器件的触点耦接；以及
密封剂，设置在所述层压板和所述场发射器件处，其中，所述层压板和所述密封剂气密密封所述第一空腔和所述第二空腔。
24.一种形成电子装置的方法，所述方法包括：
在基板中形成第一沟槽和第二沟槽；以及
通过在所述第一沟槽下面形成第一空腔并且在所述第二沟槽下面形成第二空腔，来形成第一边缘/尖端和第二边缘/尖端，其中，所述第一空腔与所述第二空腔相交从而形成所述第一边缘/尖端和所述第二边缘/尖端，其中，所述第一边缘/尖端与所述第二边缘/尖端相对，并且其中，所述第一边缘/尖端和所述第二边缘/尖端形成第一场发射器件的一部分。
25.根据权利要求24所述的方法，进一步包括：在形成所述第一边缘/尖端和所述第二边缘/尖端之前，在所述第一沟槽的侧壁上形成第一隔离衬并且在所述第二沟槽的侧壁上形成第二隔离衬。
26.根据权利要求25所述的方法，其中，所述第一隔离衬和所述第二隔离衬包括氧化物。
27.根据权利要求25所述的方法，其中，在所述第一沟槽下面形成所述第一空腔并且在所述第二沟槽下面形成所述第二空腔包括：通过各向同性蚀刻工艺蚀刻由所述第一沟槽和所述第二沟槽露出的基板。
28.根据权利要求25所述的方法，其中，所述第一隔离衬和所述第二隔离衬包括氮化物。
29.根据权利要求28所述的方法，其中，在所述第一沟槽下面形成所述第一空腔并且在所述第二沟槽下面形成所述第二空腔包括：使被所述第一沟槽和所述第二沟槽露出的基板氧化。
30.根据权利要求25所述的方法，其中，在所述第一沟槽下面形成所述第一空腔并且在所述第二沟槽下面形成所述第二空腔包括：使用各向异性晶体蚀刻工艺。
31.根据权利要求25所述的方法，进一步包括：在所述第一沟槽下面形成所述第一空腔并且在所述第二沟槽下面形成所述第二空腔之后，在所述基板之上形成触点。
32.根据权利要求25所述的方法，进一步包括：在所述第一沟槽下面形成所述第一空腔并且在所述第二沟槽下面形成所述第二空腔之前，在所述基板之上形成触点。
33.根据权利要求25所述的方法，进一步包括：
在所述基板中形成第三沟槽和第四沟槽；以及
通过在所述第三沟槽下面形成第三空腔并且在所述第四沟槽下面形成第四空腔，来形成第三边缘和第四边缘，其中，所述第三空腔与所述第四空腔相交从而形成所述第三边缘和所述第四边缘，其中，所述第三边缘与所述第四边缘相对，并且其中，所述第三边缘和所述第四边缘形成第二场发射器件的一部分。
34.根据权利要求33所述的方法，其中，所述第一场发射器件与所述第二场发射器件具有不同的间隙距离。
35.根据权利要求34所述的方法，其中，所述第一沟槽和所述第二沟槽之间的第一距离与第三沟槽和第四沟槽之间的第二距离不同。
36.根据权利要求34所述的方法，其中，所述第一沟槽和所述第二沟槽的第一直径与所述第三沟槽和所述第四沟槽的第二直径不同。
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